JP2007292613A

JP2007292613A - 標準電波の受信回路

Info

Publication number: JP2007292613A
Application number: JP2006121124A
Authority: JP
Inventors: Hidemichi Wada; 秀倫和田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2006-04-25
Filing date: 2006-04-25
Publication date: 2007-11-08

Abstract

【課題】シンプルかつ低コストで構成することができ、ノイズやキャリア近傍の妨害波をより確実かつ効果的に除去できる標準電波の受信回路を提供する。
【解決手段】標準電波の受信信号を増幅するゲインアンプ１１と、受信信号の高周波成分を除去するＬＰＦ＿０（２０）と、ＬＰＦ＿０（２０）の出力信号をデジタル信号に変換するＡＤＣ３１と、デジタル信号を検波する検波処理部３２と、検波信号を閾値と比較して二値化信号を生成する判定部とを含み、検波処理部３２は、デジタル信号を帯域制限するＢＳＦ３２１と、帯域制限されたデジタル信号をより低い周波数の信号に変換するダウンコンバータ３２２と、ダウンコンバータ３２２の出力信号を帯域制限するＢＰＦ３２３と、ＢＰＦ３２３の出力信号を自乗処理する自乗回路３２４と、自乗回路３２４の出力信号を平均化する平均化回路３２５とを含む標準電波の受信回路を構成する。
【選択図】図４Ａ

Description

本発明は、電波時計に用いられる標準電波の受信回路に関し、とくに短い時間で標準電波の受信を効率よく行えるようにする技術に関する。

よく知られているように、電波時計は標準周波数局から送信される標準電波を受信して、この電波に含まれるタイムコードに基づいて時刻の補正を行う。図１６に電波時計の受信回路３を示している。同図において、長波受信用のアンテナ２から供給される受信信号は、ＡＧＣ（Automatic Gain Control）付きのゲインアンプ１１によって増幅され、水晶フィルタ１２に入力される。水晶フィルタ１２では、受信信号に含まれる妨害波成分が除去される。水晶フィルタ１２から出力された信号は、ポストアンプ１５によって増幅された後、整流回路１６に入力され、ここで全波整流される。全波整流された信号は、次にローパスフィルタ（Low Pass Filter）（ＬＰＦ１７）に入力されて包絡線検波される。

ＬＰＦ１７から出力された包絡線信号は、検波回路１８（ピーク／ホールド検波回路）に入力され、ここで包絡線信号のピーク電圧とボトム電圧がホールドされる。そして、検波回路１８から出力されるピーク電圧とボトム電圧の中間の電圧と、ＬＰＦ１７から出力される包絡線信号とが比較器１９に入力され、比較器１９から、標準電波の復調信号として、タイムコードを含んだ二値化信号であるＴＣＯ（Time Code Output）信号が出力される。
特開２００４−８００７３号公報「トランジスタ技術」，CQ出版社，2004年5月号，p.221〜229

ところで、本発明の受信回路３をアナログ回路で構成した場合には、周波数選択や妨害波を除去するため、水晶フィルタやアナログ素子（トランジスタ、抵抗、コンデンサ等）を用いてフィルタを構成する必要があり、回路を構成する部品点数が多く回路が複雑化してしまう。また高価な水晶フィルタを用いた場合は製造コストが問題となる。

また受信回路３をアナログ回路で構成した場合には、フィルタの遮断周波数や通過帯域幅等に影響を与える製造ばらつきや温度ばらつきなどの回路特性のばらつきを考慮する必要がある。とくにフィルタが高次フィルタである場合には、アナログ素子の数が多くなるため、特性ばらつきによる影響が大きくなる。このため、例えばカットオフ周波数を理想値よりも大きく設定する等、水晶フィルタ１２やＢＰＦ１４の帯域幅の設定に余裕を持たせる必要がある。

本発明は、このような背景に鑑みてなされたもので、シンプルかつ低コストで構成することができ、ノイズやキャリア近傍の妨害波をより確実かつ効果的に除去することが可能な標準電波の受信回路を提供することを目的とする。

上記目的を達成するための本発明のうちの主たる発明は、標準電波の受信回路であって、標準電波の受信信号を増幅するゲインアンプと、前記受信信号に含まれる高周波成分を除去するローパスフィルタと、前記ローパスフィルタから出力される信号をデジタル信号に変換するＡ／Ｄコンバータと、前記デジタル信号を検波する検波処理部と、前記検波処理部から出力する検波信号を閾値と比較することによりタイムコードを復調するためのＴＣＯ信号を生成する判定部と、を含むこととする。

このように、受信回路をデジタル方式で構成することで、回路や部品等の特性ばらつきによる影響が無くなり、各種フィルタの帯域幅をアナログ方式の場合よりも狭く設定することができる。従って、ノイズやキャリア近傍の妨害波をより確実かつ効果的に除去することができる。

また本発明の受信回路にあっては、復調信号がＴＣＯ信号のみであるため、マイコン側のハードウエアの変更や追加が不要である。また前述の集積回路は、タイムコードの取得目的以外の機能のために必要となる基準信号を供給する必要があるため、実装時に複数のＶＣＯやＰＬＬが必要となるが、本発明の受信回路にあっては、ＶＣＯ／ＰＬＬが基本的に一つで済むため、シンプルで小型の受信回路を容易に構成することができる。また製造コストも抑えることができる。

なお、前記検波処理部は、例えば、前記デジタル信号の帯域を制限するバンドストップフィルタと、帯域制限された前記デジタル信号をより低い周波数の信号に変換するダウンコンバータと、前記ダウンコンバータから出力された信号の周波数帯域を制限するバンドパスフィルタと、前記バンドパスフィルタから出力された信号に対して自乗処理を行う自乗回路と、前記自乗回路から出力される信号を平均化する平均化回路と、を含むこととする。

本発明によれば、シンプルかつ低コストで構成することができ、ノイズやキャリア近傍の妨害波をより確実かつ効果的に除去することが可能な標準電波の受信回路を提供することができる。

以下、本発明の一実施形態について詳細に説明する。

［実施例１］
図１に本発明の一実施形態として説明する、電波時計に実装される標準電波の受信装置１の構成を示している。同図において、受信装置１は、長波帯の標準電波を受信するアンテナ２、標準電波を復調してＴＣＯ信号を生成する受信回路３、ＣＰＵ及びメモリを含んで構成されるマイクロコンピュータ（以下、マイコン４という。）、ユーザがボタンやスイッチに対して行った操作入力に対応する信号を生成する入力回路５、及び日時等の情報が出力される表示回路６を含んで構成されている。

図２に上記受信装置１を構成している受信回路３のブロック図を示している。同図において、アンテナ２から入力される標準電波の受信信号は、まずＡＧＣ付きのゲインアンプ１１において増幅される。ゲインアンプ１１から出力された受信信号は、ＬＰＦ＿０（２０）（Low Pass Filter）を通過した後、周波数変換回路１３（ミキサ）において、標準電波局から送信される標準電波の周波数ｆ１と周波数ｆ２の中間の周波数である、周波数ｆ３＝（ｆ１＋ｆ２）／２）の信号と混合される。なお、この周波数ｆ３の信号は、例えば、図示しない水晶発振回路やＰＬＬ発振回路（Phase-locked loop oscillator）によって供給される。

ここで周波数ｆ１及びｆ２の受信信号に周波数ｆ３の信号が混合されると、ｆ３−ｆ１、ｆ２−ｆ３、ｆ１＋ｆ３、ｆ３＋ｆ２といった複数の周波数の信号が生成される。またｆ３は、ｆ１とｆ２のちょうど中間の値に設定されているため、ｆ３−ｆ１＝ｆ２−ｆ３＝（ｆ２−ｆ１）／２の関係があり、ｆ３−ｆ１及びｆ２−ｆ３の信号は、同じ周波数ｆ４＝（ｆ２−ｆ１）／２の信号として生成されることとなる。このため、周波数変換回路１３によって、結局、ｆ４＝（ｆ２−ｆ１）／２、ｆ５＝ｆ１＋ｆ３、ｆ６＝ｆ３＋ｆ２の信号が生成されることとなる。

そして以上によれば、周波数変換回路１３から出力される周波数ｆ４＝ｆ３−ｆ１＝ｆ２−ｆ３＝（ｆ２−ｆ１）／２の信号には、周波数ｆ１の受信信号（第１の受信信号）に基づく信号と、周波数ｆ２の受信信号（第２の受信信号）に基づく信号とが含まれている。このため、周波数ｆ４＝（ｆ２−ｆ１）／２の信号に基づいてタイムコードを復調することは、周波数ｆ１と周波数ｆ２の２つの標準電波を同時に評価するのと同じ事になる。

具体的には、例えば、我が国の場合、２つの電波送信所から、４０ｋＨｚ（ｆ１）の標準電波と、６０ｋＨｚ（ｆ２）の標準電波の２つの電波が送信されているので、周波数変換回路１３においてこれらに混合する発振信号の周波数ｆ３は、（６０ｋＨｚ＋４０ｋＨｚ）／２＝５０ｋＨｚである。従って、この周波数をｆ１及びｆ２の信号に混合すると、ｆ４＝（ｆ２−ｆ１）／２＝（６０ｋＨｚ−４０ｋＨｚ）／２＝１０ｋＨｚの信号が周波数変換回路１３によって生成される。従って、この１０ｋＨｚの信号に基づいてタイムコードを復調すれば、周波数ｆ１と周波数ｆ２の２つの標準電波を同時に評価したのと同じ事になる。

周波数変換回路１３から出力された信号は、次にＢＰＦ１４（Band Pass Filter）に入力される。ＢＰＦ１４において、入力された信号のうち周波数ｆ４以外の信号が除去される。ＢＰＦ１４を通過した信号は、次にポストアンプ１５によって増幅されて整流回路１６に入力され、整流回路１６において全波整流される。全波整流された信号は、さらにＬＰＦ１７（Low Pass Filter）に入力されて包絡線検波される。

次にＬＰＦ１７から出力された信号（以下、包絡線信号という。）は、検波回路１８（ピーク／ホールド検波回路）に入力され、検波回路１８において包絡線信号のピーク電圧とボトム電圧がホールドされる。そして、比較器１９には、検波回路１８から出力されるピーク電圧とボトム電圧との中間電圧と、ＬＰＦ１７から出力される包絡線信号とが入力され、比較器１９からＴＣＯ信号が出力される。

マイコン４は、受信回路３から入力されるＴＣＯ信号からタイムコードを復調する。復調したデータが正しいと判断された場合、マイコン４は、タイムコードより取得した時刻情報に基づいて、時刻情報等を表示回路６に出力する。

以上に説明したように、本実施形態の受信回路３は、周波数ｆ１の受信信号（第１の受信信号）に基づく成分と、周波数ｆ２の受信信号（第２の受信信号）に基づく成分とを含んだ周波数ｆ４＝ｆ３−ｆ１＝ｆ２−ｆ３＝（ｆ２−ｆ１）／２の信号に基づいてタイムコードの復調に用いる信号を生成する。ここで周波数ｆ４の信号には、周波数ｆ１の受信信号（第１の受信信号）に基づく信号と、周波数ｆ２の受信信号（第２の受信信号）に基づく信号とが含まれている。このため、周波数ｆ４＝（ｆ２−ｆ１）／２の信号に基づいてタイムコードを復調することで、周波数ｆ１と周波数ｆ２の２つの標準電波を同時に評価することが可能となる。従って、周波数の異なる複数の標準電波をシーケンシャルに評価してタイムコードの復調を試みる従来の方式に比べて、短い時間でタイムコードの評価及び取得を行うことができる。

また、フェージングなどの影響により、標準電波の受信状態が時間的に変化した場合において、通常は各標準電波の伝搬特性が周波数によって異なるため、一方の電波の受信状態が悪い場合に他方の電波の受信状態が良好であることがあるが、以上の仕組みによれば、このような場合においても、それぞれを独立して受信した場合よりもタイムコードを取得する時間を短縮できる可能性が高くなる。

以上に説明したように、本実施形態の受信装置１によれば、短い時間で標準電波を効率よく取得することができる。

［実施例２］
図４Ａに、本発明の他の実施例として説明する受信装置１のブロック図を示している。本実施例の受信装置１は、受信信号に基づいてＴＣＯ信号を生成する処理の一部をデジタル方式で行うように構成したものである。図４Ａにおいて、アンテナ２及びゲインアンプ１１の構成及び動作は前述と同様である。

図５は、図４Ａに示す回路の各部（１）〜（５）における信号の波形の一例である。図５（１）に示す波形からなる受信信号は、ゲインアンプ１１によって増幅されて図５（２）に示す波形となり、ローパスフィルタ（Low Pass Filter）（ＬＰＦ＿０（２０））で高周波成分がカットされて図５（３）に示す波形となる。なお、ＬＰＦ＿０（２０）のカットオフ周波数は、例えば、４０ｋＨｚ、６０ｋＨｚ、７５ｋＨｚ等、受信対象となる長波受信信号を選択する値（例えば、８０ｋＨｚ）に設定される。

ＬＰＦ＿０（２０）から出力された信号は、次にデジタル復調回路３０のＡ／Ｄコンバータ（ＡＤＣ３１という。）に入力され、ＡＤＣ３１からＡＤＣ３１のビット分解能に応じた波形（図５（４））の信号が出力される。この信号は、次に検波処理部３２に入力され、検波処理部３２から図５（５）に示す波形の信号が出力される。

検波処理部３２の具体的な構成を図４Ｂに示している。検波処理部３２には、ＡＤＣ３１から入力されるデジタル信号の帯域を制限するバンドストップフィルタ（Band Stop Filter）（ＢＳＦ３２１）、帯域制限された信号の周波数をより低い周波数の信号に変換するダウンコンバータ３２２、ダウンコンバータ３２２から出力された信号の周波数帯域を制限するバンドパスフィルタ（Band Pass Filter）（ＢＰＦ３２３）、後段の平均化に際して必要となる自乗処理を行う自乗回路３２４、及び自乗回路３２４から出力される信号を平均化する平均化回路３２５が含まれている。

検波処理部３２の処理で必要となる各種動作信号は、図４Ａに示すＶＣＯ（Voltage-Controlled Oscillator）／ＰＬＬ（Phase Locked Loop）（以下、ＶＣＯ／ＰＬＬ３４と表記する。）から供給される。ＶＣＯ／ＰＬＬ３４は、基準発振器７から供給される基準信号に基づいて、上記動作信号を生成する。なお、本実施例の受信回路３では、基準発振器７の出力信号はマイコン４の基準クロック信号としても利用される。なお、マイコン４、入力回路５、及び表示回路６の構成及び動作は実施例１の場合と同様である。

検波処理部３２から出力された信号は、図４Ａに示す判定部３３に入力される。判定部３３は、検波処理部３２から入力された信号を予め設定されている閾値と比較し、これにより図５（６）に示す波形からなるＴＣＯ信号を出力し、このＴＣＯ信号がマイコン４に入力される。

これに対し、本実施例のように受信回路３をデジタル処理を行う回路で構成した場合には、回路や部品等の特性ばらつきによる影響が無く、フィルタ（ＢＳＦ３２１、ＢＰＦ３２３等）の帯域幅をアナログ方式の場合よりも狭く設定することができる。従って、ノイズやキャリア近傍の妨害波をより確実かつ効果的に除去することができる。

また受信回路３を、例えば、既存のアナログラジオ放送をデジタル処理方式で復調するための集積回路（ＩＣ）を用いて構成することもできる。しかしこのような集積回路は音声信号の復調用に設計されたものであるため、標準電波のように復調情報が音声情報に比べて小さい用途に用いるには回路規模が大きすぎる。本実施例はこれに比べてシンプルで小型の受信回路３を容易に構成することができる。また製造コストも抑えることができる。

なお、以上に説明した受信回路３におけるデジタル処理部３０の機能、すなわち、ＡＤＣ３１、検波処理部３２、及び判定部３３の機能は、ハードウエアロジックによって構成することもできるし、信号処理プロセッサ等にプログラムを実行させることによって行われるソフトウエア処理によって実現することもできる。またデジタル処理部３０の機能をマイコン４が行うようにしてもよい。

［実施例３］
受信装置１によって受信される標準電波はノイズやフェージングの影響を受けるため、実施例１の比較器１９や実施例２の判定部３３から出力されマイコン４に入力されるＴＣＯ信号から復調されるタイムコードは、標準電波局から送信されたタイムコードと必ずしも一致するとは限らない。そこで、例えばマイコン４側でパルス幅を評価し、パルスの正しい立ち上がりタイミングを評価するなど、入力されるＴＣＯ信号を元のタイムコードの波形に整形するための処理(以下、この処理をフィルタリング処理という。)が必要となる。

図６にマイコン４側で行うフィルタリング処理の一例を示している。図６（ａ）は標準電波局から送信されるタイムコードの波形である。図６（ｂ）は、図６（ａ）に示すタイムコードを含んだ標準電波を受信した際に、実施例１に示す検波回路１８又は実施例２に示す検波処理部３２から出力される信号(以下、この信号を検波信号という。）の一例である。図６（ｃ）は、図６（ｂ）に示す検波信号が入力された場合に、実施例１の比較器１９又は実施例２の判定部３３からマイコン４に入力されるＴＣＯ信号である。図６（ｄ）は、図６（ｃ）に示す波形からなるＴＣＯ信号にマイコン４がフィルタリング処理を施すことによって得られる波形である。

ここで図６（ａ）の符号６１で示すパルスの幅は元々２００ｍｓであったが、ノイズやフェージングの影響により、図６（ｃ）に示すように上記パルスは２５０ｍｓの信号に復調されている。符号６２で示すパルスは、ノイズ等の影響によるものであり、標準電波局から送信されたタイムコードには元々含まれていなかったものである。符号６３で示す波形は、ノイズやフェージングの影響により、パルスの立ち上がりのタイミングが送信時のタイミングよりもΔｔだけ遅れている。

このような波形からなる信号が入力された場合、マイコン４は、フィルタリング処理を行って、例えば、符号６１のパルスについては、２００ｍｓのパルス幅の信号に変換する。また符号６２のパルスについては、マイコン４は、これをフィルタリング処理によって除去する。さらに符号６３の波形については、マイコン４は、フィルタリング処理によって立ち上がりのタイミングを補正する。

以上のようにして標準電波局から送信されたタイムコードを復元することが可能である。しかしながら、このようなフィルタリング処理は、マイコン４側の処理負荷を増大させる。またフィルタリング処理は、検波した信号からとりだしたＴＣＯ信号に対して行われるため、この時点で情報の著しい劣化が生じていた場合、フィルタリング処理では必ずしもＴＣＯ信号のパルス幅が正しい方向に復元されるとは限らず、パルスの立ち上がりのタイミングも正しい方向に補正されるとは限らない。

本実施例は、このようなフィルタリング処理による場合の種々の問題を解決するものであり、受信回路３においてタイムコードが正確に復元されるように構成したものである。またＴＣＯ信号に対する復元処理が受信回路３において行われるため、マイコン４側に処理負担を生じさせることもない。

本実施例の受信回路３の構成は、図４Ａ及び図４Ｂに示した実施例２における受信回路３の構成と基本的に同じである。図７は、本実施例の受信回路３によるＴＣＯ信号の復元処理を説明する波形図である。図７（ａ）は、標準電波局から送信されるタイムコードの一例である。図７（ｂ）は、図７（ａ）に示すタイムコードが乗った標準電波を受信した場合に、検波処理部３２から出力される信号(以下、検波信号という。）である。図７（ｃ）は、図７（ｂ）に示す波形の検波信号が入力された場合に、判定部３３からマイコン４に入力されるＴＣＯ信号である。

本実施例の受信回路３は、標準電波におけるタイムコードのＴ＝１０００ｍｓの単位期間を、標準電波局から送信されるタイムコードを構成している２００ｍｓ（デューティ比２０％）、５００ｍｓ（デューティ比５０％）、及び８００ｍｓ（デューティ比８０％）の３種類の信号のデューティ比の公約数の期間に分割して処理を行う。以下の説明では、一例として、Ｔ＝１０００ｍｓの単位期間を、上記３種類の信号のデューティ比の最大公約数である１０の期間（１００ｍｓの期間）に分割して処理を行うものとする。また単位期間を１０分割することによって、Ｔ＝１０００ｍｓの期間は１０分割されるが、これら各分割期間に、順に０〜９までの１０ｂｉｔを対応させるものとする（図７（ｄ））。

判定部３３は、各ｂｉｔに対して図８に示す処理を行うことにより生成されるＴＣＯ信号を出力する。すなわち、ｂｉｔ０及びｂｉｔ１の各分割期間においては、固定的にＨｉを出力する。ｂｉｔ２の分割期間では、検波信号のレベルを予め設定されている閾値と比較することにより決定される値を出力し、検波信号のレベルが閾値未満であればＬｏｗを、閾値以上であればｂｉｔ１と同じ値（Ｈｉ）を出力する。

ｂｉｔ３の分割期間については、ｂｉｔ２と同じ値を出力する。ｂｉｔ４の分割期間については、ｂｉｔ３と同じ値を出力する。ｂｉｔ５の分割期間では、ｂｉｔ４の値と検波信号のレベルとに応じて決定される値を出力する。すなわち、ｂｉｔ４がＬｏｗであれば、検波信号のレベルに拘わらずＬｏｗを出力し、ｂｉｔ４がＨｉかつ検波信号のレベルが閾値以上であればＨｉを、ｂｉｔ４がＨｉかつ検波信号のレベルが閾値未満であればＬｏｗを出力する。ｂｉｔ６の分割期間では、ｂｉｔ５と同じ値を出力する。ｂｉｔ７の分割期間では、ｂｉｔ６と同じ値を出力する。ｂｉｔ８及びｂｉｔ９の分割期間では、固定的にＬｏｗを出力する。

ここで図８に示す判定基準は、日本の標準電波のフォーマットに基づくものである。すなわち、標準電波のフォーマットによれば、ｂｉｔ０及びｂｉｔ１の各分割期間の出力はＨｉしか取り得ないので、Ｈｉを固定的に出力するようにしている。また、例えば、ｂｉｔ８及びｂｉｔ９の各分割期間については、Ｌｏｗしか取り得ないので、Ｌｏｗを固定的に出力するようにしている。また標準電波のフォーマットによれば、ｂｉｔ３の分割期間については、ｂｉｔ２と同じ値しか取り得ず、ｂｉｔ４の分割期間については、ｂｉｔ３と同じ値しか取り得ない。またｂｉｔ６の分割期間についてはｂｉｔ５と同じ値しか取り得ず、ｂｉｔ７の分割期間についてはｂｉｔ６と同じ値しか取り得ない。

なお、分割数はタイムコードを構成している３種類の信号の公約数であればよく、例えば、分割数を２０に設定することもできる。この場合、判定基準は図９に示す内容となる。このように、分割数を増やすことで、タイムコードの復元精度を向上させることができる。

以上に説明した本実施例の受信回路３によれば、各分割期間に出力されるＴＣＯ信号の値（Ｈｉ or Ｌｏｗ）は、あらかじめ設定された図８に示す判断基準によって決定されるため、タイムコードを正確に復元することができる。

＜＜判定部＞＞
図１０に以上に説明した処理を行う判定部３３の一例を示している。同図に示す判定部３３は、コンパレータ３３１、同期捕捉回路３３２、判定回路３３３、及びレジスタ３３４を有している。コンパレータ３３１には、検波処理部３２から入力される検波信号の信号レベルをレジスタ３３４に記憶されている閾値３３４１と比較して、検波信号が閾値３３４１未満であれば論理レベルとしてＬｏｗを、検波信号が閾値以上であれば論理レベルとしてＨｉを出力する。

同期捕捉回路３３２は、コンパレータ出力からタイムコードの立ち上がりタイミングの特定を行う。同期捕捉回路３３２は立ち上がりタイミングの特定に成功した場合、「カウンタEnable信号（Ｈｉ）」を判定回路３３３に出力する。このように、同期捕捉回路３３２を有することで、本実施例の受信回路３は、タイムコードの立ち上がりのタイミングを正確に特定することができる。

判定回路３３３には、コンパレータ３３１から出力される信号と、同期捕捉回路３３２から出力される「カウンタEnable信号（Ｈｉ）」とが入力される。判定回路３３３は「カウンタEnable信号（Ｈｉ）」が入力されると、内部に有するカウンタのカウントアップを開始する。また、判定回路３３３は、コンパレータ３３１から出力される信号と、現在よりも一つ前のカウンタ値に対応するコンパレータ３３１の出力値とに基づいて処理を行い、その結果生成されるＴＣＯ信号をマイコン４に出力する。

次に、判定回路３３３の動作について説明する。コンパレータ３３１は検波処理部３２から入力される検波信号と、レジスタ３３４に記憶されている閾値３３４１とを比較して、検波信号が閾値３３４１未満であれば論理レベルとしてＬｏｗを、検波信号が閾値以上であれば論理レベルとしてＨｉを出力する。

同期捕捉回路３３２がコンパレータ３３１から出力されるパルス信号によりタイムコードの立ち上がりタイミングを特定する。タイミングの特定に成功すると、同期捕捉回路３３２は、判定回路３３３に対して「カウンタEnable信号（Ｈｉ）」を出力し、同期捕捉回路３３２は動作を停止する。

判定回路３３３は、「カウンタEnable信号（Ｈｉ）」が入力されると、自身が内部に有するカウンタのカウントアップを開始する。そして、判定回路３３３は、このカウンタの値に応じてコンパレータ３３１から入力される信号と、現在よりも一つ前のカウンタ値に対応するコンパレータ３３１の出力値に基づいてＴＣＯ信号を生成し、これをマイコン４に出力する。

＜＜同期捕捉回路＞＞
図１１に同期捕捉回路３３２の構成例を示している。また図１２に同期捕捉回路３３２の動作を説明するタイミングチャートを示している。
図１１において、立ち上がりエッジ検出部３３２１は、コンパレータ３３１からの出力信号の立ち上がりエッジを検出した場合にパルス信号を出力する。

カウンタ１（３３２２）は、クロック信号が入力されるたびに１つずつカウントアップした値（カウンタ値）を出力する。ここでカウンタ値の範囲は、Ｔ＝１０００ｍｓの期間の分割数に応じた値に設定される。例えば、分割数が１０である場合は０〜９の範囲に設定される。また分割数が２０である場合には、カウンタ値は０〜１９の範囲に設定される。

カウンタ値保持部３３２３は、立ち上がりエッジ検出部３３２１からパルス信号が入力された際におけるカウンタ１（３３２２）のカウンタ値を保持し、後述するリセット信号が入力されるまでの間は、次のパルスが入力されても、このカウンタ値を比較器１に出力し続ける。

図１２に示す例では、カウンタ１（３３２２）のカウンタ値が１サイクル目の２の時に立ち上がりエッジ検出部３３２１からパルス信号（立ち上がりエッジ検出パルス）が入力されているため、カウンタ値保持部３３２３が２を保持している。またカウンタ値が１サイクル目の６の時にもパルス信号が入力されているが、まだリセット信号が入力されていないため、カウンタ値保持部３３２３は２を保持し続けている。カウンタ値が２サイクル目の３の時に内部リセット信号が比較器２（３３２５）から出力されているため、カウンタ値保持部３３２３の値が０にリセットされている。カウンタ値が２サイクル目の６の時にパルス信号が入力されているため、カウンタ値保持部３３２３は６を保持している。カウンタ値が４サイクル目の７の時にリセット信号が入力されているため、カウンタ値保持部３３２３の値が０にリセットされている。

比較器１（３３２４）は、カウンタ１（３３２２）のカウンタ値と、カウンタ値保持部３３２３に保持されている値とを比較して、両者が一致している時は比較器２（３３２５）にパルス信号を出力する。

図１２に示す例では、カウンタ１（３３２２）のカウンタ値が１サイクル目と２サイクル目の２の時、２サイクル目の６の時、３サイクル目の６の時、及び４サイクル目の６の時に、カウンタ１（３３２２）のカウンタ値とカウンタ値保持部３３２３の値が一致しているので、これらの各タイミングで比較器１からパルス信号が出力されている。

比較器２（３３２５）は、立ち上がりエッジ検出部３３２１から出力されるパルス信号の入力レベルと、比較器１（３３２４）から出力されるパルス信号の入力レベルとを比較して、両者が一致する時はカウンタ２（３３２７）にパルス信号を出力し、一致しない時は後述するＡＮＤ回路３３２６に内部リセット信号を出力する。なお、比較器２（３３２５）には、外部リセット信号が入力され、比較器２（３３２５）は、外部リセット信号がＬｏｗの時は、内部リセット信号もＬｏｗになるように内部リセット信号を出力する。

図１２に示す例では、カウンタ１（３３２２）のカウンタ値が１サイクル目の２の時、２サイクル目の６の時、３サイクル目の６の時、及び４サイクル目の６の時に、立ち上がりエッジ検出部３３２１から出力されるパルス信号の入力レベルと、比較器１（３３２４）から出力されるパルス信号の入力レベルとが一致しているので、これらの各タイミングで比較器２からパルス信号が出力されている。しかし、２サイクル目の２のとき、立ち上がりエッジ検出部３３２１から出力されるパルス信号の入力レベルと、比較器１（３３２４）から出力されるパルス信号の入力レベルとが一致していないため、比較器２（３３２５）はＡＮＤ回路３３２６に内部リセット信号を出力する。

ＡＮＤ回路３３２６は、外部入力される外部リセット信号と、比較器２（３３２５）から出力される内部リセット信号と「カウンタEnable信号（Ｈｉ）」の否定値の論理積を出力し、この論理積の値は、カウンタ１（３３２２）、カウンタ値保持部（３３２３）、及びカウンタ２（３３２７）にリセット信号として入力される。
カウンタ２（３３２７）は、比較器２（３３２５）からパルス信号が入力されるたびに一つずつインクリメントしたカウンタ値を出力する。カウンタ２（３３２７）は、ＡＮＤ回路３３２６からリセット信号（Ｌｏｗ）が入力されると、出力するカウンタ値を０に設定する。

図１２に示す例では、カウンタ１（３３２２）のカウンタ値が１サイクル目の２の時に比較器２（３３２５）からパルス信号が入力されているので、カウンタ２（３３２７）は、カウンタ値をインクリメントしている。またカウンタ１（３３２２）のカウンタ値が２サイクル目の３の時に、リセット信号（Ｌｏｗ）が入力されているので、カウンタ２（３３２７）は、このタイミングでカウンタ値を０に設定している。また２サイクル目の６の時、３サイクル目の６の時、及び４サイクル目の６の時に、比較器２（３３２５）からパルス信号が入力されており、これらの各時点でカウンタ値をインクリメントしている。またカウンタ１（３３２２）のカウンタ値が４サイクル目の７の時にリセット信号（Ｌｏｗ）が入力されているので、カウンタ２（３３２７）は、このタイミングでカウンタ値を０に設定している。

比較器３（３３２８）は、カウンタ２（３３２７）のカウンタ値がレジスタ３３４に記憶されている検出回数３３４２に一致しない間はＬｏｗを出力し続け、カウンタ値がレジスタ３３４に記憶されている検出回数３３４２に一致するとカウンタEnable信号（Ｈｉ）の出力を開始する。同時にカウンタEnable信号（Ｈｉ）の否定値がＡＮＤ回路３３２６に入力されるため、カウンタ保持部３３２３、カウンタ１（３３２２）、カウンタ２（３３２７）にリセット信号が入力される。比較器３（３３２８）から出力されるカウンタEnable信号（Ｈｉ）は、判定回路３３３に入力される。なお、カウンタEnable信号（Ｈｉ）の出力は、外部リセット信号が入力されると停止する。

図１２に示すタイミングチャートは、検出回数３３４２が３に設定されている場合であり、カウンタ２（３３２７）のカウンタ値がカウンタ１の４サイクル目の６の時に検出回数３３４２に設定されている値に一致しているので、カウンタEnable信号（Ｈｉ）の出力を開始している。

＜＜判定回路＞＞
図１３に判定回路３３３の一例を示している。また図１４に判定回路３３３の動作を説明するタイミングチャートを示している。判定回路３３３には、コンパレータ３３１から出力されるパルス信号、同期捕捉回路３３２から出力されるカウンタEnable信号、及びクロック信号が入力される。

カウンタ３３３１は、クロック信号が入力されるたびに１つずつカウントアップした値（カウンタ値）を出力する。カウンタ３３３１によるカウンタ値のカウントアップは、カウンタEnable信号がＬｏｗからＨｉに変化した時に開始される。カウンタ値の範囲は、Ｔ＝１０００ｍｓの期間の分割数に応じた値に設定される。例えば、分割数が１０である場合は０〜９の範囲に設定される。また分割数が２０である場合には、カウンタ値は０〜１９の範囲に設定される。

遅延回路（Ｚ^−１）３３３２は、後述のセレクタ３３３３から出力される値を遅延させて後述のセレクタ３３３３に出力する。遅延回路（Ｚ^−１）３３３２による遅延量は、カウンタの値が１つ変化した場合に要する時間に設定されている。図１４のタイミングチャートは分割数を１０とした場合であるが、この例では、カウンタ３３３１のカウンタ値が１サイクル目の０〜４の期間、及び、２サイクル目の０〜１の期間に、コンパレータ３３１からＨｉが入力されており、これに対応して遅延回路（Ｚ^−１）３３３２から１サイクル目のカウンタ値が１〜５の期間、及び、２サイクル目の１〜２の期間に「Ｈｉ」が出力されている。

セレクタ３３３３は、カウンタ３３３１のカウンタ値が変化するごとに、カウンタ値と遅延回路（Ｚ^−１）３３３２からフィードバックされる値（以下、フィードバック値という。）とに応じて出力値（以下、セレクタ出力値という。）を決定する。

図１５は分割数が１０である場合における、カウンタ値及びフィードバック値に対応してセレクタ３３３３から出力されるセレクタ出力値の一例である。同図に示す例では、カウンタ値が７でフィードバック値がＬｏｗの時、セレクタ出力値はＬｏｗとなる。また例えばカウンタ値が５でフィードバック値がＨｉの時、コンパレータ３３１から入力される値がセレクタ出力値となる。セレクタ出力値は、ＴＣＯ信号として判定回路３３３から出力され、マイコン４に入力される。

ところで、以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。

本発明の実施形態にかかる標準電波の受信装置１の構成を示す図である。本発明の実施形態にかかる受信回路３のブロック図を示す図である。本発明の実施形態にかかる受信回路３の標準電波の受信方法を説明する図である。本発明の実施形態にかかる受信装置１のブロック図である。本発明の実施形態にかかる検波処理部３２の具体的な構成を示す図である。本発明の実施形態にかかる図４Ａに示す回路の各部（１）〜（５）における信号の波形の一例を示す図である。本発明の実施形態にかかるマイコン４側で行うフィルタリング処理の一例を示す図である。本発明の実施形態にかかる標準電波局から送信されるタイムコードとフィルタリング処理の一例を示す図である。本発明の実施形態にかかる分割された各ｂｉｔの復調に対して行われる処理を示す図である。本発明の実施形態にかかる分割された各ｂｉｔに対して行われる処理を示す図である。本発明の実施形態にかかる判定部３３の構成を示す図である。本発明の実施形態にかかる同期捕捉回路３３２の構成を示す図である。本発明の実施形態にかかる同期捕捉回路３３２の動作を説明するタイミングチャートである。本発明の実施形態にかかる判定回路３３３の一例を示す図である。本発明の実施形態にかかる判定回路３３３の動作を説明するタイミングチャートである。本発明の実施形態にかかるカウンタ値及びフィードバック値に対応してセレクタ３３３３から出力されるセレクタ出力値を示す図である。電波時計の受信回路３の一例を示す図である。

符号の説明

１受信装置２アンテナ
３受信回路４マイコン
５入力回路６表示回路
７基準発信器１１ゲインアンプ
１２水晶フィルタ１３周波数変換回路
１４ＢＰＦ１５ポストアンプ
１６整流回路１７ＬＰＦ
１８検波回路１９比較器
２０ＬＰＦ＿０３１ＡＤＣ
３２検波処理部３３判定部
３４ＶＣＯ／ＰＬＬ
３２１ＢＳＦ３２２ダウンコンバータ
３２４自乗回路３２５平均化回路
３３１コンパレータ３３２同期捕捉回路
３３３判定回路３３４レジスタ
３３２１立ち上がりエッジ検出部３３２２カウンタ１
３３２３カウンタ値保持部３３２４比較器１
３３２５比較器２３３２８比較器３
３３３１カウンタ３３３２遅延回路
３３３３セレクタ３３４１閾値
３３４２検出回数

Claims

標準電波の受信信号を増幅するゲインアンプと、
前記受信信号に含まれる高周波成分を除去するローパスフィルタと、
前記ローパスフィルタから出力される信号をデジタル信号に変換するＡ／Ｄコンバータと、
前記デジタル信号を検波する検波処理部と、
前記検波処理部から出力する検波信号を閾値と比較することによりＴＣＯ信号を生成する判定部と、
を含むこと
を特徴とする標準電波の受信回路。
請求項１に記載の標準電波の受信回路であって、
前記検波処理部は、
前記デジタル信号の帯域を制限するバンドストップフィルタと、
帯域制限された前記デジタル信号をより低い周波数の信号に変換するダウンコンバータと、
前記ダウンコンバータから出力された信号の周波数帯域を制限するバンドパスフィルタと、
前記バンドパスフィルタから出力された信号に対して自乗処理を行う自乗回路と、
前記自乗回路から出力される信号を平均化する平均化回路と、
を含むこと
を特徴とする標準電波の受信回路。