JPWO2004049562A1 - 駆動回路 - Google Patents
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Abstract
Description
出力電位VOが入力電位VIよりも高い場合は、差動増幅回路131の出力電位が上昇してP型トランジスタ132に流れる電流が減少し、出力電位VOが低かする。出力電位VOが入力電位VIよりも低い場合は、差動増幅回路131の出力電位が低下してP型トランジスタ132に流れる電流が増加し、出力電位VOが上昇する。したがって、VO=VIになる。
しかし、従来の駆動回路130では、出力電位VOが差動増幅回路131に直接フィードバックされているので、負荷容量が大きい場合に負荷容量が変動したり、入力電位VIが変動すると、発振現象が生じてしまうという問題があった。
この発明に係る駆動回路は、入力電位に応じた電位を出力ノードに出力する駆動回路であって、第1の電源電位のラインと出力ノードとの間に接続された第1のトランジスタと、そのゲートおよび第1の電極が第1のトランジスタのゲートに接続され、その第2の電極が第1のノードに接続された第2のトランジスタと、第2および第3の電源電位のライン間に第2のトランジスタと直列接続された第3のトランジスタと、第1のノードの電位が入力電位に一致するように第3のトランジスタのゲート電位を制御する第1の差動増幅回路とを備えたものである。したがって、第1のノードの容量は出力ノードに接続される負荷容量に比べて十分に小さいので、発振現象は生じにくくなる。
図2A〜2Cの各々は、図1に示した定電流回路の構成を例示する回路図である。
図3は、実施の形態1の変更例を示す回路図である。
図4は、実施の形態1の他の変更例を示す回路図である
図5は、この発明の実施の形態2によるプッシュ型駆動回路の構成を示す回路図である。
図6A〜6Cの各々は、図5に示した定電流回路の構成を例示する回路図である。
図7は、実施の形態2の変更例を示す回路図である。
図8は、実施の形態2の他の変更例を示す回路図である。
図9は、この発明の実施の形態3によるプル型駆動回路の構成を示す回路図である。
図10は、実施の形態3の変更例を示す回路図である。
図11は、実施の形態3の他の変更例を示す回路図である
図12は、オフセット補償機能付プッシュ型駆動回路の構成を示す回路図である。
図13は、この発明の実施の形態5によるプッシュ型駆動回路の構成を示す回路図である。
図14は、この発明の実施の形態6によるプッシュ型駆動回路の構成を示す回路図である。
図15は、この発明の実施の形態7によるプッシュプル型駆動回路の構成を示す回路図である。
図16は、実施の形態7の変更例を示す回路図である。
図17は、実施の形態7の他の変更例を示す回路図である。
図18は、実施の形態7のさらに他の変更例を示す回路図である。
図19は、この発明の実施の形態8によるプッシュプル型駆動回路の構成を示す回路図である。
図20は、この発明の実施の形態9によるプッシュプル型駆動回路の構成を示す回路図である。
図21は、この発明の実施の形態10によるオフセット補償機能付プッシュプル型駆動回路の構成を示す回路図である。
図22は、従来の駆動回路の構成を示す回路図である。
図1は、この発明の実施の形態1によるプッシュ型駆動回路1の構成を示す回路図である。図1において、この駆動回路1は、差動増幅回路2、P型トランジスタ8、N型電界効果トランジスタ(以下、N型トランジスタと称す)9,10および定電流回路11,12を備える。
差動増幅回路2は、P型トランジスタ3,4、N型トランジスタ5,6および定電流回路7を含む。P型トランジスタ3,4は、それぞれ電源電位VDDのラインとノードN3,N4との間に接続され、それらのゲートは共にノードN4に接続される。P型トランジスタ3,4は、カレントミラー回路を構成する。N型トランジスタ5,6は、それぞれノードN3,N4とノードN5との間に接続され、それらのゲートはそれぞれ入力ノードN1の電位VIおよびノードN9の電位VMを受ける。定電流回路7は、ノードN5と接地電位GNDのラインとの間に接続され、ノードN5から接地電位GNDのラインに所定値の定電流I1を流出させる。
P型トランジスタ8、N型トランジスタ9および定電流回路11は、電源電位VDDのラインと接地電位GNDのラインとの間に直列接続される。P型トランジスタ8のゲートは、差動増幅回路2の出力ノードN3の電位V3を受ける。N型トランジスタ9のゲートは、そのドレインに接続される。N型トランジスタ9は、ダイオード素子を構成する。定電流回路11は、ノードN9から接地電位GNDのラインに所定値の定電流I2を流出させる。N型トランジスタ9のソース(ノードN9)の電位VMは、N型トランジスタ6のゲートに与えられる。N型トランジスタ10は、電源電位VDDのラインと駆動回路1の出力ノードN2との間に接続され、そのゲートはトランジスタ8と9の間のノードN8の電位VCを受ける。定電流回路12は、出力ノードN2と接地電位GNDのラインとの間に接続され、出力ノードN2から接地電位GNDのラインに所定値の定電流I3を流出させる。
次に、この駆動回路1の動作について説明する。この駆動回路1では、差動増幅回路2の動作により、ノードN9の電位VMは入力ノードN1の電位に等しくなる。すなわち、N型トランジスタ6とP型トランジスタ4は直列接続され、P型トランジスタ3と4はカレントミラー回路を構成しているので、P型トランジスタ3にはモニタ電位VMに応じた値の電流が流れる。
モニタ電位VMが入力電位VIよりも高い場合は、P型トランジスタ3に流れる電流がN型トランジスタ5に流れる電流よりも大きくなってノードN3の電位V3が上昇する。これにより、P型トランジスタ8に流れる電流が小さくなってモニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低い場合は、P型トランジスタ3に流れる電流がN型トランジスタに流れる電流よりも小さくなってノードN3の電位V3が低下する。これにより、P型トランジスタ8に流れる電流が大きくなってモニタ電位VMが上昇する。したがって、VM=VIになる。
定電流回路11の電流I2は小さな値に設定されているので、ノードN8の電位VCはVC=VM+VTNとなる。ここで、VTNはN型トランジスタのしきい値電圧である。また、N型トランジスタ10の電流駆動能力を定電流回路12の電流駆動能力よりも十分に大きくすると、N型トランジスタ10がソースフォロワ動作をし、出力ノードN2の電位VOはVO=VC−VTN=VM=VIとなる。したがって、入力電位VIと等しい出力電位VOが得られる。
なお、N型トランジスタ9,10と定電流回路11,12の電流I2,I3との関係についてより詳細に説明すると、以下のようになる。N型トランジスタ9,10の電流増幅係数をそれぞれβ9,β10とすると、N型トランジスタ9,10と定電流回路11,12の電流I2,I3との間には次式が成立する。
I2=β9(VC−VM−VTN)2/2 …(1)
I3=β10(VC−VO−VTN)2/2 …(2)
ここで、VM(=VI)=VOと仮定すると(1)式より次式が成立する。
I2=β9(VC−VO−VTN)2/2 …(3)
さらに、(3)および(2)式より次式が成立する。
I2/I3=β9/β10 …(4)
つまり、VI=VOとなるように、(4)式を満足するI2,I3,β9,β10を設定すればよい。
この実施の形態1では、差動増幅回路2へのフィードバックループの容量がN型トランジスタ6,9,10のゲート容量になるので、差動増幅回路131に負荷容量が直接接続されていた従来に比べ、差動増幅回路2へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路1において発振現象が生じることはない。
なお、電界効果トランジスタ3〜6,8〜10の各々は、MOSトランジスタであってもよいし、薄膜トランジスタ(TFT)でもよい。薄膜トランジスタは、ポリシリコン薄膜、アモルファスシリコン薄膜などのどのような半導体薄膜で形成されたものでもよいし、樹脂基板、ガラス基板などのどのような絶縁基板上に形成されたものでもよい。
また、図2A〜2Cの各々は、図1に示した定電流回路7の構成を例示する回路図である。図2Aでは、定電流回路7は、抵抗素子13およびN型トランジスタ14,15を含む。抵抗素子13およびN型トランジスタ14は電源電位VDDのラインと接地電位GNDのラインとの間に直列接続され、N型トランジスタ15はノードN5と接地電位GNDのラインとの間に接続される。N型トランジスタ14,15のゲートは、共にN型トランジスタ14のドレインに接続される。N型トランジスタ14と15は、カレントミラー回路を構成する。抵抗素子13およびN型トランジスタ14には、抵抗素子13の抵抗値に応じた値の一定電流が流れる。N型トランジスタ15には、N型トランジスタ14に流れる電流に応じた値の一定電流I1が流れる。
図2Bでは、定電流回路7はN型トランジスタ16を含む。N型トランジスタ16は、ノードN5と接地電位GNDのラインとの間に接続され、そのゲートは一定のバイアス電位VBNを受ける。バイアス電位VBNは、N型トランジスタ16が飽和領域で動作するような所定のレベルに設定される。これにより、N型トランジスタ16には、一定の電流I1が流れる。
図2Cでは、定電流回路7は、デプレッション型のN型トランジスタ17を含む。N型トランジスタ17は、ノードN5と接地電位GNDとのラインとの間に接続され、そのゲートは接地電位GNDのラインに接続される。N型トランジスタ17は、ゲート−ソース間電圧が0Vのときでも一定の電流I1を流すように形成されている。なお、定電流回路11は、定電流回路7と同じ構成にしてもよいし、電流I2を流す抵抗素子で構成してもよい。また、定電流回路12は、定電流回路7と同じ構成にしてもよいし、電流I3を流す抵抗素子で構成してもよい。
また、図3の駆動回路18では、P型トランジスタ3,4のソースとP型トランジスタ8のソースとN型トランジスタ10のドレインとにそれぞれ互いに異なる電源電位V1,V2,V3が与えられる。また、定電流回路7,11,12の低電位側端子がそれぞれ互いに異なる電源電位V4,V5,V6に接続される。この変更例でも、図1の駆動回路1と同じ効果が得られる。
また、図4の駆動回路20は、図1の駆動回路1の差動増幅回路2を差動増幅回路21で置換したものである。差動増幅回路21は、差動増幅回路2のP型トランジスタ3,4をそれぞれ抵抗素子22,23で置換したものである。抵抗素子22,23は、それぞれ電源電位VDDのラインとノードN3,N4との間に接続される。
N型トランジスタ5に流れる電流とN型トランジスタ6に流れる電流との合計は、定電流回路7に流れる電流I1に等しくなる。モニタ電位VMが入力電位VIに等しい場合は、N型トランジスタ5に流れる電流とN型トランジスタ6に流れる電流とが等しくなっている。モニタ電位VMが入力電位VIよりも高くなると、N型トランジスタ6の電流が増加するとともにN型トランジスタ5の電流が減少し、ノードN3の電位V3が上昇してP型トランジスタ8の電流が減少し、モニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低くなると、N型トランジスタ6の電流が減少するとともにN型トランジスタ5の電流が増加し、ノードN3の電位V3が低下してP型トランジスタ8の電流が増加し、モニタ電位VMが上昇する。したがって、モニタ電位VMは入力電位VIと同じレベルに保持され、VO=VIとなる。この変更例でも、図1の駆動回路1と同じ効果が得られる。
[実施の形態2]
図5は、この発明の実施の形態2によるプッシュ型駆動回路25の構成を示す回路図である。図5において、この駆動回路25は、差動増幅回路26、定電流回路32,33およびN型トランジスタ34〜36を備える。
差動増幅回路26は、定電流回路27、P型トランジスタ28,29およびN型トランジスタ30,31を含む。定電流回路27は、電源電位VDDのラインとノードN27との間に接続され、電源電位VDDのラインからノードN27に所定値の定電流I1を流入させる。P型トランジスタ28,29は、それぞれノードN27とノードN28,N29の間に接続され、それらのゲートはそれぞれ入力電位VIおよびモニタ電位VMを受ける。N型トランジスタ30,31は、それぞれノードN28,N29と接地電位GNDのラインとの間に接続され、それらのゲートはともにノードN29に接続される。N型トランジスタ30と31は、カレントミラー回路を構成する。
定電流回路32およびN型トランジスタ34,35は、電源電位VDDのラインと接地電位GNDのラインとの間に直列接続される。定電流回路32は、電源電位VDDのラインからノードN32に所定値の定電流I2を流入させる。N型トランジスタ34のゲートは、そのドレイン(ノードN32)に接続される。N型トランジスタ34は、ダイオード素子を構成する。N型トランジスタ34と35の間のノードN34の電位がモニタ電位VMとなる。N型トランジスタ35のゲートは、差動増幅回路26の出力ノードN28の電位V28を受ける。N型トランジスタ36は、電源電位VDDのラインと出力ノードN2との間に接続され、そのゲートはノードN32の電位VCを受ける。定電流回路33は、出力ノードN2と接地電位GNDのラインとの間に接続され、出力ノードN2から接地電位GNDのラインに所定値の定電流I3を流出させる。
次に、この駆動回路25の動作について説明する。この駆動回路25では、差動増幅回路26の動作により、モニタ電位VMは入力電位VIに等しくなる。すなわち、P型トランジスタ29とN型トランジスタ31は直列接続され、N型トランジスタ30と31はカレントミラー回路を構成しているので、N型トランジスタ30にはモニタ電位VMに応じた値の電流が流れる。
モニタ電位VMが入力電位VIよりも高い場合は、N型トランジスタ30に流れる電流がP型トランジスタ29に流れる電流よりも小さくなってノードN28の電位V28が上昇する。これにより、N型トランジスタ35に流れる電流が大きくなってモニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低い場合は、N型トランジスタ30に流れる電流がP型トランジスタ28に流れる電流よりも大きくなってノードN28の電位V28が低下する。これにより、MOSトランジスタ35に流れる電流が小さくなってモニタ電位VMが上昇する。したがって、VM=VIになる。
定電流回路32の電流I2は十分に小さい値に設定されているので、ノードN32の電位VCはVC=VM+VTNとなる。また、N型トランジスタ36の電流駆動能力を定電流回路33の電流駆動能力よりも十分に大きくすると、N型トランジスタがソースフォロワ動作をし、出力ノードN2の電位VOはVO=VC−VTN=VM=VIとなる。したがって、入力電位VIに等しいレベルの出力電位VOが得られる。
この実施の形態2では、差動増幅回路26へのフィードバックループの容量がトランジスタ29,34,36のゲート容量になるので、負荷容量が差動増幅回路131に直接接続されていた従来に比べ、差動増幅回路26へのフィードバックループの容量が十分小さくなる。したがって、駆動回路25において発振現象が生じることはない。
また、図6A〜6Cの各々は、図5に示した定電流回路27の構成を例示する回路図である。図6Aでは、定電流回路27は、P型トランジスタ37,38および抵抗素子39を含む。P型トランジスタ37および抵抗素子39は電源電位VDDのラインと接地電位GNDのラインとの間に直列接続され、P型トランジスタ38は電源電位VDDのラインとノードN27との間に接続される。P型トランジスタ37,38のゲートは、共にP型トランジスタ37のドレインに接続される。P型トランジスタ37と38は、カレントミラー回路を構成する。P型トランジスタ37および抵抗素子39には、抵抗素子39の抵抗値に応じた値の一定電流が流れる。P型トランジスタ38には、P型トランジスタ37に流れる電流に応じた値の一定電流I1が流れる。
図6Bでは、定電流回路27はP型トランジスタ40を含む。P型トランジスタ40は、電源電位VDDのラインとノードN27との間に接続され、そのゲートは一定のバイアス電位VBPを受ける。バイアス電位VBPは、P型トランジスタ40が飽和領域で動作するような所定のレベルに設定される。これにより、P型トランジスタ40には、一定電流I1が流れる。
図6Cでは、定電流回路27は、デプレッション型のP型トランジスタ41を含む。P型トランジスタ41は、電源電位VDDのラインとノードN27との間に接続され、そのゲートが電源電位VDDのラインに接続される。P型トランジスタ41は、ゲート−ソース間電圧が0Vのときにも一定電流I1を流すように形成されている。なお、定電流回路32は、定電流回路27と同じ構成にしてもよいし、電流I2を流す抵抗素子で構成してもよい。
また、図7の駆動回路45は、図5の駆動回路25の差動増幅回路26を差動増幅回路46で置換したものである。差動増幅回路46は、差動増幅回路26のN型トランジスタ30,31を抵抗素子47,48で置換したものである。抵抗素子47,48は、それぞれノードN28,N29と接地電位GNDとの間に接続される。P型トランジスタ28に流れる電流とP型トランジスタ29に流れる電流との合計は、定電流回路27に流れる電流I1に等しくなる。モニタ電位VMが入力電位VIに等しい場合は、P型トランジスタ28の電流とP型トランジスタ29の電流とは等しくなっている。モニタ電位VMが入力電位VIよりも高くなると、P型トランジスタ29の電流が減少するとともにP型トランジスタ28の電流が増加し、ノードN28の電位V28が上昇してN型トランジスタ35の電流が増加し、モニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低くなると、P型トランジスタ29の電流が増加するとともにP型トランジスタ28の電流が減少し、ノードN28の電位V28が低下してN型トランジスタ35の電流が減少し、モニタ電位VMが上昇する。したがって、モニタ電位VMは入力電位VIに保持され、VO=VIとなる。この変更例では、図1の駆動回路1と同じ効果が得られる。
また、図8の駆動回路50は、図5の駆動回路25の差動増幅回路26を図1の差動増幅回路2で置換したものである。N型トランジスタ35のゲートはノードN3の電位V3を受け、N型トランジスタ6のゲートはモニタ電位VMを受ける。モニタ電位VMが入力電位VIよりも高い場合は、P型トランジスタ3に流れる電流がN型トランジスタ5に流れる電流よりも大きくなってノードN3の電位V3が上昇し、N型トランジスタ35の電流が増加してモニタ電位VMは低下する。モニタ電位VMが入力電位VIよりも低い場合は、P型トランジスタ3に流れる電流がN型トランジスタ5に流れる電流よりも小さくなってノードN3の電位V3が低下し、N型トランジスタ35の電流が減少してモニタ電位VMが上昇する。したがって、VM=VIとなり、VO=VIとなる。この変更例でも、図5の駆動回路25と同じ効果が得られる。
[実施の形態3]
図9は、この発明の実施の形態3によるプル型駆動回路55の構成を示す回路図である。図9において、この駆動回路55は、差動増幅回路2、P型トランジスタ56〜58および定電流回路59,60を備える。差動増幅回路2は、図1で示したものと同じである。P型トランジスタ56,57および定電流回路59は、電源電位VDDのラインと接地電位GNDのラインとの間に直列接続される。P型トランジスタ56のゲートは、ノードN3の電位V3を受ける。N型トランジスタ6のゲートは、P型トランジスタ56と57の間のノードN56の電位VMを受ける。P型トランジスタ57のゲートは、そのドレイン(ノードN57)に接続される。P型トランジスタ57は、ダイオード素子を構成する。定電流回路59は、ノードN57から接地電位GNDのラインに所定値の定電流I2を流出させる。定電流回路60は、電源電位VDDのラインから出力ノードN2に所定値の定電流I3を流入させる。P型トランジスタ58は、出力ノードN2と接地電位GNDのラインとの間に接続され、そのゲートはノードN57の電位VCを受ける。
モニタ電位VMは、差動増幅回路2の動作によって入力電位VIに保持される。定電流回路59の定電流I2に比べてP型トランジスタ57の電流駆動能力を十分に大きくすると、ノードN57の電位VCはVC=VM−|VTP|となる。ここで、VTPはP型トランジスタのしきい値電圧である。定電流回路60の定電流I3に比べてP型トランジスタ58の電流駆動能力を十分に大きくすると、出力電位VOはVO=VC+|VTP|=VM−|VTM|+|VTP|=VM=VIとなる。
この実施の形態3では、差動増幅回路2へのフィードバックループの容量がトランジスタ6,57,58のゲート容量になるので、負荷容量が差動増幅回路131に直接接続されていた従来に比べ、差動増輻回路2へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路55において発振現象が生じることはない。
図10の駆動回路61は、図9の駆動回路55の差動増幅回路2を差動増幅回路26で置換したものである。P型トランジスタ56のゲートは、ノードN28の電位V28を受ける。P型トランジスタ29のゲートは、モニタ電位VMを受ける。モニタ電位VMが入力電位VIよりも高い場合は、N型トランジスタ30の電流がP型トランジスタ28の電流よりも小さくなってノードN28の電位V28が上昇し、P型トランジスタ56を流れる電流が減少してモニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低い場合は、N型トランジスタ30の電流がP型トランジスタ28の電流よりも大きくなってノードN28の電位V28が低下し、P型トランジスタ56を流れる電流が増加してモニタ電位VMが上昇する。したがって、VM=VIとなり、VO=VIとなる。この変更例でも、図9の駆動回路55と同じ効果が得られる。
図11の駆動回路65は、図10の駆動回路61のP型トランジスタ56および定電流回路59それぞれ定電流回路66およびN型トランジスタ67で置換したものである。定電流回路66は、電源電位VDDのラインからノードN56に所定値の定電流I2を流入させる。N型トランジスタ67は、ノードN57と接地電位GNDのラインとの間に接続され、そのゲートはノードN28の電位V28を受ける。モニタ電位VMが入力電位VIよりも高くなると、ノードN28の電位V28が上昇してN型トランジスタ67に流れる電流が増加し、モニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低くなると、ノードN28の電位V28が低下してN型トランジスタ67に流れる電流が減少し、モニタ電位VMが上昇する。したがって、VM=VIとなり、VO=VIとなる。この変更例でも、図9の駆動回路55と同じ効果が得られる。
[実施の形態4]
図12は、この発明の実施の形態4によるオフセット補償機能付プッシュ型駆動回路70の構成を示す回路図である。図12において、このオフセット補償機能付プッシュ型駆動回路70は、駆動回路1、キャパシタ71およびスイッチS1〜S3を含む。駆動回路1は、図1で示したものと同じである。キャパシタ71およびスイッチS1〜S3は、駆動回路1のトランジスタのしきい値電圧のばらつきなどによって駆動回路1の入力電位VIおよび出力電位VOの間に電位差すなわちオフセット電圧VOFが生じた場合に、このオフセット電圧VOFを補償するためのオフセット補償回路を構成する。
すなわち、スイッチS1は、入力ノードN1とN型トランジスタ5のゲートとの間に接続される。キャパシタ71およびスイッチS2は、N型トランジスタ5のゲートと出力ノードN2との間に直列接続され、スイッチS3は、入力ノードN1のキャパシタ71およびスイッチS2間のノードとの間に接続される。スイッチS1〜S3の各々は、P型トランジスタでもよいし、N型トランジスタでもよいし、P型トランジスタおよびN型トランジスタを並列接続したものでもよい。スイッチS1〜S3の各々は、制御信号(図示せず)によってオン/オフ制御される。
今、駆動回路1の出力電位VOが入力電位VIよりもオフセット電圧VOFだけ低い場合について説明する。初期状態では、すべてのスイッチS1〜S3はオフ状態にされ、ある時刻においてスイッチS1,S2がオン状態にされると、出力電位VOはVO=VI−VOFとなり、キャパシタ71はオフセット電圧VOFに充電される。
次に、スイッチS1,S2がオフ状態にされると、オフセット電圧VOFはキャパシタ71に保持される。次いでスイッチS3がオン状態であると、N型トランジスタ5のゲート電位はVI+VOFとなる。この結果、駆動回路1の出力電位VOはVO=VI+VOF−VOF=VIとなり、駆動回路1のオフセット電圧VOFは打ち消されたことになる。
この実施の形態4では、駆動回路1のオフセット電圧VOFを打ち消すことができ、出力電位VOと入力電位VIを精度よく一致させることができる。
なお、この実施の形態4では、駆動回路1のオフセット電圧VOFを打ち消す場合について説明したが、同じ方法により駆動回路18,20,25,45,50,55,61,65のオフセット電圧VOFを打ち消すことができることは言うまでもない。
[実施の形態5]
図1の駆動回路1では、定電流回路11の電流I11は小さな値に設定されているので、入力電位VIが低下したとき、ノードN8の電位VCの低下に時間がかかり、出力電位VOの低下が遅くなる。この実施の形態5では、この問題が解決される。
図13は、この発明の実施の形態5による駆動回路75の構成を説明する回路図である。図13を参照して、この駆動回路75が図1の駆動回路1と異なる点は、N型トランジスタ76が追加されている点である。N型トランジスタ76は、定電流回路11に並列接続され、そのゲートは信号φPDを受ける。
信号φPDは、入力電位VIの低下に応答してパルス的に「H」レベルにされる。これにより、N型トランジスタ76がパルス的に導通してノードN8の電位VCが迅速に低下し、出力電位VOも迅速に低下する。
なお、この実施の形態5では、N型トランジスタ76のソースを接地電位GNDのラインに接続したが、これに限るものではなく、ノードN8を所定の電位に低下させることができればN型トランジスタ76のソースを他の電位のラインに接続してもよい。
また、N型トランジスタ76をP型トランジスタで置換してもよい。但し、この場合は、入力電位VIの低下に応答して信号φPDをパルス的に「L」レベルにする必要がある。
また、図9の駆動回路55の定電流回路59にN型トランジスタ76を接続しても同じ効果が得られる。
[実施の形態6]
図5の駆動回路25では、定電流回路32の電流I2は小さな値に設定されているので、入力電位VIが上昇したとき、ノードN32の電位VCの上昇に時間がかかり、出力電位VOの上昇が遅くなる。この実施の形態6では、この問題の解決が図られる。
図14は、この発明の実施の形態6による駆動回路80の構成を示す回路図である。図14を参照して、この駆動回路80が図5の駆動回路25と異なる点は、P型トランジスタ81が追加されている点である。P型トランジスタ81は、定電流回路32に並列接続され、そのゲートは信号φPUを受ける。信号φPUは、入力電位VIの上昇に応答してパルス的に「L」レベルにされる。これにより、P型トランジスタ81がパルス的に導通してノードN32の電位VCが迅速に上昇し、出力電位VOも迅速に上昇する。
なお、この実施の形態6では、P型トランジスタ81のソースを電源電位VDDのラインに接続したが、これに限るものではなく、ノードN32を所定の電位に上昇させることができればP型トランジスタ81のソースを他の電位のラインに接続してもよい。
また、P型トランジスタ81をN型トランジスタで置換してもよい。但し、この場合は、入力電位VIの低下に応答して信号φPUをパルス的に「H」レベルにする必要がある。
また、図11の駆動回路65の定電流回路66にP型トランジスタ81を接続しても同じ効果が得られる。
[実施の形態7]
図15は、この発明の実施の形態7によるプッシュプル型駆動回路85の構成を示す回路図である。図15において、この駆動回路85は、図1のプッシュ型駆動回路1と図11のプル型駆動回路65とを組合せたものである。プッシュ型駆動回路1の入力ノードN1とプル型駆動回路65の入力ノードN1が互いに接続され、プッシュ型駆動回路1の出力ノードN2とプル型駆動回路65の出力ノードN2とが互いに接続される。
出力電位VOが入力電位VIよりも高い場合は、プッシュ型駆動回路1のN型トランジスタ10のゲート−ソース間電圧がN型トランジスタ86のしきい値電圧VTNよりも小さくなってN型トランジスタ10が非導通になるとともに、プル型駆動回路65のP型トランジスタ58のソース−ゲート間電圧がP型トランジスタ58のしきい値電圧VTPの絶対値よりも大きくなってP型トランジスタ58が導通し、出力電位VOが低下する。
出力電位VOが入力電位VIよりも低い場合は、プッシュ型駆動回路1のP型トランジスタ58のソース−ゲート間電圧がP型トランジスタ58のしきい値VTPの絶対値よりも小さくなってP型トランジスタ58が非導通になるとともに、プル型駆動回路65のN型トランジスタ10のゲート−ソース間電圧がN型トランジスタ10のしきい値VTNよりも大きくなってN型トランジスタ10が導通し、出力電位VOが上昇する。したがって、VO=VIとなる。
この実施の形態7では、実施の形態1と同じ効果が得られる他、出力ノードN2を充電する場合と放電する場合の両方で大きな電流駆動能力が得られる。
以下、種々の変更例について説明する。図16のプッシュプル型駆動回路90は、図5のプッシュ型駆動回路25と図9のプル型駆動回路55とを組合せたものである。プッシュ型駆動回路25の入力ノードN1とプル型駆動回路55の入力ノードN1とは互いに接続され、プッシュ型駆動回路25の出力ノードN2とプル型駆動回路55の出力ノードN2とは互いに接続される。この変更例でも、図15の駆動回路85と同じ効果が得られる。
図17のプッシュプル型駆動回路95は、図1のプッシュ型駆動回路1と図9のプル型駆動回路55とを組合せたものである。図18のプッシュプル型駆動回路96は、図5のプッシュ型駆動回路25と図11のプル型駆動回路65とを組合せたものである。これらの変更例でも、図15の駆動回路85と同じ効果が得られる。
[実施の形態8]
図19は、この発明の実施の形態8によるプッシュプル型駆動回路100の構成を示す回路図である。図19を参照して、この駆動回路100は、図1の駆動回路1にP型トランジスタ101,102を追加したものである。P型トランジスタ101および定電流回路11はノードN9と接地電位GNDのラインとの間に直列接続され、P型トランジスタ101のゲートはそのドレイン(ノードN101)に接続される。P型トランジスタ101はダイオード素子を構成する。P型トランジスタ102は、出力ノードN2と接地電位GNDのラインとの間に接続され、そのゲートはノードN101の電位VC1を受ける。
差動増幅回路2の動作により、ノードN9の電位VMはVM=VIになる。したがって、ノードN8の電位VCはVC=VI+VTNになり、ノードN101の電位VC1はVC1=VI−|VTP|になる。出力電位VOが入力電位VIよりも高い場合は、N型トランジスタ10が非導通になるとともにP型トランジスタ102が導通する。出力電位VOが入力電位VIよりも低い場合は、P型トランジスタ102が非導通になるとともにN型トランジスタ10が導通する。したがって、VO=VIになる。
この実施の形態8では、実施の形態7と同じ効果が得られる他、差動増幅回路を1つにしたので、レイアウト面積が小さくて済む。
[実施の形態9]
図20は、この発明の実施の形態9によるプッシュプル型駆動回路105の構成を示す回路図である。図20を参照して、この駆動回路105は、図11の駆動回路65にN型トランジスタ106,107を追加したものである。定電流回路66およびN型トランジスタ106は電源電位VDDのラインとノードN56との間に直列接続され、N型トランジスタ106のゲートはそのドレイン(ノードN66)に接続される。N型トランジスタ106は、ダイオード素子を構成する。N型トランジスタ107は、電源電位VDDのラインと出力ノードN2との間に接続され、そのゲートはノードN66の電位VC1を受ける。差動増幅回路26の動作により、ノードN56の電位VMはVM=VIになる。したがって、ノードN66の電位VC1はVC1=VI+VTNになり、ノードN57の電位VCはVC=VI−|VTP|になる。出力電位VOが入力電位VIよりも高い場合は、N型トランジスタ107が非導通になるとともに、P型トランジスタ58が導通する。出力電位VOが入力電位VIよりも低い場合は、P型トランジスタ58が非導通になるとともにN型トランジスタ107が導通する。したがって、VO=VIになる。
この実施の形態9でも、実施の形態8と同じ効果が得られる。
[実施の形態10]
図21は、この発明の実施の形態10によるオフセット補償機能付プッシュプル型駆動回路110の構成を示す回路図である。図21において、この駆動回路110は、図1の駆動回路1と、図11の駆動回路65と、キャパシタ111a,111bと、スイッチS1a〜S4a、S1b〜S4bとを備える。
スイッチS1a,S1bは、それぞれ入力ノードN1と駆動回路1,65のN型トランジスタ5のゲートとの間に接続される。キャパシタ111aおよびスイッチS2aは、駆動回路1のN型トランジスタ5のゲートとN型トランジスタ10のソース(ノードN10)との間に直列接続される。キャパシタ111bおよびスイッチS2bは、駆動回路65のN型トランジスタ5のゲートとP型トランジスタ58のソース(ノードN60)との間に直列接続される。スイッチS3aは、入力ノードN1とキャパシタ111aおよびスイッチS2a間のノードとの間に接続される。スイッチS3bは、入力ノードN1とキャパシタ111bおよびスイッチS2b間のノードとの間に接続される。スイッチS4a,S4bは、それぞれノードN10,N60と出力ノードN2との間に接続される。
次に、この駆動回路110の動作について説明する。初期状態では、すべてのスイッチS1a〜S4a,S1b〜S4bはオフ状態にされている。ある時刻においてスイッチS1a,S2a,S1b,S2bがオン状態にされると、ノードN10,N60の電位V10,V60がそれぞれV10=VI−VOFa,V60=VI−VOFbとなり、キャパシタ111a、111bはそれぞれオフセット電圧VOFa,VOFbに充電される。
次に、スイッチS1a,S2a,S1b,S2bがオフ状態にされると、オフセット電圧VOFa,VOFbがそれぞれキャパシタ111a,111bに保持される。次いでスイッチS3a,S3bがオン状態にされると、駆動回路1,65のN型トランジスタ5のゲート電位がそれぞれVI+VOFa,VI+VOFbとなる。この結果、駆動回路1,65の出力電位V10,V60がそれぞれV10=VI+VOFa−VOFa=VI,V60=VI+VOFb−VOFb=VIとなり、駆動回路1,65のオフセット電圧VOFa、VOFbは打ち消されたことになる。最後にスイッチS4a,S4bがオン状態にされて、VO=VIとなる。
この実施の形態10では、オフセット電圧がなく、かつ充放電の電流駆動能力の高い駆動回路110が得られる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【特許請求の範囲】
【請求項1】 入力電位に応じた電位を出力ノードに出力する駆動回路であって、
第1の電源電位のラインと第1のノードとの間に接続された第1の導電形式の第1のトランジスタ、
そのゲートおよび第1の電極が前記第1のトランジスタのゲートに接続され、その第2の電極が第2のノードに接続された第1の導電形式の第2のトランジスタ、
第2および第3の電源電位のライン間に前記第2のトランジスタと直列接続された第3のトランジスタ、および
前記第2のノードの電位が前記入力電位に一致するように前記第3のトランジスタのゲート電位を制御する第1の差動増幅回路を含む第1の副駆動回路と、
前記第1の電源電位と異なる第4の電源電位のラインと第3のノードとの間に接続された第2の導電形式の第4のトランジスタ、
そのゲートおよび第1の電極が前記第4のトランジスタのゲートに接続され、その第2の電極が第4のノードに接続された第2の導電形式の第5のトランジスタ、
前記第2および第3の電源電位のライン間に前記第5のトランジスタと直列接続された第6のトランジスタ、および
前記第4のノードの電位が前記入力電位に一致するように前記第6のトランジスタのゲート電位を制御する第2の差動増幅回路を含む第2の副駆動回路と、
前記第1の副駆動回路のオフセット電圧を打ち消し、前記第1のノードを前記出力ノードに接続する第1のオフセット補償回路と、
前記第2の副駆動回路のオフセット電圧を打ち消し、前記第3のノードを前記出力ノードに接続する第2のオフセット補償回路とを備える、駆動回路。
【請求項2】 前記第3のトランジスタは、前記第2の電源電位のラインと前記第2のトランジスタの第1の電極との間に接続され、
前記第1の副駆動回路は、さらに、前記第2のノードと前記第3の電源電位のラインとの間に接続された電流制限素子を含む、請求項1に記載の駆動回路。
【請求項3】 前記第1の副駆動回路は、さらに、前記電流制限素子に並列接続され、所定のタイミングでパルス的に導通するスイッチング素子を含む、請求項2に記載の駆動回路。
【請求項4】 前記第3のトランジスタは、前記第2のノードと前記第3の電源電位のラインとの間に接続され、
前記第1の副駆動回路は、さらに、前記第2の電源電位のラインと前記第2のトランジスタの第1の電極との間に接続された電流制限素子を含む、請求項1に記載の駆動回路。
【請求項5】 前記第1の副駆動回路は、さらに、前記電流制限素子に並列接続され、所定のタイミングでパルス的に導通するスイッチング素子を含む、請求項4に記載の駆動回路。
【請求項6】 前記第3のトランジスタは、前記第2の電源電位のラインと前記第2のトランジスタの第1の電極との間に接続され、
前記第6のトランジスタは、前記第3の電源電位のラインと前記第5のトランジスタの第1の電極との間に接続され、
前記第1の副駆動回路は、さらに、前記第2のノードと前記第3の電源電位のラインとの間に接続された第1の電流制限素子を含み、
前記第2の副駆動回路は、さらに、前記第4のノードと前記第2の電源電位のラインとの間に接続された第2の電流制限素子を含む、請求項1に記載の駆動回路。
【請求項7】 前記第3のトランジスタは、前記第2のノードと前記第3の電源電位のラインとの間に接続され、
前記第6のトランジスタは、前記第4のノードと前記第2の電源電位のラインとの間に接続され、
前記第1の副駆動回路は、さらに、前記第2の電源電位のラインと前記第2のトランジスタの第1の電極との間に接続された第1の電流制限素子を含み、
前記第2の副駆動回路は、さらに、前記第3の電源電位のラインと前記第5のトランジスタの第1の電極との間に接続された第2の電流制限素子を含む、請求項1に記載の駆動回路。
【請求項8】 前記第3のトランジスタは、前記第2の電源電位のラインと前記第2のトランジスタの第1の電極との間に接続され、
前記第6のトランジスタは、前記第4のノードと前記第2の電源電位のラインとの間に接続され、
前記第1の副駆動回路は、さらに、前記第2のノードと前記第3の電源電位のラインとの間に接続された第1の電流制限素子を含み、
前記第2の副駆動回路は、さらに、前記第3の電源電位のラインと前記第5のトランジスタの第1の電極との間に接続された第2の電流制限素子を備える、請求項1に記載の駆動回路。
【請求項9】 前記第1のオフセット補償回路は、
前記第1のノードと第6の電源電位のラインとの間に接続された第1の電流制限素子、
第1のキャパシタ、
前記第1のキャパシタの一方電極に前記入力電位を与えるとともに前記第1のキャパシタの他方電極を前記第1のノードに接続する第1の切換回路、
前記第1のキャパシタの他方電極に前記入力電位を与えるとともに前記第1のキャパシタの一方電極の電位を前記入力電位の代わりに前記第1の差動増幅回路に与える第2の切換回路、および
前記第1のノードの電位を前記出力ノードに与える第3の切換回路を含み、
前記第2のオフセット補償回路は、
前記第3のノードと第7の電源電位のラインとの間に接続された第2の電流制限素子、
第2のキャパシタ、
前記第2のキャパシタの一方電極に前記入力電位を与えるとともに前記第2のキャパシタの他方電極を前記第3のノードに接続する第4の切換回路、
前記第2のキャパシタの他方電極に前記入力電位を与えるとともに前記第2のキャパシタの一方電極の電位を前記入力電位の代わりに前記第2の差動増幅回路に与える第5の切換回路、および
前記第3のノードの電位を前記出力ノードに与える第6の切換回路を含む、請求項1に記載の駆動回路。
【請求項10】 前記第1の差動増幅回路は、
それらのゲートがそれぞれ入力電位および前記第2のノードの電位を受け、それらの第1の電極が互いに接続された第7および第8のトランジスタ、
それぞれ第4の電源電位のラインと前記第7および第8のトランジスタの第2の電極との間に接続され、それらのゲートが共に前記第8のトランジスタの第2の電極に接続され、前記第7および第8のトランジスタと異なる導電形式の第9および第10のトランジスタ、および
前記第7および第8のトランジスタの第1の電極と第5の電源電位のラインとの間に接続された電流制限素子を含む、請求項1に記載の駆動回路。
【請求項11】 前記第1、第2および第4の電源電位は同じ電位であり、
前記第3および第5の電源電位は同じ電位である、請求項10に記載の駆動回路。
【請求項12】 前記第1、第2および第5の電源電位は同じ電位であり、
前記第3および第4の電源電位は同じ電位である、請求項10に記載の駆動回路。
【請求項13】 前記第1の差動増幅回路は、
それらのゲートがそれぞれ前記入力電位および前記第2のノードの電位を受け、それらの第1の電極が互いに接続された第7および第8のトランジスタ、
それぞれ第4の電源電位のラインと前記第7および第8のトランジスタの第2の電極との間に接続された第1および第2の抵抗素子、および
前記第7および第8のトランジスタの第1の電極と第5の電源電位のラインとの間に接続された電流制限素子を含む、請求項1に記載の駆動回路。
【請求項14】 前記第1〜第6のトランジスタの各々は、薄膜トランジスタである、請求項1に記載の駆動回路。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】
この発明は駆動回路に関し、特に、入力電位に応じた電位を出力ノードに出力する駆動回路に関する。
【0002】
【従来の技術】
図22は、従来の駆動回路130の構成を示す回路図である。図22において、この駆動回路130は、差動増幅回路131、P型電界効果トランジスタ(以下、P型トランジスタと称す)132および定電流回路133を備える。P型トランジスタ132は、電源電位VDDのラインと出力ノードN132との間に接続される。定電流回路133は、出力ノードN132から接地電位GNDのラインに一定の電流を流出させる。差動増幅回路131の非反転入力端子は入力ノードN131の電位VIを受け、その反転入力端子は出力ノードN132の電位VOを受け、その出力端子はP型トランジスタ132のゲートに接続される。
【0003】
出力電位VOが入力電位VIよりも高い場合は、差動増幅回路131の出力電位が上昇してP型トランジスタ132に流れる電流が減少し、出力電位VOが低かする。出力電位VOが入力電位VIよりも低い場合は、差動増幅回路131の出力電位が低下してP型トランジスタ132に流れる電流が増加し、出力電位VOが上昇する。したがって、VO=VIになる。
【0004】
【発明が解決しようとする課題】
しかし、従来の駆動回路130では、出力電位VOが差動増幅回路131に直接フィードバックされているので、負荷容量が大きい場合に負荷容量が変動したり、入力電位VIが変動すると、発振現象が生じてしまうという問題があった。
【0005】
それゆえに、この発明の主たる目的は、発振現象が生じにくい駆動回路を提供することである。
【0006】
【課題を解決するための手段および発明の効果】
この発明に係る駆動回路は、入力電位に応じた電位を出力ノードに出力する駆動回路であって、第1の副駆動回路、第2の副駆動回路、第1のオフセット補償回路および第2のオフセット補償回路を備えたものである。第1の副駆動回路は、第1の電源電位のラインと第1のノードとの間に接続された第1の導電形式の第1のトランジスタと、そのゲートおよび第1の電極が第1のトランジスタのゲートに接続され、その第2の電極が第2のノードに接続された第1の導電形式の第2のトランジスタと、第2および第3の電源電位のライン間に第2のトランジスタと直列接続された第3のトランジスタと、第2のノードの電位が入力電位に一致するように第3のトランジスタのゲート電位を制御する第1の差動増幅回路とを含む。第2の副駆動回路は、第1の電源電位と異なる第4の電源電位のラインと第3のノードとの間に接続された第2の導電形式の第4のトランジスタと、そのゲートおよび第1の電極が第4のトランジスタのゲートに接続され、その第2の電極が第4のノードに接続された第2の導電形式の第5のトランジスタと、第2および第3の電源電位のライン間に第5のトランジスタと直列接続された第6のトランジスタと、第4のノードの電位が入力電位に一致するように第6のトランジスタのゲート電位を制御する第2の差動増幅回路とを含む。第1のオフセット補償回路は、第1の副駆動回路のオフセット電圧を打ち消し、第1のノードを出力ノードに接続する。第2のオフセット補償回路は、第2の副駆動回路のオフセット電圧を打ち消し、第3のノードを出力ノードに接続する。したがって、第2および第4のノードの容量は出力ノードに接続される負荷容量に比べて十分に小さいので、発振現象は生じにくくなる。
【0007】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1によるプッシュ型駆動回路1の構成を示す回路図である。図1において、この駆動回路1は、差動増幅回路2、P型トランジスタ8、N型電界効果トランジスタ(以下、N型トランジスタと称す)9,10および定電流回路11,12を備える。
【0008】
差動増幅回路2は、P型トランジスタ3,4、N型トランジスタ5,6および定電流回路7を含む。P型トランジスタ3,4は、それぞれ電源電位VDDのラインとノードN3,N4との間に接続され、それらのゲートは共にノードN4に接続される。P型トランジスタ3,4は、カレントミラー回路を構成する。N型トランジスタ5,6は、それぞれノードN3,N4とノードN5との間に接続され、それらのゲートはそれぞれ入力ノードN1の電位VIおよびノードN9の電位VMを受ける。定電流回路7は、ノードN5と接地電位GNDのラインとの間に接続され、ノードN5から接地電位GNDのラインに所定値の定電流I1を流出させる。
【0009】
P型トランジスタ8、N型トランジスタ9および定電流回路11は、電源電位VDDのラインと接地電位GNDのラインとの間に直列接続される。P型トランジスタ8のゲートは、差動増幅回路2の出力ノードN3の電位V3を受ける。N型トランジスタ9のゲートは、そのドレインに接続される。N型トランジスタ9は、ダイオード素子を構成する。定電流回路11は、ノードN9から接地電位GNDのラインに所定値の定電流I2を流出させる。N型トランジスタ9のソース(ノードN9)の電位VMは、N型トランジスタ6のゲートに与えられる。N型トランジスタ10は、電源電位VDDのラインと駆動回路1の出力ノードN2との間に接続され、そのゲートはトランジスタ8と9の間のノードN8の電位VCを受ける。定電流回路12は、出力ノードN2と接地電位GNDのラインとの間に接続され、出力ノードN2から接地電位GNDのラインに所定値の定電流I3を流出させる。
【0010】
次に、この駆動回路1の動作について説明する。この駆動回路1では、差動増幅回路2の動作により、ノードN9の電位VMは入力ノードN1の電位に等しくなる。すなわち、N型トランジスタ6とP型トランジスタ4は直列接続され、P型トランジスタ3と4はカレントミラー回路を構成しているので、P型トランジスタ3にはモニタ電位VMに応じた値の電流が流れる。
【0011】
モニタ電位VMが入力電位VIよりも高い場合は、P型トランジスタ3に流れる電流がN型トランジスタ5に流れる電流よりも大きくなってノードN3の電位V3が上昇する。これにより、P型トランジスタ8に流れる電流が小さくなってモニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低い場合は、P型トランジスタ3に流れる電流がN型トランジスタ5に流れる電流よりも小さくなってノードN3の電位V3が低下する。これにより、P型トランジスタ8に流れる電流が大きくなってモニタ電位VMが上昇する。したがって、VM=VIになる。
【0012】
定電流回路11の電流I2は小さな値に設定されているので、ノードN8の電位VCはVC=VM+VTNとなる。ここで、VTNはN型トランジスタのしきい値電圧である。また、N型トランジスタ10の電流駆動能力を定電流回路12の電流駆動能力よりも十分に大きくすると、N型トランジスタ10がソースフォロワ動作をし、出力ノードN2の電位VOはVO=VC−VTN=VM=VIとなる。したがって、入力電位VIと等しい出力電位VOが得られる。
【0013】
なお、N型トランジスタ9,10と定電流回路11,12の電流I2,I3との関係についてより詳細に説明すると、以下のようになる。N型トランジスタ9,10の電流増幅係数をそれぞれβ9,β10とすると、N型トランジスタ9,10と定電流回路11,12の電流I2,I3との間には次式が成立する。
I2=β9(VC−VM−VTN)2/2 …(1)
I3=β10(VC−VO−VTN)2/2 …(2)
ここで、VM(=VI)=VOと仮定すると(1)式より次式が成立する。
I2=β9(VC−VO−VTN)2/2 …(3)
さらに、(3)および(2)式より次式が成立する。
I2/I3=β9/β10 …(4)
つまり、VI=VOとなるように、(4)式を満足するI2,I3,β9,β10を設定すればよい。
【0014】
この実施の形態1では、差動増幅回路2へのフィードバックループの容量がN型トランジスタ6,9,10のゲート容量になるので、差動増幅回路131に負荷容量が直接接続されていた従来に比べ、差動増幅回路2へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路1において発振現象が生じることはない。
【0015】
なお、電界効果トランジスタ3〜6,8〜10の各々は、MOSトランジスタであってもよいし、薄膜トランジスタ(TFT)でもよい。薄膜トランジスタは、ポリシリコン薄膜、アモルファスシリコン薄膜などのどのような半導体薄膜で形成されたものでもよいし、樹脂基板、ガラス基板などのどのような絶縁基板上に形成されたものでもよい。
【0016】
また、図2A〜2Cの各々は、図1に示した定電流回路7の構成を例示する回路図である。図2Aでは、定電流回路7は、抵抗素子13およびN型トランジスタ14,15を含む。抵抗素子13およびN型トランジスタ14は電源電位VDDのラインと接地電位GNDのラインとの間に直列接続され、N型トランジスタ15はノードN5と接地電位GNDのラインとの間に接続される。N型トランジスタ14,15のゲートは、共にN型トランジスタ14のドレインに接続される。N型トランジスタ14と15は、カレントミラー回路を構成する。抵抗素子13およびN型トランジスタ14には、抵抗素子13の抵抗値に応じた値の一定電流が流れる。N型トランジスタ15には、N型トランジスタ14に流れる電流に応じた値の一定電流I1が流れる。
【0017】
図2Bでは、定電流回路7はN型トランジスタ16を含む。N型トランジスタ16は、ノードN5と接地電位GNDのラインとの間に接続され、そのゲートは一定のバイアス電位VBNを受ける。バイアス電位VBNは、N型トランジスタ16が飽和領域で動作するような所定のレベルに設定される。これにより、N型トランジスタ16には、一定の電流I1が流れる。
【0018】
図2Cでは、定電流回路7は、デプレッション型のN型トランジスタ17を含む。N型トランジスタ17は、ノードN5と接地電位GNDとのラインとの間に接続され、そのゲートは接地電位GNDのラインに接続される。N型トランジスタ17は、ゲート−ソース間電圧が0Vのときでも一定の電流I1を流すように形成されている。なお、定電流回路11は、定電流回路7と同じ構成にしてもよいし、電流I2を流す抵抗素子で構成してもよい。また、定電流回路12は、定電流回路7と同じ構成にしてもよいし、電流I3を流す抵抗素子で構成してもよい。
【0019】
また、図3の駆動回路18では、P型トランジスタ3,4のソースとP型トランジスタ8のソースとN型トランジスタ10のドレインとにそれぞれ互いに異なる電源電位V1,V2,V3が与えられる。また、定電流回路7,11,12の低電位側端子がそれぞれ互いに異なる電源電位V4,V5,V6に接続される。この変更例でも、図1の駆動回路1と同じ効果が得られる。
【0020】
また、図4の駆動回路20は、図1の駆動回路1の差動増幅回路2を差動増幅回路21で置換したものである。差動増幅回路21は、差動増幅回路2のP型トランジスタ3,4をそれぞれ抵抗素子22,23で置換したものである。抵抗素子22,23は、それぞれ電源電位VDDのラインとノードN3,N4との間に接続される。
【0021】
N型トランジスタ5に流れる電流とN型トランジスタ6に流れる電流との合計は、定電流回路7に流れる電流I1に等しくなる。モニタ電位VMが入力電位VIに等しい場合は、N型トランジスタ5に流れる電流とN型トランジスタ6に流れる電流とが等しくなっている。モニタ電位VMが入力電位VIよりも高くなると、N型トランジスタ6の電流が増加するとともにN型トランジスタ5の電流が減少し、ノードN3の電位V3が上昇してP型トランジスタ8の電流が減少し、モニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低くなると、N型トランジスタ6の電流が減少するとともにN型トランジスタ5の電流が増加し、ノードN3の電位V3が低下してP型トランジスタ8の電流が増加し、モニタ電位VMが上昇する。したがって、モニタ電位VMは入力電位VIと同じレベルに保持され、VO=VIとなる。この変更例でも、図1の駆動回路1と同じ効果が得られる。
【0022】
[実施の形態2]
図5は、この発明の実施の形態2によるプッシュ型駆動回路25の構成を示す回路図である。図5において、この駆動回路25は、差動増幅回路26、定電流回路32,33およびN型トランジスタ34〜36を備える。
【0023】
差動増幅回路26は、定電流回路27、P型トランジスタ28,29およびN型トランジスタ30,31を含む。定電流回路27は、電源電位VDDのラインとノードN27との間に接続され、電源電位VDDのラインからノードN27に所定値の定電流I1を流入させる。P型トランジスタ28,29は、それぞれノードN27とノードN28,N29の間に接続され、それらのゲートはそれぞれ入力電位VIおよびモニタ電位VMを受ける。N型トランジスタ30,31は、それぞれノードN28,N29と接地電位GNDのラインとの間に接続され、それらのゲートはともにノードN29に接続される。N型トランジスタ30と31は、カレントミラー回路を構成する。
【0024】
定電流回路32およびN型トランジスタ34,35は、電源電位VDDのラインと接地電位GNDのラインとの間に直列接続される。定電流回路32は、電源電位VDDのラインからノードN32に所定値の定電流I2を流入させる。N型トランジスタ34のゲートは、そのドレイン(ノードN32)に接続される。N型トランジスタ34は、ダイオード素子を構成する。N型トランジスタ34と35の間のノードN34の電位がモニタ電位VMとなる。N型トランジスタ35のゲートは、差動増幅回路26の出力ノードN28の電位V28を受ける。N型トランジスタ36は、電源電位VDDのラインと出力ノードN2との間に接続され、そのゲートはノードN32の電位VCを受ける。定電流回路33は、出力ノードN2と接地電位GNDのラインとの間に接続され、出力ノードN2から接地電位GNDのラインに所定値の定電流I3を流出させる。
【0025】
次に、この駆動回路25の動作について説明する。この駆動回路25では、差動増幅回路26の動作により、モニタ電位VMは入力電位VIに等しくなる。すなわち、P型トランジスタ29とN型トランジスタ31は直列接続され、N型トランジスタ30と31はカレントミラー回路を構成しているので、N型トランジスタ30にはモニタ電位VMに応じた値の電流が流れる。
【0026】
モニタ電位VMが入力電位VIよりも高い場合は、N型トランジスタ30に流れる電流がP型トランジスタ29に流れる電流よりも小さくなってノードN28の電位V28が上昇する。これにより、N型トランジスタ35に流れる電流が大きくなってモニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低い場合は、N型トランジスタ30に流れる電流がP型トランジスタ28に流れる電流よりも大きくなってノードN28の電位V28が低下する。これにより、MOSトランジスタ35に流れる電流が小さくなってモニタ電位VMが上昇する。したがって、VM=VIになる。
【0027】
定電流回路32の電流I2は十分に小さい値に設定されているので、ノードN32の電位VCはVC=VM+VTNとなる。また、N型トランジスタ36の電流駆動能力を定電流回路33の電流駆動能力よりも十分に大きくすると、N型トランジスタがソースフォロワ動作をし、出力ノードN2の電位VOはVO=VC−VTN=VM=VIとなる。したがって、入力電位VIに等しいレベルの出力電位VOが得られる。
【0028】
この実施の形態2では、差動増幅回路26へのフィードバックループの容量がトランジスタ29,34,36のゲート容量になるので、負荷容量が差動増幅回路131に直接接続されていた従来に比べ、差動増幅回路26へのフィードバックループの容量が十分小さくなる。したがって、駆動回路25において発振現象が生じることはない。
【0029】
また、図6A〜6Cの各々は、図5に示した定電流回路27の構成を例示する回路図である。図6Aでは、定電流回路27は、P型トランジスタ37,38および抵抗素子39を含む。P型トランジスタ37および抵抗素子39は電源電位VDDのラインと接地電位GNDのラインとの間に直列接続され、P型トランジスタ38は電源電位VDDのラインとノードN27との間に接続される。P型トランジスタ37,38のゲートは、共にP型トランジスタ37のドレインに接続される。P型トランジスタ37と38は、カレントミラー回路を構成する。P型トランジスタ37および抵抗素子39には、抵抗素子39の抵抗値に応じた値の一定電流が流れる。P型トランジスタ38には、P型トランジスタ37に流れる電流に応じた値の一定電流I1が流れる。
【0030】
図6Bでは、定電流回路27はP型トランジスタ40を含む。P型トランジスタ40は、電源電位VDDのラインとノードN27との間に接続され、そのゲートは一定のバイアス電位VBPを受ける。バイアス電位VBPは、P型トランジスタ40が飽和領域で動作するような所定のレベルに設定される。これにより、P型トランジスタ40には、一定電流I1が流れる。
【0031】
図6Cでは、定電流回路27は、デプレッション型のP型トランジスタ41を含む。P型トランジスタ41は、電源電位VDDのラインとノードN27との間に接続され、そのゲートが電源電位VDDのラインに接続される。P型トランジスタ41は、ゲート−ソース間電圧が0Vのときにも一定電流I1を流すように形成されている。なお、定電流回路32は、定電流回路27と同じ構成にしてもよいし、電流I2を流す抵抗素子で構成してもよい。
【0032】
また、図7の駆動回路45は、図5の駆動回路25の差動増幅回路26を差動増幅回路46で置換したものである。差動増幅回路46は、差動増幅回路26のN型トランジスタ30,31を抵抗素子47,48で置換したものである。抵抗素子47,48は、それぞれノードN28,N29と接地電位GNDとの間に接続される。P型トランジスタ28に流れる電流とP型トランジスタ29に流れる電流との合計は、定電流回路27に流れる電流I1に等しくなる。モニタ電位VMが入力電位VIに等しい場合は、P型トランジスタ28の電流とP型トランジスタ29の電流とは等しくなっている。モニタ電位VMが入力電位VIよりも高くなると、P型トランジスタ29の電流が減少するとともにP型トランジスタ28の電流が増加し、ノードN28の電位V28が上昇してN型トランジスタ35の電流が増加し、モニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低くなると、P型トランジスタ29の電流が増加するとともにP型トランジスタ28の電流が減少し、ノードN28の電位V28が低下してN型トランジスタ35の電流が減少し、モニタ電位VMが上昇する。したがって、モニタ電位VMは入力電位VIに保持され、VO=VIとなる。この変更例では、図1の駆動回路1と同じ効果が得られる。
【0033】
また、図8の駆動回路50は、図5の駆動回路25の差動増幅回路26を図1の差動増幅回路2で置換したものである。N型トランジスタ35のゲートはノードN3の電位V3を受け、N型トランジスタ6のゲートはモニタ電位VMを受ける。モニタ電位VMが入力電位VIよりも高い場合は、P型トランジスタ3に流れる電流がN型トランジスタ5に流れる電流よりも大きくなってノードN3の電位V3が上昇し、N型トランジスタ35の電流が増加してモニタ電位VMは低下する。モニタ電位VMが入力電位VIよりも低い場合は、P型トランジスタ3に流れる電流がN型トランジスタ5に流れる電流よりも小さくなってノードN3の電位V3が低下し、N型トランジスタ35の電流が減少してモニタ電位VMが上昇する。したがって、VM=VIとなり、VO=VIとなる。この変更例でも、図5の駆動回路25と同じ効果が得られる。
【0034】
[実施の形態3]
図9は、この発明の実施の形態3によるプル型駆動回路55の構成を示す回路図である。図9において、この駆動回路55は、差動増幅回路2、P型トランジスタ56〜58および定電流回路59,60を備える。差動増幅回路2は、図1で示したものと同じである。P型トランジスタ56,57および定電流回路59は、電源電位VDDのラインと接地電位GNDのラインとの間に直列接続される。P型トランジスタ56のゲートは、ノードN3の電位V3を受ける。N型トランジスタ6のゲートは、P型トランジスタ56と57の間のノードN56の電位VMを受ける。P型トランジスタ57のゲートは、そのドレイン(ノードN57)に接続される。P型トランジスタ57は、ダイオード素子を構成する。定電流回路59は、ノードN57から接地電位GNDのラインに所定値の定電流I2を流出させる。定電流回路60は、電源電位VDDのラインから出力ノードN2に所定値の定電流I3を流入させる。P型トランジスタ58は、出力ノードN2と接地電位GNDのラインとの間に接続され、そのゲートはノードN57の電位VCを受ける。
【0035】
モニタ電位VMは、差動増幅回路2の動作によって入力電位VIに保持される。定電流回路59の定電流I2に比べてP型トランジスタ57の電流駆動能力を十分に大きくすると、ノードN57の電位VCはVC=VM−|VTP|となる。ここで、VTPはP型トランジスタのしきい値電圧である。定電流回路60の定電流I3に比べてP型トランジスタ58の電流駆動能力を十分に大きくすると、出力電位VOはVO=VC+|VTP|=VM−|VTM|+|VTP|=VM=VIとなる。
【0036】
この実施の形態3では、差動増幅回路2へのフィードバックループの容量がトランジスタ6,57,58のゲート容量になるので、負荷容量が差動増幅回路131に直接接続されていた従来に比べ、差動増幅回路2へのフィードバックループの容量が十分に小さくなる。したがって、駆動回路55において発振現象が生じることはない。
【0037】
図10の駆動回路61は、図9の駆動回路55の差動増幅回路2を差動増幅回路26で置換したものである。P型トランジスタ56のゲートは、ノードN28の電位V28を受ける。P型トランジスタ29のゲートは、モニタ電位VMを受ける。モニタ電位VMが入力電位VIよりも高い場合は、N型トランジスタ30の電流がP型トランジスタ28の電流よりも小さくなってノードN28の電位V28が上昇し、P型トランジスタ56を流れる電流が減少してモニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低い場合は、N型トランジスタ30の電流がP型トランジスタ28の電流よりも大きくなってノードN28の電位V28が低下し、P型トランジスタ56を流れる電流が増加してモニタ電位VMが上昇する。したがって、VM=VIとなり、VO=VIとなる。この変更例でも、図9の駆動回路55と同じ効果が得られる。
【0038】
図11の駆動回路65は、図10の駆動回路61のP型トランジスタ56および定電流回路59それぞれ定電流回路66およびN型トランジスタ67で置換したものである。定電流回路66は、電源電位VDDのラインからノードN56に所定値の定電流I2を流入させる。N型トランジスタ67は、ノードN57と接地電位GNDのラインとの間に接続され、そのゲートはノードN28の電位V28を受ける。モニタ電位VMが入力電位VIよりも高くなると、ノードN28の電位V28が上昇してN型トランジスタ67に流れる電流が増加し、モニタ電位VMが低下する。モニタ電位VMが入力電位VIよりも低くなると、ノードN28の電位V28が低下してN型トランジスタ67に流れる電流が減少し、モニタ電位VMが上昇する。したがって、VM=VIとなり、VO=VIとなる。この変更例でも、図9の駆動回路55と同じ効果が得られる。
【0039】
[実施の形態4]
図12は、この発明の実施の形態4によるオフセット補償機能付プッシュ型駆動回路70の構成を示す回路図である。図12において、このオフセット補償機能付プッシュ型駆動回路70は、駆動回路1、キャパシタ71およびスイッチS1〜S3を含む。駆動回路1は、図1で示したものと同じである。キャパシタ71およびスイッチS1〜S3は、駆動回路1のトランジスタのしきい値電圧のばらつきなどによって駆動回路1の入力電位VIおよび出力電位VOの間に電位差すなわちオフセット電圧VOFが生じた場合に、このオフセット電圧VOFを補償するためのオフセット補償回路を構成する。
【0040】
すなわち、スイッチS1は、入力ノードN1とN型トランジスタ5のゲートとの間に接続される。キャパシタ71およびスイッチS2は、N型トランジスタ5のゲートと出力ノードN2との間に直列接続され、スイッチS3は、入力ノードN1のキャパシタ71およびスイッチS2間のノードとの間に接続される。スイッチS1〜S3の各々は、P型トランジスタでもよいし、N型トランジスタでもよいし、P型トランジスタおよびN型トランジスタを並列接続したものでもよい。スイッチS1〜S3の各々は、制御信号(図示せず)によってオン/オフ制御される。
【0041】
今、駆動回路1の出力電位VOが入力電位VIよりもオフセット電圧VOFだけ低い場合について説明する。初期状態では、すべてのスイッチS1〜S3はオフ状態にされ、ある時刻においてスイッチS1,S2がオン状態にされると、出力電位VOはVO=VI−VOFとなり、キャパシタ71はオフセット電圧VOFに充電される。
【0042】
次に、スイッチS1,S2がオフ状態にされると、オフセット電圧VOFはキャパシタ71に保持される。次いでスイッチS3がオン状態であると、N型トランジスタ5のゲート電位はVI+VOFとなる。この結果、駆動回路1の出力電位VOはVO=VI+VOF−VOF=VIとなり、駆動回路1のオフセット電圧VOFは打ち消されたことになる。
【0043】
この実施の形態4では、駆動回路1のオフセット電圧VOFを打ち消すことができ、出力電位VOと入力電位VIを精度よく一致させることができる。
【0044】
なお、この実施の形態4では、駆動回路1のオフセット電圧VOFを打ち消す場合について説明したが、同じ方法により駆動回路18,20,25,45,50,55,61,65のオフセット電圧VOFを打ち消すことができることは言うまでもない。
【0045】
[実施の形態5]
図1の駆動回路1では、定電流回路11の電流I11は小さな値に設定されているので、入力電位VIが低下したとき、ノードN8の電位VCの低下に時間がかかり、出力電位VOの低下が遅くなる。この実施の形態5では、この問題が解決される。
【0046】
図13は、この発明の実施の形態5による駆動回路75の構成を説明する回路図である。図13を参照して、この駆動回路75が図1の駆動回路1と異なる点は、N型トランジスタ76が追加されている点である。N型トランジスタ76は、定電流回路11に並列接続され、そのゲートは信号φPDを受ける。
【0047】
信号φPDは、入力電位VIの低下に応答してパルス的に「H」レベルにされる。これにより、N型トランジスタ76がパルス的に導通してノードN8の電位VCが迅速に低下し、出力電位VOも迅速に低下する。
【0048】
なお、この実施の形態5では、N型トランジスタ76のソースを接地電位GNDのラインに接続したが、これに限るものではなく、ノードN8を所定の電位に低下させることができればN型トランジスタ76のソースを他の電位のラインに接続してもよい。
【0049】
また、N型トランジスタ76をP型トランジスタで置換してもよい。但し、この場合は、入力電位VIの低下に応答して信号φPDをパルス的に「L」レベルにする必要がある。
【0050】
また、図9の駆動回路55の定電流回路59にN型トランジスタ76を接続しても同じ効果が得られる。
【0051】
[実施の形態6]
図5の駆動回路25では、定電流回路32の電流I2は小さな値に設定されているので、入力電位VIが上昇したとき、ノードN32の電位VCの上昇に時間がかかり、出力電位VOの上昇が遅くなる。この実施の形態6では、この問題の解決が図られる。
【0052】
図14は、この発明の実施の形態6による駆動回路80の構成を示す回路図である。図14を参照して、この駆動回路80が図5の駆動回路25と異なる点は、P型トランジスタ81が追加されている点である。P型トランジスタ81は、定電流回路32に並列接続され、そのゲートは信号φPUを受ける。信号φPUは、入力電位VIの上昇に応答してパルス的に「L」レベルにされる。これにより、P型トランジスタ81がパルス的に導通してノードN32の電位VCが迅速に上昇し、出力電位VOも迅速に上昇する。
【0053】
なお、この実施の形態6では、P型トランジスタ81のソースを電源電位VDDのラインに接続したが、これに限るものではなく、ノードN32を所定の電位に上昇させることができればP型トランジスタ81のソースを他の電位のラインに接続してもよい。
【0054】
また、P型トランジスタ81をN型トランジスタで置換してもよい。但し、この場合は、入力電位VIの低下に応答して信号φPUをパルス的に「H」レベルにする必要がある。
【0055】
また、図11の駆動回路65の定電流回路66にP型トランジスタ81を接続しても同じ効果が得られる。
【0056】
[実施の形態7]
図15は、この発明の実施の形態7によるプッシュプル型駆動回路85の構成を示す回路図である。図15において、この駆動回路85は、図1のプッシュ型駆動回路1と図11のプル型駆動回路65とを組合せたものである。プッシュ型駆動回路1の入力ノードN1とプル型駆動回路65の入力ノードN1が互いに接続され、プッシュ型駆動回路1の出力ノードN2とプル型駆動回路65の出力ノードN2とが互いに接続される。
【0057】
出力電位VOが入力電位VIよりも高い場合は、プッシュ型駆動回路1のN型トランジスタ10のゲート−ソース間電圧がN型トランジスタ10のしきい値電圧VTNよりも小さくなってN型トランジスタ10が非導通になるとともに、プル型駆動回路65のP型トランジスタ58のソース−ゲート間電圧がP型トランジスタ58のしきい値電圧VTPの絶対値よりも大きくなってP型トランジスタ58が導通し、出力電位VOが低下する。
【0058】
出力電位VOが入力電位VIよりも低い場合は、プッシュ型駆動回路1のP型トランジスタ58のソース−ゲート間電圧がP型トランジスタ58のしきい値VTPの絶対値よりも小さくなってP型トランジスタ58が非導通になるとともに、プル型駆動回路65のN型トランジスタ10のゲート−ソース間電圧がN型トランジスタ10のしきい値VTNよりも大きくなってN型トランジスタ10が導通し、出力電位VOが上昇する。したがって、VO=VIとなる。
【0059】
この実施の形態7では、実施の形態1と同じ効果が得られる他、出力ノードN2を充電する場合と放電する場合の両方で大きな電流駆動能力が得られる。
【0060】
以下、種々の変更例について説明する。図16のプッシュプル型駆動回路90は、図5のプッシュ型駆動回路25と図9のプル型駆動回路55とを組合せたものである。プッシュ型駆動回路25の入力ノードN1とプル型駆動回路55の入力ノードN1とは互いに接続され、プッシュ型駆動回路25の出力ノードN2とプル型駆動回路55の出力ノードN2とは互いに接続される。この変更例でも、図15の駆動回路85と同じ効果が得られる。
【0061】
図17のプッシュプル型駆動回路95は、図1のプッシュ型駆動回路1と図9のプル型駆動回路55とを組合せたものである。図18のプッシュプル型駆動回路96は、図5のプッシュ型駆動回路25と図11のプル型駆動回路65とを組合せたものである。これらの変更例でも、図15の駆動回路85と同じ効果が得られる。
【0062】
[実施の形態8]
図19は、この発明の実施の形態8によるプッシュプル型駆動回路100の構成を示す回路図である。図19を参照して、この駆動回路100は、図1の駆動回路1にP型トランジスタ101,102を追加したものである。P型トランジスタ101および定電流回路11はノードN9と接地電位GNDのラインとの間に直列接続され、P型トランジスタ101のゲートはそのドレイン(ノードN101)に接続される。P型トランジスタ101はダイオード素子を構成する。P型トランジスタ102は、出力ノードN2と接地電位GNDのラインとの間に接続され、そのゲートはノードN101の電位VC1を受ける。
【0063】
差動増幅回路2の動作により、ノードN9の電位VMはVM=VIになる。したがって、ノードN8の電位VCはVC=VI+VTNになり、ノードN101の電位VC1はVC1=VI−|VTP|になる。出力電位VOが入力電位VIよりも高い場合は、N型トランジスタ10が非導通になるとともにP型トランジスタ102が導通する。出力電位VOが入力電位VIよりも低い場合は、P型トランジスタ102が非導通になるとともにN型トランジスタ10が導通する。したがって、VO=VIになる。
【0064】
この実施の形態8では、実施の形態7と同じ効果が得られる他、差動増幅回路を1つにしたので、レイアウト面積が小さくて済む。
【0065】
[実施の形態9]
図20は、この発明の実施の形態9によるプッシュプル型駆動回路105の構成を示す回路図である。図20を参照して、この駆動回路105は、図11の駆動回路65にN型トランジスタ106,107を追加したものである。定電流回路66およびN型トランジスタ106は電源電位VDDのラインとノードN56との間に直列接続され、N型トランジスタ106のゲートはそのドレイン(ノードN66)に接続される。N型トランジスタ106は、ダイオード素子を構成する。N型トランジスタ107は、電源電位VDDのラインと出力ノードN2との間に接続され、そのゲートはノードN66の電位VC1を受ける。差動増幅回路26の動作により、ノードN56の電位VMはVM=VIになる。したがって、ノードN66の電位VC1はVC1=VI+VTNになり、ノードN57の電位VCはVC=VI−|VTP|になる。出力電位VOが入力電位VIよりも高い場合は、N型トランジスタ107が非導通になるとともに、P型トランジスタ58が導通する。出力電位VOが入力電位VIよりも低い場合は、P型トランジスタ58が非導通になるとともにN型トランジスタ107が導通する。したがって、VO=VIになる。
【0066】
この実施の形態9でも、実施の形態8と同じ効果が得られる。
【0067】
[実施の形態10]
図21は、この発明の実施の形態10によるオフセット補償機能付プッシュプル型駆動回路110の構成を示す回路図である。図21において、この駆動回路110は、図1の駆動回路1と、図11の駆動回路65と、キャパシタ111a,111bと、スイッチS1a〜S4a、S1b〜S4bとを備える。
【0068】
スイッチS1a,S1bは、それぞれ入力ノードN1と駆動回路1,65のN型トランジスタ5およびP型トランジスタ28のゲートとの間に接続される。キャパシタ111aおよびスイッチS2aは、駆動回路1のN型トランジスタ5のゲートとN型トランジスタ10のソース(ノードN10)との間に直列接続される。キャパシタ111bおよびスイッチS2bは、駆動回路65のP型トランジスタ28のゲートとP型トランジスタ58のソース(ノードN60)との間に直列接続される。スイッチS3aは、入力ノードN1とキャパシタ111aおよびスイッチS2a間のノードとの間に接続される。スイッチS3bは、入力ノードN1とキャパシタ111bおよびスイッチS2b間のノードとの間に接続される。スイッチS4a,S4bは、それぞれノードN10,N60と出力ノードN2との間に接続される。
【0069】
次に、この駆動回路110の動作について説明する。初期状態では、すべてのスイッチS1a〜S4a,S1b〜S4bはオフ状態にされている。ある時刻においてスイッチS1a,S2a,S1b,S2bがオン状態にされると、ノードN10,N60の電位V10,V60がそれぞれV10=VI−VOFa,V60=VI−VOFbとなり、キャパシタ111a、111bはそれぞれオフセット電圧VOFa,VOFbに充電される。
【0070】
次に、スイッチS1a,S2a,S1b,S2bがオフ状態にされると、オフセット電圧VOFa,VOFbがそれぞれキャパシタ111a,111bに保持される。次いでスイッチS3a,S3bがオン状態にされると、駆動回路1,65のN型トランジスタ5およびP型トランジスタ28のゲート電位がそれぞれVI+VOFa,VI+VOFbとなる。この結果、駆動回路1,65の出力電位V10,V60がそれぞれV10=VI+VOFa−VOFa=VI,V60=VI+VOFb−VOFb=VIとなり、駆動回路1,65のオフセット電圧VOFa、VOFbは打ち消されたことになる。最後にスイッチS4a,S4bがオン状態にされて、VO=VIとなる。
【0071】
この実施の形態10では、オフセット電圧がなく、かつ充放電の電流駆動能力の高い駆動回路110が得られる。
【0072】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるプッシュ型駆動回路の構成を示す回路図である。
【図2】 図1に示した定電流回路の構成を例示する回路図である。
【図3】 実施の形態1の変更例を示す回路図である。
【図4】 実施の形態1の他の変更例を示す回路図である
【図5】 この発明の実施の形態2によるプッシュ型駆動回路の構成を示す回路図である。
【図6】 図5に示した定電流回路の構成を例示する回路図である。
【図7】 実施の形態2の変更例を示す回路図である。
【図8】 実施の形態2の他の変更例を示す回路図である。
【図9】 この発明の実施の形態3によるプル型駆動回路の構成を示す回路図である。
【図10】 実施の形態3の変更例を示す回路図である。
【図11】 実施の形態3の他の変更例を示す回路図である
【図12】 オフセット補償機能付プッシュ型駆動回路の構成を示す回路図である。
【図13】 この発明の実施の形態5によるプッシュ型駆動回路の構成を示す回路図である。
【図14】 この発明の実施の形態6によるプッシュ型駆動回路の構成を示す回路図である。
【図15】 この発明の実施の形態7によるプッシュプル型駆動回路の構成を示す回路図である。
【図16】 実施の形態7の変更例を示す回路図である。
【図17】 実施の形態7の他の変更例を示す回路図である。
【図18】 実施の形態7のさらに他の変更例を示す回路図である。
【図19】 この発明の実施の形態8によるプッシュプル型駆動回路の構成を示す回路図である。
【図20】 この発明の実施の形態9によるプッシュプル型駆動回路の構成を示す回路図である。
【図21】 この発明の実施の形態10によるオフセット補償機能付プッシュプル型駆動回路の構成を示す回路図である。
【図22】 従来の駆動回路の構成を示す回路図である。
Claims (20)
- 入力電位(VI)に応じた電位(VO)を出力ノード(N2)に出力する駆動回路であって、
第1の電源電位(VDD)のラインと前記出力ノード(N2)との間に接続された第1のトランジスタ(10)、
そのゲートおよび第1の電極が前記第1のトランジスタ(10)のゲートに接続され、その第2の電極が第1のノード(N9)に接続された第2のトランジスタ(9)、
第2および第3の電源電位(VDD,GND)のライン間に前記第2のトランジスタ(9)と直列接続された第3のトランジスタ(8)、および
前記第1のノード(N9)の電位が前記入力電位(VI)に一致するように前記第3のトランジスタ(8)のゲート電位を制御する第1の差動増幅回路(2)を備える、駆動回路。 - 前記第3のトランジスタ(8)は、前記第2の電源電位(VDD)のラインと前記第2のトランジスタ(9)の第1の電極との間に接続され、
さらに、前記第1のノード(N9)と前記第3の電源電位(GND)のラインとの間に接続された電流制限素子(11)を備える、請求の範囲第1項に記載の駆動回路。 - さらに、前記電流制限素子(11)に並列接続され、前記入力電位(VI)が前記第2の電源電位(VDD)側から前記第1の電源電位(GND)側に変化したことに応じてパルス的に導通するスイッチング素子(76)を備える、請求の範囲第2項に記載の駆動回路。
- 前記第3のトランジスタ(35)は、前記第1のノード(N34)と前記第3の電源電位(GND)のラインとの間に接続され、
さらに、前記第2の電源電位(VDD)のラインと前記第2のトランジスタ(34)の第1の電極との間に接続された電流制限素子(32)を備える、請求の範囲第1項に記載の駆動回路。 - さらに、前記電流制限素子(32)に並列接続され、前記入力電位(VI)が前記第3の電源電位(GND)側から前記第2の電源電位(VDD)側に変化したことにおいてパルス的に導通するスイッチング素子(81)を備える、請求の範囲第4項に記載の駆動回路。
- さらに、前記出力ノード(N2)と第4の電源電位(GND)のラインとの間に接続された電流制限素子(12)を備える、請求の範囲第1項に記載の駆動回路。
- 前記第3のトランジスタ(8)は、前記第2の電源電位(VDD)のラインと前記第2のトランジスタ(9)の第1の電極との間に接続され、
さらに、第4の電源電位(GND)のラインと前記出力ノード(N2)との間に接続された第4のトランジスタ(102)、
そのゲートおよび第1の電極が前記第4のトランジスタ(102)のゲートに接続され、その第2の電極が前記第1のノード(N9)に接続された第5のトランジスタ(101)、および
前記第5のトランジスタ(101)の第1の電極と前記第3の電源電位(GND)のラインとの間に接続された電流制限素子(11)を備え、
前記第1および第2のトランジスタは第1の導電形式であり、
前記第4および第5のトランジスタは第2の導電形式である、請求の範囲第1項に記載の駆動回路。 - さらに、前記駆動回路のオフセット電圧を打ち消すオフセット補償回路(71,S1〜S3)を備える、請求の範囲第1項に記載の駆動回路。
- 前記オフセット補償回路(71,S1〜S3)は、
キャパシタ(71)、
前記キャパシタ(71)の一方電極に前記入力電位(VI)を与えるとともに前記キャパシタ(71)の他方電極を前記出力ノード(N2)に接続する第1の切換回路(S1,S2)、および
前記キャパシタ(71)の他方電極に前記入力電位(VI)を与えるとともに前記キャパシタ(71)の一方電極の電位を前記入力電位(VI)の代わりに前記第1の差動増幅回路(2)に与える第2の切換回路(S3)を含む、請求の範囲第8項に記載の駆動回路。 - 前記第1および第2のトランジスタ(10,9)は第1の導電形式であり、
さらに、第4の電源電位(GND)のラインと前記出力ノード(N2)との間に接続された第2の導電形式の第4のトランジスタ(58)、
そのゲートおよび第1の電極が前記第4のトランジスタ(58)のゲートに接続され、その第2の電極が第2のノード(N56)に接続された第2の導電形式の第5のトランジスタ(57)、
前記第2および第3の電源電位(VDD,GND)のライン間に前記第5のトランジスタ(57)と直列接続された第6のトランジスタ(67)、および
前記第2のノード(N56)の電位が前記入力電位(VI)に一致するように前記第6のトランジスタ(67)のゲート電位を制御する第2の差動増幅回路(26)を備える、請求の範囲第1項に記載の駆動回路。 - 前記第3のトランジスタ(8)は、前記第2の電源電位(VDD)のラインと前記第2のトランジスタ(9)の第1の電極との間に接続され、
前記第6のトランジスタ(67)は、前記第3の電源電位(GND)のラインと前記第5のトランジスタ(57)の第1の電極との間に接続され、
さらに、前記第1のノード(N9)と前記第3の電源電位(GND)のラインとの間に接続された第1の電流制限素子(11)、および
前記第2のノード(N56)と前記第2の電源電位(VDD)のラインとの間に接続された第2の電流制限素子(66)を備える、請求の範囲第10項に記載の駆動回路。 - 前記第3のトランジスタ(35)は、前記第1のノード(N34)と前記第3の電源電位(GND)のラインとの間に接続され、
前記第6のトランジスタ(56)は、前記第2のノード(N57)と前記第2の電源電位(VDD)のラインとの間に接続され、
さらに、前記第2の電源電位(VDD)のラインと前記第2のトランジスタ(34)の第1の電極との間に接続された第1の電流制限素子(32)、および
前記第3の電源電位(VDD)のラインと前記第5のトランジスタ(57)の第1の電極との間に接続された第2の電流制限素子(59)を備える、請求の範囲第10項に記載の駆動回路。 - 前記第3のトランジスタ(8)は、前記第2の電源電位(VDD)のラインと前記第2のトランジスタ(9)の第1の電極との間に接続され、
前記第6のトランジスタ(56)は、前記第2のノード(N56)と前記第2の電源電位(VDD)のラインとの間に接続され、
さらに、前記第1のノード(N9)と前記第3の電源電位(GND)のラインとの間に接続された第1の電流制限素子(11)、および
前記第3の電源電位(GND)のラインと前記第5のトランジスタ(57)の第1の電極との間に接続された第2の電流制限素子(59)を備える、請求の範囲第10項に記載の駆動回路。 - さらに、前記第1〜第3のトランジスタ(8〜10)および前記第1の差動増幅回路(2)のオフセット電圧(VOFa)を打ち消す第1のオフセット補償回路(12,111a,S1a〜S4a)、および
前記第4〜第6のトランジスタ(56〜58)および前記第2の差動増幅回路(2)のオフセット電圧(VOFb)を打ち消す第2のオフセット補償回路(60,111b,S1b〜S4b)を備える、請求の範囲第10項に記載の駆動回路。 - 前記第1および第4のトランジスタ(10,58)の一方電極は、前記出力ノード(N2)に接続される代わりに、それぞれ第3および第4のノード(N10,N60)に接続され、
前記第1のオフセット補償回路(12,111a,S1a〜S4a)は、
前記第3のノード(N10)と第6の電源電位(GND)のラインとの間に接続された第1の電流制限素子(12)、
第1のキャパシタ(111a)、
前記第1のキャパシタ(111a)の一方電極に前記入力電位(VI)を与えるとともに前記第1のキャパシタ(111a)の他方電極を前記第3のノード(N10)に接続する第1の切換回路(S1a,S2a)、
前記第1のキャパシタ(111a)の他方電極に前記入力電位(VI)を与えるとともに前記第1のキャパシタ(111a)の一方電極の電位を前記入力電位(VI)の代わりに前記第1の差動増幅回路(2)に与える第2の切換回路(S3a)、および
前記第3のノード(N10)の電位を前記出力ノード(N2)に与える第3の切換回路(S4a)を含み、
前記第2のオフセット補償回路(60,111b,S1b〜S4b)は、
前記第4のノード(N60)と第7の電源電位(VDD)のラインとの間に接続された第2の電流制限素子(60)、
第2のキャパシタ(111b)、
前記第2のキャパシタ(111b)の一方電極に前記入力電位(VI)を与えるとともに前記第2のキャパシタ(111b)の他方電極を前記第4のノード(N60)に接続する第4の切換回路(S1b,S2b)、
前記第2のキャパシタ(111b)の他方電極に前記入力電位(VI)を与えるとともに前記第2のキャパシタ(111b)の一方電極を前記入力電位(VI)の代わりに前記第2の差動増幅回路(2)に与える第5の切換回路(S3b)、および
前記第4のノード(N60)の電位を前記出力ノード(N2)に与える第6の切換回路(S4b)を備える、請求の範囲第14項に記載の駆動回路。 - 前記第1の差動増幅回路(2)は、
それらのゲートがそれぞれ入力電位(VI)および前記第1のノード(N9)の電位を受け、それらの第1の電極が互いに接続された第1の導電形式の第4および第5のトランジスタ(5,6)、
それぞれ第4の電源電位(VDD)のラインと前記第4および第5のトランジスタ(5,6)の第2の電極との間に接続され、それらのゲートが共に前記第5のトランジスタ(6)の第2の電極に接続された第2の導電形式の第6および第7のトランジスタ(3,4)、および
前記第4および第5のトランジスタ(5,6)の第1の電極と第5の電源電位(GND)のラインとの間に接続された電流制限素子(7)を備える、請求の範囲第1項に記載の駆動回路。 - 前記第1、第2および第4の電源電位は同じ電位(VDD)であり、
前記第3および第5の電位は同じ電位(GND)である、請求の範囲第16項に記載の駆動回路。 - 前記第1、第2および第5の電源電位は同じ電位(VDD)であり、
前記第3および第4の電源電位は同じ電位(GND)である、請求の範囲第16項に記載の駆動回路。 - 前記第1の差動増幅回路(21)は、
それらのゲートがそれぞれ前記入力電位(VI)および前記第1のノード(N9)の電位を受け、それらの第1の電極が互いに接続された第4および第5のトランジスタ(5,6)、
それぞれ第4の電源電位(VDD)のラインと前記第4および第5のトランジスタ(5,6)の第2の電極との間に接続された第1および第2の抵抗素子(22,23)、および
前記第4および第5のトランジスタ(5,6)の第1の電極と第5の電源電位(GND)のラインとの間に接続された電流制限素子(7)を備える、請求の範囲第1項に記載の駆動回路。 - 前記第1〜第3のトランジスタ(8〜10)の各々は、薄膜トランジスタである、請求の範囲第1項に記載の駆動回路。
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