KR20040085166A - 구동회로 - Google Patents

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KR20040085166A
KR20040085166A KR10-2004-7011521A KR20047011521A KR20040085166A KR 20040085166 A KR20040085166 A KR 20040085166A KR 20047011521 A KR20047011521 A KR 20047011521A KR 20040085166 A KR20040085166 A KR 20040085166A
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Abstract

구동회로(1)는, 전원전위(VDD)의 라인과 출력노드(N2)와의 사이에 접속된 제1 N형 트랜지스터(10)와, 전원전위(VDD)의 라인과 제1 N형 트랜지스터(10)의 게이트와의 사이에 접속된 P형 트랜지스터(8)와, 제1 N형 트랜지스터(10)의 게이트와 소정의 노드(N9)와의 사이에 다이오드 접속된 제2 N형 트랜지스터(9)와, 소정의 노드(9)의 전위(VM)가 입력전위(VI)에 일치하도록 P형 트랜지스터(8)의 게이트전위를 제어하는 차동증폭회로(2)를 구비한다.

Description

구동회로{DRIVE CIRCUIT}
도 22는, 종래의 구동회로(130)의 구성을 나타내는 회로도이다. 도 22에서, 이 구동회로(130)는, 차동증폭회로(131), P형 전계효과 트랜지스터(이하, P형 트랜지스터라 칭함)(132) 및 정전류회로(133)를 구비한다. P형 트랜지스터 132는, 전원전위 VDD의 라인과 출력노드 N132와의 사이에 접속된다. 정전류회로 133은, 출력노드 N132로부터 접지전위 GND의 라인에 일정한 전류를 유출시킨다. 차동증폭회로(131)의 비반전입력단자는 입력노드 N131의 전위 VI를 수신하고, 그 반전입력단자는 출력노드 N132의 전위 VO를 수신하며, 그 출력단자는 P형 트랜지스터 132의 게이트에 접속된다.
출력전위 VO가 입력전위 VI보다도 높은 경우는, 차동증폭회로 131의 출력전위가 상승하여 P형 트랜지스터 132에 흐르는 전류가 감소하고, 출력전위 VO가 저하한다. 출력전위 VO가 입력전위 VI보다도 낮은 경우는, 차동증폭회로 131의 출력전위가 저하하여 P형 트랜지스터 132에 흐르는 전류가 증가하고, 출력전위 VO가 상승한다. 따라서, VO=VI가 된다.
그러나, 종래의 구동회로(130)에서는, 출력전위 VO가 차동증폭회로(131)에 직접 피드백되어 있으므로, 부하용량이 큰 경우에 부하용량이 변동하거나, 입력전위 VI가 변동하면, 발진현상이 생겨 버린다는 문제가 있었다.
(발명의 개시)
따라서, 본 발명의 주된 목적은, 발진현상이 생기기 어려운 구동회로를 제공하는 것이다.
본 발명에 관한 구동회로는, 입력전위에 따른 전위를 출력노드에 출력하는 구동회로에 있어서, 제1 전원전위의 라인과 출력노드와의 사이에 접속된 제1 트랜지스터와, 그 게이트 및 제1 전극이 제1 트랜지스터의 게이트에 접속되고, 그 제2 전극이 제1 노드에 접속된 제2 트랜지스터와, 제2 및 제3 전원전위의 라인 사이에 제2 트랜지스터와 직렬접속된 제3 트랜지스터와, 제1 노드의 전위가 입력전위에 일치하도록 제3 트랜지스터의 게이트전위를 제어하는 제1 차동증폭회로를 구비한 것이다. 따라서, 제1 노드의 용량은 출력노드에 접속되는 부하용량에 비해 충분히 작으므로, 발진현상은 생기기 어렵게 된다.
본 발명은 구동회로에 관한 것으로, 특히, 입력전위에 따른 전위를 출력노드에 출력하는 구동회로에 관한 것이다.
도 1은, 본 발명의 실시예 1에 의한 푸시형 구동회로의 구성을 나타내는 회로도이다.
도 2a∼2c의 각각은, 도 1에 나타낸 정전류회로의 구성을 예시하는 회로도이다.
도 3은, 실시예 1의 변경예를 나타내는 회로도이다.
도 4는, 실시예 1의 다른 변경예를 나타내는 회로도이다.
도 5는, 본 발명의 실시예 2에 의한 푸시형 구동회로의 구성을 나타내는 회로도이다.
도 6a∼6c의 각각은, 도 5에 나타낸 정전류회로의 구성을 예시하는 회로도이다.
도 7은, 실시예 2의 변경예를 나타내는 회로도이다.
도 8은, 실시예 2의 다른 변경예를 나타내는 회로도이다.
도 9는, 본 발명의 실시예 3에 의한 풀형 구동회로의 구성을 나타내는 회로도이다.
도 10은, 실시예 3의 변경예를 나타내는 회로도이다.
도 11은, 실시예 3의 다른 변경예를 나타내는 회로도이다.
도 12는, 오프셋 보상기능의 푸시형 구동회로의 구성을 나타내는 회로도이다.
도 13은, 본 발명의 실시예 5에 의한 푸시형 구동회로의 구성을 나타내는 회로도이다.
도 14는, 본 발명의 실시예 6에 의한 푸시형 구동회로의 구성을 나타내는 회로도이다.
도 15는, 본 발명의 실시예 7에 의한 푸시풀형 구동회로의 구성을 나타내는 회로도이다.
도 16은, 실시예 7의 변경예를 나타내는 회로도이다.
도 17은, 실시예 7의 다른 변경예를 나타내는 회로도이다.
도 18은, 실시예 7의 또 다른 변경예를 나타내는 회로도이다.
도 19는, 본 발명의 실시예 8에 의한 푸시풀형 구동회로의 구성을 나타내는 회로도이다.
도 20은, 본 발명의 실시예 9에 의한 푸시풀형 구동회로의 구성을 나타내는 회로도이다.
도 21은, 본 발명의 실시예 10에 의한 오프셋 보상기능의 푸시풀형 구동회로의 구성을 나타내는 회로도이다.
도 22는, 종래의 구동회로의 구성을 나타내는 회로도이다.
(발명을 실시하기 위한 최선의 형태)
[실시예 1]
도 1은, 본 발명의 실시예 1에 의한 푸시형 구동회로(1)의 구성을 나타내는 회로도이다. 도 1에서, 이 구동회로 1은, 차동증폭회로 2, P형 트랜지스터 8, N형 전계효과 트랜지스터(이하, N형 트랜지스터라 칭함) 9, 10 및 정전류회로 11, 12를구비한다.
차동증폭회로 2는, P형 트랜지스터 3, 4, N형 트랜지스터 5, 6 및 정전류회로 7을 포함한다. P형 트랜지스터 3, 4는, 각각 전원전위 VDD의 라인과 노드 N3, N4와의 사이에 접속되고, 그것들의 게이트는 모두 노드 N4에 접속된다. P형 트랜지스터 3, 4는, 커렌트미러회로를 구성한다. N형 트랜지스터 5, 6은, 각각 노드 N3, N4와 노드 N5와의 사이에 접속되고, 그것들의 게이트는 각각 입력노드 N1의 전위 VI 및 노드 N9의 전위 VM을 수신한다. 정전류회로 7은, 노드 N5와 접지전위 GND의 라인과의 사이에 접속되고, 노드 N5로부터 접지전위 GND의 라인에 소정값의 정전류 I1을 유출시킨다.
P형 트랜지스터 8, N형 트랜지스터 9 및 정전류회로 11은, 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬접속된다. P형 트랜지스터 8의 게이트는, 차동증폭회로 2의 출력노드 N3의 전위 V3을 수신한다. N형 트랜지스터 9의 게이트는, 그 드레인에 접속되는 N형 트랜지스터 9는, 다이오드소자를 구성한다. 정전류회로 11은, 노드 N9로부터 접지전위 GND의 라인에 소정값의 정전류 I2를 유출시킨다. N형 트랜지스터 9의 소스(노드 N9)의 전위 VM은, N형 트랜지스터 6의 게이트에 공급된다. N형 트랜지스터 10은, 전원전위 VDD의 라인과 구동회로 1의 출력노드 N2와의 사이에 접속되고, 그 게이트는 트랜지스터 8과 9의 사이의 노드 N8의 전위 VC를 수신한다. 정전류회로 12는, 출력노드 N2와 접지전위 GND의 라인과의 사이에 접속되고, 출력노드 N2로부터 접지전위 GND의 라인에 소정값의 정전류 I3을 유출시킨다.
다음에, 이 구동회로(1)의 동작에 대하여 설명한다. 이 구동회로 1에서는, 차동증폭회로 2의 동작에 의해, 노드 N9의 전위 VM은 입력노드 N1의 전위와 같아진다. 즉, N형 트랜지스터 6과 P형 트랜지스터 4는 직렬접속되고, P형 트랜지스터 3과 4는 커렌트미러회로를 구성하고 있으므로, P형 트랜지스터 3에는 모니터전위 VM에 따른 값의 전류가 흐른다.
모니터전위 VM이 입력전위 VI보다도 높은 경우는, P형 트랜지스터 3에 흐르는 전류가 N형 트랜지스터 5에 흐르는 전류보다도 커져 노드 N3의 전위 V3이 상승한다. 이에 따라, P형 트랜지스터 8에 흐르는 전류가 작아져 모니터전위 VM이 저하한다. 모니터전위 VM이 입력전위 VI보다도 낮은 경우는, P형 트랜지스터 3에 흐르는 전류가 N형 트랜지스터에 흐르는 전류보다도 작아져 노드 N3의 전위 V3이 저하한다. 이에 따라, P형 트랜지스터 8에 흐르는 전류가 커져 모니터전위 VM이 상승한다. 따라서, VM=VI가 된다.
정전류회로 11의 전류 I2는 작은 값으로 설정되어 있으므로, 노드 N8의 전위 VC는 VC=VM+VTN이 된다. 여기서, VTN은 N형 트랜지스터의 임계치전압이다. 또한, N형 트랜지스터 10의 전류구동능력을 정전류회로 12의 전류구동능력보다도 충분히 크게 하면, N형 트랜지스터 10이 소스폴로어 동작을 하고, 출력노드 N2의 전위 VO는 VO=VC-VTN=VM=VI가 된다. 따라서, 입력전위 VI와 같은 출력전위 VO를 얻을 수 있다.
이때, N형 트랜지스터 9, 10과 정전류회로 11, 12의 전류 I2, I3과의 관계에 대하여 보다 상세히 설명하면, 이하와 같이 된다. N형 트랜지스터 9, 10의 전류증폭계수를 각각 β9, β10으로 하면, N형 트랜지스터 9, 10과 정전류회로 11, 12의 전류 I2, I3과의 사이에는 다음식이 성립한다.
I2=β9(VC-VM-VTN)2/2…(1)
I3=β10(VC-VO-VTN)2/2…(2)
여기서, VM(=VI)=VO라 가정하면 (1)식으로부터 다음식이 성립한다.
I2=β9(VC-VO-VTN)2/2…(3)
또한, (3) 및 (2)식으로부터 다음식이 성립한다.
I2/I3=β9/β10…(4)
요컨대, VI=VO가 되도록, (4)식을 만족하는 I2, I3, β9, β10을 설정하면 된다.
이 실시예 1에서는, 차동증폭회로(2)로의 피드백 루프의 용량이 N형 트랜지스터 6, 9, 10의 게이트용량이 되므로, 차동증폭회로 131에 부하용량이 직접접속되어 있던 종래에 비해, 차동증폭회로(2)로의 피드백 루프의 용량이 충분히 작아진다. 따라서, 구동회로(1)에서 발진현상이 생기지 않는다.
이때, 전계효과 트랜지스터 3∼6, 8∼10의 각각은, MOS 트랜지스터라도 되고, 박막트랜지스터(TFT)라도 된다. 박막트랜지스터는, 폴리실리콘박막, 비결정질 실리콘박막 등과 같은 반도체박막으로 형성된 것이라도 되고, 수지기판, 유리기판 등과 같은 절연기판 상에 형성된 것이라도 된다.
또한, 도 2a∼2c의 각각은, 도 1에 나타낸 정전류회로 7의 구성을 예시하는회로도이다. 도 2a에서는, 정전류회로 7은 저항소자 13 및 N형 트랜지스터 14, 15를 포함한다. 저항소자 13 및 N형 트랜지스터 14는 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬접속되고, N형 트랜지스터 15는 노드 N5와 접지전위 GND의 라인과의 사이에 접속된다. N형 트랜지스터 14, 15의 게이트는, 모두 N형 트랜지스터 14의 드레인에 접속된다. N형 트랜지스터 14와 15는, 커렌트미러회로를 구성한다. 저항소자 13 및 N형 트랜지스터 14에는, 저항소자 13의 저항값에 따른 값의 일정전류가 흐른다. N형 트랜지스터 15에는, N형 트랜지스터14에 흐르는 전류에 따른 값의 일정전류 I1이 흐른다.
도 2b에서는, 정전류회로 7은 N형 트랜지스터 16을 포함한다. N형 트랜지스터 16은, 노드 N5와 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 일정한 바이어스 전위 VBN을 수신한다. 바이어스전위 VBN은, N형 트랜지스터 16이 포화영역에서 동작하는 소정의 레벨로 설정된다. 이에 따라, N형 트랜지스터 16에는, 일정한 전류 I1이 흐른다.
도 2c에서는, 정전류회로 7은, 디플리션형의 N형 트랜지스터 17을 포함한다. N형 트랜지스터 17은, 노드 N5와 접지전위 GND와의 라인과의 사이에 접속되고, 그 게이트는 접지전위 GND의 라인에 접속된다. N형 트랜지스터 17은, 게이트-소스 사이 전압이 0V일 때라도 일정한 전류 I1을 흐르게 하도록 형성되어 있다. 이때, 정전류회로 11은, 정전류회로 7과 동일한 구성으로 해도 되고, 전류 I2를 흐르게 하는 저항소자로 구성해도 된다. 또한, 정전류회로 12는, 정전류회로 7과 동일한 구성으로 해도 되고, 전류 I3을 흐르게 하는 저항소자로 구성해도 된다.
또한, 도 3의 구동회로 18에서는, P형 트랜지스터 3, 4의 소스와 P형 트랜지스터 8의 소스와 N형 트랜지스터 10의 드레인에 각각 서로 다른 전원전위 V1, V2, V3이 공급된다. 또한, 정전류회로 7, 11, 12의 저전위측 단자가 각각 서로 다른 전원전위 V4, V5, V6에 접속된다. 이 변경예에서도, 도 1의 구동회로 1과 동일한 효과를 얻을 수 있다.
또한, 도 4의 구동회로 20은, 도 1의 구동회로 1의 차동증폭회로 2를 차동증폭회로 21로 치환한 것이다. 차동증폭회로 21은, 차동증폭회로 2의 P형 트랜지스터3, 4를 각각 저항소자 22, 23으로 치환한 것이다. 저항소자 22, 23은, 각각 전원전위 VDD의 라인과 노드 N3, N4와의 사이에 접속된다.
N형 트랜지스터 5에 흐르는 전류와 N형 트랜지스터 6에 흐르는 전류와의 합계는, 정전류회로 7에 흐르는 전류 I1과 같아진다. 모니터전위 VM이 입력전위 VI와 같은 경우는, N형 트랜지스터 5에 흐르는 전류와 N형 트랜지스터 6에 흐르는 전류가 같게 되어 있다. 모니터전위 VM이 입력전위 VI보다도 높아지면, N형 트랜지스터 6의 전류가 증가함과 동시에 N형 트랜지스터 5의 전류가 감소하고, 노드 N3의 전위 V3이 상승하여 P형 트랜지스터 8의 전류가 감소하며, 모니터전위 VM이 저하한다. 모니터전위 VM이 입력전위 VI보다도 낮아지면, N형 트랜지스터 6의 전류가 감소함과 동시에 N형 트랜지스터 5의 전류가 증가하고, 노드 N3의 전위 V3이 저하하여 P형 트랜지스터 8의 전류가 증가하며, 모니터전위 VM이 상승한다. 따라서, 모니터전위 VM은 입력전위 VI와 동일한 레벨로 유지되고, VO=VI가 된다. 이 변경예에서도, 도 1의 구동회로 1과 동일한 효과를 얻을 수 있다.
[실시예 2]
도 5는, 본 발명의 실시예 2에 의한 푸시형 구동회로 25의 구성을 나타내는 회로도이다. 도 5에서, 이 구동회로 25는, 차동증폭회로 26, 정전류회로 32, 33 및 N형 트랜지스터 34∼36을 구비한다.
차동증폭회로 26은, 정전류회로 27, P형 트랜지스터 28, 29 및 N형 트랜지스터 30, 31을 포함한다. 정전류회로 27은, 전원전위 VDD의 라인과 노드 N27과의 사이에 접속되고, 전원전위 VDD의 라인으로부터 노드 N27에 소정값의 정전류 I1을 유입시킨다. P형 트랜지스터 28, 29는, 각각 노드 N27과 노드 N28, N29의 사이에 접속되고, 그것들의 게이트는 각각 입력전위 VI 및 모니터전위 VM을 수신한다. N형 트랜지스터 30, 31은, 각각 노드 N28, N29와 접지전위 GND의 라인과의 사이에 접속되고, 그것들의 게이트는 모두 노드 N29에 접속된다. N형 트랜지스터 30과 31은, 커렌트미러회로를 구성한다.
정전류회로 32 및 N형 트랜지스터 34, 35는, 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬접속된다. 정전류회로 32는, 진원전위 VDD의 라인으로부터 노드 N32에 소정값의 정전류 I2를 유입시킨다. N형 트랜지스터 34의 게이트는, 그 드레인(노드 N32)에 접속된다. N형 트랜지스터 34는, 다이오드소자를 구성한다. N형 트랜지스터 34와 35의 사이의 노드 N34의 전위가 모니터전위 VM이 된다. N형 트랜지스터 35의 게이트는, 차동증폭회로 26의 출력노드 N28의 전위 V28을 수신한다. N형 트랜지스터 36은, 전원전위 VDD의 라인과 출력노드 N2와의 사이에 접속되고, 그 게이트는 노드 N32의 전위 VC를 수신한다. 정전류회로 33은, 출력노드N2와 접지전위 GND의 라인과의 사이에 접속되고, 출력노드 N2로부터 접지전위 GND의 라인에 소정값의 정전류 I3을 유출시킨다.
다음에, 이 구동회로 25의 동작에 대하여 설명한다. 이 구동회로 25에서는, 차동증폭회로 26의 동작에 의해, 모니터전위 VM은 입력전위 VI와 같아진다. 즉, P형 트랜지스터 29와 N형 트랜지스터 31은 직렬접속되고, N형 트랜지스터 30과 31은 커렌트미러회로를 구성하고 있으므로, N형 트랜지스터 30에는 모니터전위 VM에 따른 값의 전류가 흐른다.
모니터전위 VM이 입력전위 VI보다도 높은 경우는, N형 트랜지스터 30에 흐르는 전류가 P형 트랜지스터 29에 흐르는 전류보다도 작아져 노드 N28의 전위 V28이 상승한다. 이에 따라, N형 트랜지스터 35에 흐르는 전류가 커져 모니터전위 VM이 저하한다. 모니터전위 VM이 입력전위 VI보다도 낮은 경우는, N형 트랜지스터 30에 흐르는 전류가 P형 트랜지스터 28에 흐르는 전류보다도 커져 노드 N28의 전위 V28이 저하한다. 이에 따라, MOS 트랜지스터 35에 흐르는 전류가 작아져 모니터전위 VM이 상승한다. 따라서, VM=VI가 된다.
정전류회로 32의 전류 I2는 충분히 작은 값으로 설정되어 있으므로, 노드 N32의 전위 VC는 VC=VM+VTN이 된다. 또한, N형 트랜지스터 36의 전류구동능력을 정전류회로 33의 전류구동능력보다도 충분히 크게 하면, N형 트랜지스터 소스폴로어 동작을 하고, 출력노드 N2의 전위 VO는 VO=VC-VTN=VM=VI가 된다. 따라서, 입력전위 VI와 같은 레벨의 출력전위 VO를 얻을 수 있다.
이 실시예 2에서는, 차동증폭회로 26으로의 피드백 루프의 용량이 트랜지스터 29, 34, 36의 게이트용량이 되므로, 부하용량이 차동증폭회로 131에 직접접속되어 있던 종래에 비해, 차동증폭회로 26으로의 피드백 루프의 용량이 충분히 작아진다. 따라서, 구동회로 25에서 발진현상이 생기지 않는다.
또한, 도 6a∼6c의 각각은, 도 5에 나타낸 정전류회로 27의 구성을 예시하는 회로도이다. 도 6a에서는, 정전류회로 27은, P형 트랜지스터 37, 38 및 저항소자 39를 포함한다. P형 트랜지스터 37 및 저항소자 39는 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬접속되고, P형 트랜지스터 38은 전원전위 VDD의 라인과 노드 N27과의 사이에 접속된다. P형 트랜지스터 37, 38의 게이트는, 모두 P형 트랜지스터 37의 드레인에 접속된다. P형 트랜지스터 37과 38은, 커렌트미러회로를 구성한다. P형 트랜지스터 37 및 저항소자 39에는, 저항소자 39의 저항값에 따른 값의 일정전류가 흐른다. P형 트랜지스터 38에는, P형 트랜지스터 37에 흐르는 전류에 따른 값의 일정전류 I1이 흐른다.
도 6b에서는, 정전류회로 27은 P형 트랜지스터 40을 포함한다. P형 트랜지스터 40은, 전원전위 VDD의 라인과 노드 N27과의 사이에 접속되고, 그 게이트는 일정한 바이어스전위 VBP를 수신한다. 바이어스전위 VBP는, P형 트랜지스터 40이 포화영역에서 동작하는 소정의 레벨로 설정된다. 이에 따라, P형 트랜지스터 40에는, 일정전류 I1이 흐른다.
도 6c에서는, 정전류회로 27은, 디플리션형의 P형 트랜지스터 41을 포함한다. P형 트랜지스터 41은, 전원전위 VDD의 라인과 노드 N27과의 사이 접속되고, 그 게이트가 전원전위 VDD의 라인에 접속된다. P형 트랜지스터 41은, 게이트-소스 사이 전압이 0V일 때에도 일정전류 I1을 흐르게 하도록 형성되어 있다. 이때, 정전류회로 32는, 정전류회로 27과 동일한 구성으로 해도 되고, 전류 I2를 흐르게 하는 저항소자로 구성해도 된다.
또한, 도 7의 구동회로 45는, 도 5의 구동회로 25의 차동증폭회로 26을 차동증폭회로 46으로 치환한 것이다. 차동증폭회로 46은, 차동증폭회로 26의 N형 트랜지스터 30, 31을 저항소자 47, 48로 치환한 것이다. 저항소자 47, 48은, 각각 노드 N28, N29와 접지전위 GND와의 사이에 접속된다. P형 트랜지스터 28에 흐르는 전류와 P형 트랜지스터 29에 흐르는 전류와의 합계는, 정전류회로 27에 흐르는 전류 I1과 같아진다. 모니터전위 VM이 입력전위 VI와 같은 경우는, P형 트랜지스터 28의 전류와 P형 트랜지스터 29의 전류와는 같게 되어 있다. 모니터전위 VM이 입력전위 VI보다도 높아지면, P형 트랜지스터 29의 전류가 감소함과 동시에 P형 트랜지스터 28의 전류가 증가하고, 노드 N28의 전위 V28이 상승하여 N형 트랜지스터 35의 전류가 증가하며, 모니터전위 VM이 저하한다. 모니터전위 VM이 입력전위 VI보다도 낮아지면, P형 트랜지스터 29의 전류가 증가함과 동시에 P형 트랜지스터 28의 전류가 감소하고, 노드 N28의 전위 V28이 저하하여 N형 트랜지스터 35의 전류가 감소하며, 모니터전위 VM이 상승한다. 따라서, 모니터전위 VM은 입력전위 VI로 유지되고, VO=VI가 된다. 이 변경예에서는, 도 1의 구동회로 1과 동일한 효과를 얻을 수 있다.
또한, 도 8의 구동회로 50은, 도 5의 구동회로 25의 차동증폭회로 26을 도 1의 차동증폭회로 2로 치환한 것이다. N형 트랜지스터 35의 게이트는 노드 N3의 전위 V3을 수신하고, N형 트랜지스터 6의 게이트는 모니터전위 VM을 수신한다. 모니터전위 VM이 입력전위 VI보다도 높은 경우는, P형 트랜지스터에 흐르는 전류가 N형 트랜지스터 5에 흐르는 전류보다도 커져 노드 N3의 전위 V3이 상승하고, N형 트랜지스터 35의 전류가 증가하여 모니터전위 VM은 저하한다. 모니터전위 VM이 입력전위 VI보다도 낮은 경우는, P형 트랜지스터 3에 흐르는 전류가 N형 트랜지스터 5에 흐르는 전류보다도 작아져 노드 N3의 전위 V3이 저하하고, N형 트랜지스터 35의 전류가 감소하여 모니터전위 VM이 상승한다. 따라서, VM=VI가 되고, VO=VI가 된다. 이 변경예에서도, 도 15의 구동회로 25와 동일한 효과를 얻을 수 있다.
[실시예 3]
도 9는, 본 발명의 실시예 3에 의한 풀형 구동회로 55의 구성을 나타내는 회로도이다. 도 9에서, 이 구동회로 55는, 차동증폭회로 2, P형 트랜지스터 56∼58 및 정전류회로 59, 60을 구비한다. 차동증폭회로 2는, 도 1에서 나타낸 것과 동일하다. P형 트랜지스터 56, 57 및 정전류회로 59는, 전원전위 VDD의 라인과 접지전위 GND의 라인과의 사이에 직렬접속된다. P형 트랜지스터 56의 게이트는, 노드 N3의 전위 V3을 수신한다. N형 트랜지스터 6의 게이트는, P형 트랜지스터 56과 57의 사이의 노드 N56의 전위 VM을 수신한다. P형 트랜지스터 57의 게이트는, 그 드레인(노드 N57)에 접속된다. P형 트랜지스터 57은, 다이오드소자를 구성한다. 정전류회로 59는, 노드 N57로부터 접지전위 GND의 라인에 소정값의 정전류 I2를 유출시킨다. 정전류회로 60은, 전원전위 VDD의 라인으로부터 출력노드 N2에 소정값의 정전류 I3을 유입시킨다. P형 트랜지스터 58은, 출력노드 N2와 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 노드 N57의 전위 VC를 수신한다.
모니터전위 VM은, 차동증폭회로 2의 동작에 의해 입력전위 VI로 유지된다. 정전류회로 59의 정전류 I2에 비해 P형 트랜지스터 57의 전류구동능력을 충분히 크게 하면, 노드 N57의 전위 VC는 VC=VM-│VTP│가 된다. 여기서, VTP는 P형 트랜지스터의 임계치전압이다. 정전류회로 60의 정전류 I3에 비해 P형 트랜지스터 58의 전류구동능력을 충분히 크게 하면, 출력전위 VO는 VO=VC+│VTP│=VM-│VTM│+│VTP│=VM=VI가 된다.
이 실시예 3에서는, 차동증폭회로 2로의 피드백 루프의 용량이 트랜지스터 6, 57, 58의 게이트용량이 되므로, 부하용량이 차동증폭회로 131에 직접접속되어 있던 종래에 비해, 차동증폭회로 2로의 피드백 루프의 용량이 충분히 작아진다. 따라서, 구동회로 55에서 발진현상이 생기지 않는다.
도 10의 구동회로 61은, 도 9의 구동회로 55의 차동증폭회로 2를 차동증폭회로 26으로 치환한 것이다. P형 트랜지스터 56의 게이트는, 노드 N28의 전위 V28을 수신한다. P형 트랜지스터 29의 게이트는, 모니터전위 VM을 수신한다. 모니터전위 VM이 입력전위 VI보다도 높은 경우는, N형 트랜지스터 30의 전류가 P형 트랜지스터 28의 전류보다도 작아져 노드 N28의 전위 V28이 상승하고, P형 트랜지스터 56을 흐르는 전류가 감소하여 모니터전위 VM이 저하한다. 모니터전위 VM이 입력전위 VI보다도 낮은 경우는, N형 트랜지스터 30의 전류가 P형 트랜지스터 28의 전류보다도 커져 노드 N28의 전위 V28이 저하하고, P형 트랜지스터 56을 흐르는 전류가 증가하여 모니터전위 VM이 상승한다. 따라서, VM=VI가 되고, VO=VI가 된다. 이 변경예에서도, 도 9의 구동회로 55와 동일한 효과를 얻을 수 있다.
도 11의 구동회로 65는, 도 10의 구동회로 61의 P형 트랜지스터 56 및 정전류회로 59 각각 정전류회로 66 및 N형 트랜지스터 67로 치환한 것이다. 정전류회로 66은, 전원전위 VDD의 라인으로부터 노드 N56에 소정값의 정전류 I2를 유입시킨다. N형 트랜지스터 67은, 노드 N57과 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 노드 N28의 전위 V28을 수신한다. 모니터전위 VM이 입력전위 VI보다도 높아지면, 노드 N28의 전위 V28이 상승하여 N형 트랜지스터 67에 흐르는 전류가 증가하고, 모니터전위 VM이 저하한다. 모니터전위 VM이 입력전위 VI보다도 낮아지면, 노드 N28의 전위 V28이 저하하여 N형 트랜지스터 67에 흐르는 전류가 감소하고, 모니터전위 VM이 상승한다. 따라서, VM=VI가 되어, VO=VI가 된다. 이 변경예에서도, 도 9의 구동회로 55와 동일한 효과를 얻을 수 있다.
[실시예 4]
도 12는, 본 발명의 실시예 4에 의한 오프셋 보상기능의 푸시형 구동회로 70의 구성을 나타내는 회로도이다. 도 12에서, 이 오프셋 보상기능의 푸시형 구동회로 70은, 구동회로 1, 커패시터 71 및 스위치 S1∼S3을 포함한다. 구동회로 1은, 도 1에서 나타낸 것과 동일하다. 커패시터 71 및 스위치 S1∼S3은, 구동회로 1의 트랜지스터의 임계치전압의 변동 등에 의해 구동회로 1의 입력전위 VI 및 출력전위 VO의 사이에 전위차 즉 오프셋전압 VOF가 생긴 경우에, 이 오프셋전압 VOF를 보상하기 위한 오프셋 보상회로를 구성한다.
즉, 스위치 S1은, 입력노드 N1과 N형 트랜지스터 5의 게이트와의 사이에 접속된다. 커패시터 71 및 스위치 S2는, N형 트랜지스터 5의 게이트와 출력노드 N2와의 사이에 직렬접속되고, 스위치 S3은, 입력노드 N1의 커패시터 71 및 스위치 S2 사이의 노드와의 사이에 접속된다. 스위치 S1∼S3의 각각은, P형 트랜지스터라도 되고, N형 트랜지스터라도 되며, P형 트랜지스터 및 N형 트랜지스터를 병렬접속한 것이라도 된다. 스위치 S1∼S3의 각각은, 제어신호(도시하지 않음)에 의해 온/오프제어된다.
지금, 구동회로 1의 출력전위 VO가 입력전위 VI보다도 오프셋전압 VOF만큼 낮은 경우에 대하여 설명한다. 초기 상태에서는, 모든 스위치 S1∼S3은 오프상태로 되고, 어떤 시간에서 스위치 S1, S2가 온상태로 되면, 출력전위 VO는 VO=VI-VOF가 되고, 커패시터 71은 오프셋전압 VOF로 충전된다.
다음에, 스위치 S1, S2가 오프상태로 되면, 오프셋전압 VOF는 커패시터 71로 유지된다. 이어서 스위치 S3이 온상태이라면, N형 트랜지스터 5의 게이트전위는 VI+VOF가 된다. 이 결과, 구동회로 1의 출력전위 VO는 VO=VI+VOF-VOF=VI가 되고, 구동회로 1의 오프셋전압 VOF는 소거된 것으로 된다.
이 실시예 4에서는, 구동회로 1의 오프셋전압 VOF를 소거할 수 있고, 출력전위 VO와 입력전위 VI를 정밀도 좋게 일치시킬 수 있다.
이때, 이 실시예 4에서는, 구동회로 1의 오프셋전압 VOF를 소거하는 경우에 대하여 설명하였지만, 동일한 방법에 의해 구동회로 18, 20, 25, 45, 50, 55, 61, 65의 오프셋전압 VOF를 소거할 수 있는 것은 말할 필요도 없다.
[실시예 5]
도 1의 구동회로 1에서는, 정전류회로 11의 전류 I11은 작은 값으로 설정되어 있으므로, 입력전위 VI가 저하하였을 때, 노드 N8의 전위 VC의 저하에 시간이 걸리고, 출력전위 VO의 저하가 느려진다. 이 실시예 5에서는, 이 문제가 해결된다.
도 13은, 본 발명의 실시예 5에 의한 구동회로 75의 구성을 설명하는 회로도이다. 도 13을 참조하여, 이 구동회로 75가 도 1의 구동회로 1과 다른 점은, N형 트랜지스터 76이 추가되어 있는 점이다. N형 트랜지스터 76은, 정전류회로 11에 병렬접속되고, 그 게이트는 신호 ΦPD를 수신한다.
신호 ΦPD는, 입력전위 VI의 저하에 응답하여 펄스적으로 「H」레벨로 된다. 이에 따라, N형 트랜지스터 76이 펄스적으로 도통하여 노드 N8의 전위 VC가 신속히 저하하고, 출력전위 VO도 신속히 저하한다.
이때, 이 실시예 5에서는, N형 트랜지스터 76의 소스를 접지전위 GND의 라인에 접속하였지만, 이것에 한정되는 것은 아니며, 노드 N8을 소정의 전위로 저하시킬 수 있으면 N형 트랜지스터 76의 소스를 다른 전위의 라인에 접속해도 된다.
또한, N형 트랜지스터 76을 P형 트랜지스터로 치환해도 된다. 단, 이 경우는, 입력전위 VI의 저하에 응답하여 신호 ΦPD를 펄스적으로 「L」레벨로 할 필요가 있다.
또한, 도 9의 구동회로 55의 정전류회로 59에 N형 트랜지스터 76을 접속해도 동일한 효과를 얻을 수 있다.
[실시예 6]
도 5의 구동회로 25에서는, 정전류회로 32의 전류 I2는 작은 값으로 설정되어 있으므로, 입력전위 VI가 상승하였을 때, 노드 N32의 전위 VC의 상승에 시간이 걸리고, 출력전위 VO의 상승이 느려진다. 이 실시예 6에서는, 이 문제의 해결이 도모된다.
도 14는, 본 발명의 실시예 6에 의한 구동회로 80의 구성을 나타내는 회로도이다. 도 14를 참조하여, 이 구동회로 80이 도 5의 구동회로 25와 다른 점은, P형 트랜지스터 81이 추가되어 있는 점이다. P형 트랜지스터 81은, 정전류회로 32에 병렬접속되고, 그 게이트는 신호 ΦPU를 수신한다. 신호 ΦPU는, 입력전위 VI의 상승에 응답하여 펄스적으로 「L」레벨로 된다. 이에 따라, P형 트랜지스터 81이 펄스적으로 도통하여 노드 N32의 전위 VC가 신속히 상승하고, 출력전위 VO도 신속히 상승한다.
이때, 이 실시예 6에서는, P형 트랜지스터 81의 소스를 전원전위 VDD의 라인에 접속하였지만, 이것에 한정되는 것은 아니며, 노드 N32를 소정의 전위로 상승시킬 수 있으면 P형 트랜지스터 81의 소스를 다른 전위의 라인에 접속해도 된다.
또한, P형 트랜지스터 81을 N형 트랜지스터로 치환해도 된다. 단, 이 경우는, 입력전위 VI의 저하에 응답하여 신호 ΦPU를 펄스적으로 「H」레벨로 할 필요가 있다.
또한, 도 11의 구동회로 65의 정전류회로 66에 P형 트랜지스터 81을 접속해도 동일한 효과를 얻을 수 있다.
[실시예 7]
도 15는, 본 발명의 실시예 7에 의한 푸시풀형 구동회로 85의 구성을 나타내는 회로도이다. 도 15에서, 이 구동회로 85는, 도 1의 푸시형 구동회로 1과 도 11의 풀형 구동회로 65를 조합한 것이다. 푸시형 구동회로 1의 입력노드 N1과 풀형 구동회로 65의 입력노드 N1이 서로 접속되고, 푸시형 구동회로 1의 출력노드 N2와 풀형 구동회로 65의 출력노드 N2가 서로 접속된다.
출력전위 VO가 입력전위 VI보다도 높은 경우는, 푸시형 구동회로 1의 N형 트랜지스터 10의 게이트-소스 사이 전압이 N형 트랜지스터 86의 임계치전압 VTN보다도 작아져 N형 트랜지스터 10이 비도통이 됨과 동시에, 풀형 구동회로 65의 P형 트랜지스터 58의 소스-게이트 사이 전압이 P형 트랜지스터 58의 임계치전압 VTP의 절대값보다도 커져 P형 트랜지스터 58이 도통하고, 출력전위 VO가 저하한다.
출력전위 VO가 입력전위 VI보다도 낮은 경우는, 푸시형 구동회로 1의 P형 트랜지스터 58의 소스-게이트 사이 전압이 P형 트랜지스터 58의 임계치 VTP의 절대값보다도 작아져 P형 트랜지스터 58이 비도통이 됨과 동시에, 풀형 구동회로 65의 N형 트랜지스터 10의 게이트-소스 사이 전압이 N형 트랜지스터 10의 임계치 VTN보다도 커져 N형 트랜지스터 10이 도통하며, 출력전위 VO가 상승한다. 따라서, VO=VI가 된다.
이 실시예 7에서는, 실시예 1과 동일한 효과를 얻을 수 있는 것 외, 출력노드 N2를 충전하는 경우와 방전하는 경우의 양쪽에서 큰 전류구동능력을 얻을 수 있다.
이하, 여러가지의 변경예에 대하여 설명한다. 도 16의 푸시풀형 구동회로 90은, 도 5의 푸시형 구동회로 25와 도 9의 풀형 구동회로 55를 조합한 것이다. 푸시형 구동회로 25의 입력노드 N1과 풀형 구동회로 55의 입력노드 N1과는 서로 접속되고, 푸시형 구동회로 25의 출력노드 N2와 풀형 구동회로 55의 출력노드 N2와는 서로 접속된다. 이 변경예에서도, 도 15의 구동회로 85와 동일한 효과를 얻을 수 있다.
도 17의 푸시풀형 구동회로 95는, 도 1의 푸시형 구동회로 1과 도 9의 풀형 구동회로 55를 조합한 것이다. 도 18의 푸시풀형 구동회로 96은, 도 5의 푸시형 구동회로 25와 도 11의 풀형 구동회로 65를 조합한 것이다. 이것들의 변경예에서도, 도 15의 구동회로 85와 동일한 효과를 얻을 수 있다.
[실시예 8]
도 19는, 본 발명의 실시예 8에 의한 푸시풀형 구동회로 100의 구성을 나타내는 회로도이다. 도 19를 참조하여, 이 구동회로 100은, 도 1의 구동회로 1에 P형 트랜지스터 101, 102를 추가한 것이다. P형 트랜지스터 101 및 정전류회로 11은 노드 N9와 접지전위 GND의 라인과의 사이에 직렬접속되고, P형 트랜지스터 101의 게이트는 그 드레인(노드 N101)에 접속된다. P형 트랜지스터 101은 다이오드소자를 구성한다. P형 트랜지스터 102는, 출력노드 N2와 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 노드 N101의 전위 VC1을 수신한다.
차동증폭회로 2의 동작에 의해, 노드 N9의 전위 VM은 VM=VI가 된다. 따라서, 노드 N8의 전위 VC는 VC=VI+VTN이 되고, 노드 N101의 전위 VC1은 VC1=VI-│VTP│가 된다. 출력전위 VO가 입력전위 VI보다도 높은 경우는, N형 트랜지스터 10이 비도통이 됨과 동시에 P형 트랜지스터 102가 도통한다. 출력전위 VO가 입력전위 VI보다도낮은 경우는, P형 트랜지스터 102가 비도통이 됨과 동시에 N형 트랜지스터 10이 도통한다. 따라서, VO=VI가 된다.
이 실시예 8에서는, 실시예 7과 동일한 효과를 얻을 수 있는 것 외, 차동증폭회로를 1개로 했으므로, 레이아웃면적이 작게 끝난다.
[실시예 9]
도 20은, 본 발명의 실시예 9에 의한 푸시풀형 구동회로 105의 구성을 나타내는 회로도이다. 도 20을 참조하여, 이 구동회로 105는, 도 11의 구동회로 65에 N형 트랜지스터 106, 107을 추가한 것이다. 정전류회로 66 및 N형 트랜지스터 106은 전원전위 VDD의 라인과 노드 N56과의 사이에 직렬접속되고, N형 트랜지스터 106의 게이트는 그 드레인(노드 N66)에 접속된다. N형 트랜지스터 106은, 다이오드소자를 구성한다. N형 트랜지스터 107은, 전원전위 VDD의 라인과 출력노드 N2와의 사이에 접속되고, 그 게이트는 노드 N66의 전위 VC1을 수신한다. 차동증폭회로 26의 동작에 의해, 노드 N56의 전위 VM은 VM=VI가 된다. 따라서, 노드 N66의 전위 VC1은 VC1=VI+VTN이 되고, 노드 N57의 전위 VC는 VC=VI-│VTP│가 된다. 출력전위 VO가 입력전위 VI보다도 높은 경우는, N형 트랜지스터 107이 비도통이 됨과 동시에, P형 트랜지스터 58이 도통한다. 출력전위 VO가 입력전위 VI보다도 낮은 경우는, P형 트랜지스터 58이 비도통이 됨과 동시에 N형 트랜지스터 107이 도통한다. 따라서, VO=VI가 된다.
이 실시예 9에서도, 실시예 8과 동일한 효과를 얻을 수 있다.
[실시예 10]
도 21은, 본 발명의 실시예 10에 의한 오프셋 보상기능의 푸시풀형 구동회로 110의 구성을 나타내는 회로도이다. 도 21에서, 이 구동회로 110은, 도 1의 구동회로 1과, 도 11의 구동회로 65와, 커패시터 111a, 111b와, 스위치 S1a∼S4a, S1b∼S4b를 구비한다.
스위치 S1a, S1b는, 각각 입력노드 N1과 구동회로 1, 65의 N형 트랜지스터 5의 게이트와의 사이에 접속된다. 커패시터 111a 및 스위치 S2a는, 구동회로 1의 N형 트랜지스터 5의 게이트와 N형 트랜지스터 10의 소스(노드 N10)와의 사이에 직렬접속된다. 커패시터 111b 및 스위치 S2b는, 구동회로 65의 N형 트랜지스터 5의 게이트와 P형 트랜지스터 58의 소스(노드 N60)와의 사이에 직렬접속된다. 스위치 S3a는 이 입력노드 N1과 커패시터 111a 및 스위치 S2a 사이의 노드와의 사이에 접속된다. 스위치 S3b는, 입력노드 N1과 커패시터 111b 및 스위치 S2b 사이의 노드와의 사이에 접속된다. 스위치 S4a, S4b는, 각각 노드 N10, N60과 출력노드 N2와의 사이에 접속된다.
다음에, 이 구동회로 110의 동작에 대하여 설명한다. 초기 상태에서는, 모든 스위치 S1a∼S4a, S1b∼S4b는 오프상태로 되어 있다. 어떤 시간에서 스위치 S1a, S2a, S1b, S2b가 온상태로 되면, 노드 N10, N60의 전위 V10, V60이 각각 V10=VI-VOFa, V60=VI-VOFb가 되고, 커패시터 111a, 111b는 각각 오프셋전압 VOFa, VOFb로 충전된다.
다음에, 스위치 S1a, S2a, S1b, S2b가 오프상태로 되면, 오프셋전압 VOFa, VOFb가 각각 커패시터 111a, 111b로 유지된다. 이어서 스위치 S3a, S3b가 온상태로되면, 구동회로 1, 65의 N형 트랜지스터 5의 게이트전위가 각각 VI+VOFa, VI+VOFb가 된다. 이 결과, 구동회로 1, 65의 출력전위 V10, V60이 각각 V10=VI+VOFa-VOFa=VI, V60=VI+VOFb-VOFb=VI가 되고, 구동회로 1, 65의 오프셋전압 VOFa, VOFb는 소거된 것으로 된다. 마지막으로 스위치 S4a, S4b가 온상태로 되어, VO=VI가 된다.
이 실시예 10에서는, 오프셋전압이 없고, 또한 충방전의 전류구동능력이 높은 구동회로(110)를 얻을 수 있다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (20)

  1. 입력전위(VI)에 따른 전위(VO)를 출력노드(N2)에 출력하는 구동회로에 있어서,
    제1 전원전위(VDD)의 라인과 상기 출력노드(N2)와의 사이에 접속된 제1 트랜지스터(10),
    그 게이트 및 제1 전극이 상기 제1 트랜지스터(10)의 게이트에 접속되고, 그 제2 전극이 제1 노드(N9)에 접속된 제2 트랜지스터(9),
    제2 및 제3 전원전위(VDD, GND)의 라인 사이에 상기 제2 트랜지스터(9)와 직렬접속된 제3 트랜지스터(8) 및
    상기 제1 노드(N9)의 전위가 상기 입력전위(VI)에 일치하도록 상기 제3 트랜지스터(8)의 게이트전위를 제어하는 제1 차동증폭회로(2)를 구비한 것을 특징으로 하는 구동회로.
  2. 제 1 항에 있어서,
    상기 제3 트랜지스터(8)는, 상기 제2 전원전위(VDD)의 라인과 상기 제2 트랜지스터(9)의 제1 전극과의 사이에 접속되고,
    상기 제1 노드(N9)와 상기 제3 전원전위(GND)의 라인과의 사이에 접속된 전류제한소자(11)를 더 구비한 것을 특징으로 하는 구동회로.
  3. 제 2 항에 있어서,
    상기 전류제한소자(11)에 병렬접속되고, 상기 입력전위(VI)가 상기 제2 전원전위(VDD)측으로부터 상기 제1 전원전위(GND)측으로 변화한 것에 따라 펄스적으로 도통하는 스위칭소자(76)를 더 구비한 것을 특징으로 하는 구동회로.
  4. 제 1 항에 있어서,
    상기 제3 트랜지스터(35)는, 상기 제1 노드(N34)와 상기 제3 전원전위(GND)의 라인과의 사이에 접속되고,
    상기 제2 전원전위(VDD)의 라인과 상기 제2 트랜지스터(34)의 제1 전극과의 사이에 접속된 전류제한소자(32)를 더 구비한 것을 특징으로 하는 구동회로.
  5. 제 4 항에 있어서,
    상기 전류제한소자(32)에 병렬접속되고, 상기 입력전위(VI)가 상기 제3 전원전위(GND)측으로부터 상기 제2 전원전위(VDD)측으로 변화된 것에 따라 펄스적으로 도통하는 스위칭소자(81)를 더 구비한 것을 특징으로 하는 구동회로.
  6. 제 1 항에 있어서,
    상기 출력노드(N2)와 제4 전원전위(GND)의 라인과의 사이에 접속된 전류제한소자(12)를 더 구비한 것을 특징으로 하는 구동회로.
  7. 제 1 항에 있어서,
    상기 제3 트랜지스터(8)는, 상기 제2 전원전위(VDD)의 라인과 상기 제2 트랜지스터(9)의 제1 전극과의 사이에 접속되고,
    제4 전원전위(GND)의 라인과 상기 출력노드(N2)와의 사이에 접속된 제4 트랜지스터(102),
    그 게이트 및 제1 전극이 상기 제4 트랜지스터(102)의 게이트에 접속되고, 그 제2 전극이 상기 제1 노드(N9)에 접속된 제5 트랜지스터(101) 및
    상기 제5 트랜지스터(101)의 제1 전극과 상기 제3 전원전위(GND)의 라인과의 사이에 접속된 전류제한소자(11)를 더 구비하고,
    상기 제1 및 제2 트랜지스터는 제1 도전형식이고,
    상기 제4 및 제5 트랜지스터는 제2 도전형식인 것을 특징으로 하는 구동회로.
  8. 제 1 항에 있어서,
    상기 구동회로의 오프셋전압을 소거하는 오프셋 보상회로(71, S1∼S3)를 더 구비한 것을 특징으로 하는 구동회로.
  9. 제 8 항에 있어서,
    상기 오프셋 보상회로(71, S1∼S3)는,
    커패시터(71),
    상기 커패시터(71)의 한쪽 전극에 상기 입력전위(VI)를 공급함과 동시에 상기 커패시터(71)의 다른쪽 전극을 상기 출력노드(N2)에 접속하는 제1 전환회로(S1, S2) 및
    상기 커패시터(71)의 다른쪽 전극에 상기 입력전위(VI)를 공급함과 동시에 상기 커패시터(71)의 한쪽 전극의 전위를 상기 입력전위(VI) 대신에 상기 제1 차동증폭회로(2)에 공급하는 제2 전환회로(S3)를 포함한 것을 특징으로 하는 구동회로.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 트랜지스터(10, 9)는 제1 도전형이고,
    제4 전원전위(GND)의 라인과 상기 출력노드(N2)와의 사이에 접속된 제2 도전형식의 제4 트랜지스터(58),
    그 게이트 및 제1 전극이 상기 제4 트랜지스터(58)의 게이트에 접속되고, 그제2 전극이 제2 노드(N56)에 접속된 제2 도전형식의 제5 트랜지스터(57),
    상기 제2 및 제3 전원전위(VDD, GND)의 라인 사이에 상기 제5 트랜지스터(57)와 직렬접속된 제6 트랜지스터(67) 및
    상기 제2 노드(N56)의 전위가 상기 입력전위(VI)에 일치하도록 상기 제6 트랜지스터(67)의 게이트전위를 제어하는 제2 차동증폭회로(26)를 더 구비한 것을 특징으로 하는 구동회로.
  11. 제 10 항에 있어서,
    상기 제3 트랜지스터(8)는, 상기 제2 전원전위(VDD)의 라인과 상기 제2 트랜지스터(9)의 제1 전극과의 사이에 접속되고,
    상기 제6 트랜지스터(67)는, 상기 제3 전원전위(GND)의 라인과 상기 제5 트랜지스터(57)의 제1 전극과의 사이에 접속되며,
    상기 제1 노드(N9)와 상기 제3 전원전위(GND)의 라인과의 사이에 접속된 제1 전류제한소자(11) 및
    상기 제2 노드(N56)와 상기 제2 전원전위(VDD)의 라인과의 사이에 접속된 제2 전류제한소자(66)를 더 구비한 것을 특징으로 하는 구동회로.
  12. 제 10 항에 있어서,
    상기 제3 트랜지스터(35)는, 상기 제1 노드(N34)와 상기 제3 전원전위(GND)의 라인과의 사이에 접속되고,
    상기 제6 트랜지스터(56)는, 상기 제2 노드(N57)와 상기 제2 전원전위(VDD)의 라인과의 사이에 접속되며,
    상기 제2 전원전위(VDD)의 라인과 상기 제2 트랜지스터(34)의 제1 전극과의 사이에 접속된 제1 전류제한소자(32) 및
    상기 제3 전원전위(VDD)의 라인과 상기 제5 트랜지스터(57)의 제1 전극과의 사이에 접속된 제2 전류제한소자(59)를 더 구비한 것을 특징으로 하는 구동회로.
  13. 제 10 항에 있어서,
    상기 제3 트랜지스터(8)는, 상기 제2 전원전위(VDD)의 라인과 상기 제2 트랜지스터(9)의 제1 전극과의 사이에 접속되고,
    상기 제6 트랜지스터(56)는, 상기 제2 노드(N56)와 상기 제2 전원전위(VDD)의 라인과의 사이에 접속되며,
    상기 제1 노드(N9)와 상기 제3 전원전위(GND)의 라인과의 사이에 접속된 제1 전류제한소자(11) 및
    상기 제3 전원전위(GND)의 라인과 상기 제5 트랜지스터(57)의 제1 전극과의 사이에 접속된 제2 전류제한소자(59)를 더 구비한 것을 특징으로 하는 구동회로.
  14. 제 10 항에 있어서,
    상기 제1∼제3 트랜지스터(8∼10) 및 상기 제1 차동증폭회로(2)의 오프셋전압(VOFa)을 소거하는 제1 오프셋 보상회로(12, 111a, S1a∼S4a) 및
    상기 제4∼제6 트랜지스터(56∼58) 및 상기 제2 차동증폭회로(2)의 오프셋전압(VOFb)을 소거하는 제2 오프셋 보상회로(60, 111b, S1b∼S4b)를 더 구비한 것을 특징으로 하는 구동회로.
  15. 제 14 항에 있어서,
    상기 제1 및 제4 트랜지스터(10, 58)의 한쪽 전극은, 상기 출력노드(N2)에 접속되는 대신에, 각각 제3 및 제4 노드(N10, N60)에 접속되고,
    상기 제1 오프셋 보상회로(12, 111a, S1a∼S4a)는,
    상기 제3 노드(N10)와 제6 전원전위(GND)의 라인과의 사이에 접속된 제1 전류제한소자(12),
    제1 커패시터(111a),
    상기 제1 커패시터(111a)의 한쪽 전극에 상기 입력전위(VI)를 공급함과 동시에 상기 제1 커패시터(111a)의 다른쪽 전극을 상기 제3 노드(N10)에 접속하는 제1 전환회로(S1a, S2a),
    상기 제1 커패시터(111a)의 다른쪽 전극에 상기 입력전위(VI)를 공급함과 동시에 상기 제1 커패시터(111a)의 한쪽 전극의 전위를 상기 입력전위(VI) 대신에 상기 제1 차동증폭회로(2)에 공급하는 제2 전환회로(S3a), 및
    상기 제3 노드(N10)의 전위를 상기 출력노드(N2)에 공급하는 제3 전환회로(S4a)를 포함하고,
    상기 제2 오프셋 보상회로(60, 111b, S1b∼S4b)는,
    상기 제4 노드(N60)와 제7의 전원전위(VDD)의 라인과의 사이에 접속된 제2 전류제한소자(60),
    제2 커패시터(111b),
    상기 제2 커패시터(111b)의 한쪽 전극에 상기 입력전위(VI)를 공급함과 동시에 상기 제2 커패시터(111b)의 다른쪽 전극을 상기 제4 노드(N60)에 접속하는 제4 전환회로(S1b, S2b),
    상기 제2 커패시터(111b)의 다른쪽 전극에 상기 입력전위(VI)를 공급함과 동시에 상기 제2 커패시터(111b)의 한쪽 전극을 상기 입력전위(VI) 대신에 상기 제2 차동증폭회로(2)에 공급하는 제5 전환회로(S3b) 및
    상기 제4 노드(N60)의 전위를 상기 출력노드(N2)에 공급하는 제6 전환회로(S4b)를 구비한 것을 특징으로 하는 구동회로.
  16. 제 1 항에 있어서,
    상기 제1 차동증폭회로(2)는,
    그것들의 게이트가 각각 입력전위(VI) 및 상기 제1 노드(N9)의 전위를 수신하고, 그것들의 제1 전극이 서로 접속된 제1 도전형식의 제4 및 제5 트랜지스터(5, 6),
    각각 제4 전원전위(VDD)의 라인과 상기 제4 및 제5 트랜지스터(5, 6)의 제2 전극과의 사이에 접속되고, 그것들의 게이트가 모두 상기 제5 트랜지스터(6)의 제2 전극에 접속된 제2 도전형식의 제6 및 제7 트랜지스터(3, 4) 및
    상기 제4 및 제5 트랜지스터(5, 6)의 제1 전극과 제5 전원전위(GND)의 라인과의 사이에 접속된 전류제한소자(7)를 구비한 것을 특징으로 하는 구동회로.
  17. 제 16 항에 있어서,
    상기 제1, 제2 및 제4 전원전위는 동일한 전위(VDD)이고,
    상기 제3 및 제5 전위는 동일한 전위(GND)인 것을 특징으로 하는 구동회로.
  18. 제 16 항에 있어서,
    상기 제1, 제2 및 제5 전원전위는 동일한 전위(VDD)이고,
    상기 제3 및 제4 전원전위는 동일한 전위(GND)인 것을 특징으로 하는 구동회로.
  19. 제 1 항에 있어서,
    상기 제1 차동증폭회로(21)는,
    그것들의 게이트가 각각 상기 입력전위(VI) 및 상기 제1 노드(N9)의 전위를 수신하고, 그것들의 제1 전극이 서로 접속된 제4 및 제5 트랜지스터(5, 6),
    각각 제4 전원전위(VDD)의 라인과 상기 제4 및 제5 트랜지스터(5, 6)의 제2 전극과의 사이에 접속된 제1 및 제2 저항소자(22, 23) 및
    상기 제4 및 제5 트랜지스터(5, 6)의 제1 전극과 제5 전원전위(GND)의 라인과의 사이에 접속된 전류제한소자(7)를 구비한 것을 특징으로 하는 구동회로.
  20. 제 1 항에 있어서,
    상기 제1∼제3 트랜지스터(8∼10)의 각각은, 박막트랜지스터인 것을 특징으로 하는 구동회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276966B1 (en) * 2003-10-28 2007-10-02 Stmicroelectronics N.V. Radio frequency envelope apparatus and method
KR101183431B1 (ko) * 2005-06-23 2012-09-14 엘지디스플레이 주식회사 게이트 드라이버
JP2007116568A (ja) * 2005-10-24 2007-05-10 Niigata Seimitsu Kk 差動増幅器
JP5665641B2 (ja) * 2010-06-08 2015-02-04 ルネサスエレクトロニクス株式会社 出力回路及びデータドライバ及び表示装置
JP5197691B2 (ja) * 2010-08-26 2013-05-15 株式会社東芝 ヒステリシスコンパレータ
JP6719233B2 (ja) * 2016-03-07 2020-07-08 エイブリック株式会社 出力回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2904417A (en) * 1959-09-15 Process for the production of synthesis
US3971847A (en) * 1973-12-26 1976-07-27 The United States Of America As Represented By The Adminstrator Of The National Aeronautics And Space Administration Hydrogen-rich gas generator
BE1000708A7 (nl) * 1987-06-30 1989-03-14 Bell Telephone Mfg Correctieschakeling voor versterker.
JPH03139908A (ja) * 1989-10-25 1991-06-14 Olympus Optical Co Ltd ソースフォロワ回路
JP2661358B2 (ja) * 1990-10-04 1997-10-08 日本電気株式会社 レベルシフト回路
JPH0529840A (ja) * 1991-07-17 1993-02-05 Hitachi Ltd 半導体集積回路装置
JPH05297830A (ja) * 1992-04-20 1993-11-12 Fujitsu Ltd アクティブマトリックス液晶駆動方法及び回路
JPH07142940A (ja) * 1993-11-17 1995-06-02 New Japan Radio Co Ltd Ｍｏｓｆｅｔ電力増幅器
JPH09219636A (ja) 1996-02-09 1997-08-19 Sharp Corp 駆動回路
JPH09232883A (ja) * 1996-02-23 1997-09-05 Oki Micro Design Miyazaki:Kk 演算増幅回路
JPH09260969A (ja) * 1996-03-22 1997-10-03 Toshiba Ave Corp 信号増幅回路
JPH09315454A (ja) 1996-05-27 1997-12-09 Jidosha Buhin Kogyo Kk 容器の排出口構造
US20020079384A1 (en) * 1998-07-27 2002-06-27 Popov Serguei A. Liquid-gas ejector with an improved liquid nozzle and variants
WO2000012888A2 (en) * 1998-08-27 2000-03-09 Tyma, Inc. Fuel supply system for a vehicle including a vaporization device for converting fuel and water into hydrogen
US6066985A (en) * 1998-09-10 2000-05-23 Seiko Epson Corporation Large swing input/output analog buffer
JP3695305B2 (ja) 2000-10-12 2005-09-14 セイコーエプソン株式会社 電源回路
JP3770377B2 (ja) 2001-03-28 2006-04-26 シャープ株式会社 ボルテージフォロア回路および表示装置用駆動装置
JP2002344264A (ja) * 2001-05-18 2002-11-29 Rohm Co Ltd 増幅器

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