JPH09260969A - 信号増幅回路 - Google Patents
信号増幅回路Info
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- JPH09260969A JPH09260969A JP6672496A JP6672496A JPH09260969A JP H09260969 A JPH09260969 A JP H09260969A JP 6672496 A JP6672496 A JP 6672496A JP 6672496 A JP6672496 A JP 6672496A JP H09260969 A JPH09260969 A JP H09260969A
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Abstract
(57)【要約】
【課題】信号増幅回路の信号入力が電源電圧と接地電圧
との間の全振幅で変化する場合に信号入力レベルが接地
電圧付近においても正常な信号出力を得る。 【解決手段】信号入力が非反転入力端ａに入力するバイ
ポーラ型の差動増幅入力段１０と、この差動増幅入力段
の非反転出力端ｃの出力により駆動制御されるプッシュ
プル出力回路２２を備えたバイポーラ型の出力回路段２
０と、差動増幅入力段の非反転入力端の電圧と非反転出
力端の電圧とを比較する電圧比較回路３１と、電圧比較
回路の比較出力により出力回路段の動作を制御する制御
回路３２とを具備する。
との間の全振幅で変化する場合に信号入力レベルが接地
電圧付近においても正常な信号出力を得る。 【解決手段】信号入力が非反転入力端ａに入力するバイ
ポーラ型の差動増幅入力段１０と、この差動増幅入力段
の非反転出力端ｃの出力により駆動制御されるプッシュ
プル出力回路２２を備えたバイポーラ型の出力回路段２
０と、差動増幅入力段の非反転入力端の電圧と非反転出
力端の電圧とを比較する電圧比較回路３１と、電圧比較
回路の比較出力により出力回路段の動作を制御する制御
回路３２とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
形成される信号増幅回路に係り、特にバイポーラ型の差
動増幅入力段を有する信号増幅回路に関するもので、例
えばＡＶ（オーディオ・ビデオ）用の電子機器に使用さ
れるものである。
形成される信号増幅回路に係り、特にバイポーラ型の差
動増幅入力段を有する信号増幅回路に関するもので、例
えばＡＶ（オーディオ・ビデオ）用の電子機器に使用さ
れるものである。
【０００２】
【従来の技術】図４は、従来の信号増幅回路の一例を示
す。この信号増幅回路は、バイポーラ型の差動増幅入力
段１０と、この差動増幅入力段の後段に接続され、上記
差動増幅入力段とともに電圧フォロア回路を形成するバ
イポーラ型の出力回路段２０とからなる。
す。この信号増幅回路は、バイポーラ型の差動増幅入力
段１０と、この差動増幅入力段の後段に接続され、上記
差動増幅入力段とともに電圧フォロア回路を形成するバ
イポーラ型の出力回路段２０とからなる。
【０００３】上記差動増幅入力段１０は、信号入力端Ｉ
Ｎにベースが接続された増幅入力用の第１のＰＮＰトラ
ンジスタＱ１と、この第１のＰＮＰトランジスタとエミ
ッタ同士が共通接続されて差動対をなす第２のＰＮＰト
ランジスタＱ２と、この差動増幅対トランジスタのエミ
ッタ共通接続点と電源電圧（ＶCC）ノードとの間に接続
された第１の定電流源Ｉ１と、前記差動増幅対トランジ
スタの負荷として接地電圧（ＧＮＤ）ノードとの間に接
続されたカレントミラー回路を形成するＮＰＮトランジ
スタＱ３、Ｑ４とからなる。ここで、第１のＰＮＰトラ
ンジスタＱ１のベースは非反転入力端ａ、第２のＰＮＰ
トランジスタＱ２のベースは反転入力端ｂ、第１のＰＮ
ＰトランジスタＱ１のコレクタは非反転出力端ｃであ
る。
Ｎにベースが接続された増幅入力用の第１のＰＮＰトラ
ンジスタＱ１と、この第１のＰＮＰトランジスタとエミ
ッタ同士が共通接続されて差動対をなす第２のＰＮＰト
ランジスタＱ２と、この差動増幅対トランジスタのエミ
ッタ共通接続点と電源電圧（ＶCC）ノードとの間に接続
された第１の定電流源Ｉ１と、前記差動増幅対トランジ
スタの負荷として接地電圧（ＧＮＤ）ノードとの間に接
続されたカレントミラー回路を形成するＮＰＮトランジ
スタＱ３、Ｑ４とからなる。ここで、第１のＰＮＰトラ
ンジスタＱ１のベースは非反転入力端ａ、第２のＰＮＰ
トランジスタＱ２のベースは反転入力端ｂ、第１のＰＮ
ＰトランジスタＱ１のコレクタは非反転出力端ｃであ
る。
【０００４】前記出力回路段２０は、前記差動増幅入力
段１０の非反転出力端ｃの信号が入力するエミッタ接地
増幅回路２１と、このエミッタ接地増幅回路の出力信号
によりプッシュプル駆動され、その信号出力端が前記差
動増幅入力段の反転入力端ｂである第２のＰＮＰトラン
ジスタＱ２のベースに帰還接続されたプッシュプル出力
回路２２とからなる。
段１０の非反転出力端ｃの信号が入力するエミッタ接地
増幅回路２１と、このエミッタ接地増幅回路の出力信号
によりプッシュプル駆動され、その信号出力端が前記差
動増幅入力段の反転入力端ｂである第２のＰＮＰトラン
ジスタＱ２のベースに帰還接続されたプッシュプル出力
回路２２とからなる。
【０００５】上記プッシュプル出力回路２２は、電源ノ
ードと接地ノードとの間にプッシュプル接続された出力
用（電流吐出用）のＮＰＮトランジスタＱ８および出力
用（電流吸込用）のＰＮＰトランジスタＱ９からなり、
上記ＮＰＮトランジスタＱ８およびＰＮＰトランジスタ
Ｑ９の直列接続点が信号出力端ＯＵＴとなる。
ードと接地ノードとの間にプッシュプル接続された出力
用（電流吐出用）のＮＰＮトランジスタＱ８および出力
用（電流吸込用）のＰＮＰトランジスタＱ９からなり、
上記ＮＰＮトランジスタＱ８およびＰＮＰトランジスタ
Ｑ９の直列接続点が信号出力端ＯＵＴとなる。
【０００６】また、前記エミッタ接地増幅回路２１は、
前記差動増幅入力段の非反転出力端ｃの出力信号がベー
スに入力し、エミッタが接地されたＮＰＮトランジスタ
Ｑ７と、電源ノードと上記ＮＰＮトランジスタＱ７のコ
レクタとの間に直列に接続された第２の定電流源Ｉ２、
バイアス電圧生成・温度特性補償用のそれぞれダイオー
ド接続されたＮＰＮトランジスタＱ５およびＰＮＰトラ
ンジスタＱ６とからなる。
前記差動増幅入力段の非反転出力端ｃの出力信号がベー
スに入力し、エミッタが接地されたＮＰＮトランジスタ
Ｑ７と、電源ノードと上記ＮＰＮトランジスタＱ７のコ
レクタとの間に直列に接続された第２の定電流源Ｉ２、
バイアス電圧生成・温度特性補償用のそれぞれダイオー
ド接続されたＮＰＮトランジスタＱ５およびＰＮＰトラ
ンジスタＱ６とからなる。
【０００７】そして、上記第２の定電流源Ｉ２とダイオ
ード接続されたＮＰＮトランジスタＱ５との直列接続点
が前記出力用のＮＰＮトランジスタＱ８のベースに接続
され、前記ダイオード接続されたＰＮＰトランジスタＱ
６とエミッタ接地されたＮＰＮトランジスタＱ７との直
列接続点が前記出力用のＰＮＰトランジスタＱ９のベー
スに接続されている。
ード接続されたＮＰＮトランジスタＱ５との直列接続点
が前記出力用のＮＰＮトランジスタＱ８のベースに接続
され、前記ダイオード接続されたＰＮＰトランジスタＱ
６とエミッタ接地されたＮＰＮトランジスタＱ７との直
列接続点が前記出力用のＰＮＰトランジスタＱ９のベー
スに接続されている。
【０００８】上記構成の信号増幅回路においては、信号
入力端ＩＮの入力信号（例えば正弦波信号）が入力非反
転入力端ａに入力し、非反転入力端ａと反転入力端ｂと
の間の差電圧信号（差動入力信号）を増幅して信号出力
端ＯＵＴから出力するが、電圧フォロア回路を形成して
いるので増幅利得は１である。
入力端ＩＮの入力信号（例えば正弦波信号）が入力非反
転入力端ａに入力し、非反転入力端ａと反転入力端ｂと
の間の差電圧信号（差動入力信号）を増幅して信号出力
端ＯＵＴから出力するが、電圧フォロア回路を形成して
いるので増幅利得は１である。
【０００９】この場合、正弦波信号入力レベルが信号出
力端ＯＵＴの直流レベルに等しい時（差動入力信号が入
力しない無信号時）には、差動増幅対トランジスタＱ
１、Ｑ２の電流が等しい状態で平衡している。
力端ＯＵＴの直流レベルに等しい時（差動入力信号が入
力しない無信号時）には、差動増幅対トランジスタＱ
１、Ｑ２の電流が等しい状態で平衡している。
【００１０】そして、正弦波信号入力レベルが信号出力
端ＯＵＴの直流レベルより高い上側半波期間では、第１
のＰＮＰトランジスタＱ１のコレクタ電流が第２のＰＮ
ＰトランジスタＱ２のコレクタ電流よりも小さくなり、
エミッタ接地トランジスタＱ７のベース電流が減少して
そのコレクタ電流が減少し、出力用のＮＰＮトランジス
タＱ８のベース電位およびＰＮＰトランジスタＱ９のベ
ース電位がそれぞれ上昇し、出力用のＮＰＮトランジス
タＱ８の電流が増加し、出力用のＰＮＰトランジスタＱ
９の電流が減少し、信号出力端ＯＵＴの電位が上昇す
る。
端ＯＵＴの直流レベルより高い上側半波期間では、第１
のＰＮＰトランジスタＱ１のコレクタ電流が第２のＰＮ
ＰトランジスタＱ２のコレクタ電流よりも小さくなり、
エミッタ接地トランジスタＱ７のベース電流が減少して
そのコレクタ電流が減少し、出力用のＮＰＮトランジス
タＱ８のベース電位およびＰＮＰトランジスタＱ９のベ
ース電位がそれぞれ上昇し、出力用のＮＰＮトランジス
タＱ８の電流が増加し、出力用のＰＮＰトランジスタＱ
９の電流が減少し、信号出力端ＯＵＴの電位が上昇す
る。
【００１１】これに対して、正弦波信号入力レベルが信
号出力端ＯＵＴの直流レベルより低い下側半波期間で
は、第１のＰＮＰトランジスタＱ１のコレクタ電流が第
２のＰＮＰトランジスタＱ２のコレクタ電流よりも大き
くなり、エミッタ接地トランジスタＱ７のベース電流が
増加してそのコレクタ電流が増加し、出力用のＮＰＮト
ランジスタＱ８のベース電位およびＰＮＰトランジスタ
Ｑ９のベース電位がそれぞれ低下し、出力用のＮＰＮト
ランジスタＱ８の電流が減少し、出力用のＰＮＰトラン
ジスタＱ９の電流が増加し、信号出力端ＯＵＴの電位が
低下する。
号出力端ＯＵＴの直流レベルより低い下側半波期間で
は、第１のＰＮＰトランジスタＱ１のコレクタ電流が第
２のＰＮＰトランジスタＱ２のコレクタ電流よりも大き
くなり、エミッタ接地トランジスタＱ７のベース電流が
増加してそのコレクタ電流が増加し、出力用のＮＰＮト
ランジスタＱ８のベース電位およびＰＮＰトランジスタ
Ｑ９のベース電位がそれぞれ低下し、出力用のＮＰＮト
ランジスタＱ８の電流が減少し、出力用のＰＮＰトラン
ジスタＱ９の電流が増加し、信号出力端ＯＵＴの電位が
低下する。
【００１２】ところで、正弦波信号入力が例えば図５
（ａ）に示すように電源ノードの電圧ＶCCと接地電圧Ｇ
ＮＤとの間の全振幅で変化する場合、入力振幅が小さい
時には線形動作が得られるが、入力振幅が大きい時には
以下に述べるような理由により図５（ｂ）に示すように
正常な信号出力が得られなくなるという問題がある。
（ａ）に示すように電源ノードの電圧ＶCCと接地電圧Ｇ
ＮＤとの間の全振幅で変化する場合、入力振幅が小さい
時には線形動作が得られるが、入力振幅が大きい時には
以下に述べるような理由により図５（ｂ）に示すように
正常な信号出力が得られなくなるという問題がある。
【００１３】即ち、正弦波信号の下側半波期間では、入
力レベルが低下すると、第１のＰＮＰトランジスタＱ１
のコレクタ電流が増加し、エミッタ接地トランジスタＱ
７のベース電流が増加し、第１のＰＮＰトランジスタＱ
１のベース電位とエミッタ接地トランジスタＱ７のベー
ス電位とが接近する。さらに、正弦波信号入力レベルが
接地電圧ＧＮＤ付近まで低下し、エミッタ接地トランジ
スタＱ７のベース電位よりも低下すると、第１のＰＮＰ
トランジスタＱ１が飽和動作領域に入り、信号入力レベ
ルがＶBEQ7＋ＶCEQ1−ＶEBQ1以下（ＶBEQ7はエミッタ接
地トランジスタＱ７のベース・エミッタ間電圧、ＶCEQ1
は第１のＰＮＰトランジスタＱ１のコレクタ・エミッタ
間電圧、ＶEBQ1は第１のＰＮＰトランジスタＱ１のエミ
ッタ・ベース間電圧）になると、第１のＰＮＰトランジ
スタＱ１のベース電流が信号入力端ＩＮに流れ出し、エ
ミッタ接地トランジスタＱ７のベース電流が減少する。
力レベルが低下すると、第１のＰＮＰトランジスタＱ１
のコレクタ電流が増加し、エミッタ接地トランジスタＱ
７のベース電流が増加し、第１のＰＮＰトランジスタＱ
１のベース電位とエミッタ接地トランジスタＱ７のベー
ス電位とが接近する。さらに、正弦波信号入力レベルが
接地電圧ＧＮＤ付近まで低下し、エミッタ接地トランジ
スタＱ７のベース電位よりも低下すると、第１のＰＮＰ
トランジスタＱ１が飽和動作領域に入り、信号入力レベ
ルがＶBEQ7＋ＶCEQ1−ＶEBQ1以下（ＶBEQ7はエミッタ接
地トランジスタＱ７のベース・エミッタ間電圧、ＶCEQ1
は第１のＰＮＰトランジスタＱ１のコレクタ・エミッタ
間電圧、ＶEBQ1は第１のＰＮＰトランジスタＱ１のエミ
ッタ・ベース間電圧）になると、第１のＰＮＰトランジ
スタＱ１のベース電流が信号入力端ＩＮに流れ出し、エ
ミッタ接地トランジスタＱ７のベース電流が減少する。
【００１４】すると、エミッタ接地トランジスタＱ７が
それまで第２の定電流源Ｉ２の定電流を引き込んでいた
能力が弱くなり、出力用のＰＮＰトランジスタＱ９がカ
ットオフ状態になる。この場合、第２の定電流源Ｉ２は
それまで通り定電流を流そうとするので、出力用のＮＰ
ＮトランジスタＱ８はベース電流が大きくなって飽和動
作状態になり、信号出力端ＯＵＴの電位が電源電圧ＶCC
付近まで上昇するようになり、出力信号波形に著しい歪
が発生する。つまり、出力回路段２０の線形動作が不可
能になり、正常な信号出力が得られなくなる。
それまで第２の定電流源Ｉ２の定電流を引き込んでいた
能力が弱くなり、出力用のＰＮＰトランジスタＱ９がカ
ットオフ状態になる。この場合、第２の定電流源Ｉ２は
それまで通り定電流を流そうとするので、出力用のＮＰ
ＮトランジスタＱ８はベース電流が大きくなって飽和動
作状態になり、信号出力端ＯＵＴの電位が電源電圧ＶCC
付近まで上昇するようになり、出力信号波形に著しい歪
が発生する。つまり、出力回路段２０の線形動作が不可
能になり、正常な信号出力が得られなくなる。
【００１５】
【発明が解決しようとする課題】上記したように従来の
プッシュプル出力型の信号増幅回路は、信号入力レベル
が電源電圧と接地電圧との間の全振幅で変化する場合に
信号入力レベルが接地電圧付近において、電流吸込用の
出力トランジスタがカットオフ状態になり、正常な信号
出力が得られなくなるという問題があった。
プッシュプル出力型の信号増幅回路は、信号入力レベル
が電源電圧と接地電圧との間の全振幅で変化する場合に
信号入力レベルが接地電圧付近において、電流吸込用の
出力トランジスタがカットオフ状態になり、正常な信号
出力が得られなくなるという問題があった。
【００１６】本発明は上記の問題点を解決すべくなされ
たもので、信号入力レベルが電源電圧と接地電圧との間
の全振幅で変化する場合に信号入力レベルが接地電圧付
近においても、電流吸込用の出力トランジスタがカット
オフ状態になることなく、正常な信号出力が得られる信
号増幅回路を提供することを目的とする。
たもので、信号入力レベルが電源電圧と接地電圧との間
の全振幅で変化する場合に信号入力レベルが接地電圧付
近においても、電流吸込用の出力トランジスタがカット
オフ状態になることなく、正常な信号出力が得られる信
号増幅回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の信号増幅回路
は、信号入力が非反転入力端に入力するバイポーラ型の
差動増幅入力段と、この差動増幅入力段の非反転出力端
の出力により駆動制御されるプッシュプル出力回路を備
えたバイポーラ型の出力回路段と、上記差動増幅入力段
の非反転入力端の電圧と非反転出力端の電圧とを比較す
る電圧比較回路と、上記電圧比較回路の比較出力により
前記出力回路段の動作を制御する制御回路とを具備する
ことを特徴とする。
は、信号入力が非反転入力端に入力するバイポーラ型の
差動増幅入力段と、この差動増幅入力段の非反転出力端
の出力により駆動制御されるプッシュプル出力回路を備
えたバイポーラ型の出力回路段と、上記差動増幅入力段
の非反転入力端の電圧と非反転出力端の電圧とを比較す
る電圧比較回路と、上記電圧比較回路の比較出力により
前記出力回路段の動作を制御する制御回路とを具備する
ことを特徴とする。
【００１８】
【発明の実施の形態】差動増幅入力段の非反転入力端に
入力する正弦波信号入力レベルが電源ノードの電圧と接
地電圧との間の全振幅で変化する場合、正弦波信号入力
レベルが信号出力端の直流レベルより低い下側半波期間
において接地電圧付近まで低下すると、この状態を電圧
比較回路が検知し、その比較出力により制御回路はプッ
シュプル出力回路の出力用トランジスタのベース電流を
制御し、出力回路段の正常動作を確保するように制御す
る。
入力する正弦波信号入力レベルが電源ノードの電圧と接
地電圧との間の全振幅で変化する場合、正弦波信号入力
レベルが信号出力端の直流レベルより低い下側半波期間
において接地電圧付近まで低下すると、この状態を電圧
比較回路が検知し、その比較出力により制御回路はプッ
シュプル出力回路の出力用トランジスタのベース電流を
制御し、出力回路段の正常動作を確保するように制御す
る。
【００１９】従って、プッシュプル出力回路の信号出力
端の電圧は、電源電圧付近まで上昇することはなく、出
力信号波形に著しい歪が発生することもなく、正常な出
力信号が得られる。
端の電圧は、電源電圧付近まで上昇することはなく、出
力信号波形に著しい歪が発生することもなく、正常な出
力信号が得られる。
【００２０】以下、図面を参照して本発明の実施の形態
を詳細に説明する。図１および図２は、本発明の信号増
幅回路の一実施の形態に係るブロック構成および回路構
成を示している。
を詳細に説明する。図１および図２は、本発明の信号増
幅回路の一実施の形態に係るブロック構成および回路構
成を示している。
【００２１】この信号増幅回路は、バイポーラ型の差動
増幅入力段１０と、この差動増幅入力段により駆動制御
されるプッシュプル出力回路２２を備え、上記差動増幅
入力段とともに電圧フォロア回路を形成するバイポーラ
型の出力回路段２０と、上記差動増幅入力段の非反転入
力端ａの電圧と非反転出力端ｃの電圧とを比較する電圧
比較回路３１と、上記電圧比較回路の比較出力により前
記出力回路段２０の動作を制御する制御回路３２とから
なる。
増幅入力段１０と、この差動増幅入力段により駆動制御
されるプッシュプル出力回路２２を備え、上記差動増幅
入力段とともに電圧フォロア回路を形成するバイポーラ
型の出力回路段２０と、上記差動増幅入力段の非反転入
力端ａの電圧と非反転出力端ｃの電圧とを比較する電圧
比較回路３１と、上記電圧比較回路の比較出力により前
記出力回路段２０の動作を制御する制御回路３２とから
なる。
【００２２】上記差動増幅入力段１０は、信号入力端Ｉ
Ｎにベースが接続された増幅入力用の第１のＰＮＰトラ
ンジスタＱ１と、この第１のＰＮＰトランジスタとエミ
ッタ同士が共通接続されて差動対をなす第２のＰＮＰト
ランジスタＱ２と、この差動増幅対トランジスタのエミ
ッタ共通接続点と電源電圧（ＶCC）ノードとの間に接続
された第１の定電流源Ｉ１と、前記差動増幅対トランジ
スタの負荷として接地電圧（ＧＮＤ）ノードとの間に接
続されたカレントミラー回路を形成するＮＰＮトランジ
スタＱ３、Ｑ４とからなる。ここで、第１のＰＮＰトラ
ンジスタＱ１のベースは非反転入力端ａ、第２のＰＮＰ
トランジスタＱ２のベースは反転入力端ｂ、第１のＰＮ
ＰトランジスタＱ１のコレクタは非反転出力端ｃであ
る。
Ｎにベースが接続された増幅入力用の第１のＰＮＰトラ
ンジスタＱ１と、この第１のＰＮＰトランジスタとエミ
ッタ同士が共通接続されて差動対をなす第２のＰＮＰト
ランジスタＱ２と、この差動増幅対トランジスタのエミ
ッタ共通接続点と電源電圧（ＶCC）ノードとの間に接続
された第１の定電流源Ｉ１と、前記差動増幅対トランジ
スタの負荷として接地電圧（ＧＮＤ）ノードとの間に接
続されたカレントミラー回路を形成するＮＰＮトランジ
スタＱ３、Ｑ４とからなる。ここで、第１のＰＮＰトラ
ンジスタＱ１のベースは非反転入力端ａ、第２のＰＮＰ
トランジスタＱ２のベースは反転入力端ｂ、第１のＰＮ
ＰトランジスタＱ１のコレクタは非反転出力端ｃであ
る。
【００２３】前記出力回路段２０は、前記差動増幅入力
段１０の非反転出力端ｃの信号が入力するエミッタ接地
増幅回路２１と、このエミッタ接地増幅回路の出力信号
によりプッシュプル駆動され、その信号出力端が前記差
動増幅入力段の反転入力端ｂである第２のＰＮＰトラン
ジスタＱ２のベースに直接に帰還接続されたプッシュプ
ル出力回路２２とからなる。このような回路接続によ
り、差動増幅入力段１０と出力回路段２０とは、電圧フ
ォロア回路を形成している。
段１０の非反転出力端ｃの信号が入力するエミッタ接地
増幅回路２１と、このエミッタ接地増幅回路の出力信号
によりプッシュプル駆動され、その信号出力端が前記差
動増幅入力段の反転入力端ｂである第２のＰＮＰトラン
ジスタＱ２のベースに直接に帰還接続されたプッシュプ
ル出力回路２２とからなる。このような回路接続によ
り、差動増幅入力段１０と出力回路段２０とは、電圧フ
ォロア回路を形成している。
【００２４】上記プッシュプル出力回路２２は、電源ノ
ードと接地ノードとの間にプッシュプル接続された出力
用（電流吐出用）のＮＰＮトランジスタＱ８および出力
用（電流吸込用）のＰＮＰトランジスタＱ９からなり、
上記ＮＰＮトランジスタＱ８およびＰＮＰトランジスタ
Ｑ９の直列接続点が信号出力端ＯＵＴとなる。
ードと接地ノードとの間にプッシュプル接続された出力
用（電流吐出用）のＮＰＮトランジスタＱ８および出力
用（電流吸込用）のＰＮＰトランジスタＱ９からなり、
上記ＮＰＮトランジスタＱ８およびＰＮＰトランジスタ
Ｑ９の直列接続点が信号出力端ＯＵＴとなる。
【００２５】また、前記エミッタ接地増幅回路２１は、
前記差動増幅入力段の非反転出力端ｃの出力信号がベー
スに入力し、エミッタが接地されたＮＰＮトランジスタ
Ｑ７と、電源ノードと上記ＮＰＮトランジスタＱ７のコ
レクタとの間に直列に接続された第２の定電流源Ｉ２、
バイアス電圧生成用のそれぞれダイオード接続されたＮ
ＰＮトランジスタＱ５およびＰＮＰトランジスタＱ６と
からなる。
前記差動増幅入力段の非反転出力端ｃの出力信号がベー
スに入力し、エミッタが接地されたＮＰＮトランジスタ
Ｑ７と、電源ノードと上記ＮＰＮトランジスタＱ７のコ
レクタとの間に直列に接続された第２の定電流源Ｉ２、
バイアス電圧生成用のそれぞれダイオード接続されたＮ
ＰＮトランジスタＱ５およびＰＮＰトランジスタＱ６と
からなる。
【００２６】そして、上記第２の定電流源Ｉ２とダイオ
ード接続されたＮＰＮトランジスタＱ５との直列接続点
が前記出力用のＮＰＮトランジスタＱ８のベースに接続
され、前記ダイオード接続されたＰＮＰトランジスタＱ
６とエミッタ接地されたＮＰＮトランジスタＱ７との直
列接続点が前記出力用のＰＮＰトランジスタＱ９のベー
スに接続されている。
ード接続されたＮＰＮトランジスタＱ５との直列接続点
が前記出力用のＮＰＮトランジスタＱ８のベースに接続
され、前記ダイオード接続されたＰＮＰトランジスタＱ
６とエミッタ接地されたＮＰＮトランジスタＱ７との直
列接続点が前記出力用のＰＮＰトランジスタＱ９のベー
スに接続されている。
【００２７】前記電圧比較回路３１は、前記差動増幅入
力段１０の非反転入力端ａの電圧と非反転出力端ｃの電
圧が対応してベースに入力し、それぞれのコレクタが接
地電圧に接続された第３のＰＮＰトランジスタＱ１２お
よび第４のＰＮＰトランジスタＱ１３と、上記第３のＰ
ＮＰトランジスタＱ１２とダーリントン接続された第５
のＰＮＰトランジスタＱ１０と、前記第４のＰＮＰトラ
ンジスタＱ１３とダーリントン接続され、コレクタが接
地電圧に接続され、前記第５のＰＮＰトランジスタＱ１
０とエミッタ同士が共通接続されて差動対をなす第６の
ＰＮＰトランジスタＱ１１と、この差動対トランジスタ
Ｑ１０、Ｑ１１のエミッタ共通接続点と電源ノードとの
間に接続された第３の定電流源Ｉ３と、前記第５のＰＮ
ＰトランジスタＱ１０のコレクタと接地電圧との間に接
続された抵抗素子Ｒ１とからなる。
力段１０の非反転入力端ａの電圧と非反転出力端ｃの電
圧が対応してベースに入力し、それぞれのコレクタが接
地電圧に接続された第３のＰＮＰトランジスタＱ１２お
よび第４のＰＮＰトランジスタＱ１３と、上記第３のＰ
ＮＰトランジスタＱ１２とダーリントン接続された第５
のＰＮＰトランジスタＱ１０と、前記第４のＰＮＰトラ
ンジスタＱ１３とダーリントン接続され、コレクタが接
地電圧に接続され、前記第５のＰＮＰトランジスタＱ１
０とエミッタ同士が共通接続されて差動対をなす第６の
ＰＮＰトランジスタＱ１１と、この差動対トランジスタ
Ｑ１０、Ｑ１１のエミッタ共通接続点と電源ノードとの
間に接続された第３の定電流源Ｉ３と、前記第５のＰＮ
ＰトランジスタＱ１０のコレクタと接地電圧との間に接
続された抵抗素子Ｒ１とからなる。
【００２８】前記制御回路３２は、前記電圧比較回路３
０の比較出力により前記出力回路段２０のプッシュプル
出力回路２２の出力用トランジスタＱ９のベースバイア
スを制御するものである。本例では、上記制御回路３２
は、電圧比較回路２０の比較出力がベースに与えられ、
前記出力用トランジスタＱ９のベースと接地電圧との間
にコレクタ・エミッタ間が接続されたＮＰＮトランジス
タＱ１４からなる。
０の比較出力により前記出力回路段２０のプッシュプル
出力回路２２の出力用トランジスタＱ９のベースバイア
スを制御するものである。本例では、上記制御回路３２
は、電圧比較回路２０の比較出力がベースに与えられ、
前記出力用トランジスタＱ９のベースと接地電圧との間
にコレクタ・エミッタ間が接続されたＮＰＮトランジス
タＱ１４からなる。
【００２９】上記構成の信号増幅回路においては、信号
入力端ＩＮの入力信号（例えば正弦波信号）が入力非反
転入力端ａに入力し、非反転入力端ａと反転入力端ｂと
の間の差電圧信号（差動入力信号）を増幅して信号出力
端ＯＵＴから出力するが、電圧フォロア回路を形成して
いるので増幅利得は１である。
入力端ＩＮの入力信号（例えば正弦波信号）が入力非反
転入力端ａに入力し、非反転入力端ａと反転入力端ｂと
の間の差電圧信号（差動入力信号）を増幅して信号出力
端ＯＵＴから出力するが、電圧フォロア回路を形成して
いるので増幅利得は１である。
【００３０】この場合、正弦波信号入力レベルが信号出
力端ＯＵＴの直流レベルに等しい時（差動入力信号が入
力しない無信号時）には、差動増幅対トランジスタＱ
１、Ｑ２の電流が等しい状態で平衡している。
力端ＯＵＴの直流レベルに等しい時（差動入力信号が入
力しない無信号時）には、差動増幅対トランジスタＱ
１、Ｑ２の電流が等しい状態で平衡している。
【００３１】そして、正弦波信号入力レベルが信号出力
端ＯＵＴの直流レベルより高い上側半波期間では、第１
のＰＮＰトランジスタＱ１のコレクタ電流が第２のＰＮ
ＰトランジスタＱ２のコレクタ電流よりも小さくなり、
エミッタ接地トランジスタＱ７のベース電流が減少して
そのコレクタ電流が減少し、出力用のＮＰＮトランジス
タＱ８のベース電位およびＰＮＰトランジスタＱ９のベ
ース電位がそれぞれ上昇し、出力用のＮＰＮトランジス
タＱ８の電流が増加し、出力用のＰＮＰトランジスタＱ
９の電流が減少し、信号出力端ＯＵＴの電位が上昇す
る。
端ＯＵＴの直流レベルより高い上側半波期間では、第１
のＰＮＰトランジスタＱ１のコレクタ電流が第２のＰＮ
ＰトランジスタＱ２のコレクタ電流よりも小さくなり、
エミッタ接地トランジスタＱ７のベース電流が減少して
そのコレクタ電流が減少し、出力用のＮＰＮトランジス
タＱ８のベース電位およびＰＮＰトランジスタＱ９のベ
ース電位がそれぞれ上昇し、出力用のＮＰＮトランジス
タＱ８の電流が増加し、出力用のＰＮＰトランジスタＱ
９の電流が減少し、信号出力端ＯＵＴの電位が上昇す
る。
【００３２】これに対して、正弦波信号入力レベルが信
号出力端ＯＵＴの直流レベルより低い下側半波期間で
は、第１のＰＮＰトランジスタＱ１のコレクタ電流が第
２のＰＮＰトランジスタＱ２のコレクタ電流よりも大き
くなり、エミッタ接地トランジスタＱ７のベース電流が
増加してそのコレクタ電流が増加し、出力用のＮＰＮト
ランジスタＱ８のベース電位およびＰＮＰトランジスタ
Ｑ９のベース電位がそれぞれ低下し、出力用のＮＰＮト
ランジスタＱ８の電流が減少し、出力用のＰＮＰトラン
ジスタＱ９の電流が増加し、信号出力端ＯＵＴの電位が
低下する。
号出力端ＯＵＴの直流レベルより低い下側半波期間で
は、第１のＰＮＰトランジスタＱ１のコレクタ電流が第
２のＰＮＰトランジスタＱ２のコレクタ電流よりも大き
くなり、エミッタ接地トランジスタＱ７のベース電流が
増加してそのコレクタ電流が増加し、出力用のＮＰＮト
ランジスタＱ８のベース電位およびＰＮＰトランジスタ
Ｑ９のベース電位がそれぞれ低下し、出力用のＮＰＮト
ランジスタＱ８の電流が減少し、出力用のＰＮＰトラン
ジスタＱ９の電流が増加し、信号出力端ＯＵＴの電位が
低下する。
【００３３】この場合、正弦波信号入力が、例えば図３
（ａ）に示すように電源ノードの電圧ＶCCと接地電圧Ｇ
ＮＤとの間の全振幅で変化する時でも、以下に述べるよ
うな理由により図３（ｂ）に示すように正常な信号出力
が得られる。
（ａ）に示すように電源ノードの電圧ＶCCと接地電圧Ｇ
ＮＤとの間の全振幅で変化する時でも、以下に述べるよ
うな理由により図３（ｂ）に示すように正常な信号出力
が得られる。
【００３４】即ち、正弦波信号の下側半波期間におい
て、入力レベルが低下すると、第１のＰＮＰトランジス
タＱ１のコレクタ電流が増加し、エミッタ接地トランジ
スタＱ７のベース電流が増加し、上記第１のＰＮＰトラ
ンジスタＱ７のベース電位とエミッタ接地トランジスタ
Ｑ７のベース電位とが接近する。
て、入力レベルが低下すると、第１のＰＮＰトランジス
タＱ１のコレクタ電流が増加し、エミッタ接地トランジ
スタＱ７のベース電流が増加し、上記第１のＰＮＰトラ
ンジスタＱ７のベース電位とエミッタ接地トランジスタ
Ｑ７のベース電位とが接近する。
【００３５】この間、電圧比較回路３１は差動増幅入力
段１０の非反転入力端ａの電圧（第１のＰＮＰトランジ
スタＱ１のベース電位）と非反転出力端ｃの電圧（第１
のＰＮＰトランジスタＱ１のコレクタ電位、エミッタ接
地トランジスタＱ７のベース電位）とを比較し、非反転
入力端ａの電圧＞非反転出力端ｃの電圧である期間には
トランジスタＱ１２、Ｑ１０がオフ、トランジスタＱ１
３、Ｑ１１がオンになり、抵抗素子Ｒ１の電圧降下が発
生せず、比較出力は“Ｌ”レベルである。
段１０の非反転入力端ａの電圧（第１のＰＮＰトランジ
スタＱ１のベース電位）と非反転出力端ｃの電圧（第１
のＰＮＰトランジスタＱ１のコレクタ電位、エミッタ接
地トランジスタＱ７のベース電位）とを比較し、非反転
入力端ａの電圧＞非反転出力端ｃの電圧である期間には
トランジスタＱ１２、Ｑ１０がオフ、トランジスタＱ１
３、Ｑ１１がオンになり、抵抗素子Ｒ１の電圧降下が発
生せず、比較出力は“Ｌ”レベルである。
【００３６】これにより、制御回路３２のＮＰＮトラン
ジスタＱ１４はオフ状態であり、前記プッシュプル出力
回路２２の出力用のＰＮＰトランジスタＱ９のベースバ
イアスに影響を与えないので、プッシュプル出力回路２
２は通常通り線形動作を行う。
ジスタＱ１４はオフ状態であり、前記プッシュプル出力
回路２２の出力用のＰＮＰトランジスタＱ９のベースバ
イアスに影響を与えないので、プッシュプル出力回路２
２は通常通り線形動作を行う。
【００３７】さらに、正弦波信号入力レベルが低下し、
第１のＰＮＰトランジスタＱ１のベース電位がエミッタ
接地トランジスタＱ７のベース電位（０．７Ｖ程度）よ
りも低下して第１のＰＮＰトランジスタＱ１が飽和動作
領域に入る前に、つまり、信号入力レベルがＶBEQ7＋Ｖ
CEQ1−ＶEBQ1以下（ＶBEQ7はエミッタ接地トランジスタ
Ｑ７のベース・エミッタ間電圧、ＶCEQ1は第１のＰＮＰ
トランジスタＱ１のコレクタ・エミッタ間電圧、ＶEBQ1
は第１のＰＮＰトランジスタＱ１のエミッタ・ベース間
電圧）以下になる前に、電圧比較回路３１が非反転入力
端ａの電圧＜非反転出力端ｃの電圧であることを検知
し、トランジスタＱ１２、Ｑ１０がオン、トランジスタ
Ｑ１３、Ｑ１１がオフになり、抵抗素子Ｒ１の電圧降下
が発生し、比較出力が“Ｈ”レベルになる。
第１のＰＮＰトランジスタＱ１のベース電位がエミッタ
接地トランジスタＱ７のベース電位（０．７Ｖ程度）よ
りも低下して第１のＰＮＰトランジスタＱ１が飽和動作
領域に入る前に、つまり、信号入力レベルがＶBEQ7＋Ｖ
CEQ1−ＶEBQ1以下（ＶBEQ7はエミッタ接地トランジスタ
Ｑ７のベース・エミッタ間電圧、ＶCEQ1は第１のＰＮＰ
トランジスタＱ１のコレクタ・エミッタ間電圧、ＶEBQ1
は第１のＰＮＰトランジスタＱ１のエミッタ・ベース間
電圧）以下になる前に、電圧比較回路３１が非反転入力
端ａの電圧＜非反転出力端ｃの電圧であることを検知
し、トランジスタＱ１２、Ｑ１０がオン、トランジスタ
Ｑ１３、Ｑ１１がオフになり、抵抗素子Ｒ１の電圧降下
が発生し、比較出力が“Ｈ”レベルになる。
【００３８】これにより、制御回路３２のＮＰＮトラン
ジスタＱ１４はオン状態になり、プッシュプル出力回路
２２の出力用のＰＮＰトランジスタＱ９のベース電流お
よび第２の定電流源Ｉ２からの電流を吸い取り、第２の
定電流源Ｉ２からの電流がプッシュプル出力回路２２の
出力用のＮＰＮトランジスタＱ８のベースに流れ込まな
いように制御する。つまり、出力用のＰＮＰトランジス
タＱ９は、カットオフ状態になることはなく正常動作が
可能になり、出力用のＮＰＮトランジスタＱ８は、ベー
ス電流が大きくなって飽和動作状態になることもない。
ジスタＱ１４はオン状態になり、プッシュプル出力回路
２２の出力用のＰＮＰトランジスタＱ９のベース電流お
よび第２の定電流源Ｉ２からの電流を吸い取り、第２の
定電流源Ｉ２からの電流がプッシュプル出力回路２２の
出力用のＮＰＮトランジスタＱ８のベースに流れ込まな
いように制御する。つまり、出力用のＰＮＰトランジス
タＱ９は、カットオフ状態になることはなく正常動作が
可能になり、出力用のＮＰＮトランジスタＱ８は、ベー
ス電流が大きくなって飽和動作状態になることもない。
【００３９】従って、信号出力端ＯＵＴの電圧は、接地
電位ＶSSよりも制御回路３２のトランジスタＱ１４のコ
レクタ・エミッタ間電圧ＶCEQ14 と出力用のＰＮＰトラ
ンジスタＱ９のエミッタ・ベース間電圧ＶEBQ9との和だ
け高い値に固定されるようになる。つまり、従来例のよ
うに信号出力端ＯＵＴの電圧が電源電圧ＶCC付近まで上
昇することはなく、出力信号波形に著しい歪が発生する
こともなく、正常な出力信号が得られる。
電位ＶSSよりも制御回路３２のトランジスタＱ１４のコ
レクタ・エミッタ間電圧ＶCEQ14 と出力用のＰＮＰトラ
ンジスタＱ９のエミッタ・ベース間電圧ＶEBQ9との和だ
け高い値に固定されるようになる。つまり、従来例のよ
うに信号出力端ＯＵＴの電圧が電源電圧ＶCC付近まで上
昇することはなく、出力信号波形に著しい歪が発生する
こともなく、正常な出力信号が得られる。
【００４０】なお、電圧比較回路３１の入力段トランジ
スタがダーリントン接続されているので、第１のＰＮＰ
トランジスタＱ１が飽和動作領域に入るまで正弦波信号
入力レベルが低下しても、トランジスタＱ１０が第１の
ＰＮＰトランジスタＱ１より先に飽和動作領域に入るこ
とはないので、電圧比較回路３１の出力は制御回路３２
のトランジスタＱ１４に所要のベースバイアスを与えて
正常に動作させることが可能である。
スタがダーリントン接続されているので、第１のＰＮＰ
トランジスタＱ１が飽和動作領域に入るまで正弦波信号
入力レベルが低下しても、トランジスタＱ１０が第１の
ＰＮＰトランジスタＱ１より先に飽和動作領域に入るこ
とはないので、電圧比較回路３１の出力は制御回路３２
のトランジスタＱ１４に所要のベースバイアスを与えて
正常に動作させることが可能である。
【００４１】また、従来例のように信号出力端ＯＵＴの
電圧が電源電圧ＶCC付近まで上昇することを防止する対
策として、第１のＰＮＰトランジスタＱ１にダーリント
ン接続するように別のＰＮＰトランジスタを追加した場
合には、第１のＰＮＰトランジスタＱ１のベース入力波
形の上側振幅の上限がＶCC−ＶEB（ＶEBは（上記追加し
たＰＮＰトランジスタのエミッタ・ベース間電圧、０．
７Ｖ程度）に制限されることになり、都合が悪い。
電圧が電源電圧ＶCC付近まで上昇することを防止する対
策として、第１のＰＮＰトランジスタＱ１にダーリント
ン接続するように別のＰＮＰトランジスタを追加した場
合には、第１のＰＮＰトランジスタＱ１のベース入力波
形の上側振幅の上限がＶCC−ＶEB（ＶEBは（上記追加し
たＰＮＰトランジスタのエミッタ・ベース間電圧、０．
７Ｖ程度）に制限されることになり、都合が悪い。
【００４２】なお、上記実施の形態では、差動増幅入力
段１０と出力回路段２０とが電圧フォロア回路を形成す
るように接続した例を示したが、差動増幅入力段１０と
出力回路段２０との接続関係は種々の変更が可能であ
り、例えば差動増幅入力段１０の反転入力端と接地端と
の間に抵抗素子を接続し、出力段回路の信号出力端と差
動増幅入力段１０の反転入力端とを抵抗素子を介して帰
還接続するように変更してもよい。
段１０と出力回路段２０とが電圧フォロア回路を形成す
るように接続した例を示したが、差動増幅入力段１０と
出力回路段２０との接続関係は種々の変更が可能であ
り、例えば差動増幅入力段１０の反転入力端と接地端と
の間に抵抗素子を接続し、出力段回路の信号出力端と差
動増幅入力段１０の反転入力端とを抵抗素子を介して帰
還接続するように変更してもよい。
【００４３】
【発明の効果】上述したように本発明によれば、信号入
力レベルが電源電圧と接地電圧との間の全振幅で変化す
る場合に信号入力レベルが接地電圧付近においても、電
流吸込用の出力トランジスタがカットオフ状態になるこ
となく、正常な信号出力が得られる信号増幅回路を提供
することができる。
力レベルが電源電圧と接地電圧との間の全振幅で変化す
る場合に信号入力レベルが接地電圧付近においても、電
流吸込用の出力トランジスタがカットオフ状態になるこ
となく、正常な信号出力が得られる信号増幅回路を提供
することができる。
【図１】本発明の第１の実施の形態に係る信号増幅回路
を示すブロック図。
を示すブロック図。
【図２】図１の信号増幅回路を示す回路図。
【図３】図２の信号増幅回路の動作例を示す波形図。
【図４】従来の信号増幅回路の一例を示す回路図。
【図５】図４の信号増幅回路の動作例を示す波形図。
１０…バイポーラ型の差動増幅入力段、２０…バイポー
ラ型の出力回路段、２１…エミッタ接地増幅回路、２２
…プッシュプル出力回路、３１…電圧比較回路、３２…
制御回路、Ｑ１〜Ｑ１４…バイポーラトランジスタ、Ｉ
１…第１の定電流源、Ｉ２…第２の定電流源、Ｉ３…第
３の定電流源、Ｒ１…抵抗素子、ＩＮ…信号入力端、ａ
…差動増幅入力段の非反転入力端、ｂ…差動増幅入力段
の反転入力端、ｃ…差動増幅入力段の非反転出力端、Ｏ
ＵＴ…信号出力端。
ラ型の出力回路段、２１…エミッタ接地増幅回路、２２
…プッシュプル出力回路、３１…電圧比較回路、３２…
制御回路、Ｑ１〜Ｑ１４…バイポーラトランジスタ、Ｉ
１…第１の定電流源、Ｉ２…第２の定電流源、Ｉ３…第
３の定電流源、Ｒ１…抵抗素子、ＩＮ…信号入力端、ａ
…差動増幅入力段の非反転入力端、ｂ…差動増幅入力段
の反転入力端、ｃ…差動増幅入力段の非反転出力端、Ｏ
ＵＴ…信号出力端。
Claims (4)
- 【請求項１】 信号入力が非反転入力端に入力するバイ
ポーラ型の差動増幅入力段と、この差動増幅入力段の非
反転出力端の出力により駆動制御されるプッシュプル出
力回路を備えたバイポーラ型の出力回路段と、上記差動
増幅入力段の非反転入力端の電圧と非反転出力端の電圧
とを比較する電圧比較回路と、上記電圧比較回路の比較
出力により前記出力回路段の動作を制御する制御回路と
を具備することを特徴とする信号増幅回路。 - 【請求項２】 請求項１記載の信号増幅回路において、
前記制御回路は、電圧比較回路の比較出力により前記出
力回路段のプッシュプル出力回路の出力用トランジスタ
のベースバイアスを制御することを特徴とする信号増幅
回路。 - 【請求項３】 請求項２記載の信号増幅回路において、
前記制御回路は、電圧比較回路の比較出力がベースに与
えられ、前記出力用トランジスタのベースと接地電圧と
の間にコレクタ・エミッタ間が接続されたトランジスタ
からなることを特徴とする信号増幅回路。 - 【請求項４】 請求項１乃至３のいずれかに記載の信号
増幅回路において、前記差動増幅入力段は、非反転入力
端にベースが接続された増幅入力用の第１のＰＮＰトラ
ンジスタと、この第１のＰＮＰトランジスタとエミッタ
同士が共通接続されて差動対をなす第２のＰＮＰトラン
ジスタと、この差動増幅対トランジスタのエミッタ共通
接続点と電源ノードとの間に接続された第１の定電流源
と、前記差動増幅対トランジスタの負荷として接地ノー
ドとの間に接続されたカレントミラー回路を形成するＮ
ＰＮトランジスタとからなり、前記出力回路段は、前記
差動増幅入力段の第１のＰＮＰトランジスタのコレクタ
の信号が入力するエミッタ接地増幅回路と、このエミッ
タ接地増幅回路の出力信号によりプッシュプル駆動さ
れ、その信号出力端が前記差動増幅入力段の反転入力端
である第２のＰＮＰトランジスタのベースに帰還接続さ
れたプッシュプル出力回路とからなり、上記プッシュプ
ル出力回路は、電源ノードと接地ノードとの間にプッシ
ュプル接続された電流吐出用のＮＰＮトランジスタおよ
び電流吸込用のＰＮＰトランジスタからなり、上記出力
用のＮＰＮトランジスタおよびＰＮＰトランジスタの直
列接続点が信号出力端となり、前記エミッタ接地増幅回
路は、前記差動増幅入力段の出力信号がベースに入力
し、エミッタが接地されたＮＰＮトランジスタと、電源
ノードと上記ＮＰＮトランジスタのコレクタとの間に直
列に接続された第２の定電流源、バイアス電圧生成用の
それぞれダイオード接続されたＮＰＮトランジスタおよ
びＰＮＰトランジスタとからなり、上記第２の定電流源
とダイオード接続されたＮＰＮトランジスタとの直列接
続点が前記出力用のＮＰＮトランジスタのベースに接続
され、前記ダイオード接続されたＰＮＰトランジスタと
エミッタ接地されたＮＰＮトランジスタとの直列接続点
が前記出力用のＰＮＰトランジスタのベースに接続され
ていることを特徴とする信号増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6672496A JPH09260969A (ja) | 1996-03-22 | 1996-03-22 | 信号増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6672496A JPH09260969A (ja) | 1996-03-22 | 1996-03-22 | 信号増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260969A true JPH09260969A (ja) | 1997-10-03 |
Family
ID=13324143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6672496A Pending JPH09260969A (ja) | 1996-03-22 | 1996-03-22 | 信号増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049562A1 (ja) * | 2002-11-26 | 2004-06-10 | Mitsubishi Denki Kabushiki Kaisha | 駆動回路 |
-
1996
- 1996-03-22 JP JP6672496A patent/JPH09260969A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049562A1 (ja) * | 2002-11-26 | 2004-06-10 | Mitsubishi Denki Kabushiki Kaisha | 駆動回路 |
| US6975168B2 (en) | 2002-11-26 | 2005-12-13 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit |
| KR100768876B1 (ko) * | 2002-11-26 | 2007-10-22 | 미쓰비시덴키 가부시키가이샤 | 구동회로 |
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