KR100292898B1 - 회로출력단자에서오버슈트를방지할수있는정전압회로 - Google Patents

회로출력단자에서오버슈트를방지할수있는정전압회로 Download PDF

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Abstract

정전압 회로는 차동 증폭 출력과 출력 스테이지 회로를 갖는다. 차동 증폭 회로에는 소정 기준 전압이 제공되고, 소정 기준 전압에 따라서 증폭 전압을 생성시킨다. 출력 스테이지 회로는 회로 출력 단자를 가지며 증폭 전압에 응답하여 회로 출력 단자로부터 출력 전압을 출력한다. 정전압 회로는 또한 오버슈트 방지부와 공급부를 구비한다. 공급부는 소오스 전압이 정전압 회로에 공급될 때 제어 신호를 오버슈트 방지부에 공급한다. 오버슈트 방지부는 출력 전압을 소정 정전압으로 제어하기 위하여 제어 신호에 응답하여 회로 출력 단자에서 오버슈트를 방지한다.

Description

회로 출력 단자에서 오버슈트를 방지할 수 있는 정전압 회로{CONSTANT-VOLTAGE CIRCUIT CAPABLE OF PREVENTING AN OVERSHOOT AT A CIRCUIT OUTPUT TERMINAL}
본 발명은 정전압 회로에 관한 것으로, 특히, 회로 출력 단자에서 오버슈트없이 출력 전압을 안정시킬 수 있는 정전압 회로에 관한 것이다.
정전압 회로는 출력 전압으로 정전압이 필요할 때 사용하기 위한 것이다. 종래의 정전압 회로는 차동 증폭 회로와, 이 차동 증폭 회로에 접속된 출력 스테이지 회로를 포함하며, 제 1 종래의 정전압 회로로 언급된다. 출력 스테이지 회로는 회로 출력 단자에서 출력 부하 회로에 또한 접속될 수 있다. 차동 증폭 회로에 기준 전압이 공급될 때, 출력 스테이지 회로는 출력 전압을 정전압으로 출력한다. 이후에 설명될 것이지만 오버슈트는 제 1 종래의 정전압 회로의 회로 출력 단자에서 불가피하게 발생한다. 따라서, 제 1 종래의 정전압 회로에서 출력 전압을 안정시키는 것은 어렵다.
부가적으로, 정전압 회로는 일본 특개소 제 64-29915 (29915/1989)호에 개시되어 있으며, 제 2 종래의 정전압 회로로 언급된다.
또한, 정전압 회로는 일본 특개평 제 1-314319 (314319/1989) 호에 개시되어 있으며, 제 3 종래의 정전압 회로로 언급된다.
이후에 설명되겠지만, 오버슈트는 또한 제 2 및 제 3 종래의 정전압 회로 각각에서 발생한다. 따라서, 제 2 및 제 3 종래의 정전압 회로 각각에서 출력 전압을 안정시키는 것은 어렵다.
그러므로, 본 발명의 목적은 회로 출력 단자에서 오버슈트가 없이 출력 전압을 안정시킬 수 있는 정전압 회로를 제공하는 것이다.
본 발명의 다른 목적들은 하기의 설명에 따라 명확해 질 것이다.
도 1 은 제 1 종래의 정전압 회로의 회로도.
도 2 는 제 2 종래의 정전압 회로의 회로도.
도 3 은 제 3 종래의 정전압 회로의 회로도.
도 4 는 본 발명의 실시예 1 에 따른 정전압 회로의 회로도.
도 5 는 본 발명의 실시예 2 에 따른 정전압 회로의 회로도.
도 6 은 본 발명의 실시예 3 에 따른 정전압 회로의 회로도.
도 7 은 본 발명의 실시예 4 에 따른 정전압 회로의 회로도.
도 8 은 본 발명의 실시예 5 에 따른 정전압 회로의 회로도.
도 9 는 본 발명의 실시예 6 에 따른 정전압 회로의 회로도.
도 10 은 본 발명의 실시예 7 에 따른 정전압 회로의 회로도.
*도면의 주요부분에 대한 부호의 설명*
1 : 차동 증폭 회로 2 : 출력 스테이지 회로
3 : 출력 부하 회로 4 : 충방전 회로
10, 20, 30, 40, 50, 60, 70, 80 : 정전압 회로
Tr1∼Tr8 : MOS 트랜지스터 Tr9, Tr12 : PMOS 트랜지스터
Tr10, Tr11 : NMOS 트랜지스터 I1 : 정전류 소자
I21∼I23 : 정전류원 Ti : 입력 단자
To : 출력 단자 Tr21∼Tr22 : PNP 트랜지스터
Tr23∼Tr32 : NPN 트랜지스터 D21, D22 : 다이오드
COMP : 전압 비교 회로
본 발명에 따라서, 소정 기준 전압에 따라서 증폭 전압을 생성시키기 위하여 소정 기준 전압이 공급되는 차동 증폭 수단과, 증폭 전압에 응답하여 회로 출력 단자로부터 출력 전압을 출력하기 위한 회로 출력 단자를 가진 출력 수단 및, 소오스 전압이 정전압 회로에 공급될 때 출력 전압을 소정 정전압으로 제어하기 위하여 회로 출력 단자에서 오버슈트를 막기 위한 방지 수단을 포함하는 정전압 회로가 제공된다.
도 1을 참조로, 제 1 종래의 정전압 회로 (10) 가 본 발명의 이해를 돕기 위하여 먼저 설명된다. 제 1 종래의 정전압 회로 (10) 는 차동 증폭 회로 (1) 와 차동 증폭 회로 (1) 에 접속된 출력 스테이지 회로 (2) 를 포함한다. 도시된 예에서, 출력 스테이지 회로 (2) 는 출력 부하 회로 (3) 에 접속된다.
차동 증폭 회로 (1) 는 제 1에서 제 8 금속 산화물 반도체 (MOS) 트랜지스터 (Tr1에서 Tr8 까지) 와 정전류 (I1) 가 흐르는 정전류 소자를 포함한다. 편의상, 정전류 소자는 참조 부호 I1 으로 언급된다. 차동 증폭 회로 (1) 는 기준 전압 (VREF) 이 인가되는 회로 입력 단자 (T1) 를 갖는다. 또한, 차동 증폭 회로 (1) 에는 소오스 전압 (Vcc) 이 공급된다.
출력 스테이지 회로 (2) 는 p 채널 금속 산화물 반도체 (PMOS) 트랜지스터 (Tr9) 와, 제 1 및 제 2 저항 및 캐패시터를 포함한다. 제 1 및 제 2 저항은 제 1 및 제 2 저항값 (R1 및 R2) 을 각각 갖는다. 캐패시터는 캐패시턴스 C1 을 갖는다. 편의상, 제 1 및 제 2 저항은 참조 부호 R1 및 R2 로 각각 언급된다. 캐패시터는 참조 부호 C1 으로 언급된다. 출력 스테이지 회로 (2) 는 출력 전압이 정전압 (VREG) 으로서 출력되는 회로 출력 단자 (To) 를 갖는다. 출력 스테이지 회로 (2) 에는 소오스 전압 (Vcc) 이 공급된다.
도시된 예에서, 출력 부하 회로 (3) 는 부하 저항과 부하 캐패시터를 포함한다. 부하 저항과 부하 캐패시터는 부하 저항값 (RL) 과 부하 캐패시턴스 (CL) 를 각각 갖는다. 편의상, 부하 저항과 부하 캐패시터는 참조 부호 RL 및 CL 로 언급된다.
도시된 정전압 회로 (10) 는 음의 피드백 증폭 회로로서 동작가능하다. 더 상세히, 차동 증폭 회로 (1) 는 제 6 MOS 트랜지스터 (Tr6) 가 회로 입력 단자 (T1) 로부터 입력된 기준 전압 (VREF) 과 같은 게이트 전위를 갖도록 전압 팔로우어 회로로 동작가능하다. 출력 전압 (VREG) 은 VREF x (R1+R2)/R2 에 의해 주어진다. 소오스 전압이 정전압 회로 (10) 에 공급된 후에, PMOS 트랜지스터 (Tr9) 는 PMOS 트랜지스터 (Tr9) 가 그라운드 전위와 같은 게이트 전위를 가질 때 전도 상태가 된다. 결과적으로, 출력 전류는 PMOS 트랜지스터 (Tr9) 를 통해서 회로 출력 단자 (To) 로 흐른다.
차동 증폭 회로 (1) 는 출력 전류를 억제하기 위하여 구동한다. 출력 전압이 정상 상태의 전압이상일 때, PMOS 트랜지스터 (Tr9) 의 게이트에 공급되는 피드백 전압이 지연되는 경우, 차동 증폭 회로 (1) 가 출력 전류를 억제하는 것은 어렵다. 결과적으로, 출력 전류에 근거하여 출력 단자 (To) 에서 오버슈트가 발생할 수 있다. 출력 전류는 제 1 및 제 2 저항 (R1 및 R2) 을 통해 그라운드로 흐른다. 출력 전압은 정상 상태의 전압으로 수렴된다.
제 1 종래의 정전압 회로에서, PMOS 트랜지스터 (Tr9) 는 소오스 전압 (Vcc) 이 정전압 회로에 공급된 후에 바로 그라운드 전위와 같은 게이트 전위를 갖는다. 결과적으로, PMOS 트랜지스터 (Tr9) 는 회로 출력 단자 (To) 에 큰 전류를 공급할 수 있다. 한편, 차동 증폭 회로 (1) 는 작은 회로 전류를 갖는다. 그러므로, 차동 증폭 회로 (1) 가 PMOS 트랜지스터 (Tr9) 의 전류를 억제하는 것은 어렵다. 상기에 설명된 바와 같이 회로 출력 단자 (To) 에서 오버슈트가 발생한다.
부가적으로, 각각의 제 1 및 제 2 저항값 (R1 및 R2) 은 크다. 그러므로, 오버슈트가 회로 출력 단자 (To) 에서 발생할 때 출력 전압을 정상 상태의 전압으로 모으기 위하여 긴 시간 주기가 걸린다.
도 2를 참조로, 제 2 종래의 정전압 회로에 대해 설명된다. 도시된 정전압 회로는 제 3 정전류 소오스와, 제 1 및 제 2 PNP 트랜지스터 (Tr21 및 Tr22), 제 1에서 제 9 NPN 트랜지스터 (Tr23에서 Tr31까지), 회로 캐패시터, 전압 비교 회로 (COMP), 다이오드 (D21) 및, 제 1 에서 제 4 저항을 구비한다. 정전압 회로는 캐패시턴스 (C22) 를 가진 부하 캐패시터에 접속된다.
제 1 에서 제 3 정전류 소오스는 정전류 (I21에서 I23까지) 를 각각 발생시킨다. 편의상, 제 1에서 제 3 정전류 소오스는 참조 부호 I21에서 I23까지로 각각 언급된다. 유사하게, 회로 캐패시터는 캐패시턴스 (C21) 를 가지며 참조 부호 C21 로 언급된다. 제 1에서 제 4 저항은 제 1에서 제 4 저항값 (R21에서 R24까지) 를 각각 갖는다. 편의상, 제 1에서 제 4 저항은 참조 부호 R21에서 R24 로 각각 언급된다. 부가적으로, 부하 캐패시터는 참조 부호 C22 로 언급된다.
도시된 예에서, 부하 캐패시터 (C22) 는 정전압 회로로부터 출력 전압 (Vo) 이 공급된다. 제 2 종래의 정전압 회로에서, 출력 전압 (Vo) 은 소오스 전압 (Vcc) 이 정전압 회로에 공급된 후에 바로 그라운드 전위와 같아진다. 결과적으로, 정전압 회로에서 최소한의 초기 회로 전류가 흐른다. 최소한의 초기 회로 전류에 근거하여, 출력 전압 (Vo) 은 서서히 상승하여 정전압에 도달하기 위하여 긴 시간 주기가 걸린다. 상기 언급된 문제를 개선하기 위하여, 정전압 회로는 제 6에서 제 9 NPN 트랜지스터 (Tr28에서 Tr31까지)를 포함한다. 제 6에서 제 9 NPN 트랜지스터 (Tr28에서 Tr31까지) 에 의해서, 출력 전압 (Vo) 은 빠르게 상승하여, 정전압과 같은 소정 전압에 도달하는 데에 짧은 시간 주기가 걸린다.
그러나, 소오스 전압 (Vcc) 이 정전압 회로에 공급된 후에, 모든 트랜지스터들이 제 2 종래의 정전압 회로내의 MOS 트랜지스터일 때, 정전압 회로의 출력 단자에서 전류 오버슈트가 발생한다.
도 3을 참조로, 제 3 종래의 정전압 회로가 설명된다. 제 3 종래의 정전압 회로는 도 2 에 도시된 제 2 종래의 정전압 회로의 구조와는 다르다. 제 2 종래의 정전압 회로내의 부분들과 동일한 제 3 종래의 정전압 회로의 부분들에는 같은 참조 번호를 표시한다. 전압 비교 회로 (COMP) 와 제 4 저항 (R24) 대신에, 제 3 종래의 정전압 회로는 제 10 NPN 트랜지스터 (Tr32) 와 다이오드 (D22)를 포함한다. 도시된 예에서, 부하 캐패시터 (C22) 는 정전압 회로로부터 출력 전압 (Vo) 이 공급된다. 제 3 종래의 정전압 회로에서, 출력 전압 (Vo) 은 소오스 전압 (Vcc) 이 정전압 회로에 공급된 후에 그라운드 전위와 같아진다. 결과적으로, 정전압 회로에는 최소한의 초기 회로 전류가 흐른다. 최소한의 초기 회로 전류에 근거하여, 출력 전압 (Vo) 은 느리게 상승하여, 정전압에 도달하는 데에 긴 시간 주기가 걸린다. 상기 설명된 문제를 개선시키기 위하여, 정전압 회로는 제 6에서 제 9 NPN 트랜지스터 (Tr28에서 Tr31까지) 를 포함한다. 제 6에서 제 9 NPN 트랜지스터 (Tr28에서 Tr31까지) 에 의하여, 출력 전압 (Vo) 은 빠르게 상승하여, 정전압과 같은 소정 전압에 도달하는데에 짧은 시간 주기가 걸린다.
그러나, 모든 트랜지스터가 제 2 종래의 정전압 회로내의 MOS 트랜지스터일 때, 소오스 전압 (Vcc) 이 정전압 회로에 공급된 후에 정전압 회로의 출력 단자에서 전류 오버슈트가 발생한다.
도 4 를 참조로, 본 발명의 실시예 1 에 따른 정전압 회로에 대해 설명한다. 도시된 정전압 회로는 도 1 에 도시된 정전압 회로 (10) 의 구조와는 다르므로, 참조 번호 20 으로 새로 표시된다. 정전압 회로 (20) 는 같은 참조 부호로 표시된 동일한 부분들을 포함한다. 정전압 회로 (20) 는 차동 증폭 회로 (1) 와 출력 부하 회로 (3) 에 접속되는 출력 스테이지 회로 (2) 를 포함한다. 정전압 회로 (20) 는 또한 충방전 회로 (4) 를 포함한다. 충방전 회로 (4) 는 NMOS 트랜지스터 (Tr10) 와 저항 (R4) 을 가진 부가 저항을 통해 회로 출력 단자 (To) 에 접속된다. 편의상, 부가 저항은 참조 부호 (R4) 에 의해서 언급된다.
특히, 충방전 회로 (4) 는 서로 직렬로 접속되는 주 저항 및 주 캐패시터를 포함한다. 주 저항 및 주 캐패시터는 주 저항값 (R3) 과 주 캐패시턴스 (C2) 를 각각 갖는다. 편의상, 주 저항 및 주 캐패시터는 참조 부호 (R3 및 C2) 로 언급된다. 주 캐패시터 (C2) 는 소오스 전압 (Vcc) 에 접속된다. NMOS 트랜지스터 (Tr10) 의 게이트는 주 저항 (R3) 과 주 캐패시터 (C2) 사이의 접속점에 접속된다.
도시된 정전압 회로 (20) 는 도 1 과 관련되어 설명되는 음의 피드백 증폭 회로로서 동작가능하다. 특히, 차동 증폭 회로 (1) 는 제 6 MOS 트랜지스터 (Tr6) 가 회로 입력 단자 (T1) 로부터 입력된 기준 전압 (VREF) 과 같은 게이트 전위를 갖도록, 전압 팔로우어 회로 차동 증폭 회로 (1) 가 출력 전압의 변화에 응답하여 제 6 MOS 트랜지스터 (Tr6) 를 제어할 때 동작가능하다. 결과적으로, PMOS 트랜지스터 (Tr9) 는 VREF x R1/(R1+R2) 에 의해 주어진 출력 전압 (VREG)을 생성한다. 그라운드 전류는 부가 저항 (R4) 과 NMOS 트랜지스터 (Tr10) 를 통해 그라운드로 흐른다. 이후에 설명될 것이지만, 그라운드 전류의 양은 충방전 회로 (4) 로부터 NMOS 트랜지스터 (Tr10) 의 게이트에 공급되는 제어 전압에 따라 제어된다. 소오스 전압 (Vcc) 이 정전압 회로 (20) 에 공급될 때, PMOS 트랜지스터 (Tr9) 가 그라운드 전위와 같은 게이트 전위를 갖는 경우, PMOS 트랜지스터 (Tr9) 는 전도 상태가 된다. 결과적으로, 출력 전류는 PMOS 트랜지스터 (Tr9) 를 통해 회로 출력 단자 (To) 로 흐른다.
정전압 회로 (20) 가 동작한후에, PMOS 트랜지스터 (Tr9) 의 게이트 전위는 그라운드 전위와 같아진다. 그러므로, PMOS 트랜지스터 (Tr9) 는 전도 상태가 된다. 출력 전류는 PMOS 트랜지스터 (Tr9) 를 통해 출력 단자 (To) 로 흐른다. PMOS 트랜지스터 (Tr9) 의 전류가 차동 증폭 회로 (1) 에 의해서 억제될때까지 출력 전류가 출력 단자 (To) 로 계속해서 흐르는 경우, 출력 전류의 오버슈트가 출력 단자 (To) 에서 발생한다. 오버슈트를 방지하기 위하여, 정전압 회로 (20) 는 충방전 회로 (4) 를 갖는다. 특히, 주 캐패시터 (C2) 는 NMOS 트랜지스터 (Tr10) 의 게이트 전류가 소오스 전압 (Vcc) 이 되도록 한다. 한편, 충방전 회로 (4) 는 NMOS 트랜지스터 (Tr10) 의 게이트에 소오스 전압 (Vcc) 과 같은 제어 전압을 공급한다. 결과적으로, NMOS 트랜지스터 (Tr10) 는 전도 상태가 된다. 전하는 부가 저항 (R4) 과 NMOS 트랜지스터 (Tr10) 를 통하여 그라운드로 방전된다. 출력 전압은 짧은 시간 주기가 경과한 후에 정상 상태의 전압이 된다. 짧은 시간 주기는 부가 저항값 (R4) 에 의해 결정된다. 충방전 회로 (4) 는 주 캐패시터 (C2) 와 주 저항값 (R3) 에 의해서 결정된 시간 상수를 갖는다. 시간 상수는 짧은 시간 주기에 따라서 설정된다. 도시된 예에서, 시간 상수는 짧은 시간 주기와 같다. 그러므로, 제어 전압은 짧은 시간 주기가 경과한후에 소오스 전압 (Vcc) 이하의 전압이 된다. NMOS 트랜지스터 (Tr10) 는 제어 전압이 소오스 전압 (Vcc) 보다 작은 전압이 될 때 비전도 상태가 된다. NMOS 트랜지스터 (Tr10) 의 게이트 전위가 주 캐패시턴스 (C2) 와 주 저항값 (R3) 에 의해 결정된 상기 언급된 시간 상수에 따라서 점차로 강하하는 경우, 출력 전압은 NMOS 트랜지스터 (Tr10) 의 스위칭에 근거한 노이즈없이 정상 상태의 전압으로 부드럽게 전달된다.
도 5를 참조로, 본 발명의 실시예 2 에 따른 정전압 회로가 설명된다. 도시된 정전압 회로는 도 1 에 도시된 정전압 회로 (20) 와 구조가 다르므로, 참조 번호 30 으로 새로 표시된다. 정전압 회로 (30) 는 같은 참조 번호로 표시된 동일한 부분들을 포함한다. 정전압 회로 (30) 는 도 4 에 도시된 NMOS 트랜지스터 (Tr10) 와 부가 저항 (R4) 대신에 NMOS 트랜지스터 (Tr11) 를 구비한다. 충방전 회로 (4) 는 NMOS 트랜지스터 (Tr11) 의 게이트에 접속된다. 일련의 NMOS 트랜지스터 (Tr11) 의 드레인은 도 5 에 도시된 바와 같이 제 4 및 제 6 MOS 트랜지스터 (Tr4 및 Tr6) 에 접속된다. NMOS 트랜지스터 Tr11 의 소오스는 그라운드에 접속된다. 도 4 와 관련하여 설명된 바와 같이, 도시된 정전압 회로 (30) 는 음의 피드백 증폭 회로로서 동작가능하다. 특히, 차동 증폭 회로 (1) 는 전압 팔로우어 회로로서 동작가능하다. 차동 증폭 회로 (1) 는 제 6 MOS 트랜지스터 (Tr6) 가 회로 입력 단자 (Ti) 로부터 입력된 기준 전압 (VREF) 과 같은 게이트 전위를 갖도록, 출력 전압의 변화에 응답하여 제 6 MOS 트랜지스터 (Tr6) 를 제어한다. 결과적으로, PMOS 트랜지스터 (Tr9) 는 출력 전압 (VREG) 이 VREF x R1/(R1+R2) 에 의해 주어지도록 한다.
정전압 회로 (30) 가 동작에 들어간 후에, 주 캐패시터 (C2) 는 NMOS 트랜지스터 (Tr11) 의 게이트 전위가 소오스 전압 (Vcc) 이 되도록 한다. 다시 말해서, 충방전 회로 (4) 는 NMOS 트랜지스터 (Tr11) 의 게이트에 소오스 전압 (Vcc) 과 같은 제어 전압을 공급한다. 결과적으로, NMOS 트랜지스터 (Tr11) 는 전도 상태가 된다. NMOS 트랜지스터 (Tr11) 가 전도 상태가 되면, 회로 전류는 차동 증폭 회로 (1) 내에서 증가한다. 회로 전류가 차동 증폭 회로 (1) 내에서 증가할 때, PMOS 트랜지스터 (Tr9) 는 빠르게 전도 상태가 되어, 출력 전압은 정상 상태의 전압이 된다. 다시 말해서, 출력 전압은 짧은 시간 주기가 경과한 후에 정상 상태의 전압이 된다.
도 4 와 관련하여 설명할 때, 충방전 회로 (4) 의 시간 상수는 짧은 시간 주기에 따라서 설정된다. 도시된 예에서, 시간 상수는 짧은 시간 주기와 같다. 제어 전압은 짧은 시간 주기가 경과한 후에 소오스 전압 (Vcc) 이하의 전압이 된다. 그러므로, NMOS 트랜지스터 (Tr11) 는 제어 전압이 소오스 전압 (Vcc) 이하의 전압이 될 때, 비전도 상태가 된다. NMOS 트랜지스터 (Tr11) 의 게이트 전위가 주 캐패시턴스 C2 와 주 저항값 R3 에 의해서 결정된 시간 상수에 따라서 점차로 강하하는 경우, 출력 전압은 NMOS 트랜지스터 (Tr10) 의 스위칭에 근거한 노이즈 없이 정상 상태의 전압으로 부드럽게 전달된다.
도 6을 참조로, 본 발명의 실시예 3 에 따른 정전압 회로가 설명된다. 도시된 정전압 회로는 도 4 에 도시된 정전압 회로 (20) 와 구조가 다르므로, 참조 번호 40 으로 새로 표시된다. 정전압 회로 (40) 는 같은 참조 부호로 표시되는 동일한 부분들을 포함한다. 정전압 회로 (40) 는 도 4 에 도시된 NMOS 트랜지스터 (Tr10) 대신에 PMOS 트랜지스터 (Tr12) 를 포함한다. 충방전 회로 (4) 는 PMOS 트랜지스터 (Tr12) 의 게이트에 접속된다. PMOS 트랜지스터 (Tr12) 의 드레인은 PMOS 트랜지스터 (Tr9) 의 소오스에 접속된다. PMOS 트랜지스터 (Tr12) 의 소오스는 소오스 전압에 접속된다.
도시된 정전압 회로 (40) 는 도 4 와 관련하여 설명되는 바와 같이 출력 전압을 출력한다.
정전압 회로 (40) 가 동작에 들어간후에, 주 캐패시터 (C2) 는 PMOS 트랜지스터 (Tr12) 의 게이트 전위가 소오스 전압 (Vcc) 이 되게 한다. 다시 말해서, 충방전 회로 (4) 는 PMOS 트랜지스터 (Tr12) 의 게이트에 소오스 전압 (Vcc) 과 같은 제어 전압을 공급한다. 결과적으로, PMOS 트랜지스터 (Tr12) 는 전도 상태가 된다. PMOS 트랜지스터 (Tr9) 의 전류는 PMOS 트랜지스터 (Tr12) 가 전도 상태가 될 때 억제된다. 회로 출력 단자 (To)에서 발생하는 오버슈트는 억제된다. 출력 전압은 짧은 시간 주기가 경과한 후에 정상 상태의 전압이 된다. 회로 출력 단자 (To) 의 덤핑 성분은 캐패시터 (C2) 와 주 저항 (R3) 에 의해 결정되는 시간 상수와 PMOS 트랜지스터 (Tr12) 에 의해 억제되는 전류 세기에 근거하여 최적화될 수 있다. 결과적으로, PMOS 트랜지스터 (Tr12) 의 게이트 전위가 주 캐패시턴스 C2 와 주 저항값 R3 에 의해 결정되는 시간 상수에 따라서 점차로 강하하는 경우, 출력 전압은 PMOS 트랜지스터 (Tr12) 의 스위칭에 근거한 노이즈없이 정상 상태의 전압으로 부드럽게 전달된다.
도 7을 참조로, 본 발명의 실시예 4 에 따른 정전압 회로에 대해 설명한다. 도시된 정전압 회로는 도 4 에 도시된 정전압 회로 (20) 와 구조가 다르며, 참조 번호 (50) 로 새로 표시된다. 정전압 회로 (50) 는 같은 참조 부호가 표시되는 동일한 부분들을 포함한다. 정전압 회로 (30) 는 또한 도 5 에 도시된 NMOS 트랜지스터 (Tr11) 를 더 포함한다.
정전압 회로 (20) 가 동작에 들어간 후에, 주 캐패시터 (C2) 는 NMOS 트랜지스터 (Tr10) 의 게이트 전위가 소오스 전압 (Vcc) 이 되도록 한다. 유사하게, 주 캐패시터 (C2) 는 NMOS 트랜지스터 (Tr11) 의 게이트 전위가 소오스 전압 (Vcc) 이 되도록 한다. 다시 말해서, 충방전 회로 (4) 는 NMOS 트랜지스터 (Tr10 및 Tr11) 의 게이트들에 소오스 전압 (Vcc) 과 같은 제어 전압을 공급한다. 결과적으로, NMOS 트랜지스터 (Tr10) 는 전도 상태가 된다. 전하는 부가 저항 (R4) 과 NMOS 트랜지스터 (Tr10) 를 통해 그라운드로 방전된다. NMOS 트랜지스터 (Tr11) 는 전도 상태가 된다. NMOS 트랜지스터 (Tr11) 가 전도 상태가 될 때, 회로 전류는 차동 증폭 회로 (1) 내에서 증가한다. 회로 전류가 차동 증폭 회로 (1) 내에서 증가할 때, PMOS 트랜지스터 (Tr9) 는 빠르게 전도 상태로 수렴된다. 그러므로, 출력 전압은 NMOS 트랜지스터 (Tr10 및 Tr11) 와 협력하여 빠르게 정상 상태의 전압이 된다.
도 8을 참조로, 본 발명의 실시예 5 에 따른 정전압 회로가 설명된다. 도시된 정전압 회로는 도 4 에 도시된 정전압 회로 (20) 와 구조가 다르므로 참조 번호 60 으로 새로 표시된다. 정전압 회로 (60) 는 같은 참조 부호로 표시되는 동일한 부분들을 또한 포함한다. 정전압 회로 (60) 는 PMOS 트랜지스터 (Tr12) 를 더 포함한다. 충방전 회로 (4) 는 PMOS 트랜지스터 (Tr12) 의 게이트에 접속된다. PMOS 트랜지스터 (Tr12) 의 드레인은 PMOS 트랜지스터 (Tr9) 의 소오스에 접속된다. PMOS 트랜지스터 (Tr12) 의 소오스에는 소오스 전압 (Vcc) 이 공급된다.
도시된 정전압 회로 (40) 는 도 4 와 관련하여 설명되는 바와 같이 출력 전압을 출력한다.
정전압 회로 (40) 가 동작에 들어간 후에, 주 캐패시터 (C2) 는 NMOS 트랜지스터 (Tr10) 의 게이트 전위가 소오스 전압 (Vcc) 이 되도록 한다. 유사하게, 주 캐패시터 (C2) 는 PMOS 트랜지스터 (Tr12) 의 게이트 전위가 소오스 전압 (Vcc) 이 되도록 한다. 다시 말해서, 충방전 회로 (4) 는 NMOS 트랜지스터 (Tr10) 와 PMOS 트랜지스터 (Tr12) 의 게이트들에 소오스 전압 (Vcc) 과 같은 제어 전압을 공급한다. 결과적으로, 각각의 NMOS 트랜지스터 (Tr10) 와 PMOS 트랜지스터 (Tr12) 는 전도 상태가 된다.
NMOS 트랜지스터 (Tr10) 가 전도 상태가 될 때, 전하는 회로 출력 단자 (To) 로부터 부가 저항 (R4) 과 NMOS 트랜지스터 (Tr10) 를 통해 그라운드로 방전된다. PMOS 트랜지스터 (Tr9) 의 전류는 PMOS 트랜지스터 (Tr12) 가 전도 상태가 될 때 억제된다. 그러므로, 회로 출력 단자 (To)에서 오버슈트는 억제된다. NMOS 트랜지스터 (Tr10) 및 PMOS 트랜지스터 (Tr12) 와 협력하여, 출력 전압은 매우 짧은 시간 주기가 경과한 후에 정상 상태의 전압이 된다.
도 9를 참조로, 본 발명의 실시예 6 에 따른 정상 전압 회로가 설명된다. 도시된 정전압 회로는 도 5 에 도시된 정전압 회로 (30) 와 구조가 다르므로, 참조 번호 70 으로 새로 표시된다. 정전압 회로 (70) 는 같은 참조 부호로 표시되는 동일한 부분들을 포함한다. 정전압 회로 (70) 는 또한 PMOS 트랜지스터 (Tr12)를 포함한다.
충방전 회로 (4) 는 PMOS 트랜지스터 (Tr12) 의 게이트에 접속된다. PMOS 트랜지스터 (Tr12) 의 드레인은 PMOS 트랜지스터 (Tr9) 의 소오스에 접속된다. PMOS 트랜지스터 (Tr12) 의 소오스에는 소오스 전압 (Vcc) 이 공급된다.
도시된 정전압 회로 (70) 는 도 5 와 관련하여 설명된 바와 같이 출력 전압을 출력한다.
정전압 회로 (70) 가 동작에 들어간 후에, 주 캐패시터 (C2) 는 NMOS 트랜지스터 (Tr11) 의 게이트 전위가 소오스 전압 (Vcc) 이 되도록 한다. 유사하게, 주 캐패시터 (C2) 는 PMOS 트랜지스터 (Tr12) 의 게이트 전위를 소오스 전압 (Vcc) 이 되도록 한다. 다시 말해서, 충방전 회로 (4) 는 NMOS 트랜지스터 (Tr11) 와 PMOS 트랜지스터 (Tr12) 의 게이트들에 소오스 전압 (Vcc) 과 같은 제어 전압을 공급한다. 결과적으로, 각각의 NMOS 트랜지스터 (Tr11) 및 PMOS 트랜지스터 (Tr12) 는 전도 상태가 된다.
NMOS 트랜지스터 (Tr11) 가 전도 상태가 될 때, 다른 증폭 회로 (1) 내에서 회로 전류는 증가한다. 회로 전류가 다른 증폭 회로 (1)에서 증가할 때, PMOS 트랜지스터 (Tr9) 는 빠르게 전도 상태가 된다. 한편, PMOS 트랜지스터 (Tr9) 의 전류는 PMOS 트랜지스터 (Tr12) 가 전도 상태가 될 때 억제된다. 그러므로, 회로 출력 단자 (To)에서 오버슈트는 억제된다. NMOS 트랜지스터 (Tr11) 및 PMOS 트랜지스터 (Tr12) 와 협력하여, 출력 전압은 매우 짧은 시간 주기가 경과한 후에 정상 상태의 전압이 된다.
도 10을 참조로, 본 발명의 실시예 7 에 따른 정전압 회로가 설명된다. 도시된 정전압 회로는 도 4 에 도시된 정전압 회로 (20) 의 구조와는 다르므로, 참조 번호 80 으로 새로 표시된다. 정전압 회로 (80) 는 같은 참조 부호로 표시되는 동일한 부분들을 포함된다. 정전압 회로 (80) 는 또한 NMOS 트랜지스터 (Tr11) 와 PMOS 트랜지스터 (Tr12) 를 포함한다.
충방전 회로 (4) 는 NMOS 트랜지스터 (Tr11) 의 게이트에 접속된다. NMOS 트랜지스터 (Tr11) 의 드레인은 제 4 및 제 6 MOS 트랜지스터 (Tr4 및 Tr6) 에 접속된다. 충방전 회로 (4) 는 PMOS 트랜지스터 (Tr12) 의 게이트에 접속된다. PMOS 트랜지스터 (Tr12) 의 드레인은 PMOS 트랜지스터 (Tr9) 의 소오스에 접속된다. PMOS 트랜지스터 (Tr12) 의 소오스에는 소오스 전압 (Vcc) 이 공급된다.
도시된 정전압 회로 (80) 는 도 4 와 관련하여 설명되는 바와 같이 출력 전압을 출력한다.
정전압 회로 (80) 가 동작에 들어간 후에, 주 캐패시터 (C2) 는 NMOS 트랜지스터 (Tr10) 의 게이트 전위가 소오스 전압 (Vcc) 이 되도록 한다. 유사하게, 주 캐패시터 (C2) 는 NMOS 트랜지스터 (Tr11) 의 게이트 전위도 소오스 전압 (Vcc) 이 되도록 한다. 주 캐패시터 (C2) 는 PMOS 트랜지스터 Tr12 의 게이트 전위가 소오스 전압 (Vcc) 이 되도록 한다. 다시 말해서, 충방전 회로 (4) 는 NMOS 트랜지스터 (Tr10 및 Tr11) 와 PMOS 트랜지스터 (Tr12) 의 게이트들에 소오스 전압 (Vcc) 과 같은 제어 전압을 공급한다. 결과적으로, 각각의 NMOS 트랜지스터 (Tr10 및 Tr11) 와 PMOS 트랜지스터 (Tr12) 는 전도성 상태가 된다.
NMOS 트랜지스터 (Tr10) 가 전도 상태가 될 때, 전하는 회로 출력 단자 (To) 로부터 부가 저항 (R4) 과 NMOS 트랜지스터 (Tr10) 를 통해 그라운드로 방전된다. NMOS 트랜지스터 (Tr11) 가 전도 상태가 되면, 회로 전류는 차동 증폭 회로 (1) 내에서 증가한다. 회로 전류가 차동 증폭 회로 (1) 내에서 증가하면, PMOS 트랜지스터 (Tr9) 는 빠르게 전도 상태가 된다. 한편, PMOS 트랜지스터 (Tr9) 의 전류는 PMOS 트랜지스터 (Tr12) 가 전도 상태가 될 때 억제된다. 그러므로, 회로 출력 단자 (To) 에서 발생하는 오버슈트는 억제된다. NMOS 트랜지스터 (Tr10 및 Tr11) 와 PMOS 트랜지스터 (Tr12) 가 협력하여, 출력 전압은 매우 짧은 시간 주기가 경과한 후에 정상 상태의 전압이 된다.
본 발명은 바람직한 실시예와 관련하여 설명되었지만, 관련 기술분야의 당업자들에 의해 본 발명은 여러 방식으로 쉽게 실시될 수 있다.
상기 설명된 바와 같이, 본 발명의 정전압 회로는 회로 출력 단자에서 오버슈트가 없이 출력 전압을 안정시킬 수 있다.

Claims (8)

  1. 정전압 회로로서,
    소정 기준 전압이 공급되어, 상기 소정 기준 전압에 따라서 증폭 전압을 생성하기 위한 차동 증폭 수단;
    상기 증폭 전압에 응답하여 상기 회로 출력 단자로부터 출력 전압을 출력하기 위한 회로 출력 단자를 가진 출력 수단; 및
    소오스 전압이 상기 정전압 회로에 공급될 때 상기 출력 전압을 소정 정전압으로 제어하기 위하여, 상기 회로 출력 단자에서 오버슈트를 방지하는 오버슈트 방지 수단을 구비하고,
    상기 오버슈트 방지 수단은 상기 출력 전압을 상기 소정 정전압으로 제어하기 위하여, 제어 신호에 응답하여 오버슈트를 방지하는 오버슈트 방지 수단; 및
    상기 소오스 전압이 상기 정전압 회로에 공급될 때 상기 제어 신호를 상기 오버슈트 방지 수단에 공급하기 위한 공급 수단을 구비하고,
    상기 공급 수단은,
    상기 그라운드에 접속된 주 저항; 및
    접속점에서 상기 주 저항과 직렬로 접속되며 상기 소오스 전압이 공급되는 주 캐패시터를 구비하며,
    상기 제어 신호는 상기 접속점으로부터 상기 오버슈트 방지 수단으로 제어 전압으로서 공급되는 것을 특징으로 하는 정전압 회로.
  2. 제 1 항에 있어서, 상기 오버슈트 방지 수단은,
    상기 회로 출력 단자에 접속된 부가 저항; 및
    상기 부가 저항과 그라운드에 접속되며, 게이트가 상기 제어 전압이 공급될 상기 접속점에 접속되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전압 회로.
  3. 제 1 항에 있어서, 상기 오버슈트 방지 수단은 드레인이 상기 차동 증폭 수단에 접속되며, 소오스는 그라운드에 접속되며, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전압 회로.
  4. 제 1 항에 있어서, 상기 오버슈트 방지 수단은 소오스에 상기 소오스 전압이 공급되고, 드레인은 상기 출력 수단에 접속되며, 게이트는 상기 제어 전압이 공급될 접속점에 접속되는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전압 회로.
  5. 제 1 항에 있어서, 상기 오버슈트 방지 수단은,
    상기 회로 출력 단자에 접속된 부가 저항;
    상기 부가 저항과 그라운드에 접속되며, 게이트가 상기 제어 전압이 공급될 상기 접속점에 접속되는 제 1 NMOS 트랜지스터; 및
    드레인이 상기 차동 증폭 수단에 접속되고, 소오스는 그라운드에 접속되며, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전압 회로.
  6. 제 1 항에 있어서, 상기 오버슈트 방지 수단은,
    상기 회로 출력 단자에 접속된 부가 저항;
    상기 부가 저항과 그라운드에 접속되며, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 NMOS 트랜지스터; 및
    소오스에 상기 소오스 전압이 공급되며, 드레인은 상기 출력 수단에 접속되며, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전압 회로.
  7. 제 1 항에 있어서, 상기 오버슈트 방지 수단은,
    드레인이 상기 차동 증폭 수단에 접속되며, 소오스는 그라운드에 접속되고, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 NMOS 트랜지스터; 및
    소오스에 상기 소오스 전압이 제공되며, 드레인은 상기 출력 수단에 접속되며, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전압 회로.
  8. 제 1 항에 있어서, 상기 오버슈트 방지 수단은,
    상기 회로 출력 단자에 접속된 부가 저항;
    상기 부가 저항과 그라운드에 접속되며, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 제 1 NMOS 트랜지스터;
    드레인은 상기 차동 증폭 수단에 접속되며, 소오스는 그라운드에 접속되며, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 제 2 NMOS 트랜지스터; 및
    소오스에 상기 소오스 전압이 공급되며, 드레인은 상기 출력 수단에 접속되며, 게이트는 상기 제어 전압이 공급될 상기 접속점에 접속되는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 정전압 회로.
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