JP6505297B2 - マルチパスネステッドミラー増幅回路 - Google Patents

Description

本発明は、信号処理回路、および信号処理回路を備える半導体装置に関し、たとえば、チョッパアンプを備える半導体装置に関する。

アンプあるいはコンパレータは、その入力部デバイスミスマッチに起因するオフセット電圧により、入力信号の増幅や比較の精度を確保することが困難である。

特許文献１は、チョッパアンプおよび平均化回路を備える増幅回路を開示する。平均化回路は、チョッパアンプの出力電圧を複数のサンプリング時刻でサンプリングし、各サンプリング時刻における出力電圧の平均電圧を生成する。

特許文献２は、チョッパアンプの出力電圧に重畳するオフセット電圧の正負が反転する第１タイミングと、第１サンプルホールド回路でサンプルホールドする第２タイミングとの間で、チョッパアンプの出力電圧と第１サンプルホールド回路のホールド電圧とを加算する加算回路を開示する。

特許文献３は、チョッパアンプおよびスイッチトキャパシタを備える増幅回路を開示する。増幅回路は、スイッチトキャパシタ技術を用いて、チョッピングにより所定周期で正負が反転するオフセット電圧を除去する。

特開２００８−２１９４０４号公報 特開２０１１−１３５２２５号公報 米国特許第７２９２０９５号明細書

特許文献１は、チョッピングにより正負が反転するオフセット電圧の影響を除去する構成を開示するものでない。特許文献２は、チョッピングにより正負が反転するオフセット電圧の影響を除去することを目的とする処理回路を開示する。しかしながら、処理回路は、オペアンプを有するサンプルホールド回路および加算回路で構成されるため、オペアンプに起因するオフセットがさらに重畳する。また、処理回路の構成が複雑となり、部品点数が増加する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、信号処理回路は、差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、チョッパ出力信号を加算して、加算信号を生成する加算回路と、を備え、チョッパアンプは、差動入力信号を増幅する差動増幅回路を有し、差動増幅回路に入力される差動入力信号は、制御クロックの第１位相期間および第２位相期間毎に入れ替えられ、チョッパアンプは、差動増幅回路の出力に基づき、第１位相期間および第２位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳するチョッパ出力信号を生成し、加算回路は、第１位相期間および第２位相期間におけるチョッパ出力信号を加算して加算信号を生成する、信号処理回路である。

前記一実施の形態によれば、差動増幅回路のオフセット電圧の影響が除去された信号処理回路が実現される。

実施の形態１に係る信号処理回路のブロック図である。 実施の形態１に係る信号処理回路の主要部の等価回路図および信号波形図である。 実施の形態１に係る信号処理回路が有する変調チョッパ回路および復調チョッパ回路の回路図である。 実施の形態１に係る信号処理回路が備える加算回路の回路図である。 実施の形態１に係る信号処理回路へ各種クロックを供給する制御回路のブロック図である。 実施の形態１に係る信号処理回路の回路図である。 実施の形態１に係る信号処理回路の主要部の信号波形図である。 実施の形態１に係る信号処理回路の変形例のブロック図である。 実施の形態１に係る信号処理回路の変形例の主要部の信号波形図である。 実施の形態２に係る信号処理回路のブロック図である。 実施の形態２に係る信号処理回路が備える加算回路の回路図である。 実施の形態２に係る信号処理回路の主要部の信号波形図である。 実施の形態２に係る信号処理回路の変形例のブロック図である。 実施の形態３に係る信号処理回路のブロック図である。 実施の形態３に係る信号処理回路の回路図である。 実施の形態３に係る信号処理回路の変形例のブロック図である。 実施の形態４に係る信号処理回路のブロック図である。 実施の形態４に係る信号処理回路の回路図である。 実施の形態４に係る信号処理回路の変形例のブロック図である。 実施の形態５に係る信号処理回路のブロック図である。 実施の形態５に係る信号処理回路の回路図である。 実施の形態６に係るＲ／Ｄコンバータを備える半導体装置のブロック図である。 実施の形態６に係るＲ／Ｄコンバータが備える信号処理回路のブロック図である。 実施の形態６に係るＲ／Ｄコンバータが備える信号処理回路の回路図である。 実施の形態７に係るマルチパスネステッドミラー増幅回路のブロック図である。

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１＞
図１は、実施の形態１に係る信号処理回路１のブロック図を示す。

信号処理回路１は、チョッパアンプ１Ａ、加算回路１Ｂ、および出力段アンプ１Ｃを備える。チョッパアンプ１Ａは、変調チョッパ回路ＳＡ、初段アンプＡＭＰ１、および復調チョッパ回路ＳＢを有する。変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢは、制御回路ＣＴＬが出力するチョッピングクロックＣＬＫ１により、そのチョッピング動作が制御される。加算回路１Ｂは、制御回路ＣＴＬが出力する制御クロックΦ１および制御クロックΦ２により、その動作が制御される。

変調チョッパ回路ＳＡには、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）が入力される。チョッピングクロックＣＬＫ１の論理レベルが反転すると、変調チョッパ回路ＳＡは、初段アンプＡＭＰ１の正転入力および反転入力に印加する差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）を、入れ替える。

復調チョッパ回路ＳＢには、初段アンプＡＭＰ１の第１信号および第２信号が入力される。チョッピングクロックＣＬＫ１の論理レベルが反転すると、復調チョッパ回路ＳＢは、初段アンプＡＭＰ１の第１信号および第２信号のいずれか一方を、チョッパ出力信号Ｖｓｕｂ（ｔ）として、交互に出力する。

加算回路１Ｂは、チョッパアンプ１Ａが出力するチョッパ出力信号Ｖｓｕｂ（ｔ）を、制御クロックΦ１および制御クロックΦ２に基づき、サンプリングするとともに、そのサンプリング値を加算して、加算信号Ｖｆｉｌ（ｔ）を出力する。

出力段アンプ１Ｃは、加算信号Ｖｆｉｌ（ｔ）を増幅して、信号処理回路１の出力信号Ｖｏｕｔ（ｔ）を出力する。

図２は、実施の形態１に係る信号処理回路１の主要部の等価回路図および信号波形を示す。

図２（ａ）は、図１に示される信号処理回路１が備えるチョッパアンプ１Ａの等価回路と、加算回路１Ｂとの接続関係を示す。

チョッパアンプ１Ａに印加される差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）は、変調チョッパ回路ＳＡを介して、初段アンプＡＭＰ１に印加される。初段アンプＡＭＰ１が有するオフセット電圧Ｖｏｓは、変調チョッパ回路ＳＡの出力と初段アンプＡＭＰ１の正転入力との間に、電圧源Ｖｏｓとして等価的に挿入される。初段アンプＡＭＰ１の出力は、復調チョッパ回路ＳＢを介して、チョッパ出力信号Ｖｓｕｂ（ｔ）として出力される。

図２（ｂ）は、チョッピングクロックＣＬＫ１、差動入力信号Ｖｓｐ（ｔ）、差動入力信号Ｖｓｍ（ｔ）、信号Ｖｓｉｇ（ｔ）、およびチョッパ出力信号Ｖｓｕｂ（ｔ）の波形を示す。

チョッピングクロックＣＬＫ１は、周期Ｔを有するクロックパルス列である。信号処理回路１に印加される差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）は、チョッピングクロックＣＬＫ１の周期Ｔに対し、ゆっくりと振幅が変動する差動入力信号である。換言すれば、変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢのスイッチング速度は、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）の時間的変化に対し、十分高速に設定される。

信号Ｖｓｉｇ（ｔ）は、差動入力信号Ｖｓｐ（ｔ）から差動入力信号Ｖｓｍ（ｔ）を引いた値と、初段アンプＡＭＰ１の電圧増幅率Ａ１と、の乗算値である。即ち、
Ｖｓｉｇ（ｔ）＝Ａ１＊（Ｖｓｐ（ｔ）−Ｖｓｍ（ｔ）） …… 式１
である。

チョッパ出力信号Ｖｓｕｂ（ｔ）は、後述の通り、信号Ｖｓｉｇ（ｔ）と、正転のオフセット電圧Ｖｏｓおよび反転のオフセット電圧Ｖｏｓを、チョッピングクロックＣＬＫ１の半周期毎に交互に重畳させた信号と、基準信号ＶＣＯＭと、の加算値である。ここで、チョッピングクロックＣＬＫ１において、論理レベルが一方にある半周期を第１位相期間、論理レベルが他方にある半周期を第２位相期間とする。一例として、チョッピングクロックＣＬＫ１がロウレベルおよびハイレベルにある期間を、それぞれ、第１位相期間および第２位相期間とする。

図２（ｃ）は、チョッパ出力信号Ｖｓｕｂ（ｔ）の波形を、模式的に示す。図２（ｃ）は、図２（ｂ)に示されるチョッピングクロックＣＬＫ１の３周期分相当の各波形を、時間軸で拡大した波形図である。

チョッパアンプ１Ａは、第１位相期間および第２位相期間において、それぞれ、正転のオフセット電圧Ｖｏｓが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）および反転のオフセット電圧Ｖｏｓが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。

ここで、”正転／反転のオフセット電圧Ｖｏｓが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）”とは、以下を意味する。仮に、初段アンプＡＭＰ１のオフセット電圧Ｖｏｓが零である場合、チョッパアンプ１Ａは、式２の値を有するチョッパ出力信号Ｖｓｕｂ（ｔ）を生成する。
Ａ１＊（Ｖｓｐ（ｔ）−Ｖｓｍ（ｔ））＋ＶＣＯＭ …… 式２
ここで、記号”Ａ１”は初段アンプＡＭＰ１の電圧増幅率であり、記号”＊”は乗算記号である。

しかしながら、初段アンプＡＭＰ１が零でないオフセット電圧Ｖｏｓを有する場合、チョッパ出力信号Ｖｓｕｂ（ｔ）は、第１位相期間および第２位相期間に、それぞれ、式２１および式２２で求められる値に設定される。
Ａ１＊（Ｖｓｐ（ｔ）−Ｖｓｍ（ｔ））＋ａｂｓ（Ｖｏｓ）＋ＶＣＯＭ …… 式２１
Ａ１＊（Ｖｓｐ（ｔ）−Ｖｓｍ（ｔ））−ａｂｓ（Ｖｏｓ）＋ＶＣＯＭ …… 式２２
ここで、記号ａｂｓ（Ｖｏｓ）は、オフセット電圧Ｖｏｓの絶対値である。

式２１は、正転のオフセット電圧Ｖｏｓが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）の計算式であり、式２２は、反転のオフセット電圧Ｖｏｓが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）の計算式である。

図２（ｃ）において、チョッパ出力信号Ｖｓｕｂ（ｔ）の変化直後で発生するオーバーシュート波形およびアンダーシュート波形は、変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢの切替に伴い発生するノイズである。

図３は、実施の形態１に係る信号処理装置１が有する変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢの回路図である。

変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢは、同様の構成を有するクロススイッチである。

変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢにおいて、ノードＮ１およびノードＮ３間には、スイッチＳＷ１が接続され、ノードＮ２およびノードＮ４間には、スイッチＳＷ４が接続される。ノードＮ１およびノードＮ４間には、スイッチＳＷ２が接続され、ノードＮ２およびノードＮ３間には、スイッチＳＷ３が接続される。スイッチＳＷ１およびスイッチＳＷ４の導通状態と、スイッチＳＷ２およびスイッチＳＷ３の導通状態は、チョッピングクロックＣＬＫ１により、互いに相反するように制御される。

チョッピングクロックＣＬＫ１がロウレベルの期間（第１位相期間）にわたり、スイッチＳＷ１およびスイッチＳＷ４は導通状態に設定され、スイッチＳＷ２およびスイッチＳＷ３は非導通状態に設定される。チョッピングクロックＣＬＫ１がハイレベルの期間（第２位相期間）にわたり、スイッチＳＷ１およびスイッチＳＷ４は非導通状態に設定され、スイッチＳＷ２およびスイッチＳＷ３は導通状態に設定される。

変調チョッパ回路ＳＡのノードＮ１およびノードＮ２には、それぞれ、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）が印加される。ノードＮ３およびノードＮ４は、それぞれ、初段アンプＡＭＰ１の正転入力および反転入力と接続される。

復調チョッパ回路ＳＢのノードＮ１およびノードＮ２には、それぞれ、初段アンプＡＭＰ１の第１信号および第２信号が印加される。ノードＮ３から、第１信号および第２信号のいずれか一方が選択され、初段アンプＡＭＰ１のチョッパ出力信号Ｖｓｕｂ（ｔ）として出力される。ノードＮ４から、第１信号および第２信号のいずれか他方が選択されて、初段アンプＡＭＰ１へフィードバックされる。

図４は、実施の形態１に係る信号処理装置１が備える加算回路１Ｂの回路図である。
加算回路１Ｂは、スイッチトキャパシタ技術を用いた加算回路である。

加算回路１Ｂは、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１３、スイッチＳＷ１４、容量Ｃ０、および演算容量Ｃ１を有する。ノードＮ５と演算容量Ｃ１の一端および他端には、それぞれ、スイッチＳＷ１１およびスイッチＳＷ１３が接続される。ノードＮ６と演算容量Ｃ１の一端には、スイッチＳＷ１２が接続される。演算容量Ｃ１の他端にはスイッチＳＷ１４の一端が接続され、スイッチＳＷ１４の他端には、基準信号ＶＣＯＭが印加される。容量Ｃ０の一端はノードＮ６と接続され、その他端には、接地電圧ＧＮＤが印加される。容量Ｃ０は、ノードＮ６に印加された電圧を保持する。

ノードＮ５には、チョッパ出力信号Ｖｓｕｂ（ｔ）が入力され、ノードＮ６から加算信号Ｖｆｉｌ（ｔ）が出力される。スイッチＳＷ１１およびスイッチＳＷ１４の導通状態は制御クロックΦ１で制御され、スイッチＳＷ１２およびスイッチＳＷ１３の導通状態は、制御クロックΦ２で制御される。さらに、スイッチＳＷ１１およびスイッチＳＷ１４の導通状態と、スイッチＳＷ１２およびスイッチＳＷ１３の導通状態とは、互いに相反するように制御される。

例えば、制御クロックΦ１がハイレベルの期間（制御クロックΦ２はロウレベルの期間）にわたり、スイッチＳＷ１１およびスイッチＳＷ１４は導通状態に設定され、スイッチＳＷ１２およびスイッチＳＷ１３は非導通状態に設定される。一方、制御クロックΦ２がハイレベルの期間（制御クロックΦ１はロウレベルの期間）にわたり、スイッチＳＷ１２およびスイッチＳＷ１３は導通状態に設定され、スイッチＳＷ１１およびスイッチＳＷ１４は非導通状態に設定される。

図５は、実施の形態１に係る信号処理回路１へ各種クロックを供給する制御回路ＣＴＬのブロック図を示す。

制御回路ＣＴＬは、チョッピングクロック生成回路２１０、遅延回路２２、遅延回路２３、バッファ２４、ＮＯＲゲート２５、およびＡＮＤゲート２６を有する。チョッピングクロック生成回路２１０は、クロックＣＬＫ＿ＥＸＴに基づき、クロックＣＬＫ０を生成する。

制御回路ＣＴＬは、一例として、信号処理回路１を搭載する半導体装置のロジック回路領域に形成される。制御回路ＣＴＬの構成はロジック回路に限定されず、その一部または全部の機能をアナログ回路で実現し、信号処理回路１周辺に配置してもよい。また、制御回路ＣＴＬは、信号処理回路１を搭載する半導体装置とは別の半導体装置等で実現しても良い。

ＮＯＲゲート２５は、遅延回路２２でタイミング調整されたクロックＣＬＫ０と、チョッピングクロック生成回路２１０が出力するクロックＣＬＫ０と、のＮＯＲ処理結果を、制御クロックΦ１として出力する。クロックＣＬＫ０がハイレベルからロウレベルに変化した時刻から遅延回路２２による遅延時間経過後に、制御クロックΦ１は、ロウレベルからハイレベルに変化する。その後、クロックＣＬＫ０がロウレベルからハイレベルに変化すると、制御クロックΦ１は、ハイレベルからロウレベルに変化する。即ち、制御クロックΦ１は、クロックＣＬＫ０がロウレベルからハイレベルに立ち上がる直前に生成されるクロックパルスである。

ＡＮＤゲート２６は、遅延回路２２でタイミング調整されたクロックＣＬＫ０と、チョッピングクロック生成回路２１０が出力するクロックＣＬＫ０と、のＡＮＤ処理結果を、制御クロックΦ２として出力する。クロックＣＬＫ０がロウレベルからハイレベルに変化した時刻から遅延回路２２による遅延時間経過後に、制御クロックΦ２は、ロウレベルからハイレベルに変化する。その後、クロックＣＬＫ０がハイレベルからロウレベルに変化すると、制御クロックΦ２は、ハイレベルからロウレベルに変化する。即ち、制御クロックΦ２は、クロックＣＬＫ０がハイレベルからロウレベルに立ち下がる直前に生成されるクロックパルスである。

制御回路ＣＴＬは、クロックＣＬＫ０を遅延回路２３でタイミング調整し、バッファ２４からチョッピングクロックＣＬＫ１として出力する。従って、チョッピングクロックＣＬＫ１と制御クロックΦ１および制御クロックΦ２との関係は、以下の通りとなる。

チョッピングクロックＣＬＫ１がロウレベルからハイレベルに立ち上がる時刻の所定時間前に、制御クロックΦ１が生成される。同様に、チョッピングクロックＣＬＫ１がハイレベルからロウレベルに立ち下がる時刻の所定時間前に、制御クロックΦ２が生成される。両所定時間は、いずれも、遅延回路２３の遅延時間に基づき決定される。

図６は、実施の形態１に係る信号処理回路１の回路図を示す。
（信号処理回路１の構成）
信号処理回路１は、チョッパアンプ１Ａ、加算回路１Ｂ、および出力段アンプ１Ｃを備える。

チョッパアンプ１Ａは、変調チョッパ回路ＳＡ、初段アンプＡＭＰ１、および復調チョッパ回路ＳＢを有する。

初段アンプＡＭＰ１は、ｐ型トランジスタＭｐ１、ｐ型トランジスタＭｐ２、およびｐ型トランジスタＭｐ３と、ｎ型トランジスタＭｎ２およびｎ型トランジスタＭｎ３と、を有する。ｐ型トランジスタＭｐ１のソースには電源電圧ＶＣＣが印加され、そのドレインは、ｐ型トランジスタＭｐ２およびｐ型トランジスタＭｐ３のソースと接続される。ｐ型トランジスタＭｐ１のゲートには、バイアス電圧Ｖｂ１が印加される。

ｐ型トランジスタＭｐ２およびｐ型トランジスタＭｐ３のドレインは、それぞれ、ノードＮ１ａおよびノードＮ１ｂを介して、ｎ型トランジスタＭｎ２およびｎ型トランジスタＭｎ３のドレインと接続される。ｎ型トランジスタＭｎ２およびｎ型トランジスタＭｎ３のソースには、電源電圧ＶＳＳが印加される。ｎ型トランジスタＭｎ２およびｎ型トランジスタＭｎ３のゲートは互いに接続され、カレントミラー回路として動作する。

変調チョッパ回路ＳＡの一方の入力ノードおよび他方の入力ノードには、それぞれ、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）が印加される。変調チョッパ回路ＳＡの一方の出力ノードおよび他方の出力ノードは、それぞれ、初段アンプＡＭＰ１の正転入力であるｐ型トランジスタＭｐ２のゲートおよび反転入力であるｐ型トランジスタＭｐ３のゲートと接続される。

復調チョッパ回路ＳＢの一方の入力ノードおよび他方の入力ノードは、それぞれ、ノードＮ１ａおよびノードＮ１ｂと接続される。復調チョッパ回路ＳＢの一方の出力ノードは、加算回路１Ｂの入力ノードと接続される。復調チョッパ回路ＳＢの他方の出力ノードは、初段アンプＡＭＰ１のｎ型トランジスタＭｎ２およびｎ型トランジスタＭｎ３のゲートと接続される。

復調チョッパ回路ＳＢは、カレントミラー回路を形成するｎ型トランジスタＭｎ２およびｎ型トランジスタＭｎ３のゲートを、ノードＮ１ａおよびノードＮ１ｂのいずれか一方と接続する。ノードＮ１ａおよびノードＮ１ｂのいずれか他方から、チョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。従って、チョッパアンプ１Ａは、シングルエンドのアンプとして動作する。

加算回路１Ｂは、上述の通り、図４に示される構成を有する。
出力段アンプ１Ｃは、加算回路１Ｂが出力する加算信号Ｖｆｉｌ（ｔ）を増幅して、信号処理回路１の出力信号Ｖｏｕｔ（ｔ）を出力する。出力段アンプ１Ｃは、ｐ型トランジスタＭｐ４、ｎ型トランジスタＭｎ４、容量Ｃ４、および抵抗Ｒ４を有する。ｐ型トランジスタＭｐ４のソースおよびゲートには、それぞれ、電源電圧ＶＣＣおよびバイアス電圧Ｖｂ１が印加される。ｐ型トランジスタＭｐ４のドレインは、ｎ型トランジスタＭｎ４のドレインと接続され、信号処理回路１の出力信号Ｖｏｕｔ（ｔ）を出力する。

ｎ型トランジスタＭｎ４のゲートおよびソースには、それぞれ、加算回路１Ｂが出力する加算信号Ｖｆｉｌ（ｔ）および電源電圧ＶＳＳが印加される。ｎ型トランジスタＭｎ４のゲートとドレインとの間には、容量Ｃ４および抵抗Ｒ４が直列に接続される。

出力段アンプ１Ｃは、加算信号Ｖｆｉｌ（ｔ）を増幅して、信号処理回路１の出力信号Ｖｏｕｔ（ｔ）を出力する。出力段アンプ１Ｃは、コンパレータ、あるいは他の演算回路でもよい。

（信号処理回路１の動作）
変調チョッパ回路ＳＡは、チョッピングクロックＣＬＫ１の第１位相期間にわたり、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）を、それぞれ、初段アンプＡＭＰ１の正転入力および反転入力に印加する。復調チョッパ回路ＳＢは、ノードＮ１ｂに生成された信号を、チョッパ出力信号Ｖｓｕｂ（ｔ）として出力する。復調チョッパ回路ＳＢは、さらに、ノードＮ１ａに生成された信号を、初段アンプＡＭＰ１のｎ型トランジスタＭｎ２およびｎ型トランジスタＭｎ３の各ゲートに印加する。

従って、チョッパアンプ１Ａは、チョッピングクロックＣＬＫ１の第１位相期間にわたり、正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。正転のオフセット電圧Ｖａは、正の値を有する。

変調チョッパ回路ＳＡは、チョッピングクロックＣＬＫ１の第２位相期間にわたり、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）を、それぞれ、初段アンプＡＭＰ１の反転入力および正転入力に印加する。変調チョッパ回路ＳＡは、チョッピングクロックＣＬＫ１の論理レベルの反転に応答して、初段アンプＡＭＰ１の正転入力および反転入力に印加する差動入力信号を入れ替える。

復調チョッパ回路ＳＢは、チョッピングクロックＣＬＫ１の第２位相期間にわたり、ノードＮ１ａに生成された信号を、チョッパ出力信号Ｖｓｕｂ（ｔ）として出力する。さらに、復調チョッパ回路ＳＢは、ノードＮ１ｂに生成された信号を、初段アンプＡＭＰ１のｎ型トランジスタＭｎ２およびｎ型トランジスタＭｎ３の各ゲートに印加する。

従って、チョッパアンプ１Ａは、チョッピングクロックＣＬＫ１の第２位相期間にわたり、反転のオフセット電圧Ｖｂが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。反転のオフセット電圧Ｖｂは、負の値を有する。

チョッパアンプ１Ａは、周期Ｔを有するチョッピングクロックＣＬＫ１の第１位相期間および第２位相期間で、それぞれ、正転のオフセット電圧Ｖａおよび反転のオフセット電圧Ｖｂが重畳するチョッパ出力信号Ｖｓｕｂ（ｔ）を生成する。

正転のオフセット電圧Ｖａおよび反転のオフセット電圧Ｖｂは、主に、初段アンプＡＭＰ１の入力部デバイスミスマッチに起因して発生する。さらに、このチョッパアンプ１Ａの前段に、同様の構成を有する他のチョッパアンプの出力段が接続されている場合、チョッパアンプ１Ａのオフセット電圧には、前段の他のチョッパアンプのオフセット電圧に起因した電圧も含まれる。

加算回路１Ｂは、基準信号ＶＣＯＭを基準として、正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）と、反転のオフセット電圧Ｖｂが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）と、を加算した加算信号Ｖｆｉｌ（ｔ）を生成する。正転のオフセット電圧Ｖａおよび反転のオフセット電圧Ｖｂは、それぞれ、正の値および負の値を有するが、それらの絶対値は互いに等しい。従って、加算信号Ｖｆｉｌ（ｔ）は、チョッパアンプ１Ａ等のオフセット電圧の影響が除去された値を有する。

加算回路１Ｂの、より詳細な動作は、以下の通りである。
第１位相期間において、スイッチＳＷ１１およびスイッチＳＷ１４は、制御クロックΦ１に応答して、非導通状態から導通状態に変化する。この時、スイッチＳＷ１２およびスイッチＳＷ１３は、いずれも非導通状態にある。この結果、演算容量Ｃ１の一端には正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）が印加され、その他端には基準信号ＶＣＯＭが印加される。演算容量Ｃ１には、基準信号ＶＣＯＭと正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）との電位差に応じた電荷が蓄積される。

第１位相期間から第２位相期間に移行すると、スイッチＳＷ１２およびスイッチＳＷ１３は、制御クロックΦ２に応答して、非導通状態から導通状態に変化する。この時、スイッチＳＷ１１およびスイッチＳＷ１４は、導通状態から非導通状態に変化する。演算容量Ｃ１の他端には反転のオフセット電圧Ｖｂが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）が印加される。

電荷保存則により、演算容量Ｃ１の一端から、正転のオフセット電圧Ｖａおよび反転のオフセット電圧Ｖｂがそれぞれ重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を加算した加算信号Ｖｆｉｌ（ｔ）が出力される。

容量Ｃ０および演算容量Ｃ１の容量値は、スイッチＳＷ１１〜スイッチＳＷ１４のチャージインジェクションの影響に対して十分に大きく、かつ、サンプリング時間内に充放電が完了する値に設定される。さらに、容量Ｃ０および演算容量Ｃ１の容量値は、スイッチＳＷ１２が導通状態の時に行われる演算容量Ｃ１と容量Ｃ０間の電荷再配分に伴う、チョッパ出力信号Ｖｓｕｂ（ｔ）に対する加算信号Ｖｆｉｌ（ｔ）の遅れを考慮した選択が行われる。

基準信号ＶＣＯＭは、所定の定電圧に設定される。基準信号ＶＣＯＭの設定値を調整することで、加算信号Ｖｆｉｌ（ｔ）の直流レベルを設定することが可能となる。特に、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）のコモン電圧から決定されるチョッパ出力信号Ｖｓｕｂ（ｔ）の直流レベルと、基準信号ＶＣＯＭとを同一値に設定することで、チョッパ出力信号Ｖｓｕｂ（ｔ）と加算信号Ｖｆｉｌ（ｔ）との直流レベルを一致させることができる。

図７は、実施の形態１に係る信号処理回路１の主要部の信号波形を示す。
図７において、縦軸は主要部の電圧変化を模式的に示し、横軸は時刻を示す。縦軸および横軸とも、任意スケールである。

時刻ｔ１０から時刻ｔ１５の期間は、チョッピングクロックＣＬＫ１の周期Ｔと対応する。時刻ｔ１０から時刻１２は、チョッピングクロックＣＬＫ１がロウレベルとなる第１位相期間であり、時刻ｔ１２から時刻ｔ１５は、チョッピングクロックＣＬＫ１がハイレベルとなる第２位相期間である。第１位相期間および第２位相期間において、変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢは、それぞれの入力ノードに印加された信号を入れ替えて、それぞれの出力ノードから出力する。

時刻ｔ１２にチョッピングクロックＣＬＫ１が第１位相期間から第２位相期間に遷移する。所定のパルス幅を有する制御クロックΦ１は、時刻ｔ１１にロウレベルに戻る。時刻ｔ１５にチョッピングクロックＣＬＫ１が第２位相期間から第１位相期間に遷移する。制御クロックΦ１と同一のパルス幅を有する制御クロックΦ２は、時刻ｔ１４にロウレベルに戻る。

図６に示される通り、制御クロックΦ１の生成期間にわたり、加算回路１Ｂは、第１位相期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）をサンプリングする。制御クロックΦ２の生成期間にわたり、加算回路１Ｂは、演算容量Ｃ１が保持している第１位相期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）と、第２位相期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）のサンプリング値との加算演算を行う。その加算結果は、加算信号Ｖｆｉｌ（ｔ）として出力される。

時刻ｔ１１から時刻ｔ１２の時間と、時刻ｔ１４から時刻ｔ１５の時間は、いずれも、同じ遅延時間に設定される。この遅延時間は、図５に示される遅延回路２３の遅延時間に基づき設定される。また、制御クロックΦ１および制御クロックΦ２の発生時刻は、チョッピングクロックＣＬＫ１の論理レベルが変化する時刻と、図５に示される遅延回路２２の遅延時間とに基づき、決定される。従って、制御クロックΦ１および制御クロックΦ２は、チョッピングクロックＣＬＫ１の半周期（Ｔ／２）ずらせたタイミングで生成される。

時刻ｔ１０から時刻ｔ１２の第１位相期間にわたり、チョッパアンプ１Ａは、正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。時刻ｔ１２から時刻ｔ１５の第２位相期間にわたり、チョッパアンプ１Ａは、反転のオフセット電圧Ｖｂが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。チョッパ出力信号Ｖｓｕｂ（ｔ）の縦軸は、チョッパ出力信号Ｖｓｕｂ（ｔ）の直流レベルが、基準信号ＶＣＯＭと同一に設定されている場合のチョッパ出力信号Ｖｓｕｂ（ｔ）の波形を示す。

時刻ｔ１０および時刻ｔ１２において、変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢは、スイッチＳＷ１からスイッチＳＷ４（図３参照）の導通状態を切り替える。このスイッチの切替時に、チョッパ出力信号Ｖｓｕｂ（ｔ）にはノイズが重畳する。このノイズは、切り替わったノード間の急激な電位変化に伴って発生し、時間の経過とともに、ノイズが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）は次第に定常状態へ戻る。

第１位相期間の開始時に発生したノイズの影響を考慮し、制御クロックΦ１によるチョッパ出力信号Ｖｓｕｂ（ｔ）のサンプリング期間は、第１位相期間の終了間際に設定することが望ましい。同様に、制御クロックΦ２によるチョッパ出力信号Ｖｓｕｂ（ｔ）のサンプリング期間は、第２位相期間の終了間際に設定することが望ましい。従って、制御回路ＣＴＬ（図５参照）は、第１位相期間および第２位相期間の終了時刻の直前に、それぞれ、制御クロックΦ１および制御クロックΦ２を生成する。

時刻ｔ１０から時刻ｔ１５のチョッピングクロックＣＬＫ１の１周期Ｔにおける加算信号Ｖｆｉｌ（ｔ１４）は、以下の通り求められる。

時刻ｔ１４に制御クロックΦ１のパルスが立ち下がると、加算回路１Ｂは、第１位相期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値（式３１）と、第２位相期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値（式３２）との加算結果（式３３）を、加算信号Ｖｆｉｌ（ｔ１４）として出力する。
Ｖｓｕｂ（ｔ１１）＝Ｖｓｉｇ（ｔ１１）＋Ｖａ＋ＶＣＯＭ …… 式３１
Ｖｓｕｂ（ｔ１４）＝Ｖｓｉｇ（ｔ１４）＋Ｖｂ＋ＶＣＯＭ …… 式３２
Ｖｆｉｌ（ｔ１４）＝Ｖｓｉｇ（ｔ１１）＋Ｖｓｉｇ（ｔ１４）＋Ｖａ＋Ｖｂ
＋ＶＣＯＭ … 式３３
ここで、Ｖｓｉｇ（ｔ）は、式１に示される計算式により求められる。また、記号”＋”は、加算記号である。

同様に、時刻ｔ１５から時刻ｔ１ＢのチョッピングクロックＣＬＫ１の１周期Ｔにおける加算信号Ｖｆｉｌ（ｔ１Ａ）は、以下の通り求められる。

時刻ｔ１７に制御クロックΦ１のパルスが立ち下がると、加算回路１Ｂは、第１位相期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値（式４１）と、第２位相期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値（式４２）との加算結果（式４３）を、加算信号Ｖｆｉｌ（ｔ１Ａ）として出力する。
Ｖｓｕｂ（ｔ１７）＝Ｖｓｉｇ（ｔ１７）＋Ｖａ＋ＶＣＯＭ …… 式４１
Ｖｓｕｂ（ｔ１Ａ）＝Ｖｓｉｇ（ｔ１Ａ）＋Ｖｂ＋ＶＣＯＭ …… 式４２
Ｖｆｉｌ（ｔ１Ａ）＝Ｖｓｉｇ（ｔ１７）＋Ｖｓｉｇ（ｔ１Ａ）＋Ｖａ＋Ｖｂ
＋ＶＣＯＭ … 式４３
ここで、Ｖｓｉｇ（ｔ）は、式１に示される計算式により求められる。また、記号”＋”は、加算記号である。

実施の形態１に係る信号処理回路１の効果は、以下の通りである。
初段アンプＡＭＰ１に印加される差動入力信号Ｖｓｐ（ｔ）／Ｖｓｍ（ｔ）は、変調チョッパ回路ＳＡにより、第１位相期間および第２位相期間毎に、入れ替わる。この差動入力信号Ｖｓｐ（ｔ）／Ｖｓｍ（ｔ）の入れ替えにより、チョッパアンプ１Ａは、正転のオフセット電圧および反転のオフセット電圧が重畳するチョッパ出力信号Ｖｓｕｂ（ｔ）を、交互に出力する。

この結果、チョッパ出力信号Ｖｓｕｂ（ｔ）には、初段アンプＡＭＰ１に起因するオフセット電圧が重畳することになる。このチョッパ出力信号Ｖｓｕｂ（ｔ）を加算回路１Ｂで加算することで、チョッパアンプ１Ａが有する差動増幅器に起因する影響は除去され、オフセット電圧は、極めて高精度に除去される。

オフセット電圧の除去は、スイッチトキャパシタ技術を用いた加算回路１Ｂにより行われる。第１位相期間で、基準信号ＶＣＯＭと、正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）と、の電位差に応じた電荷が演算容量Ｃ１に蓄積される。第２位相期間で、第１位相期間で演算容量Ｃ１に蓄積された電荷が保存されたまま、即ち、演算容量Ｃ１の両端の電位差を保持したまま、演算容量Ｃ１の他端に、オフセット電圧Ｖｂが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）が印加される。

正転のオフセット電圧Ｖａおよび反転のオフセット電圧Ｖｂが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）の加算結果は、演算容量Ｃ１への電荷の流入／流出により決定される。この結果、オフセット電圧の除去は、オペアンプ等で構成した加算器と異なり、他の回路要素の影響をほぼ受けることなく行われる。

第１位相期間および第２位相期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）のサンプリング期間は、それぞれ、第１位相期間および第２位相期間の終了間際に設定される。即ち、制御クロックΦ１および制御クロックΦ２がハイレベルからロウレベルに戻るタイミングは、第１位相期間および第２位相期間の終了時刻よりも、所定期間前に設定される。この所定期間は、第１位相期間と第２位相期間の切り替わり時に発生するノイズの影響が十分に小さくなるタイミングに設定される。その結果、加算回路１Ｂが出力する加算信号Ｖｆｉｌ（ｔ）の値は、ノイズに起因する誤差が排除される。

加算回路１Ｂの演算容量Ｃ１に印加される基準信号ＶＣＯＭを、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）のコモン電圧から決定されるチョッパ出力信号Ｖｓｕｂ（ｔ）の直流レベルと同一値に設定することで、チョッパ出力信号Ｖｓｕｂ（ｔ）と加算信号Ｖｆｉｌ（ｔ）との直流レベルを一致させることができる。これにより、信号処理回路１の回路設計が容易となる。

＜実施の形態１の変形例＞
図８は、実施の形態１に係る信号処理回路１の変形例である信号処理回路１１のブロック図を示す。

図８において、図６と同一の記号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。

信号処理回路１１は、図６に示される信号処理回路１において、チョッパ出力信号Ｖｓｕｂ（ｔ）を出力する信号線に容量Ｃ３を付加した構成を有する。チョッパアンプ１Ａが有する初段アンプＡＭＰ１のゲインが高く、チョッパ出力信号Ｖｓｕｂ（ｔ）が、チョッピングクロックＣＬＫ１の第１位相期間と第２位相期間で、電源電圧ＶＣＣまたは電源電圧ＶＳＳ近くまで大きく変化する場合、チョッパ出力信号Ｖｓｕｂ（ｔ）には、電源電圧ＶＣＣまたは電源電圧ＶＳＳ近くで、歪が発生する。このチョッパ出力信号Ｖｓｕｂの歪により、加算回路１Ｂの測定精度が低下する。

チョッパ出力信号Ｖｓｕｂ（ｔ）を出力する信号線と接地配線間に容量Ｃ３を付加することで、高ゲインの初段アンプＡＭＰ１の出力波形は、三角波あるいは三角波で近似できる波形となる。

図９は、実施の形態１に係る信号処理回路１の変形例である信号処理回路１１の主要部の信号波形を示す。

図９におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の波形が、図８の主要部の動作波形図と異なる。他の波形の横軸（時刻）に対する縦軸（電圧）の変化は、図９および図８とも、同一であり、重複説明は省略される。

信号処理回路１１において、チョッパ出力信号Ｖｓｕｂ（ｔ）を出力する信号線に容量Ｃ３を付加することで、高ゲインの初段アンプＡＭＰ１の出力波形は、所定の勾配を有する三角波に近似される。容量Ｃ３の容量値を適宜選択することで、制御クロックΦ１および制御クロックΦ２のサンプリング期間におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値を、信号処理回路１の場合と同程度に設定することが可能となる。

＜実施の形態２＞
図１０は、実施の形態２に係る信号処理回路２のブロック図を示す。

図１０において、図１と同一の符号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。

信号処理回路２は、図１における加算回路１Ｂを、加算回路２Ｂに置き換えた構成に相当する。

信号処理回路２は、チョッパアンプ１Ａ、加算回路２Ｂ、および出力段アンプ１Ｃを備える。チョッパアンプ１Ａは、変調チョッパ回路ＳＡ、初段アンプＡＭＰ１、および復調チョッパ回路ＳＢを有する。変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢは、制御回路ＣＴＬが出力するチョッピングクロックＣＬＫ１により、そのチョッピング動作が制御される。加算回路２Ｂは、制御回路ＣＴＬが出力する制御クロックΦ１および制御クロックΦ２により、その動作が制御される。

図１１は、実施の形態２に係る信号処理回路２が備える加算回路２Ｂの回路図である。
加算回路２Ｂは、チョッピングクロックＣＬＫ１の半周期毎に、正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）と、反転のオフセット電圧Ｖｂが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）とを加算した加算信号Ｖｆｉｌ（ｔ）を生成する。

加算回路２Ｂは、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１３、スイッチＳＷ１４、スイッチＳＷ２１、スイッチＳＷ２２、スイッチＳＷ２３、スイッチＳＷ２４、容量Ｃ０、演算容量Ｃ１、および演算容量Ｃ２を有する。ノードＮ５１とノードＮ６１の間には、スイッチトキャパシタ技術を用いた２つの加算回路が並列に接続される。

第１加算回路は、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１３、スイッチＳＷ１４、および演算容量Ｃ１を有する。ノードＮ５１と演算容量Ｃ１の一端および他端には、それぞれ、スイッチＳＷ１１およびスイッチＳＷ１３が接続される。ノードＮ６１と演算容量Ｃ１の一端には、スイッチＳＷ１２が接続される。演算容量Ｃ１の他端にはスイッチＳＷ１４の一端が接続され、スイッチＳＷ１４の他端には、基準信号ＶＣＯＭが印加される。

第２加算回路は、スイッチＳＷ２１、スイッチＳＷ２２、スイッチＳＷ２３、スイッチＳＷ２４、および演算容量Ｃ２を有する。ノードＮ５１と演算容量Ｃ２の一端および他端には、それぞれ、スイッチＳＷ２３およびスイッチＳＷ２１が接続される。ノードＮ６１と演算容量Ｃ１の他端には、スイッチＳＷ２２が接続される。演算容量Ｃ２の一端にはスイッチＳＷ２４の一端が接続され、スイッチＳＷ２４の他端には、基準信号ＶＣＯＭが印加される。

容量Ｃ０の一端はノードＮ６１と接続され、その他端には接地電圧ＧＮＤが印加される。容量Ｃ０は、ノードＮ６１に印加された電圧を保持する。

第１加算回路において、ノードＮ５１には、チョッパ出力信号Ｖｓｕｂ（ｔ）が入力され、ノードＮ６１から加算信号Ｖｆｉｌ（ｔ）が出力される。スイッチＳＷ１１およびスイッチＳＷ１４の導通状態は、制御クロックΦ１で制御され、スイッチＳＷ１２およびスイッチＳＷ１３の導通状態は、制御クロックΦ２で制御される。さらに、スイッチＳＷ１１およびスイッチＳＷ１４の導通状態と、スイッチＳＷ１２およびスイッチＳＷ１３の導通状態とは、互いに相反するように制御される。

例えば、制御クロックΦ１がハイレベルの期間（制御クロックΦ２はロウレベルの期間）にわたり、スイッチＳＷ１１およびスイッチＳＷ１４は導通状態に設定され、スイッチＳＷ１２およびスイッチＳＷ１３は非導通状態に設定される。一方、制御クロックΦ２がハイレベルの期間（制御クロックΦ１はロウレベルの期間）にわたり、スイッチＳＷ１２およびスイッチＳＷ１３は、導通状態に設定され、スイッチＳＷ１１およびスイッチＳＷ１４は、非導通状態に設定される。

一方、第２加算回路において、ノードＮ５１には、チョッパ出力信号Ｖｓｕｂ（ｔ）が入力され、ノードＮ６１から加算信号Ｖｆｉｌ（ｔ）が出力される。スイッチＳＷ２１およびスイッチＳＷ２４の導通状態は、制御クロックΦ２で制御され、スイッチＳＷ２２およびスイッチＳＷ２３の導通状態は、制御クロックΦ１で制御される。さらに、スイッチＳＷ２１およびスイッチＳＷ２４の導通状態と、スイッチＳＷ２２およびスイッチＳＷ２３の導通状態とは、互いに相反するように制御される。

ＳＷ１１／ＳＷ１４およびＳＷ２２／ＳＷ２３の導通状態と、ＳＷ１２／ＳＷ１３およびＳＷ２１／ＳＷ２４の導通状態とは、互いに相反するように制御される。

例えば、制御クロックΦ１がハイレベルの期間（制御クロックΦ２はロウレベルの期間）にわたり、スイッチＳＷ１１、スイッチＳＷ１４、スイッチＳＷ２２、およびスイッチＳＷ２３は、導通状態に設定され、スイッチＳＷ１２、スイッチＳＷ１３、スイッチＳＷ２１、およびスイッチＳＷ２４は、非導通状態に設定される。なお、図１１に示される加算回路２Ｂは、この状態を模式的に示す。

一方、制御クロックΦ２がハイレベルの期間（制御クロックΦ１はロウレベルの期間）にわたり、スイッチＳＷ１１からスイッチＳＷ１４、およびスイッチＳＷ２１からスイッチＳＷ２４の導通状態は、制御クロックΦ１がハイレベルの期間と逆になる。

図１２は、実施の形態２に係る信号処理装置２の主要部の信号波形を示す。
図１２において、縦軸は主要部の電圧変化を模式的に示し、横軸は時刻を示す。縦軸および横軸とも、任意スケールである。

時刻ｔ１０から時刻ｔ１５の期間は、チョッピングクロックＣＬＫ１の周期Ｔと対応する。時刻ｔ１０から時刻１２は、チョッピングクロックＣＬＫ１がロウレベルとなる第１位相期間であり、時刻ｔ１２から時刻ｔ１５は、チョッピングクロックＣＬＫ１がハイレベルとなる第２位相期間である。第１位相期間および第２位相期間において、変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢは、それぞれの入力ノードに印加された信号を入れ替えて、それぞれの出力ノードから出力する。

時刻ｔ１０から開始する第１位相期間において、チョッパアンプ１Ａは、正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。第１加算回路は、制御クロックΦ１に応答して、時刻ｔ１１におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値をサンプリングする。その値を、Ｖｓｕｂ（ｔ１１）とする。

時刻ｔ１２から開始する第２位相期間において、チョッパアンプ１Ａは、反転のオフセット電圧Ｖｂが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。第１加算回路は、制御クロックΦ２に応答して、時刻ｔ１４におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値（＝Ｖｓｕｂ（ｔ１４））と、チョッパ出力信号Ｖｓｕｂ（ｔ１１）との加算値（＝Ｖｆｉｌ（ｔ１４））を出力する。
Ｖｆｉｌ（ｔ１４）
＝Ｖｓｉｇ（ｔ１１）＋Ｖａ＋Ｖｓｉｇ（ｔ１４）＋Ｖｂ＋ＶＣＯＭ …… 式５１
ここで、符号”＋”は、加算記号である。

時刻ｔ１２から開始する第２位相期間において、第２加算回路は、制御クロックΦ２に応答して、時刻ｔ１４におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値（＝Ｖｓｕｂ（ｔ１４））をサンプリングする。即ち、第２位相期間において、第１加算回路における加算信号Ｖｆｉｌ（ｔ）の生成と、第２加算回路におけるチョッパ出力信号Ｖｓｕｂ（ｔ）のサンプリングとは、同時に行われる。

時刻ｔ１５から開始する第１位相期間において、チョッパアンプ１Ａは、正転のオフセット電圧Ｖａが重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を出力する。第１加算回路は、制御クロックΦ１に応答して、時刻ｔ１７におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値をサンプリングする。その値を、Ｖｓｕｂ（ｔ１７）とする。

この第１位相期間において、第２加算回路は、制御クロックΦ１に応答して、時刻ｔ１７におけるチョッパ出力信号Ｖｓｕｂ（ｔ）の値（＝Ｖｓｕｂ（ｔ１７））と、チョッパ出力信号Ｖｓｕｂ（ｔ１４）との加算値（＝Ｖｆｉｌ（ｔ１７））を出力する。
Ｖｆｉｌ（ｔ１７）
＝Ｖｓｉｇ（ｔ１４）＋Ｖｂ＋Ｖｓｉｇ（ｔ１７）＋Ｖａ＋ＶＣＯＭ …… 式５２
ここで、符号”＋”は、加算記号である。

即ち、第１位相期間において、第２加算回路における加算信号Ｖｆｉｌ（ｔ）の生成と、第１加算回路におけるチョッパ出力信号Ｖｓｕｂ（ｔ）のサンプリングとは、同時に行われる。

時刻ｔ１８から開始する第２位相間以降も、第１加算回路および第２加算回路は、同様の処理を行う。

実施の形態２に係る信号処理回路２の効果は、以下の通りである。
加算回路２Ｂは、チョッピングクロックＣＬＫ１の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を加算した加算信号Ｖｆｉｌ（ｔ）を生成する。その結果、実施の形態１に係る信号処理回路１が備える加算回路１Ｂと比較し、チョッパアンプ１Ａのチョッパ出力信号Ｖｓｕｂ（ｔ）生成から、加算回路２Ｂの加算信号Ｖｆｉｌ（ｔ）の生成の遅延時間を小さくすることが可能となり、オフセット電圧をより高精度に除去可能される。

＜実施の形態２の変形例＞
図１３は、実施の形態２に係る信号処理回路２の変形例である信号処理回路２１のブロック図を示す。

図１３において、図１１と同一の記号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。

信号処理回路２１は、図１１に示される信号処理回路２において、チョッパ出力信号Ｖｓｕｂ（ｔ）を出力する信号線に容量Ｃ３を付加した構成を有する。容量Ｃ３の作用および効果は、図８に示される信号処理回路１１と同様である。

＜実施の形態３＞
図１４は、実施の形態３に係る信号処理回路３のブロック図を示す。

図１４において、図１と同一の記号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。即ち、信号処理回路３は、図１に示される信号処理回路１において、チョッパアンプ１Ａをチョッパアンプ３Ａに置換した構成を有する。

信号処理回路３は、チョッパアンプ３Ａ、加算回路１Ｂ、および出力段アンプ１Ｃを備える。チョッパアンプ３Ａは、変調チョッパ回路ＳＡと、２段シングルエンド増幅器に復調チョッパ回路ＳＢを組み合わせた構成を有する。変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢは、制御回路ＣＴＬが出力するチョッピングクロックＣＬＫ１により、そのチョッピング動作が制御される。加算回路１Ｂは、制御回路ＣＴＬが出力する制御クロックΦ１および制御クロックΦ２により、その動作が制御される。

図１５は、実施の形態３に係る信号処理回路３の回路図を示す。
チョッパアンプ３Ａは、変調チョッパ回路ＳＡ、初段アンプＡＭＰ２、および２つの復調チョッパ回路ＳＢを有する。初段アンプＡＭＰ２は、２段シングルエンド増幅器の具体例であり、フォールデッドカスコード型ＡＢ級増幅器の構成を有する。

初段アンプＡＭＰ２は、差動入力段、電源電圧ＶＣＣ側のカスコードカレントミラー回路、電源電圧ＶＳＳ側のカスコードカレントミラー回路、および出力段を備える。

初段アンプＡＭＰ２の差動入力段は、ｎ型トランジスタＭｎ３１、Ｍｎ３２、およびＭｎ３３で構成される。ｎ型トランジスタＭｎ３１およびＭｎ３２の各ゲートには、変調チョッパ回路ＳＡを介して、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）が印加される。ｎ型トランジスタＭｎ３１およびＭｎ３２のソースは、定電流源であるｎ型トランジスタＭｎ３３のｎ型トランジスタのドレインと接続される。ｎ型トランジスタＭｎ３３のゲートおよびソースには、それぞれ、バイアス電圧Ｖｂ７および電源電圧ＶＳＳが印加される。

電源電圧ＶＣＣ側のカスコードカレントミラー回路は、カスコード接続されたｐ型トランジスタＭｐ３１およびＭｐ３３と、カスコード接続されたｐ型トランジスタＭｐ３２およびＭｐ３４と、を有する。ｐ型トランジスタＭｐ３１およびＭｐ３２のドレインは、第１復調チョッパ回路ＳＢを介して、それぞれ、ｐ型トランジスタＭｐ３３およびＭｐ３４のソースと接続される。ｐ型トランジスタＭｐ３３のドレインは、ｐ型トランジスタＭｐ３１およびＭｐ３２のゲートと接続される。

電源電圧ＶＳＳ側のカスコードカレントミラー回路は、カスコード接続されたｎ型トランジスタＭｎ３６およびＭｎ３８と、カスコード接続されたｎ型トランジスタＭｎ３７およびＭｎ３９と、を有する。ｎ型トランジスタＭｎ３６およびＭｎ３７のソースは、第２復調チョッパ回路ＳＢを介して、ｎ型トランジスタＭｎ３８およびＭｎ３９のドレインと接続される。ｎ型トランジスタＭｎ３６のドレインは、ｎ型トランジスタＭｎ３８およびＭｎ３９のゲートと接続される。

差動入力段が有するｎ型トランジスタＭｎ３１およびＭｎ３２のドレインは、それぞれ、電源電圧ＶＣＣ側のカスコードカレントミラー回路が有するｐ型トランジスタＭｐ３１およびＭｐ３２のドレインと接続される。即ち、差動入力段は、電源電圧ＶＣＣ側のカスコードカレントミラー回路と、折り返しカスコード接続される。

差動入力段には、変調チョッパ回路ＳＡを介して、チョッピングクロックＣＬＫ１の半周期毎に入れ替えられた差動入力信号Ｖｓｐ（ｔ）およびＶｓｍ（ｔ）が印加される。電源電圧ＶＣＣ側および電源電圧ＶＳＳの各カスコードカレントミラー回路は、それぞれが有する第１復調チョッパ回路ＳＢおよび第２復調チョッパ回路ＳＢとともに、変調チョッパ回路ＳＡが出力する差動入力信号Ｖｓｐ（ｔ）およびＶｓｍ（ｔ）を増幅および復調した差動出力信号を、初段アンプＡＭＰ２の出力段へ出力する。

初段アンプＡＭＰ２の出力段は、プッシュプル動作をするｐ型トランジスタＭｐ３７およびｎ型トランジスタＭｎ４０を有する。ｐ型トランジスタＭｐ３７のソースには電源電圧ＶＣＣが印加され、そのドレインは、ｎ型トランジスタＭｎ４０のドレインと接続される。ｎ型トランジスタＭｎ４０のソースには、電源電圧ＶＳＳが印加される。

電源電圧ＶＣＣ側のカスコードカレントミラー回路と電源電圧ＶＳＳ側のカスコードカレントミラー回路間には、初段アンプの出力段をＡＢ級動作させるためのバイアス回路が挿入される。このバイアス回路は、１対のｎ型トランジスタＭｎ３４およびｐ型トランジスタＭｐ３５と、１対のｎ型トランジスタＭｎ３５およびｐ型トランジスタＭｐ３６と、を有する。ｐ型トランジスタＭｐ３５およびＭｐ３６のゲートには、バイアス電圧Ｖｂ４が印加され、ｎ型トランジスタのＭｎ３４およびＭｎ３５のゲートには、バイアス電圧Ｖｂ５が印加される。

ｐ型トランジスタＭｐ３４のドレイン、ｐ型トランジスタＭｐ３６のソース、およびｎ型トランジスタＭｎ３５のドレインは、互いに接続され、その接続点の電圧は、初段アンプの出力段を構成するｐ型トランジスタＭｐ３７のゲートに印加される。ｐ型トランジスタＭｐ３６のドレイン、ｎ型トランジスタＭｎ３５のソース、ｎ型トランジスタＭｎ３７のドレインは、互いに接続され、それらの接続点の電圧は、ｎ型トランジスタＭｎ４０のゲートに印加される。

変調チョッパ回路ＳＡおよび２つの復調チョッパ回路ＳＢを、チョッピングクロックＣＬＫ１で制御することにより、チョッパアンプ３Ａは、チョッピングクロックＣＬＫ１の半周期毎に、正転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）、および反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を、交互に出力する。

加算回路１Ｂは、基準信号ＶＣＯＭを基準として、正転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）と、反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）と、を加算した加算信号Ｖｆｉｌ（ｔ）を生成する。出力段アンプ１Ｃは、加算信号Ｖｆｉｌ（ｔ）を増幅して、信号処理回路３の出力信号Ｖｏｕｔ（ｔ）を出力する。

信号処理回路３において、フォールデッドカスコード型ＡＢ級増幅器を、２段シングルエンド増幅器の例として説明した。２段シングルエンド増幅器はそれに限定されず、カスコード差動増幅器やＲａｉl−ｔｏ−Ｒａｉｌ入力差動段を有する増幅回路に変更しても良い。

＜実施の形態３の変形例＞
図１６は、実施の形態３に係る信号処理回路３の変形例である信号処理回路３１のブロック図を示す。

図１６において、図１４と同一の記号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。即ち、信号処理回路３１は、図１６に示される信号処理回路３において、加算回路１Ｂを加算回路２Ｂに置換した構成を有する。

信号処理回路３１は、チョッパアンプ３Ａ、加算回路２Ｂ、および出力段アンプ１Ｃを備える。加算回路２Ｂの具体的な構成は、図１１に示される。

加算回路２Ｂは、２段シングルエンド増幅器で構成される初段アンプＡＭＰ２が出力するチョッパ出力信号Ｖｓｕｂ（ｔ）を、チョッピングクロックＣＬＫ１の半周期毎に加算した加算信号Ｖｆｉｌ（ｔ）を生成する。初段アンプＡＭＰ２は、チョッピングクロックＣＬＫ１の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を、交互に出力する。従って、加算回路２Ｂにより、２段シングルエンド増幅器のオフセット電圧の影響が除去された信号が、出力段アンプ１Ｃから出力される。

信号処理回路３１は、２段シングルエンド増幅器と加算回路２Ｂとを組み合わせた構成を有する。この結果、チョッパ出力信号Ｖｓｕｂ（ｔ）から加算信号Ｖｆｉｌ（ｔ）を生成する時間がさらに短縮され、信号処理回路３の動作を高速することが可能となる。

＜実施の形態４＞
図１７は、実施の形態４に係る信号処理回路４のブロック図を示す。

信号処理回路４は、チョッパアンプ４Ａ、加算回路４Ｂ、および出力段アンプ４Ｃを備える。チョッパアンプ４Ａは、変調チョッパ回路ＳＡと、全差動増幅器に復調チョッパ回路ＳＢを組み合わせた構成を有する。変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢは、制御回路ＣＴＬが出力するチョッピングクロックＣＬＫ１により、そのチョッピング動作が制御される。

変調チョッパ回路ＳＡには、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）が入力される。チョッピングクロックＣＬＫ１の第１位相期間において、チョッパアンプ４Ａは、正転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ１（ｔ）と、反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ２（ｔ）と、を出力する。さらに、チョッピングクロックＣＬＫ１の第２位相期間において、チョッパアンプ４Ａは、反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ１（ｔ）と、正転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ２（ｔ）と、を出力する。

加算回路４Ｂは、図１に示される加算回路１Ｂと同一構成の加算回路１Ｂ＿１および加算回路１Ｂ＿２を有する。加算回路１Ｂ＿１および加算回路１Ｂ＿２は、チョッピングクロックＣＬＫ１の周期毎に、それぞれ、チョッパ出力信号Ｖｓｕｂ１（ｔ）およびチョッパ出力信号Ｖｓｕｂ２（ｔ）を加算する。加算回路４Ｂは、チョッパ出力信号Ｖｓｕｂ１（ｔ）およびチョッパ出力信号Ｖｓｕｂ２（ｔ）の加算結果を、それぞれ、加算信号Ｖｆｉｌ１（ｔ）および加算信号Ｖｆｉｌ２（ｔ）として出力する。

出力段アンプ４Ｃは、シングルエンドの増幅回路であり、加算信号Ｖｆｉｌ１（ｔ）および加算信号Ｖｆｉｌ２（ｔ）に基づき、信号処理回路４の出力信号Ｖｏｕｔ（ｔ）を出力する。

図１８は、実施の形態４に係る信号処理回路４の回路図である。
チョッパアンプ４Ａは、変調チョッパ回路ＳＡ、初段アンプＡＭＰ３、および復調チョッパ回路ＳＢを有する。

初段アンプＡＭＰ３は、ｐ型トランジスタＭｐ４１、ｐ型トランジスタＭｐ４２、およびｐ型トランジスタＭｐ４３と、ｎ型トランジスタＭｎ４２およびｎ型トランジスタＭｎ４３と、コモンモードフィードバック回路ＣＭＦＢと、を有する。ｐ型トランジスタＭｐ４１のソースには電源電圧ＶＣＣが印加され、そのドレインは、ｐ型トランジスタＭｐ４２およびｐ型トランジスタＭｐ４３のソースと接続される。ｐ型トランジスタＭｐ４１のゲートには、バイアス電圧Ｖｂ１が印加される。

ｐ型トランジスタＭｐ４２およびｐ型トランジスタＭｐ４３のドレインは、それぞれ、ノードＮ４ａおよびノードＮ４ｂを介して、ｎ型トランジスタＭｎ４２およびｎ型トランジスタＭｎ４３のドレインと接続される。ｎ型トランジスタＭｎ４２およびｎ型トランジスタＭｎ４３のソースには、電源電圧ＶＳＳが印加される。ｎ型トランジスタＭｎ４２およびｎ型トランジスタＭｎ４３のゲートは互いに接続され、コモンモードフィードバック回路ＣＭＦＢの出力と接続される。コモンモードフィードバック回路ＣＭＦＢは、入力されたノードＮ４ａおよびノードＮ４ｂの電位に基づき、ｎ型トランジスタＭｎ４２およびｎ型トランジスタＭｎ４３の電流を制御する。

復調チョッパ回路ＳＢの一方の入力ノードおよび他方の入力ノードは、それぞれ、ノードＮ４ａおよびノードＮ４ｂと接続される。復調チョッパ回路ＳＢの一方の出力ノード、および他方の出力ノードは、それぞれ、加算回路１Ｂ＿１の入力ノードおよび加算回路１Ｂ＿２と接続される。

加算回路４Ｂが有する加算回路１Ｂ＿１および加算回路１Ｂ＿２は、上述の通り、図１に示される加算回路１Ｂと同一の構成を有する。

出力段アンプ４Ｃは、ｐ型トランジスタＭｐ４４およびＭｐ４５と、ｎ型トランジスタＭｎ４４、Ｍｎ４５、およびＭｎ４６と、を有する。ｐ型トランジスタＭｐ４４およびＭｐ４５のソースには電源電圧ＶＣＣが印加される。ｎ型トランジスタＭｎ４４のドレインは、ｐ型トランジスタＭｐ４４およびＭｐ４５のゲートと接続され、ｎ型トランジスタＭｎ４５のドレインは、ｐ型トランジスタＭｐ４５のドレインと接続され、信号処理回路４の出力信号Ｖｏｕｔ（ｔ）を出力する。

ｎ型トランジスタＭｎ４４およびＭｎ４５のゲートには、それぞれ、加算信号Ｖｆｉｌ１（ｔ）および加算信号Ｖｆｉｌ２（ｔ）が印加される。ｎ型トランジスタＭｎ４４およびＭｎ４５のソースは、ｎ型トランジスタＭｎ４６のドレインと接続される。ｎ型トランジスタＭｎ４６のゲートおよびソースには、それぞれ、バイアス電圧Ｖｂ２および電源電圧ＶＳＳが印加され、電流源として動作する。

信号処理回路４において、出力段アンプ４Ｃはシングルエンド増幅器で構成される。出力段アンプ４Ｃはその構成に限定されず、全差動増幅器で構成しても良い。

＜実施の形態４の変形例＞
図１９は、実施の形態４に係る信号処理回路４の変形例である信号処理回路４１のブロック図を示す。

図１９において、図１７と同一の符号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。

信号処理回路４１は、信号処理回路４において、加算回路４Ｂを加算回路４Ｂ１に置換した構成に相当する。加算回路４Ｂ１は、加算回路２Ｂ＿１および加算回路２Ｂ＿２を有する。加算回路２Ｂ＿１および加算回路２Ｂ＿２は、いずれも、図１１に示される加算回路２Ｂと同一の構成を有する。即ち、加算回路４Ｂ１は、チョッピングクロックＣＬＫ１の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ１（ｔ）およびチョッパ出力信号Ｖｓｕｂ２（ｔ）を加算し、その加算結果を、それぞれ、加算信号Ｖｆｉｌ１（ｔ）および加算信号Ｖｆｉｌ２（ｔ）として出力する。

＜実施の形態５＞
図２０は、実施の形態５に係る信号処理回路５のブロック図を示す。

図２０において、図１と同一の記号が付されたものは、両者とも同一の構成を有し、それらの説明は省略される。

信号処理回路５は、チョッパ出力信号Ｖｓｕｂ（ｔ）を出力する復調チョッパ回路ＳＢの出力ノードの一端と、差動入力信号Ｖｓｍ（ｔ）が印加される変調チョッパ回路ＳＡの入力ノードの他端間との間に、帰還回路１Ｆを接続した構成を有する。

図２１は、実施の形態５に係る信号処理回路５の回路図を示す。
図２１において、図６と同一の符号が付されたものは、両者とも同一の構成を有し、それらの説明は省略される。

帰還回路１Ｆは、復調チョッパ回路の出力ノードの一端と、電源電圧ＶＳＳが印加される配線との間に、直列に接続された抵抗Ｒｆｂ１および抵抗Ｒｆｂ２で構成される。抵抗Ｒｆｂ１の一端は、復調チョッパ回路の出力ノードの一端と接続される。抵抗Ｒｆｂ１の他端は、抵抗Ｒｆｂ２の一端と接続される。抵抗Ｒｆｂ２の他端には、電源電圧ＶＳＳが印加される。変調チョッパ回路ＳＡの入力ノードの他端には、チョッパ出力信号Ｖｓｕｂ（ｔ）の電圧を抵抗Ｒｆｂ１および抵抗Ｒｆｂ２で分割した電圧が印加される。

図２１は、図６に示される実施の形態１に係る信号処理回路１に、帰還回路１Ｆを付加した構成を有する。帰還回路１Ｆは、図１０に示される実施の形態２に係る信号処理回路２、図１４に示される実施の形態３に係る信号処理回路３、または図１７に示される実施の形態４に係る信号処理回路４にも、適用可能である。具体的には、信号処理回路２〜信号処理回路３において、チョッパアンプが出力するチョッパ出力信号Ｖｓｕｂ（ｔ）を、変調チョッパ回路ＳＡの入力ノードにフィードバックするように、帰還回路１Ｆが接続される。

信号処理回路５の効果は、以下の通りである。即ち、帰還回路１Ｆを設けることにより、信号処理回路５のゲインを調整することが可能となる。さらに、加算器や減算器等の演算回路を構成することも可能となる。

＜実施の形態６＞
図２２は、実施の形態６に係るＲ／Ｄコンバータ１０１を備える半導体装置１０のブロック図である。

半導体装置１０は、Ｒ／Ｄコンバータ１０１、入出力部１０２、周辺アナログ回路１０３、および周辺ロジック回路１０４を備える。なお、Ｒ／Ｄコンバータは、レゾルバ／デジタルコンバータの略称表記である。

Ｒ／Ｄコンバータ１０１は、アナログ回路部１０１１およびデジタル信号処理部１０１２を有する。アナログ回路部１０１１は、アナログ入力部１０１１ａおよび励磁バッファ部１０１１ｂを備える。

アナログ入力部１０１１ａは、入力アンプ６１および６２と、乗算型Ｄ／Ａコンバータ６３および６４と、信号処理回路６と、を備える。アナログ入力部１０１１ａには、アナログ信号であるレゾルバ信号Ｓ１（ｔ）〜Ｓ４（ｔ）が入力される。レゾルバ信号Ｓ１（ｔ）およびＳ３（ｔ）は、レゾルバの正弦波出力であり、入力アンプ６２および乗算型Ｄ／Ａコンバータ６４で演算され、差動入力信号Ｖｓｐ（ｔ）に変換される。レゾルバ信号Ｓ２（ｔ）およびＳ４（ｔ）は、レゾルバの余弦波出力であり、入力アンプ６１および乗算型Ｄ／Ａコンバータ６３で演算され、差動入力信号Ｖｓｍ（ｔ）に変換される。

信号処理回路６は、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）を、レゾルバの角度信号とデジタル角度信号との誤差判定信号Ｖｏｕｔ（ｔ）に変換し、デジタル信号処理部１０１２へ出力する。

デジタル信号処理部１０１２は、誤差判定信号Ｖｏｕｔ（ｔ）のハイレベルあるいはロウレベルに応じて、差動入力信号Ｖｓｐ（ｔ）と差動入力信号Ｖｓｍ（ｔ）の値がほぼ等しくなるように、デジタル信号ｓ６３およびデジタル信号ｓ６４を、それぞれ、乗算型Ｄ／Ａコンバータ６３および６４へフィードバックする。デジタル信号ｓ６３およびデジタル信号ｓ６４は、レゾルバ信号Ｓ１（ｔ）〜Ｓ４（ｔ）の角度情報により一意に決定される。その結果、レゾルバ信号Ｓ１（ｔ）〜Ｓ４（ｔ）は、誤差判定信号Ｖｏｕｔ（ｔ）に従い、デジタル角度信号に変換される。

デジタル信号処理部１０１２は、制御回路ＣＴＬを備える。制御回路ＣＴＬは、信号処理回路６へ、チョッピングクロックＣＬＫ１、制御クロックΦ１、および制御クロックΦ２を出力する。

図２３は、実施の形態６に係るＲ／Ｄコンバータ１０１が備える信号処理回路６のブロック図を示す。

信号処理回路６は、減算器６Ｓ、加算回路２Ｂ、およびコンパレータ６Ｃを備える。
減算器６Ｓは、チョッパアンプ３Ａおよび抵抗Ｒ１〜Ｒ４で構成される。チョッパアンプ３Ａの構成は、図１５に示されるチョッパアンプ３Ａと同一構成である。加算回路２Ｂの構成は、図１１に示される加算回路２Ｂと同一構成である。

チョッパアンプ３Ａが有する変調チョッパ回路ＳＡの入力ノードの一端および他端には、それぞれ、抵抗Ｒ２の一端および抵抗Ｒ３の一端が接続される。抵抗Ｒ２の他端および抵抗Ｒ３の他端には、それぞれ、差動入力信号Ｖｓｍ（ｔ）および差動入力信号Ｖｓｐ（ｔ）が入力される。初段アンプＡＭＰ２のチョッパ出力信号Ｖｓｕｂ（ｔ）は、抵抗Ｒ１を介して、変調チョッパ回路ＳＡの入力ノードの一端にフィードバックされる。変調チョッパ回路ＳＡの入力ノードの他端には抵抗Ｒ４の一端が接続され、抵抗Ｒ４の他端には基準信号ＶＣＯＭが印加される。

減算器６Ｓは、抵抗Ｒ２の他端に印加された差動入力信号Ｖｓｍ（ｔ）と、抵抗Ｒ３の他端に印加された差動入力信号Ｖｓｐ（ｔ）との差分に対応する信号を、チョッパ出力信号Ｖｓｕｂ（ｔ）として出力する。加算回路２Ｂは、チョッピングクロックＣＬＫ１の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を加算した加算信号Ｖｆｉｌ（ｔ）を生成する。

コンパレータ６Ｃは、加算信号Ｖｆｉｌ（ｔ）と基準信号ＶＣＯＭとの比較結果に基づき、レゾルバの角度信号とデジタル角度信号との誤差判定信号Ｖｏｕｔ（ｔ）を出力する。

図２４は、実施の形態６に係るＲ／Ｄコンバータ１０１が備える信号処理回路６の回路図である。

チョッパアンプ３Ａおよび加算回路２Ｂは、それぞれ、図１５および図１１において同一記号が付されたものと同一であり、重複説明は省略される。加算回路２Ｂにおいて、基準信号ＶＣＯＭの値は、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）のコモン電圧から決定されるチョッパ出力信号Ｖｓｕｂ（ｔ）の直流レベルと、同一値に設定される。従って、コンパレータ６Ｃのリファレンス電圧も、基準信号ＶＣＯＭに設定される。

実施の形態６に係るＲ／Ｄコンバータ１０１の効果は、以下の通りである。
Ｒ／Ｄコンバータ１０１において、デジタル信号処理部１０１２で演算されるデジタル角度信号の精度は、レゾルバの正弦波出力および余弦波出力の差動入力信号が入力される信号処理回路６の演算精度、即ち、レゾルバの角度信号とデジタル角度信号との誤差判定信号Ｖｏｕｔ（ｔ）の判定精度に大きく依存する。減算器６Ｓは、チョッパアンプ３Ａおよび抵抗Ｒ１〜Ｒ４で構成され、チョッパアンプ３Ａのチョッパ出力信号Ｖｓｕｂ（ｔ）は、加算回路２Ｂで加算信号Ｖｆｉｌ（ｔ）に変換される。この結果、加算信号Ｖｆｉｌ（ｔ）は、初段アンプＡＭＰ２に起因するオフセット電圧の影響が排除された値を出力し、Ｒ／Ｄコンバータ１０１の変換精度が確保される。

＜実施の形態７＞
図２５は、実施の形態７に係るマルチパスネステッドミラー増幅回路２０（Ｍｕｌｔｉｐａｔｈ Ｎｅｓｔｅｄ Ｍｉｒｒｏｒ Ａｍｐｌｉｆｉｅｒ Ｃｉｒｃｕｉｔ）のブロック図である。

マルチパスネステッドミラー増幅回路２０は、信号処理回路４、制御回路ＣＴＬ、アンプ２０５〜２０６、および容量Ｃ５〜Ｃ６を備える。

信号処理回路４は、チョッパアンプ４Ａ、加算回路４Ｂ、出力段アンプ４Ｃ、および容量Ｃ４を備える。信号処理回路４は、図１８に示される信号処理回路４において、チョッパ出力信号Ｖｓｕｂ２（ｔ）を出力する復調チョッパ回路ＳＢの他端に、位相補償用の容量Ｃ４の一端を接続した構成を有する。容量Ｃ４の他端には、接地電圧ＧＮＤが印加される。チョッパアンプ４Ａ、加算回路４Ｂ、および出力段アンプ４Ｃの構成は、それぞれ、図１８において、同一記号が付されたものと同一である。

アンプ２０５には、差動入力信号Ｖｓｐ（ｔ）および差動入力信号Ｖｓｍ（ｔ）が入力される。アンプ２０６には、信号処理回路４の出力段アンプ４Ｃの出力信号、アンプ２０５の出力信号、および容量Ｃ６でフィードバックされたアンプ２０６の出力信号が重畳された信号が入力される。アンプ２０６の出力信号は、容量Ｃ５を介して、チョッパアンプ４Ａが出力するチョッパ出力信号Ｖｓｕｂ１（ｔ）に重畳され、加算回路４Ｂに入力される。

加算回路４Ｂが有する加算回路１Ｂ＿１（図１８参照）は、正転のオフセット電圧およびアンプ２０６の出力信号が重畳したチョッパ出力信号Ｖｓｕｂ１（ｔ）と、反転のオフセット電圧およびアンプ２０６の出力信号が重畳したチョッパ出力信号Ｖｓｕｂ１（ｔ）と、をチョッピングクロックＣＬＫ１の１周期毎に加算し、加算信号Ｖｆｉｌ１（ｔ）を生成する。加算回路４Ｂが有する加算回路１Ｂ＿２は、チョッピングクロックＣＬＫ１の１周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ２（ｔ）を加算した加算信号Ｖｆｉｌ２（ｔ）を生成する。

出力段アンプ４Ｃは、加算信号Ｖｆｉｌ１（ｔ）と加算信号Ｖｆｉｌ２（ｔ）との差分を増幅した出力信号を、アンプ２０６へ出力する。

上述の通り、マルチパスネステッドミラー増幅回路２０は、チョッパアンプ４Ａ（１段目増幅器）と、加算回路４Ｂおよび出力段アンプ４Ｃ（２段目増幅器）と、アンプ２０６（３段目増幅器）と、で構成された３段高ゲイン信号パスを有する。マルチパスネステッドミラー増幅回路２０は、さらに、アンプ２０５とアンプ２０６で構成された、２段広帯域信号パスを併せ持つ。

アンプ２０６の出力信号を、容量Ｃ５を介して、加算回路４Ｂの入力側へフィードバックすることで、第１パスの３段目増幅器の出力を２段目増幅器の入力にフィードバックすることが実現される。さらに、第１パスの初段に信号処理回路４を配置することで、マルチパスネステッドミラー増幅回路２０の出力信号におけるオフセット電圧の影響が低減される。

各実施の形態に係る信号処理回路の説明において、チョッピングクロックＣＬＫ１の論理レベルと、変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢにおける各スイッチの開閉状態との対応付けは、一例を示すものである。両者の関係は、適宜変更可能である。

また、変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢにおける各スイッチの開閉状態は、必ずしも、同一に設定する必要はない。即ち、変調チョッパ回路ＳＡおよび復調チョッパ回路ＳＢにおいて、入力ノードに印加された入力信号を出力ノードから出力する場合、入力信号の入れ替え動作は、変調チョッパ回路ＳＡと復調チョッパ回路ＳＢで、それぞれ個別に設定される。

例えば、図１に示されるチョッパアンプ１Ａにおいて、変調チョッパ回路ＳＡに入力された差動入力信号Ｖｓｐ（ｔ）／Ｖｓｍ（ｔ）を、周期的に入れ替えて初段アンプＡＭＰ１に印加した場合、チョッパアンプ１Ａが、正転および反転のオフセット電圧が重畳したチョッパ出力信号Ｖｓｕｂ（ｔ）を交互に出力するように、復調チョッパ回路ＳＢの動作が設定される。この変調チョッパ回路ＳＡの動作に対する復調チョッパ回路ＳＢの動作設定は、初段アンプＡＭＰ１の回路構成等を考慮して決定される。

信号処理回路における初段アンプＡＭＰ１等は、各実施の形態で開示された具体的な回路構成に限定されず、差動入力信号を増幅するアンプであればよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

２０５〜２０６ アンプ、１，１１ 信号処理回路、１Ａ，３Ａ，４Ａ チョッパアンプ、１Ｂ，１Ｂ＿１，１Ｂ＿２，４Ｂ，４Ｂ１ 加算回路、１Ｃ 出力段アンプ、１Ｆ 帰還回路、２，３，４，５，６，２１，３１，４１ 信号処理回路、２Ｂ，２Ｂ＿１，２Ｂ＿２ 加算回路、４Ｃ 出力段アンプ、６Ｃ コンパレータ、６Ｓ 減算器、１０ 半導体装置、２０ マルチパスネステッドミラー増幅回路、２２，２３ 遅延回路、２４ バッファ、６１，６２ 入力アンプ、６３，６４，１０１ コンバータ、１０２ 入出力部、１０３ 周辺アナログ回路、１０４ 周辺ロジック回路、２０５，２０６ アンプ、２１０ チョッピングクロック生成回路、１０１１ アナログ回路部、１０１１ａ アナログ入力部、１０１１ｂ 励磁バッファ部、１０１２ デジタル信号処理部、Ａ１ 電圧増幅率、ＡＭＰ１，ＡＭＰ２，ＡＭＰ３ 初段アンプ、Ｃ０，Ｃ３〜Ｃ６ 容量、Ｃ１，Ｃ２ 演算容量、ＣＬＫ＿ＥＸＴ，ＣＬＫ０ クロック、ＣＬＫ１ チョッピングクロック、ＣＭＦＢ コモンモードフィードバック回路、ＣＴＬ 制御回路、Ｎ１〜Ｎ６，Ｎ１ａ，Ｎ１ｂ，Ｎ４ａ，Ｎ４ｂ，Ｎ５１，Ｎ６１ ノード、Ｓ１，Ｓ２ レゾルバ信号、ｓ６３，ｓ６４ デジタル信号、ＳＡ 変調チョッパ回路、ＳＢ 復調チョッパ回路、ＳＷ１，ＳＷ１１〜ＳＷ１４，ＳＷ２，ＳＷ２１〜ＳＷ２４，ＳＷ３〜４ スイッチ、Ｖａ，Ｖｂ オフセット電圧、Ｖｂ１〜２，Ｖｂ４，Ｖｂ７ バイアス電圧、ＶＣＣ，ＶＳＳ 電源電圧、ＶＣＯＭ 基準信号、Ｖｆｉｌ，Ｖｆｉｌ１，Ｖｆｉｌ２ 加算信号、Ｖｏｓ オフセット電圧、Ｖｏｕｔ デジタル角度信号、Ｖｓｍ，Ｖｓｐ 差動入力信号、Ｖｓｕｂ，Ｖｓｕｂ１，Ｖｓｕｂ２ チョッパ出力信号、Φ１，Φ２ 制御クロック。

Claims (5)

1. マルチパスネステッドミラー増幅回路であって、
   差動入力信号が印加され、第１出力信号を出力する信号処理回路と、
   前記差動入力信号が印加され、第２出力信号を出力する第２増幅器と、
   前記第２出力信号が印加され、第３出力信号を出力する第３増幅器と、
   第１容量および第２容量と、
   を備え、
   前記信号処理回路は、
   前記差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、
   前記チョッパ出力信号を加算して、加算信号を生成する加算回路と、
   前記加算信号を増幅して前記第１出力信号を出力する第１増幅器と、
   を備え、
   前記チョッパアンプは、前記差動入力信号を増幅する差動増幅回路を有し、
   前記差動増幅回路に入力される前記差動入力信号は、制御クロックの第１位相期間および第２位相期間毎に入れ替えられ、
   前記チョッパアンプは、前記差動増幅回路の出力に基づき、前記第１位相期間および前記第２位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳する前記チョッパ出力信号を生成し、
   前記加算回路は、前記第１位相期間および前記第２位相期間における前記チョッパ出力信号を加算して前記加算信号を生成し、
   前記第１増幅器は、前記加算信号を増幅して前記第１出力信号を出力し、
   前記第２増幅器は、前記差動入力信号を増幅して前記第２出力信号を出力し、
   前記第３増幅器は、前記第１出力信号、前記第２出力信号、および前記第１容量を介してフィードバックされた前記第３出力信号が重畳した信号を増幅して前記第３出力信号を出力し、
   前記第３増幅器は、前記第２容量を介して、前記第３出力信号を前記加算回路の入力端子にフィードバックし、
   前記加算回路は、第１スイッチ回路、第１演算容量、および第１容量を有し、
   前記第１容量の一端は、加算信号出力ノードに接続され、
   前記第１容量の他端に、第１電源電圧が印加され、
   前記第１スイッチ回路は、前記第１位相期間における第１サンプリング期間にわたり、前記第１演算容量の一端および他端に、それぞれ、前記チョッパ出力信号および、前記第１電源電圧と異なる基準電圧を印加し、
   前記第２位相期間における第２サンプリング期間にわたり、前記第１演算容量の他端に前記チョッパ出力信号を印加し、前記第１演算容量の一端と前記加算信号出力ノードとを電気的に接続し、
   前記加算回路は、前記第２サンプリング期間にわたり、前記第１演算容量の一端から前記加算信号出力ノードに前記加算信号を出力する、
   マルチパスネステッドミラー増幅回路。
2. 前記チョッパアンプは、
   第１入力ノード対および第１出力ノード対を有する変調チョッパ回路を、
   さらに備え、
   前記変調チョッパ回路は、前記制御クロックに応答して、前記第１入力ノード対に印加された前記差動入力信号を、前記第１位相期間および前記第２位相期間毎に入れ替えて、前記第１出力ノード対から変調差動入力信号を出力し、
   前記チョッパアンプは、前記チョッパ出力信号を出力する、請求項１記載のマルチパスネステッドミラー増幅回路。
3. 前記差動入力信号は、第１差動入力信号及び第２差動入力信号からなり、
   前記基準電圧のレベルは、前記第１差動入力信号および前記第２差動入力信号のコモン電圧から決定されるチョッパ出力信号の直流レベルと同一である、請求項２記載のマルチパスネステッドミラー増幅回路。
4. 前記第１サンプリング期間は、前記第１位相期間の開始時刻から所定の遅延時間経過後に生成される第１サンプリングパルスの幅に基づき決定され、
   前記第２サンプリング期間は、前記第２位相期間の開始時刻から前記遅延時間経過後に生成される第２サンプリングパルスの幅に基づき決定される、請求項２記載のマルチパスネステッドミラー増幅回路。
5. 前記第１サンプリングパルスは、前記第１位相期間の終了直前に生成され、
   前記第２サンプリングパルスは、前記第２位相期間の終了直前に生成される請求項４記載のマルチパスネステッドミラー増幅回路。

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