JP2013236173A - ゼロドリフトアンプ - Google Patents
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Abstract
【課題】常に安定な低オフセット、低オフセットドリフトのアンプを実現できるとともに、従来の方法よりも容量を小さくできるゼロドリフトアンプを提供すること。
【解決手段】ヌルアンプ22とメインアンプ21がカスケード接続の状態であり、メインアンプ21とヌルアンプ22の接続状態がカスケード接続となった時の系の安定性を確保するため、メインアンプ21の出力とメインアンプ21のオフセット調整端子21a,21b間に位相補償用の容量Cfを入れている。ここに挿入した容量Cfは、ミラー効果によりゲイン倍の容量に見えるため、従来の方法よりも容量を小さくでき、コストダウンが可能となる。
【選択図】図3
【解決手段】ヌルアンプ22とメインアンプ21がカスケード接続の状態であり、メインアンプ21とヌルアンプ22の接続状態がカスケード接続となった時の系の安定性を確保するため、メインアンプ21の出力とメインアンプ21のオフセット調整端子21a,21b間に位相補償用の容量Cfを入れている。ここに挿入した容量Cfは、ミラー効果によりゲイン倍の容量に見えるため、従来の方法よりも容量を小さくでき、コストダウンが可能となる。
【選択図】図3
Description
本発明は、ゼロドリフトアンプに関し、より詳細には、半導体LSI回路技術の中のアナログ技術に係るゼロドリフトアンプに関する。
温度測定や圧力測定などのセンサからの信号は微弱であるため、それらの信号の増幅には入力オフセットが小さく、温度ドリフトの少ないアンプが用いられている。この種のアンプの種類としては、トリミング方式、チョッパ方式、オートゼロ方式など様々な方式の高級アンプがある。
図1は、従来のチョッパー・スタビライズド・アンプの回路構成図である。図1に示すチョッパー・スタビライズド・アンプは、低オフセット、低オフセットドリフトを実現する基本回路である。
図1は、従来のチョッパー・スタビライズド・アンプの回路構成図である。図1に示すチョッパー・スタビライズド・アンプは、低オフセット、低オフセットドリフトを実現する基本回路である。
図1において、スイッチがZの位置(Auto Zero)にあるとき、C2とC3はそれぞれアンプの入力と出力のオフセット電位まで充電される。スイッチがSの位置(Sample)にあるとき。Vinは、R1、R2、C2、アンプ(AMP)、C3、R3で形成される経路を通ってVoutに接続される。図1に示されたチョッパー・アンプのゲインは、通常内蔵された素子であらかじめ決められており、外付けの回路ではゲインを変えることはできない。
図2は、従来のオートゼロアンプの回路構成図で、図1の問題を解決したチョッパー・スタビライズド・アンプの回路構成図である。この回路構成図は、一般にオートゼロアンプ又はゼロドリフトアンプと呼ばれている。
以下に、図2に示すようなチョッパー・スタビライズド・アンプをオートゼロアンプと記述する。図2において、符号11はメイン(Main)アンプ(A1)であり、12はヌル(Null)アンプ(A2)である。図2に示す回路動作は、以下の通りである。オートゼロ・モード(スイッチの位置がZ)のとき、ヌルアンプ12をメインアンプ11から切り離し、ヌルアンプ12の入力を短絡し、ヌルアンプ12の出力をヌルアンプ12のヌル端子に接続する。この動作でヌルアンプ12自身のオフセットをゼロ化できる。サンプル・モード(スイッチの位置がS)のとき、オフセットをゼロ化した状態で、ヌルアンプは増幅した信号をメインアンプにわたす。メインアンプでは、直接入力される信号とヌルアンプからわたされた信号を合算して出力信号をつくりだしている。このようにサンプル/オートゼロを繰り返すことで広い温度範囲にわたって低オフセットを実現できる。
以下に、図2に示すようなチョッパー・スタビライズド・アンプをオートゼロアンプと記述する。図2において、符号11はメイン(Main)アンプ(A1)であり、12はヌル(Null)アンプ(A2)である。図2に示す回路動作は、以下の通りである。オートゼロ・モード(スイッチの位置がZ)のとき、ヌルアンプ12をメインアンプ11から切り離し、ヌルアンプ12の入力を短絡し、ヌルアンプ12の出力をヌルアンプ12のヌル端子に接続する。この動作でヌルアンプ12自身のオフセットをゼロ化できる。サンプル・モード(スイッチの位置がS)のとき、オフセットをゼロ化した状態で、ヌルアンプは増幅した信号をメインアンプにわたす。メインアンプでは、直接入力される信号とヌルアンプからわたされた信号を合算して出力信号をつくりだしている。このようにサンプル/オートゼロを繰り返すことで広い温度範囲にわたって低オフセットを実現できる。
例えば、特許文献1には、オフセット電圧ドリフト補正回路付き増幅回路が開示されており、特に、高速オペアンプ等の温度ドリフトを補正するのに適したドリフト補正回路付き増幅回路が開示されている。この特許文献1のものは、入力端子から入力した信号を増幅して出力し、かつ所定性能が特化されているオペアンプと、このオペアンプよりもオフセットの温度ドリフトが少なく、かつ、入力端子における信号を入力するとともに、その出力をオペアンプのオフセット調整端子に入力する低ドリフトオペアンプとを備えたものである。
上述した図2に示したオートゼロアンプの回路構成図は、サンプル・モードに着目すると、メインアンプ11(A1)とヌルアンプ12(A2)との2個がカスコード接続される構成になっている。なお、符号A1,A2はアンプゲイン、B1,B2はトリムゲインを示している。この構成は、安定動作を実現するために、何らかの位相補償手段が必要となる。
従来は、図2中の大きな容量C1でヌルアンプA2の帯域を制限することで系の安定性をたもっていた。しかしながら、この方法は、チップサイズの増大を招き、コスト的に不利であるという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、常に安定な低オフセット、低オフセットドリフトのアンプを実現できるとともに、従来の方法よりも容量を小さくできるゼロドリフトアンプを提供することにある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、常に安定な低オフセット、低オフセットドリフトのアンプを実現できるとともに、従来の方法よりも容量を小さくできるゼロドリフトアンプを提供することにある。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、メインアンプと少なくとも1以上のヌルアンプの回路の接続状態を変えるスイッチトキャパシタ回路網と、該スイッチトキャパシタ回路網のスイッチング動作を行うクロック回路とを備えたゼロドリフトアンプにおいて、前記メインアンプの出力端子と、該メインアンプのオフセット調整端子との間に位相補償用容量を具備することを特徴とする。
また、請求項2に記載の発明は、請求項1に記載の発明において、前記ヌルアンプと前記メインアンプとは、各々2組の差動入力端子を有し、一方は差動信号を受ける入力端子で、他方はオフセット調整端子となることを特徴とする。
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記クロック回路は、前記スイッチトキャパシタ回路網のスイッチングで、前記ヌルアンプがオフセットをサンプルする位相と、サンプルしたオフセットでオフセット補正した前記ヌルアンプと前記メインアンプがカスケード接続する位相とに交互に切り替るスイッチング動作を行うことを特徴とする。
また、請求項4に記載の発明は、請求項3に記載の発明において、前記ヌルアンプが複数個あるとき、前記メインアンプに接続するヌルアンプは位相ごとに切り替ることを特徴とする。
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記クロック回路は、前記スイッチトキャパシタ回路網のスイッチングで、前記ヌルアンプがオフセットをサンプルする位相と、サンプルしたオフセットでオフセット補正した前記ヌルアンプと前記メインアンプがカスケード接続する位相とに交互に切り替るスイッチング動作を行うことを特徴とする。
また、請求項4に記載の発明は、請求項3に記載の発明において、前記ヌルアンプが複数個あるとき、前記メインアンプに接続するヌルアンプは位相ごとに切り替ることを特徴とする。
本発明によれば、メインアンプの出力端子と、このメインアンプのオフセット調整端子との間に位相補償用容量を具備するので、常に安定な低オフセット、低オフセットドリフトのアンプを実現できるとともに、従来の方法よりも容量を小さくでき、コストダウンが可能なゼロドリフトアンプが実現できる。
以下、図面を参照して本発明の実施例について説明する。
図3は、本発明に係るオートゼロアンプを説明するための回路構成図である。図3においては、ヌル(Null)アンプ(A2)22とメイン(Main)アンプ(A1)21がカスケード接続の状態であり、従来は、ヌルアンプの出力に大きな容量を入れて帯域を制限することで系を安定化させていた。本発明は、メインアンプ21とヌルアンプ22の接続状態がカスケード接続となった時の系の安定性を確保するため、メインアンプ21の出力とメインアンプ21のオフセット調整端子21a,21b間に位相補償用の容量Cfを入れている。ここに挿入した容量Cfは、ミラー効果によりゲイン倍の容量に見えるため、従来の方法よりも容量を小さくでき、コストダウンが可能となる。
図3は、本発明に係るオートゼロアンプを説明するための回路構成図である。図3においては、ヌル(Null)アンプ(A2)22とメイン(Main)アンプ(A1)21がカスケード接続の状態であり、従来は、ヌルアンプの出力に大きな容量を入れて帯域を制限することで系を安定化させていた。本発明は、メインアンプ21とヌルアンプ22の接続状態がカスケード接続となった時の系の安定性を確保するため、メインアンプ21の出力とメインアンプ21のオフセット調整端子21a,21b間に位相補償用の容量Cfを入れている。ここに挿入した容量Cfは、ミラー効果によりゲイン倍の容量に見えるため、従来の方法よりも容量を小さくでき、コストダウンが可能となる。
つまり、本発明に係るオートゼロアンプは、メインアンプと少なくとも1以上のヌルアンプの回路の接続状態を変えるスイッチトキャパシタ回路網と、このスイッチトキャパシタ回路網のスイッチング動作を行うクロック回路とを備えたゼロドリフトアンプにおいて、メインアンプ21の出力端子21aと、このメインアンプ21のオフセット調整端子21bとの間に位相補償用容量Cfを具備するものである。
図4は、ヌル(Null)アンプ、図5は、メイン(Main)アンプの回路構成図である。
図4に示すヌルアンプ(オペアンプ)は、2組の差動対を有するフォールデットカスコードアンプである。MN3、MN4、MP5、MP6は、信号入力用の差動対で、MN1、MN2は、オフセットキャンセル用の差動対である。MN1、MN2に印加される電位差が、MP7〜MP10、MN5、MN6、Cn3、Cn4から構成されているカスコード段に電流差を生じさせ、これでオフセットをキャンセルすることができる。なお、CN1乃至CN4は電流源を示している。
図4に示すヌルアンプ(オペアンプ)は、2組の差動対を有するフォールデットカスコードアンプである。MN3、MN4、MP5、MP6は、信号入力用の差動対で、MN1、MN2は、オフセットキャンセル用の差動対である。MN1、MN2に印加される電位差が、MP7〜MP10、MN5、MN6、Cn3、Cn4から構成されているカスコード段に電流差を生じさせ、これでオフセットをキャンセルすることができる。なお、CN1乃至CN4は電流源を示している。
図5に示すメインアンプ(オペアンプ)は、2組の差動対を有するフォールデットカスコードアンプで、MN13、MN14、MP11、MP12は、信号入力用の差動対で、MN11、MN12は、オフセットキャンセル用の差動対である。図4の回路構成図と同様に、オフセット電圧によってカスコード段に流れる電流に差が生じ、この差でオフセットをキャンセルすることができる。MP17〜MP20、MN11〜MN14、Cp2、Cn8でアンプのAB級出力段を構成している。R1、R2、C1、C2は、オペアンプの安定に必要な素子である。
図4及び図5に示すオフセットキャンセル用の差動対を有するオペアンプは、オフセット入力電圧に応じた電流変化を信号入力の差動段で発生させることができるので、本発明のオートゼロアンプの要求に適合する。
つまり、図4に示したヌルアンプと図5に示したメインアンプとは、各々2組の差動入力端子を有し、一方は差動信号を受ける入力端子MN3乃至MN6/MN11乃至MN14で、他方はオフセット調整端子MN1,MN2/MN11,MN12となる。
つまり、図4に示したヌルアンプと図5に示したメインアンプとは、各々2組の差動入力端子を有し、一方は差動信号を受ける入力端子MN3乃至MN6/MN11乃至MN14で、他方はオフセット調整端子MN1,MN2/MN11,MN12となる。
本発明の位相補償法について説明する前に、オートゼロアンプの動作理論を以下で簡単に説明する。オートゼロアンプの動作を説明するためには、2組の差動入力アンプモデルを定義する必要がある。
図7は、オートゼロアンプをモデル化するのに必要なトリムアンプの構成図である。このモデルは、差動入力((V+)−(V−))をA倍した信号とVnをB倍した信号を加算したものをVoとするものである。定義式を以下に示す。
図7は、オートゼロアンプをモデル化するのに必要なトリムアンプの構成図である。このモデルは、差動入力((V+)−(V−))をA倍した信号とVnをB倍した信号を加算したものをVoとするものである。定義式を以下に示す。
Vo=A×((V+)−(V−))+B×Vn ・・・(1)
Vo:アンプ出力
V+、V−:アンプ入力
A:アンプゲイン
B:トリムゲイン
Vn:トリム入力
上記定義式をもとに、φ1とφ2で成立する式を導出する。
Vo:アンプ出力
V+、V−:アンプ入力
A:アンプゲイン
B:トリムゲイン
Vn:トリム入力
上記定義式をもとに、φ1とφ2で成立する式を導出する。
図6は、簡単なオートゼロアンプの回路構成図である。メインアンプ31の入力オフセットをΔV1、ヌルアンプ32の入力オフセットをΔV2とする。
図8(a),(b)は、図6の等価回路で、図8(a)はφ1時の等価回路、図8(b)はφ2時の等価回路を示している。つまり、位相ごとに数式化しやすくするためにφ1での図6の等価回路を図8(a)に、φ2での図6の等価回路を図8(b)に示している。
図8(a),(b)は、図6の等価回路で、図8(a)はφ1時の等価回路、図8(b)はφ2時の等価回路を示している。つまり、位相ごとに数式化しやすくするためにφ1での図6の等価回路を図8(a)に、φ2での図6の等価回路を図8(b)に示している。
図8(a)では、次式が成り立つ。
Vo1(t)=A1×ΔV1+B1×Vo2(t−1) ・・・(2)
Vo2(t)=A2×ΔV2+B2×Vo2(t)
A2=B2=Aのとき
Vo2(t)=A×ΔV2+A×Vo2(t)
(1−A)Vo2(t)=A×ΔV2
∴Vo2(t)=ΔV2*A/(1−A)
A>>1なので以下の式を得る。
Vo1(t)=A1×ΔV1+B1×Vo2(t−1) ・・・(2)
Vo2(t)=A2×ΔV2+B2×Vo2(t)
A2=B2=Aのとき
Vo2(t)=A×ΔV2+A×Vo2(t)
(1−A)Vo2(t)=A×ΔV2
∴Vo2(t)=ΔV2*A/(1−A)
A>>1なので以下の式を得る。
Vo2(t)=−ΔV2 ・・・(3)
図8(b)では、次式が成り立つ。
Vo1(t+1)=A1×((V+)+ΔV1−(V−))+B1×Vo2(t+1)
Vo2(t+1)=A2×((V+)+ΔV2−(V−))+B2×Vo2(t)=A2×((V+)−(V−))+(A2−B2)×ΔV2
A2≒B2のとき、Vo2(t+1)は、下式のようになる。
図8(b)では、次式が成り立つ。
Vo1(t+1)=A1×((V+)+ΔV1−(V−))+B1×Vo2(t+1)
Vo2(t+1)=A2×((V+)+ΔV2−(V−))+B2×Vo2(t)=A2×((V+)−(V−))+(A2−B2)×ΔV2
A2≒B2のとき、Vo2(t+1)は、下式のようになる。
Vo2(t+1)=A2×((V+)+ΔV2−(V−))+B2×Vo2(t)=A2×((V+)−(V−))+(A2−B2)×ΔV2=A2×((V+)−(V−))
∴Vo1(t+1)=A1×((V+)−(V−))+A1×ΔV1+B1×A2×((V+)−(V−))=(A1+A2×B1)×((V+)−(V−))+A1×ΔV1 ・・・(4)
A1<<A2×B1なので次式のように簡単にできる。
∴Vo1(t+1)=A1×((V+)−(V−))+A1×ΔV1+B1×A2×((V+)−(V−))=(A1+A2×B1)×((V+)−(V−))+A1×ΔV1 ・・・(4)
A1<<A2×B1なので次式のように簡単にできる。
Vo1(t+1)/(A2×B1)=((V+)−(V−))+ΔV1×A1/A2×B1
ゼロ入力(V+=V−)は、次式の通りになる。
Vo1(t+1)/(A2×B1)=ΔV1×A1/A2×B1 ・・・(5)
ゼロ入力(V+=V−)は、次式の通りになる。
Vo1(t+1)/(A2×B1)=ΔV1×A1/A2×B1 ・・・(5)
以上の式で表されるとおり、オートゼロアンプのオフセットは、非常に小さく抑えられることが分かる。上記のφ1,φ2は、内蔵のクロック発生器から出力されるクロックであり、ノンオーバーラップクロックである。なぜならば、クロック1とクロック2の位相が重なってしまうと、一瞬ではあるが、全てのスイッチがオンするため、図6に示す容量C1,C2に電荷の再分配が生じ、オフセットキャンセルした電圧に誤差が発生するためである。
クロック回路は、スイッチトキャパシタ回路網のスイッチングで、ヌルアンプがオフセットをサンプルする位相と、サンプルしたオフセットでオフセット補正したヌルアンプとメインアンプがカスケード接続する位相とに交互に切り替るスイッチング動作を行う。
次に、本発明の位相補償法について説明する。図3に示した容量Cfの効果を数式で表現すると以下のようになる。
次に、本発明の位相補償法について説明する。図3に示した容量Cfの効果を数式で表現すると以下のようになる。
Q=Cf×(Vo1−Vo2)=Cf×(((A1+A2×B1)×((V+)−(V−))+A1×ΔV1)−(A2×((V+)−(V−))+(A2−B2)×ΔV2))
ΔV1=0、ΔV2=0、A1=A2=B1=B2=G、V+−V−=ΔVとして整理すると
Q=(Cf×G^2)×ΔV
よって、容量Cfは、G^2倍の大きさになり、十分小さな容量にすることができる。
ΔV1=0、ΔV2=0、A1=A2=B1=B2=G、V+−V−=ΔVとして整理すると
Q=(Cf×G^2)×ΔV
よって、容量Cfは、G^2倍の大きさになり、十分小さな容量にすることができる。
図9は、本発明に係るオートゼロアンプの具体的な回路構成図である。なお、図3と同じ機能を有する構成要素には同一の符号を付してある。図9に示したオートゼロアンプは、メインアンプ21とヌルアンプ22とスイッチSW1乃至SW4と容量C1,C2,Cfとから構成されている。
位相φAのとき、SW1,SW3がオン、SW2,SW4がオフで、この期間はオートゼロ動作をする。この時、ヌルアンプ22は、オートゼロの状態で自身オフセットを容量C1に蓄積する動作をする。メインアンプ21は、オートゼロが開始する直前に容量C2に蓄えられた電圧でオフセット調整を行いつつメインアンプ21に入力する信号を増幅する動作をしている。数式で表現するとメインアンプ21は、式(2)、ヌルアンプ22は、式(3)のようになる。
位相φAのとき、SW1,SW3がオン、SW2,SW4がオフで、この期間はオートゼロ動作をする。この時、ヌルアンプ22は、オートゼロの状態で自身オフセットを容量C1に蓄積する動作をする。メインアンプ21は、オートゼロが開始する直前に容量C2に蓄えられた電圧でオフセット調整を行いつつメインアンプ21に入力する信号を増幅する動作をしている。数式で表現するとメインアンプ21は、式(2)、ヌルアンプ22は、式(3)のようになる。
位相φBのとき、SW1,SW3がオフ、SW2,SW4がオンでサンプルの期間である。このとき、ヌルアンプ22は、オートゼロ期間で蓄えたオフセット調整電圧で自己補正しつつ信号を増幅し、増幅した信号をメインアンプ21のオフセット調整端子21a,21bに入力する。式(4)で表現されるように、大きなゲインをもつ期間となる。サンプル期間は、ヌルアンプ22とメインアンプ21が直列に接続した状況と等価で、位相補償を施さないと特に低ゲインでは安定性を保つことが難しい状況となる。
本発明では、メインアンプ21の出力とオフセット調整端子21a,21b間に容量Cfを入れることで安定性を確保することができる。なぜならメインアンプにとってオフセット調整端子も入力の1つなので、メインアンプ21の出力とオフセット調整端子21a,21b間に容量Cfを入れることで位相遅れが生じ、それが位相補償として機能する。
図9に示した回路構成図は、式(2)と式(4)で示したようにオートゼロ・モードとサンプル・モードで系のゲインが変化するため、精度・スイッチングノイズ・過負荷からの復帰時間といった特性でコンスタントなレスポンスを確保するのが難しい場合がある。
図9に示した回路構成図は、式(2)と式(4)で示したようにオートゼロ・モードとサンプル・モードで系のゲインが変化するため、精度・スイッチングノイズ・過負荷からの復帰時間といった特性でコンスタントなレスポンスを確保するのが難しい場合がある。
図10は、図9における問題を解決した回路構成図である。つまり、ヌルアンプが複数個あるとき、メインアンプに接続するヌルアンプは位相ごとに切り替るようにしたものである。
図10に示した回路は、メインアンプ21と第1のヌルアンプ22aと第2のヌルアンプ22bとスイッチSW1乃至SW8と容量C0,C1,C2,Cfとから構成されている。位相φ1のとき、SW1,SW3,SW6,SW8がオフ、SW2,SW4,SW5,SW7がオンで、第1のヌルアンプ22aがサンプル期間、第2のヌルアンプ22bがオートゼロ期間である。第1のヌルアンプ22aがメインアンプ21のオフセット調整端子21a,21bに入力している状態なので、この期間は、式(4)で表現できる。ただし、式(4)のA2は、第1のヌルアンプ22aのゲインとなる。
図10に示した回路は、メインアンプ21と第1のヌルアンプ22aと第2のヌルアンプ22bとスイッチSW1乃至SW8と容量C0,C1,C2,Cfとから構成されている。位相φ1のとき、SW1,SW3,SW6,SW8がオフ、SW2,SW4,SW5,SW7がオンで、第1のヌルアンプ22aがサンプル期間、第2のヌルアンプ22bがオートゼロ期間である。第1のヌルアンプ22aがメインアンプ21のオフセット調整端子21a,21bに入力している状態なので、この期間は、式(4)で表現できる。ただし、式(4)のA2は、第1のヌルアンプ22aのゲインとなる。
位相φ2のとき、SW1,SW3,SW6,SW8がオン、SW2,SW4,SW5,SW7がオフで、第1のヌルアンプ22aがオートゼロ、第2のヌルアンプ22bがサンプル期間である。第2のヌルアンプ22bがメインアンプ21のオフセット調整端子21a,21bに入力している状態なので、この期間は、式(4)で表現できる。ただし、式(4)のA2は、第2のヌルアンプ22bのゲインとなる。
上述したように、オフセット調整端子を常にどちらか一方のヌルアンプが駆動しているので、アンプのゲインは、常に式(4)で表現できるので、コンスタントなレスポンスを確保できる。さらに、メインアンプのオフセット調整端子は、常に駆動状態となるので、スイッチのフィードスルーノイズ(またはチャージインジェクション)による誤差は発生しなくなる。
以上のように、ヌルアンプを2個もつことでコンスタントなレスポンスを維持できるという利点があるが、常にヌルアンプとメインアンプは、直列に接続された状態と等価であるため、安定性に問題がある。この問題を解決するために、図9と同様に、メインアンプの出力とオフセット調整端子の間に容量Cfを入れることで安定性を実現した。上述したように、位相φ1のとき、第1のヌルアンプはオートゼロ、第2のヌルアンプはサンプル、位相φ2のとき、第1のヌルアンプはサンプル期間、第2のヌルアンプはオートゼロ期間というように、相補的な動作をしているため、メインアンプのオフセット調整端子への配線は、スイッチ(SW4とSW8)を介して一本化できる。そのため位相補償方法も、図9と同様に実現できる。
ヌルアンプのスイッチトキャパシタ動作は、実用上、2相(φ1、φ2)のノンオーバークロックで十分であるが、理論上、N相(φ1、φ2、・・・φN)のノンオーバーラップクロックを発生させれば、図11に示すように、N個のヌルアンプでオートゼロアンプを構成できる。
図11は、本発明に係るオートゼロアンプの他の実施例(n個のヌルアンプ)を示す回路構成図である。図11に示した回路は、メインアンプ21と第1のヌルアンプ22−1乃至第nのヌルアンプ22−nとスイッチSW1乃至SWm+3と容量C0乃至Cn,Cfとから構成されている。なお、図11における動作は、図10における動作と同様であり、メインアンプの出力とオフセット調整端子の間に容量Cfを入れることで安定性を実現した。
図11は、本発明に係るオートゼロアンプの他の実施例(n個のヌルアンプ)を示す回路構成図である。図11に示した回路は、メインアンプ21と第1のヌルアンプ22−1乃至第nのヌルアンプ22−nとスイッチSW1乃至SWm+3と容量C0乃至Cn,Cfとから構成されている。なお、図11における動作は、図10における動作と同様であり、メインアンプの出力とオフセット調整端子の間に容量Cfを入れることで安定性を実現した。
11 メイン(Main)アンプ(A1)
12 ヌル(Null)アンプ(A2)
21,31 メインアンプ
22,22a,22b,22−1乃至22−n,32 ヌルアンプ
21a,21b オフセット調整端子
12 ヌル(Null)アンプ(A2)
21,31 メインアンプ
22,22a,22b,22−1乃至22−n,32 ヌルアンプ
21a,21b オフセット調整端子
Claims (4)
- メインアンプと少なくとも1以上のヌルアンプの回路の接続状態を変えるスイッチトキャパシタ回路網と、該スイッチトキャパシタ回路網のスイッチング動作を行うクロック回路とを備えたゼロドリフトアンプにおいて、
前記メインアンプの出力端子と、該メインアンプのオフセット調整端子との間に位相補償用容量を具備することを特徴とするゼロドリフトアンプ。 - 前記ヌルアンプと前記メインアンプとは、各々2組の差動入力端子を有し、一方は差動信号を受ける入力端子で、他方はオフセット調整端子となることを特徴とする請求項1に記載のゼロドリフトアンプ。
- 前記クロック回路は、前記スイッチトキャパシタ回路網のスイッチングで、前記ヌルアンプがオフセットをサンプルする位相と、サンプルしたオフセットでオフセット補正した前記ヌルアンプと前記メインアンプがカスケード接続する位相とに交互に切り替るスイッチング動作を行うことを特徴とする請求項1又は2に記載のゼロドリフトアンプ。
- 前記ヌルアンプが複数個あるとき、前記メインアンプに接続するヌルアンプは位相ごとに切り替ることを特徴とする請求項3に記載のゼロドリフトアンプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012106094A JP2013236173A (ja) | 2012-05-07 | 2012-05-07 | ゼロドリフトアンプ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012106094A JP2013236173A (ja) | 2012-05-07 | 2012-05-07 | ゼロドリフトアンプ |
Publications (1)
Publication Number | Publication Date |
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JP2013236173A true JP2013236173A (ja) | 2013-11-21 |
Family
ID=49761961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012106094A Pending JP2013236173A (ja) | 2012-05-07 | 2012-05-07 | ゼロドリフトアンプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013236173A (ja) |
-
2012
- 2012-05-07 JP JP2012106094A patent/JP2013236173A/ja active Pending
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