CN114189147B - 电荷泵电路及存储器 - Google Patents
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Abstract
本发明公开了一种电荷泵电路及存储器，涉及集成电路技术领域。该电路包括时钟输入单元、第一开关单元、第二开关单元、充放电单元和输出单元；时钟输入单元将时钟信号分别输入至充放电单元，用以为充放电单元充电；充放电单元连接于第一开关单元和第二开关单元，其通过时钟输入单元输入的时钟信号分时段控制第一开关单元和第二开关单元接通/关断；第一开关单元连接于输入电压和充放电单元，第一开关单元导通时，输入电压与充放电单元接通，以将充放电单元的电压恢复至输入电压；第二开关单元连接于充放电单元和输出单元，当第二开关单元接通时，充放电单元向输出单元放电，以使输出单元输出电压。本发明技术方案提高了电荷泵的效率。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种电荷泵电路及存储器。
背景技术
在目前的非易失性存储器中，对存储单元进行数据写入和擦除时，都需要高出输入电压较多的编写电压和擦除电压支持。使用电荷泵来提供编写电压和擦除电压是一个比较好的选择，因其小面积的优势广泛用于各种存储器中。普通的差动电荷泵结构在电荷泵时钟切换的时候，会出现电流倒灌的现象，影响电荷泵的效率。
发明内容
本发明的主要目的在于提供一种电荷泵电路及存储器，旨在使电荷泵时钟切换时避免电路电流倒灌。
为实现上述目的，本发明提供一种电荷泵电路，包括时钟输入单元、第一开关单元、第二开关单元、充放电单元和输出单元；所述时钟输入单元将时钟信号分别输入至所述充放电单元，用以为所述充放电单元充电；所述充放电单元连接于所述第一开关单元和所述第二开关单元，其通过所述时钟输入单元输入的时钟信号分时段控制所述第一开关单元和所述第二开关单元接通/关断；所述第一开关单元连接于输入电压和所述充放电单元，所述第一开关单元导通时，所述输入电压与所述充放电单元接通，以将所述充放电单元的电压恢复至输入电压；所述第二开关单元连接于所述充放电单元和输出单元，当所述第二开关单元接通时，所述充放电单元向输出单元放电，以使所述输出单元向后续电路提供输出电压。
优选地，所述充放电模块包括第一电容和第二电容，所述第一电容的一端连接于所述第二开关单元，另一端连接于所述时钟输入单元；所述第二电容的一端连接于所述第二开关单元，另一端连接于所述时钟输入单元；
所述第二开关单元包括第一PMOS管和第二PMOS管，所述第一PMOS管的源极连接于所述第一电容的一端，漏极连接于所述输出单元，栅极连接于所述第一开关单元和所述第二电容的一端；所述第二PMOS管的源极连接于所述第二电容的一端，漏极连接于所述输出单元，栅极连接于所述第一开关单元和所述第一电容的一端；
所述第一PMOS管和所述第二PMOS管根据所述第一时钟信号和所述第二时钟信号导通/关断，当所述第一PMOS管导通时，所述第一电容向所述输出单元放电，当所述第二PMOS管导通时，所述第二电容向所述输出单元放电，以使所述输出单元持续为后续电路提供高压的输出电压。
优选地，所述第一开关单元包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；所述充放电模块还包括第三电容和第四电容；
所述第三电容的一端连接于所述时钟输入单元，另一端连接于所述第一NMOS管的栅极、第三NMOS管的源极和第四NMOS管的栅极；所述第四电容的一端连接于所述时钟输入单元，另一端连接于所述第二NMOS管的栅极、第三NMOS管的栅极和第四NMOS管的源极；
所述第一NMOS管、所述第二NMOS管、所述第三NMOS管和所述第四NMOS管的漏极连接于输入电压；所述第一NMOS管的源极连接于所述第一电容的一端，当所述第一NMOS管导通时，所述输入电压接通所述第一电容的一端并为其恢复至输入电压；所述第二NMOS管的源极连接于所述第二电容的一端，当所述第二NMOS管导通时，所述输入电压接通所述第二电容的一端并为其恢复至输入电压。
优选地，所述时钟输入单元包括具有相位差的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，四个时钟信号分别连接于四个电容，用以分别为四个电容提供时钟信号。
优选地，所述时钟输入单元包括具有相位差的第一时钟信号和第二时钟信号；所述第一时钟信号连接于第三电容的另一端，所述第二时钟信号连接于第四电容的另一端，分别为所述第三电容和所述第四电容提供时钟信号；
所述时钟输入单元还包括第一反相器和第二反相器：所述第一反相器的输入端接收第一时钟信号，输出端连接于所述第一电容的另一端，为所述第一电容提供第三时钟信号；所述第二反相器的输入端接收第二时钟信号，输出端连接于所述第二电容的另一端，为所述第二电容提供第四时钟信号。
优选地，所述第一电容与所述第二电容的电容值相同；所述第三电容和所述第四电容的电容值相同。
优选地，输出单元包括第五电容和电路输出端，第五电容为负载电容，其一端接地、另一端连接于第一PMOS管、第二PMOS管的漏极和电路输出端。
本发明还提供一种存储器，包括多个互相级联的如上所述的电荷泵电路，所述多个相互级联的电荷泵电路用于为所述存储器提供编程电压和/或擦除电压。
本发明技术方案通过分时段控制所述第一开关单元和所述第二开关单元接通/关断，避免输入电压与输出电压同时与开关单元接通，避免了电荷泵时钟切换时，电流倒灌的现象，提高了电荷泵的效率。
附图说明
图1为本发明电荷泵电路的原理示意图
图2为本发明电荷泵电路的电路结构示意图；
图3为本发明电荷泵电路的时钟信号示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
如图1所示，本发明的电荷泵电路包括时钟输入单元、第一开关单元、第二开关单元、充放电单元和输出单元；所述时钟输入单元将时钟信号分别输入至所述充放电单元，用以为所述充放电单元充电；所述充放电单元连接于所述第一开关单元和所述第二开关单元，其通过所述时钟输入单元输入的时钟信号分时段控制所述第一开关单元和所述第二开关单元接通/关断；所述第一开关单元连接于输入电压VIN和所述充放电单元，所述第一开关单元导通时，所述输入电压VIN与所述充放电单元接通，以将所述充放电单元的电压恢复至输入电压VIN；所述第二开关单元连接于所述充放电单元和输出单元，当所述第二开关单元接通时，所述充放电单元向输出单元放电，以使所述输出单元向后续电路提供输出电压。
如图2所示，在发明本实施例中，充放电模块包括第一电容C1和第二电容C2，第一电容C1的一端连接于第二开关单元，另一端连接于时钟输入单元；第二电容C2的一端连接于第二开关单元，另一端连接于时钟输入单元。第一电容C1和第二电容C2连接于时钟输入单元，当输入的时钟为高时，电容进行充电，当输入的时钟为低时，电容向第二开关单元放电，即当第二开关单元接通时，电容向输出单元放电，以使输出单元向后续电路输出电压。
充放电模块还包括第三电容C3和第四电容C4，第三电容C3的一端连接于时钟输入单元、另一端连接于第一开关单元，第四电容C4的一端连接于时钟输入单元、另一端连接于第一开关单元。当时钟输入单元输入的时钟为高时，电容充电；当输入的时钟为低时，电容向第一开关单元放电，以接通第一开关单元，当第一开关单元接通时，输入电压VIN向第一电容C1和第二电容C2充电，以使第一电容C1和第二电容C2恢复至输入电压VIN。
第一开关单元包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M3和第四NMOS管M4；第三电容C3的一端连接于时钟输入单元，另一端连接于第一NMOS管M1的栅极、第三NMOS管M3的源极和第四NMOS管M4的栅极；第四电容C4的一端连接于时钟输入单元，另一端连接于第二NMOS管M2的栅极、第三NMOS管M3的栅极和第四NMOS管M4的源极；第一NMOS管M1、第二NMOS管M2、第三NMOS管M3和第四NMOS管M4的漏极连接于输入电压VIN；第一NMOS管M1的源极连接于第一电容C1的一端，当第一NMOS管M1导通时，输入电压接通第一电容C1的一端并为其恢复至输入电压VIN；第二NMOS管M2的源极连接于第二电容C2的一端，当第二NMOS管M2导通时，输入电压VIN接通第二电容C2的一端并为其恢复至输入电压VIN。
第二开关单元包括第一PMOS管P1和第二PMOS管P2，第一PMOS管P1的源极连接于第一电容C1的一端，漏极连接于输出单元，栅极连接于第一开关单元和第二电容C2的一端；第二PMOS管P2的源极连接于第二电容C2的一端，漏极连接于输出单元，栅极连接于第一开关单元和第一电容C1的一端；当第一PMOS管P1导通时，第一电容C1向输出单元放电，当第二PMOS管P2导通时，第二电容C2向输出单元放电，以使输出单元持续为后续电路提供高压的输出电压。
在另一些实施例中，若后续电路需要降压电压输出，也可以通过第一开关单元采用PMOS管、第二开关单元采用NMOS管来实现，本领域技术人员可根据场效应管的特性对应修改场效应管和其余元器件的连接关系即可。
时钟输入单元包括带相位差的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4，四个时钟信号分别连接于四个电容，用以分别为四个电容提供时钟信号。四个时钟信号互不重叠，以便分时段控制第一开关单元和第二开关单元的接通/关断。
在具体实施例中：
第一NMOS管M1、第二NMOS管M2、第三NMOS管M3和第四NMOS管M4的漏极连接于输入电压VIN；第一NMOS管M1的栅极通过连接第三电容C3接收第一时钟信号CLK1，源极连接于第一电容C1、第一PMOS管P1的源极和第二PMOS管P2的栅极(即点sw1)；第二NMOS管M2的栅极通过连接第四电容C4接收第二时钟信号CLK2，源极连接于第二电容C2、第二PMOS管P2的源极和第一PMOS管P1的栅极(即点sw2)；第一NMOS管M1和第二NMOS管M2用于为点sw1和点sw2恢复电压状态的开关，当第一NMOS管M1接通时，输入电压VIN接通点sw1，当第二NMOS管M2接通时，输入电压VIN接通点sw2。
第三NMOS管M3的栅极通过连接第四电容C4接收第二时钟信号CLK2，源极通过连接第三电容C3接收第一时钟信号CLK1；第四NMOS管M4的栅极通过连接第三电容C3接收第一时钟信号CLK1，源极通过连接第四电容C4接收第二时钟信号CLK2。第三NMOS管M3和第四NMOS管M4是用于为第一NMOS管M1和第二NMOS管M2的栅极恢复状态的开关；当第三NMOS管M3接通时，输入电压VIN与第一NMOS管M1的栅极接通，第一NMOS管M1的栅极可恢复至输入电压VIN；当第四NMOS管M4接通时，输入电压VIN与第二NMOS管M2的栅极接通，第二NMOS管M2的栅极可恢复至输入电压VIN。
第一PMOS管P1和第二PMOS管P2的漏极连接于输出单元；第一PMOS管P1的源极和第二PMOS管P2的栅极还通过连接第一电容C1接收第三时钟信号CLK3；第一PMOS管P1的栅极和第二PMOS管P2的源极还通过连接第二电容C2接收第四时钟信号CLK4。第一PMOS管P1和第二PMOS管P2用于接通或关断电路电荷传输的开关，当第一PMOS管P1接通时，第一电容C1向输出单元放电，以使输出单元持续为后续电路提供高压的输出电压；当第二PMOS管P2接通时，第二电容C2向输出单元放电，以使输出单元持续为后续电路提供高压的输出电压。
在另一些实施例中，时钟输入单元还包括第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端接收第一时钟信号CLK1、输出端连接于第一电容C1用以输出第三时钟信号CLK3；第二反相器INV2的输入端接收第二时钟信号CLK2、输出端连接于第二电容C2用以输出第四时钟信号CLK4。第三时钟信号CLK3是由第一反相器INV1接收第一时钟信号CLK1进行反向后得到的。第四时钟信号CLK4是由第二反相器INV2接收第二时钟信号CLK2进行反向后得到的。第一时钟信号CLK1与第二时钟信号CLK2是由外部电路输入的带相位差的差动时钟信号，第三时钟信号CLK3为第一时钟信号CLK1的反向信号，第四时钟信号CLK4为第二时钟信号CLK2的反向信号。本发明实施例通过四种不同相位的时钟信号产生死区，避免了电路漏电。同时，通过反相器和带相位差的设置，本发明的时钟输入单元只需由一个时钟产生电路产生时钟、再由延时器和反相器即可满足需求，减少了设计难度、相应减少了电路面积。
第一PMOS管P1和第二PMOS管P2用于接通或关断电路电荷传输的开关；第一NMOS管M1和第二NMOS管M2是用于为点sw1和点sw2恢复电压状态的开关；第三NMOS管M3和第四NMOS管M4是用于为第一NMOS管M1和第二NMOS管M2的栅极恢复状态的开关。
输出单元包括第五电容C5和电路输出端VOUT，第五电容C5为负载电容，其一端接地GND、另一端连接于第一PMOS管P1、第二PMOS管P2的漏极和电路输出端VOUT。
如图3所示，本发明技术方案的工作原理过程：
在开始状态下：第一时钟信号CLK1保持高电平，第二时钟信号CLK2保持低电平，此时，第三时钟信号CLK3为低电平、第四时钟信号CLK4为高电平，第一NMOS管M1、第二PMOS管P2开启，第一PMOS管P1、第二NMOS管M2关闭；
在第一状态下：第一时钟信号CLK1下降，第二时钟信号CLK2保持低电平，第三时钟信号CLK3保持低电平，第四时钟信号CLK4保持高电平，此时，第一PMOS管P1、第二NMOS管M2保持关闭状态，第二PMOS管P2保持开启状态，第一NMOS管M1由于第一时钟信号CLK1的下降，由开启状态变为关闭状态；
在第二状态下：第一时钟信号CLK1保持低电平，第二时钟信号CLK2保持低电平，第三时钟信号CLK3上升，第四时钟信号CLK4保持高电平，此时，点sw1通过第一电容C1充电，第一NMOS管M1、第二NMOS管M2关闭、第一PMOS管P1保持关闭状态，第二PMOS管P2由于第三时钟信号CLK3的上升，由开启状态变为关闭状态；
在第三状态下：第一时钟保持低电平，第二时钟信号CLK2上升，第三时钟信号CLK3保持高电平，第四时钟信号CLK4保持高电平，此时，由于第二时钟信号CLK2上升，第二NMOS管M2由关闭状态变为开启状态，第一NMOS管M1、第一PMOS管P1、第二PMOS管P2均保持关闭状态；由于第一PMOS管P1、第二PMOS管P2均保持关闭状态，第二NMOS管M2开启时，输出端VOUT的高压也不会倒灌至输入电压VIN，避免电路漏电。
在第四状态下：第一时钟信号CLK1保持低电平，第二时钟信号CLK2保持高电平，第三时钟信号CLK3保持高电平，第四时钟信号CLK4下降，此时，点sw2的电压通过第二电容C2耦合而电压下降，从而第一PMOS管P1开启；此时第二NMOS管M2和第一PMOS管P1开启，第一NMOS管M1、第二PMOS管P2均保持关闭状态；点sw1上电荷通过第一PMOS管P1传输至电路输出端VOUT，完成半个周期的电荷传输，点sw2最后稳定在输入电压VIN，sw1稳定在输出电压VOUT；由于PMOS管和NMOS管分别在不同时段开启，输出端VOUT的高压不会倒灌至输入电压VIN，避免电路漏电。
在第五状态下：第一时钟信号CLK1保持低电平，第二时钟信号CLK2下降，第三时钟信号CLK3保持高电平，第四时钟信号CLK4保持低电平，由于第二时钟信号CLK2下降，使得第二NMOS管M2关闭，此时，第一NMOS管M1、第二NMOS管M2、第二PMOS管P2关闭，第一PMOS管P1开启；
在第六状态下：第一时钟信号CLK1保持低电平，第二时钟信号CLK2保持低电平，第三时钟信号CLK3保持高电平，第四时钟上升，点sw2通过第二电容C2充电，此时第一NMOS管M1、第二NMOS管M2、第一PMOS管P1和第二PMOS管P2均关闭；
在第七状态下：第一时钟信号CLK1上升，第二时钟信号CLK2保持低电平，第三是指信号保持高电平，第四时钟信号CLK4保持高电平，此时，第一NMOS管M1开启，第二NMOS管M2、第一PMOS管P1和第二PMOS管P2均关闭；
在第八状态下：第一时钟信号CLK1保持高电平，第二时钟信号CLK2保持低电平，第三时钟信号CLK3下降，第四时钟信号CLK4保持高电平，此时点sw1的电压第一电容C1耦合而下降，从而使第二PMOS管P2开启。此时第一NMOS管M1、第二PMOS管P2开启，第二NMOS管M2、第一PMOS管P1关闭；点sw2上的电荷通过第二PMOS管P2传输到电路输出端VOUT，完成后半个周期的电荷传输。点sw1的电压最后稳定在输入电压VIN，点sw2的电压稳定在输出电压VOUT。
电路经第一状态至第八状态，即完成一个周期的工作，第八状态后下一个周期又从第一状态开始，不断重复这个过程，以为后续电路持续提供高压输出。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (6)
1.一种电荷泵电路，其特征在于，包括时钟输入单元、第一开关单元、第二开关单元、充放电单元和输出单元；所述时钟输入单元将时钟信号分别输入至所述充放电单元，用以为所述充放电单元充电；所述充放电单元连接于所述第一开关单元和所述第二开关单元，其通过所述时钟输入单元输入的时钟信号分时段控制所述第一开关单元和所述第二开关单元接通/关断；所述第一开关单元连接于输入电压和所述充放电单元，所述第一开关单元导通时，所述输入电压与所述充放电单元接通，以将所述充放电单元的电压恢复至输入电压；所述第二开关单元连接于所述充放电单元和输出单元，当所述第二开关单元接通时，所述充放电单元向输出单元放电，以使所述输出单元向后续电路提供输出电压；
所述充放电单元包括第一电容、第二电容、第三电容和第四电容，所述第一电容的一端连接于所述第二开关单元，另一端连接于所述时钟输入单元；所述第二电容的一端连接于所述第二开关单元，另一端连接于所述时钟输入单元；所述第一开关单元包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；
所述第三电容的一端连接于所述时钟输入单元，另一端连接于所述第一NMOS管的栅极、第三NMOS管的源极和第四NMOS管的栅极；所述第四电容的一端连接于所述时钟输入单元，另一端连接于所述第二NMOS管的栅极、第三NMOS管的栅极和第四NMOS管的源极；
所述第一NMOS管、所述第二NMOS管、所述第三NMOS管和所述第四NMOS管的漏极连接于输入电压；所述第一NMOS管的源极连接于所述第一电容的一端，当所述第一NMOS管导通时，所述输入电压接通所述第一电容的一端并为其恢复至输入电压；所述第二NMOS管的源极连接于所述第二电容的一端，当所述第二NMOS管导通时，所述输入电压接通所述第二电容的一端并为其恢复至输入电压。
2.根据权利要求1所述的电荷泵电路，其特征在于，所述时钟输入单元包括具有相位差的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，四个时钟信号分别连接于四个电容，用以分别为四个电容提供时钟信号；
所述第二开关单元包括第一PMOS管和第二PMOS管，所述第一PMOS管的源极连接于所述第一电容的一端，漏极连接于所述输出单元，栅极连接于所述第一开关单元和所述第二电容的一端；所述第二PMOS管的源极连接于所述第二电容的一端，漏极连接于所述输出单元，栅极连接于所述第一开关单元和所述第一电容的一端；
所述第一PMOS管和所述第二PMOS管根据所述第一时钟信号和所述第二时钟信号导通/关断，当所述第一PMOS管导通时，所述第一电容向所述输出单元放电，当所述第二PMOS管导通时，所述第二电容向所述输出单元放电，以使所述输出单元持续为后续电路提供高压的输出电压。
3.根据权利要求2所述的电荷泵电路，其特征在于，所述时钟输入单元包括具有相位差的第一时钟信号和第二时钟信号；所述第一时钟信号连接于第三电容的另一端，所述第二时钟信号连接于第四电容的另一端，分别为所述第三电容和所述第四电容提供时钟信号；
所述时钟输入单元还包括第一反相器和第二反相器：所述第一反相器的输入端接收第一时钟信号，输出端连接于所述第一电容的另一端，为所述第一电容提供第三时钟信号；所述第二反相器的输入端接收第二时钟信号，输出端连接于所述第二电容的另一端，为所述第二电容提供第四时钟信号。
4.根据权利要求2所述的电荷泵电路，其特征在于，所述第一电容与所述第二电容的电容值相同；所述第三电容和所述第四电容的电容值相同。
5.根据权利要求2所述的电荷泵电路，其特征在于，输出单元包括第五电容和电路输出端，第五电容为负载电容，其一端接地、另一端连接于第一PMOS管、第二PMOS管的漏极和电路输出端。
6.一种存储器，其特征在于，包括多个互相级联的权利要求1至5任一项所述的电荷泵电路，所述多个相互级联的电荷泵电路用于为所述存储器提供编程电压和/或擦除电压。
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