CN105930903A - 一种数模混合神经网络芯片体系结构 - Google Patents

一种数模混合神经网络芯片体系结构 Download PDF

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Abstract

本发明公开了一种数模混合神经网络芯片体系结构。包括二维SRAM块、模拟突触电路、神经元电路、AER通信模块和主控数字单元，以二维SRAM块作为神经网络连接关系和突触权值的存储单元，模拟突触电路和神经元电路均由工作在亚阈值区的MOSFET电路构成，AER通信模块作为芯片输入和输出接口，采用AER协议通信，所述体系结构中的所有控制电路均采用同步数字电路。本发明不仅具有低功耗、高并行度的特点，同时能在合理的芯片面积内，实现神经元功能较为复杂、网络规模较大且连接较为灵活的神经网络算法。

Description

一种数模混合神经网络芯片体系结构
技术领域
本发明涉及了一种芯片体系结构，尤其是涉及了一种数模混合神经网络芯片体系结构，可用于神经网络算法的低功耗硬件实现。
背景技术
人工神经网络是由大量简单元件广泛互连而成的复杂网络系统，其特点是分布式存储、异步并行处理、自适应、自学习和具有容错性，这使其在模式识别、语音分析与合成、计算机视觉等感官信号处理方面具有重大应用前景。然而，神经网络算法的实现需要消耗大量的计算资源，尤其是大规模算法，通常需要求助于GPU或FPGA。
当今，以硅材料为基础的超大规模集成电路技术已很成熟，采用CMOS工艺的专用神经网络芯片的研究已取得不少进展。IBM公司已研制出TrueNorth芯片，用于低代价的模式识别；高通公司研发了支持语音助理、机器人控制、无人汽车导航等功能的Zeroth芯片。在医疗领域，基于视网膜植入芯片的“仿生眼”能感应进入患者眼球的光线，向大脑传输信号，作为视力恢复的辅助设备。
基于数字集成电路的专用神经网络芯片，具有低并行度、低效率和高功耗的缺点，且能实现的神经元功能较为简单。已有的数模混合神经网络芯片，相比于传统的神经网络算法实现平台，或具有高并行度、低功耗的特点，但神经网络结构受到较大限制；或能灵活配置神经网络结构，但所能实现的网络规模较小；或能实现大规模神经网络，但功耗很大。
发明内容
为了克服上述现有技术的不足，本发明提供了一种数模混合神经网络芯片体系结构。
本发明所采用的技术方案是：
本发明包括二维SRAM块、模拟突触电路、神经元电路和AER通信模块，以二维SRAM块作为神经网络连接关系和突触权值的存储单元，模拟突触电路和神经元电路均由工作在亚阈值区的MOSFET电路构成，以AER通信模块作为芯片输入和输出接口，所述体系结构中的所有控制电路均采用同步数字电路。
所述的二维SRAM块包括了SRAM单元阵列、地址解码器、SRAM控制单元、差分读出单元和权值处理单元，SRAM单元阵列中的每行SRAM通过一差分读出单元与线性的模拟突触电路的输入端连接，模拟突触电路的输出端与神经元电路的输入端连接，模拟突触电路具有的线性特性，使得同一个突触电路可复用为神经网络中不同神经元连接到同一个神经元的不同突触，通过二维SRAM块中不同的SRAM单元来区分不同的突触，这样在灵活实现不同结构的大规模神经网络的同时，能有效地控制芯片面积。
还包括主控数字单元，主控数字单元的输入端与AER通信模块输入接口连接，SRAM单元阵列的行、列分别经行地址解码器、列地址解码器后与主控数字单元的输出端连接，主控数字单元的输出端分别与SRAM控制单元、地址解码器和权值处理单元连接，SRAM控制单元和地址解码器连接到SRAM单元阵列，SRAM单元阵列的每行经各自的差分读出单元与权值处理单元连接，权值处理单元输出端依次经模拟突触电路、神经元电路后与AER通信输出模块连接。
还包括具有清零端的触发器电路，触发器电路连接在神经元电路和AER通信模块输出接口之间。
所述的模拟突触电路和神经元电路均主要由MOSFET构成，模拟突触电路和神经元电路中的所有MOSFET均工作在亚阈值区。
模拟突触电路的所有MOSFET均工作在亚阈值区，从而实现低功耗。
神经元电路中的所有MOSFET也均工作在亚阈值区，从而在实现较为复杂的神经元结构的同时，能降低功耗。
所述的主控数字单元、SRAM控制单元和AER通信模块均采用同步数字电路。
所述的模拟突触电路采用兴奋型突触电路或者抑制型突触电路。
所述的兴奋型突触电路具体包括输入场效应管组和输出场效应管组，输入场效应管组包括四组以两个MOSFET串联连接而成的MOSFET组，四组MOSFET组并联连接后的漏极引出连接到输出场效应管组；输出场效应管组主要由四个MOSFET串联接而成，其中两个MOSFET源极引出连接到四组MOSFET组并联连接后的漏极端，第三个MOSFET与一个电容并联，电容的两端分别连接在第四个MOSFET的栅极和源极之间，第四个MOSFET的漏极端作为兴奋型突触电路的输出端。
所述的抑制型突触电路在兴奋型突触电路的输出端添加两个MOSFET构成的电流镜，其中一个MOSFET的漏极连接在兴奋型突触电路的输出端，另一个MOSFET的漏极作为抑制型突触电路的输出端，两个MOSFET的栅极相连接，从而使得其输出电流的方向改变。
本发明芯片体系的总控制电路采用同步数字电路设计，既能较好地与内部模拟电路匹配，又能良好地与外部数字芯片通信，避免错误信号的产生。
本发明利用简单的AER通信模块作为芯片的输入输出接口，既能实现芯片与芯片之间的灵活连接，同时也能方便实现外部控制单元对芯片的配置工作。
与现有技术相比，本发明的有益效果是：
本发明在实现高并行度、低功耗的同时，在能实现的神经元功能的复杂度、神经网络规模和芯片面积之间取得合理的折衷，从而能在一定芯片面积内，实现较为复杂的神经元功能，也能适应规模较大且连接较为灵活的神经网络算法。
附图说明
图1为本发明体系结构示意图。
图2为本发明模拟突触电路中兴奋型突触电路的电路结构图。
图3为本发明模拟突触电路中抑制型突触电路的电路结构图。
图4为实施例的神经元电路的电路结构图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步详细说明。
如图1所示，本发明的芯片本身具有开环的网络结构，而通过AER输入和输出接口灵活地实现芯片自身闭环、芯片与芯片连接和片外系统对芯片的配置。
AER输入接口包括req、ack引脚和16位地址总线AER-IN，AER输出接口则包括req、ack引脚、9位地址线AER-OUT和1位额外可配的地址。输入的16位总线包括8位X地址、7位Y地址和1位广播地址，输出的9位总线则为8位X地址(由7位输出神经元地址和1位额外地址组成)和1位广播地址。
AER输入接口和输出接口之间对应的req和ack分别相连时，req作为输出接口的输出和输入接口的输入，ack作为输入接口的输出和输出接口的输入。此时AER输出接口向输入接口传递产生脉冲神经元地址的通信过程如下：输出接口在ack为“0”的情况下将req置“1”；当输入接口空闲，且检测到req为“1”时，将ack置“1”确认；当输出接口检测到ack为“1”后，其将待输出的神经元地址呈递到地址总线上，并将req置“0”；输入接口再次检测到req为“0”后将总线上的地址锁存到片内，完成锁存后将ack重新置“0”；输出接口在检测到ack重新为“0”后释放地址总线。
AER输入接口具体由一个具有三个状态的状态机实现。其连接到主控数字单元。在每次AER输入接口接收到输入地址信号之后，其向主控数字单元传递1位信号，表明有信号输入。主控数字单元根据芯片enable引脚上的信号判断输入类型，enable为“1”是SRAM写信号，enable为“0”是输入神经元脉冲信号，再依次产生控制SRAM读写的内部信号，传递给SRAM控制单元，实现地址对应SRAM单元的写，或者地址对应SRAM单元的读。如果输入类型为输入神经元脉冲信号，主控数字单元还将产生数字脉冲信号给权值处理单元。当主控数字单元完成信号的传递后，其向AER输入接口返回1位信号，表明输入信号处理完成。主控数字单元由一个具有四个状态的状态机和一个计数器实现。
AER输入接口接收到的地址信号包括8位X地址、7位Y地址和1位广播地址。其中8位X地址信号直接连接到X地址解码器，实现地址对应列SRAM单元的选中；7位Y地址和1位广播地址连接到Y地址解码器，当广播地址为“0”时，只实现地址对应行SRAM单元的选中，当广播地址为“1”时，实现所有行SRAM单元的选中。只有行列均选中的SRAM单元，在SRAM读写有效的时间段内才会进行读写操作。
SRAM单元采用最基本的6管结构，由同步数字电路进行控制，其规模为128×256×5bit，从功能上来看，其中128行对应由芯片上128个神经元电路所表示的128个神经元，256列对应256个可连接到这些神经元的输入神经元，5bit包含4bit用于表征突触权值和连接关系(权值为0表示无连接，权值非0表示有连接)和1bit用于选择模拟突触电路的种类(“1”表示兴奋型，“0”表示抑制型)。每行的位线各连接至一个差分读出单元。当主控数字单元对神经元脉冲输入信号响应后，对应SRAM单元中存储的数据通过差分读出单元，传输到由组合逻辑电路构成的权值处理单元，处理生成对模拟突触电路有效的脉冲信号，完成输入神经元脉冲的重建。
SRAM的读写过程如下：每次读或写之前先对字线进行预充电，充电完成之后根据读写选项打开位线对其中一条字线进行放电。期间利用模拟模块进行充电状态的检测。该模拟模块使用一条和实际字线属性一致的dummy电路模仿实际电路的行为，预充电时对dummy和实际字线同时进行充电，当充电完成时dummy字线就可以输出充电完成的信号；对于放电完成的检测也采用相同的原理。
如图2和图3所示，具体实施的模拟突触电路用于实现神经网络中的突触功能，芯片上所具有的模拟突触电路包括兴奋型和抑制型两种。
兴奋型模拟突触电路如图2所示，抑制型模拟突触电路如图3所示，抑制型模拟突触电路与兴奋型模拟突触电路唯一的差别在于：增加了由两个MOSFET构成的电流镜，使得输出电流的方向改变。
模拟突触电路中的Vw0～Vw3为权值处理单元对其的输入，电路可通过Vdac0端调节注入电流的大小，通过Vth端调整电流增益，通过Vτ端调节时间常数，其输出端Isyn直接连接在神经元电路的Vmem端口上。该模拟突触电路的特点在于线性特性：不同时间到来的脉冲信号作用于不同的两个模拟突触电路所产生的输出电流之和，可以等效地表示为不同时间到来的脉冲信号作用于同一模拟突触电路所产生的输出电流。基于该特性，不同输入神经元电路的脉冲信号可以通过同一个模拟突触电路传递给一个神经元电路，仅通过SRAM单元的不同来表示神经网络中突触的不同，从而实现了突触电路的复用，有效地节省了芯片的面积。
如图4所示，神经元电路用于实现基于AEIF(Adaptive Exponential Integrateand Fire)模型的神经元结构，其可以通过Vlk端调节漏电流大小，通过Vsf端调节产生脉冲信号的电压阈值，通过Vrfr端调节神经元不应期长度，通过Vadap端调节自适应强度。其输出端Vspk产生的神经元脉冲信号通常为一个宽度为10ns左右的脉冲信号。
每个神经元电路的输出连接至一个具有清零端的触发器电路，再连接到AER输出接口。当神经元电路产生神经元脉冲信号时，触发器在其上升沿置“1”，表示该神经元有脉冲信号需要通过AER输出接口输出，当输出接口完成输出后，触发器的清零端有效，使得触发器电路重新置“0”。
AER输出接口对神经元脉冲信号的输出，通过产生神经元脉冲的神经元电路对应的地址来表征。当多个神经元电路同时产生神经元脉冲输出时，AER输出接口通过一个仲裁功能的组合电路来决定具有较高地址的神经元脉冲信号先输出。AER输出接口具体由一个具有五个状态的状态机和组合电路构成的仲裁单元实现。由于模拟突触电路和神经元电路工作在较低频率(kHz数量级)，而同步数字电路工作在较高频率(MHz数量级)，因而由于仲裁单元导致的神经元脉冲延迟输出对神经网络算法实现产生的误差可以忽略。
基于以上具体描述的体系结构，由于二维SRAM块和模拟突触电路的特殊设计，可以实现每个神经元连接输入神经元数量不超过256个的大规模神经网络算法，总神经元数量可通过多个芯片连接到一个具有AER通信功能的仲裁芯片进行扩展，因而理论上总神经元数量可远大于单片所实现的最多128个神经元。同时，这种体系结构，通过芯片的级联，特别适合多层神经网络算法的实现。

Claims (9)

1.一种数模混合神经网络芯片体系结构，其特征在于：包括二维SRAM块、模拟突触电路、神经元电路和AER通信模块，以二维SRAM块作为神经网络连接关系和突触权值的存储单元，模拟突触电路和神经元电路均由工作在亚阈值区的MOSFET电路构成，以AER通信模块作为芯片输入和输出接口，采用AER协议通信，所述体系结构中的所有控制电路均采用同步数字电路。
2.根据权利要求1所述的一种数模混合神经网络芯片体系结构，其特征在于：所述的二维SRAM块包括了SRAM单元阵列、地址解码器、SRAM控制单元、差分读出单元和权值处理单元，SRAM单元阵列中的每行SRAM通过一差分读出单元与模拟突触电路的输入端连接，模拟突触电路的输出端与神经元电路的输入端连接，模拟突触电路具有的线性特性，通过二维SRAM块中不同的SRAM单元来区分神经网络中不同神经元连接到同一神经元的不同突触。
3.根据权利要求1所述的一种数模混合神经网络芯片体系结构，其特征在于：还包括主控数字单元，主控数字单元的输入端与AER通信模块输入接口连接，主控数字单元的输出端分别与SRAM控制单元、地址解码器和权值处理单元连接，SRAM控制单元和地址解码器连接到SRAM单元阵列，SRAM单元阵列的每行经各自的差分读出单元与权值处理单元连接，权值处理单元输出端依次经模拟突触电路、神经元电路后与AER通信模块输出接口连接。
4.根据权利要求1或3所述的一种数模混合神经网络芯片体系结构，其特征在于：还包括具有清零端的触发器电路，触发器电路连接在神经元电路和AER通信输出模块之间。
5.根据权利要求1或3所述的一种数模混合神经网络芯片体系结构，其特征在于：所述的模拟突触电路和神经元电路均主要由MOSFET构成，模拟突触电路和神经元电路中的所有MOSFET均工作在亚阈值区。
6.根据权利要求3所述的一种数模混合神经网络芯片体系结构，其特征在于：所述的主控数字单元、SRAM控制单元和AER通信模块均采用同步数字电路。
7.根据权利要求1或3所述的一种数模混合神经网络芯片体系结构，其特征在于：所述的模拟突触电路采用兴奋型突触电路或者抑制型突触电路。
8.根据权利要求7所述的一种数模混合神经网络芯片体系结构，其特征在于：所述的兴奋型突触电路具体包括输入场效应管组和输出场效应管组，输入场效应管组包括四组以两个MOSFET串联连接而成的MOSFET组，四组MOSFET组并联连接后的漏极引出连接到输出场效应管组；输出场效应管组主要由四个MOSFET串联接而成，其中两个MOSFET源极引出连接到四组MOSFET组并联连接后的漏极端，第三个MOSFET与一个电容并联，电容的两端分别连接在第四个MOSFET的栅极和源极之间，第四个MOSFET的漏极端作为兴奋型突触电路的输出端。
9.根据权利要求7所述的一种数模混合神经网络芯片体系结构，其特征在于：所述的抑制型突触电路在兴奋型突触电路的输出端添加两个MOSFET构成的电流镜，其中一个MOSFET的漏极连接在兴奋型突触电路的输出端，另一个MOSFET的漏极作为抑制型突触电路的输出端，两个MOSFET的栅极相连接，从而使得其输出电流的方向改变。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107545305A (zh) * 2017-09-15 2018-01-05 中国科学技术大学 一种基于cmos工艺的、数模混合的、电荷域的神经元电路
CN109409510A (zh) * 2018-09-14 2019-03-01 中国科学院深圳先进技术研究院 神经元电路、芯片、系统及其方法、存储介质
CN109978148A (zh) * 2017-12-28 2019-07-05 北京中科寒武纪科技有限公司 集成电路芯片装置及相关产品
CN109978150A (zh) * 2017-12-27 2019-07-05 北京中科寒武纪科技有限公司 神经网络处理器板卡及相关产品
CN110188874A (zh) * 2019-07-08 2019-08-30 中国人民解放军陆军工程大学 递归网络拓扑数模混合神经网络电路
CN110728366A (zh) * 2019-10-23 2020-01-24 马卫东 基于加减计数器的人工神经网络
CN110941185A (zh) * 2019-12-20 2020-03-31 安徽大学 一种用于二值神经网络的双字线6tsram单元电路
CN111325330A (zh) * 2020-02-19 2020-06-23 北京大学 一种突触对称性时间依赖可塑性算法电路及其阵列结构
CN111406265A (zh) * 2017-11-29 2020-07-10 美商安纳富来希股份有限公司 具有非易失性突触阵列的神经网络电路
CN111527502A (zh) * 2017-07-31 2020-08-11 森田公司 用于部分数字再训练的系统和方法
CN112434802A (zh) * 2020-11-06 2021-03-02 北京大学 一种实现基于铁电晶体管的自适应随机脉冲神经元的方法
CN113424259A (zh) * 2019-05-23 2021-09-21 合肥睿科微电子有限公司 用于安全存储和计算的数模混合式存储器件及电路
CN113767402A (zh) * 2019-04-29 2021-12-07 ams国际有限公司 模拟神经元的计算高效实施方式
CN114239815A (zh) * 2021-11-15 2022-03-25 电子科技大学 一种可重构神经网络计算芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0482375A2 (en) * 1990-10-22 1992-04-29 Motorola, Inc. Digital processing element in an artificial neural network
US5208900A (en) * 1990-10-22 1993-05-04 Motorola, Inc. Digital neural network computation ring
CN104809498A (zh) * 2014-01-24 2015-07-29 清华大学 一种基于神经形态电路的类脑协处理器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0482375A2 (en) * 1990-10-22 1992-04-29 Motorola, Inc. Digital processing element in an artificial neural network
US5208900A (en) * 1990-10-22 1993-05-04 Motorola, Inc. Digital neural network computation ring
CN104809498A (zh) * 2014-01-24 2015-07-29 清华大学 一种基于神经形态电路的类脑协处理器

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
CHIBLE H ETAL.: "Analog ciruit for synapse neural networks VLSI implementatio", 《INPROCEEDINGS OF THE 7TH IEEE INTERNATIONAL CONFERENCE ON CIRCUITS AND SYSTEMS》 *
DRAGHICI ETAL.: "Neural Networks in Analog Hardware-Design and lmplemerttation Issues", 《DETROIT.MI.USA.WAYNE STATE UNIVERSITY》 *
朱晓雷 等: "多阈值神经元及其在多值逻辑中的应用", 《浙江大学学报(工学版)》 *
王蓓: "神经元电路设计实现的研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111527502B (zh) * 2017-07-31 2023-12-08 森田公司 用于部分数字再训练的系统和方法
CN111527502A (zh) * 2017-07-31 2020-08-11 森田公司 用于部分数字再训练的系统和方法
CN107545305B (zh) * 2017-09-15 2020-01-03 中国科学技术大学 一种基于cmos工艺的、数模混合的、电荷域的神经元电路
CN107545305A (zh) * 2017-09-15 2018-01-05 中国科学技术大学 一种基于cmos工艺的、数模混合的、电荷域的神经元电路
CN111406265B (zh) * 2017-11-29 2023-11-24 美商安纳富来希股份有限公司 具有非易失性突触阵列的神经网络电路
CN111406265A (zh) * 2017-11-29 2020-07-10 美商安纳富来希股份有限公司 具有非易失性突触阵列的神经网络电路
CN109978150A (zh) * 2017-12-27 2019-07-05 北京中科寒武纪科技有限公司 神经网络处理器板卡及相关产品
CN109978148A (zh) * 2017-12-28 2019-07-05 北京中科寒武纪科技有限公司 集成电路芯片装置及相关产品
CN109409510A (zh) * 2018-09-14 2019-03-01 中国科学院深圳先进技术研究院 神经元电路、芯片、系统及其方法、存储介质
CN109409510B (zh) * 2018-09-14 2022-12-23 深圳市中科元物芯科技有限公司 神经元电路、芯片、系统及其方法、存储介质
CN113767402A (zh) * 2019-04-29 2021-12-07 ams国际有限公司 模拟神经元的计算高效实施方式
CN113424259A (zh) * 2019-05-23 2021-09-21 合肥睿科微电子有限公司 用于安全存储和计算的数模混合式存储器件及电路
CN113424259B (zh) * 2019-05-23 2022-06-07 合肥睿科微电子有限公司 用于安全存储和计算的数模混合式存储器件及电路
US11694744B2 (en) 2019-05-23 2023-07-04 Hefei Reliance Memory Limited Mixed digital-analog memory devices and circuits for secure storage and computing
CN110188874B (zh) * 2019-07-08 2024-03-15 中国人民解放军陆军工程大学 递归网络拓扑数模混合神经网络电路
CN110188874A (zh) * 2019-07-08 2019-08-30 中国人民解放军陆军工程大学 递归网络拓扑数模混合神经网络电路
CN110728366A (zh) * 2019-10-23 2020-01-24 马卫东 基于加减计数器的人工神经网络
CN110941185B (zh) * 2019-12-20 2022-06-07 安徽大学 一种用于二值神经网络的双字线6tsram单元电路
CN110941185A (zh) * 2019-12-20 2020-03-31 安徽大学 一种用于二值神经网络的双字线6tsram单元电路
CN111325330B (zh) * 2020-02-19 2022-10-11 北京大学 一种突触对称性时间依赖可塑性算法电路及其阵列结构
CN111325330A (zh) * 2020-02-19 2020-06-23 北京大学 一种突触对称性时间依赖可塑性算法电路及其阵列结构
CN112434802B (zh) * 2020-11-06 2022-05-20 北京大学 一种实现基于铁电晶体管的自适应随机脉冲神经元的方法
CN112434802A (zh) * 2020-11-06 2021-03-02 北京大学 一种实现基于铁电晶体管的自适应随机脉冲神经元的方法
US11868868B2 (en) 2020-11-06 2024-01-09 Peking University Method for implementing adaptive stochastic spiking neuron based on ferroelectric field effect transistor
CN114239815B (zh) * 2021-11-15 2023-05-12 电子科技大学 一种可重构神经网络计算芯片
CN114239815A (zh) * 2021-11-15 2022-03-25 电子科技大学 一种可重构神经网络计算芯片

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