CN113424259A - 用于安全存储和计算的数模混合式存储器件及电路 - Google Patents

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Abstract

一种非易失性存储器件包括以矩阵形式排列的多个存储器单元，沿行方向延伸的多条字线以及沿列方向延伸的多条位线。每一个存储器单元均与其中的一条字线和其中的一条位线连接。该存储器件还包括：与所述字线连接且用于控制这些字线的字线控制电路；用于在数字模式下控制所述位线且感测所述存储器单元的第一位线控制电路；以及用于在模拟模式下偏置所述位线且感测所述存储器单元的第二位线控制电路。所述第一位线控制电路与每条位线的第一端连接。所述第二位线控制电路与每条位线的第二端连接。

Description

用于安全存储和计算的数模混合式存储器件及电路
相关申请的交叉引用
本申请要求申请号为16/876,616，申请日为2020年5月18日，名称为“用于安全存储和计算的数模混合式存储器件及电路”的美国申请以及申请号为62/851,936，申请日为2019年5月23日，名称为“用于安全存储和计算的数模混合式存储器件及电路”的美国临时申请的优先权。申请号为16/876,616的美国申请要求申请号为62/851,936的美国临时申请的优先权及权益。上述申请的内容整体援引于此。
技术领域
本发明总体涉及存储器件以及利用存储器件实现存储和计算目的的方法，尤其涉及数模混合式存储器件以及利用数模混合式存储器件实现存储和计算目的的方法。
背景技术
手机、计算机、汽车、显示器等许多电子设备均含有存储器件。存储器件被用于存储用于各种目的数据。取决于断电后所存储的数据是被保留还是被擦除，存储器件一般包括两种存储类型。对于易失性存储器件，每当易失性存储器件的电源关断时，其内的数据均将被清除。然而，对于非易失性存储器件，即使在电源关断时，其内存储的数据仍会得到保留。
非易失性存储器件通常包括存储器阵列，该存储器阵列拥有数万个用于存储数据的存储器单元。非易失性存储器件已经在用于为机器学习和人工智能(AI)用途生成数学模型的神经网络中得到应用。得到良好训练的神经网络可包含权重数据，此类数据在神经网络训练所需的时间/资源的考量方面为一种宝贵的数据资产。得到良好训练的神经网络还可包含独有的训练数据集和模型。此类数据集和模型可存储于含有非易失性存储器件的一个或多个神经网络芯片内。
然而，为了自身获利/获益，黑客可能会试图破坏神经网络芯片中存储的数据，并试图对神经网络进行复制。当神经网络部署于现场后，对手会千方百计地攻击神经网络模型和权重数据并对其进行逆向工程。例如，黑客可能会通过模拟输入/输出来生成训练集，或者直接对存储器件内保存的权重数据进行探测。其中，一种伤害性尤甚的情形为，花费大量资源和时间生成的权重数据最终被黑客轻而易举地探测攫获。
发明内容
本发明的一个方面涉及一种非易失性存储器件。该非易失性存储器件包括以矩阵的形式排列的多个存储器单元以及沿行方向延伸的多条字线。每一个存储器单元与其中的一条字线连接。该非易失性存储器件还包括沿列方向延伸的多条位线。每一个存储器单元与其中的一条位线连接。该非易失性存储器件还包括：与所述字线连接且用于控制这些字线的字线控制电路；用于在数字模式下控制所述位线且感测所述存储器单元的第一位线控制电路；以及用于在模拟模式下偏置所述位线且感测所述存储器单元的第二位线控制电路。所述第一位线控制电路与每条位线的第一端连接。所述第二位线控制电路与每条位线的第二端连接。该第二端与所述第一端相对。
在一些实施方式中，所述非易失性存储器件还包括沿行方向延伸的多条源线。每条源线与一行所述存储器单元连接。在一些实施方式中，每条源线可与两行存储器单元连接。在一些实施方式中，所述非易失性存储器件可包括沿列方向延伸的多条源线，从而使得每条源线与一列存储器单元连接。
在一些实施方式中，所述存储器单元的第一部分在数字模式下偏置和感测，所述存储器单元的第二部分在模拟模式下偏置和感测。
在一些实施方式中，所述非易失性存储器件还包括与所述字线控制电路、第一位线控制电路以及第二位线控制电路连接的存储器件控制电路。该存储器件控制电路用于在不同的操作周期内对所述存储器单元的第一部分以及这些存储器单元的第二部分进行读或写。
在一些实施方式中，所述非易失性存储器件还包括与所述字线控制电路、第一位线控制电路以及第二位线控制电路连接的存储器件控制电路。该存储器件控制电路用于在同一个操作周期内对所述存储器单元的第一部分以及这些存储器单元的第二部分读或写。
在一些实施方式中，预生成公钥存储于所述存储器单元的第一部分内。所述非易失性存储器件还包括存储器件控制电路，该存储器件控制电路用于在接收到待存储于所述非易失性存储器件内的数据时：从所述存储器单元的第一部分读取所述预生成公钥；以所述预生成公钥加密所述数据；以及将加密后的数据存储于所述存储器单元的第一部分以及这些存储器单元的第二部分当中的一者内。
在一些实施方式中，所述非易失性存储器件可包括与所述字线控制电路、第一位线控制电路以及第二位线控制电路连接的存储器件控制电路。该存储器件控制电路用于存储具有M个比特的数据。所述M个比特当中作为最高有效比特的N个比特存储于所述存储器单元的第一部分内，所述M个比特当中作为最低有效比特的(M-N)个比特存储于所述存储器单元的第二部分内。
在一些实施方式中，所述存储器件控制电路用于使得所述第一位线控制电路能够在数字模式下读取作为最高有效比特的所述N个比特，并使得所述第二位线控制电路能够在模拟模式下读取作为最低有效比特的所述(M-N)个比特。
在一些实施方式中，每一存储器单元包括电阻变化元件或电荷存储元件。
在一些实施方式中，所述存储器件控制电路用于通过如下方式执行神经网络计算：在模拟模式或数字模式下将权重存储于相应存储器单元内；控制所述字线控制电路向所述字线提供输入电压；以及当所述权重值在数字模式下存储于相应存储器单元内时，从所述第一位线控制电路获取电流响应，或者当所述权重值在模拟模式下存储于相应存储器单元内时，从所述第二位线控制电路获取电流响应。
本发明的另一方面涉及一种数模混合式存储器件操作方法。该数模混合式存储器件包括以矩阵排列的多个存储器单元以及沿行方向延伸的多条字线。每一个存储器单元与其中的一条字线连接。该非易失性存储器件还包括沿列方向延伸的多条位线。每一个存储器单元与其中的一条位线连接。该非易失性存储器件还包括：与所述字线连接且用于控制这些字线的字线控制电路；与每条位线的第一端连接的第一位线控制电路；以及与每条位线的第二端连接的第二位线控制电路。所述第二端与所述第一端相对。该方法包括：在数字模式下以所述第一位线控制电路对存储器单元的第一部分进行偏置和感测；以及在模拟模式下以所述第二位线控制电路对所述存储器单元的第二部分进行偏置和感测。
在一些实施方式中，该方法还包括：在不同操作周期内对所述存储器单元的第一部分以及这些存储器单元的第二部分进行读或写。在一些实施方式中，该方法还包括：在同一个操作周期内对所述存储器单元的第一部分以及这些存储器单元的第二部分进行读或写。
在一些实施方式中，所述方法还包括：将预生成公钥存储于所述存储器单元的第一部分内；接收待存储于所述非易失性存储器件内的数据；从所述存储器单元的第一部分读取所述预生成公钥；以所述预生成公钥加密所述数据；以及将加密后的数据存储于所述存储器单元的第一部分以及这些存储器单元的第二部分当中的一者内。
在一些实施方式中，所述方法还包括：接收具有M个比特的数据；将所述M个比特当中作为最高有效比特的N个比特存入所述存储器单元的第一部分内；以及将所述M个比特当中作为最低有效比特的(M-N)个比特存入所述存储器单元的第二部分内。
在一些实施方式中，所述方法还包括：在模拟模式或数字模式下将权重值存储于相应存储器单元内；控制所述字线控制电路向所述字线提供输入电压；以及当所述权重值在数字模式下存储于相应存储器单元内时，从所述第一位线控制电路获取电流响应，或者当所述权重值在模拟模式下存储于相应存储器单元内时，从所述第二位线控制电路获取电流响应。
本发明的另一方面涉及一种数据存储方法。所述数据在模拟模式下存储于第一数模混合式存储器阵列内，以产生数据的第一变化形式。随后，计算用于补偿所述数据的第一变化形式的第一校正值，并将所述第一校正值在数字模式下存储于所述第一数模混合式存储器阵列内。此外，所述数据还在模拟模式下存储于第二数模混合式存储器阵列内，以产生数据的第二变化形式。随后，计算用于补偿所述数据的第二变化形式的第二校正值。该第二校正值与所述第一校正值不同。该第二校正值在数字模式下存储于所述第二数模混合式存储器阵列内。
当参考附图考察下文及权利要求时，本发明的各装置、系统及方法的上述和其他特征以及操作方法和相关结构元件的功能将变得更加容易理解，所有附图均构成本说明书的一部分。然而，应该明确理解的是，附图仅出于说明和描述目的，并不旨在界定出本发明的限制范围。应该理解的是，无论是上文的概述内容，还是下文的详述内容，均仅为举例性和阐述性内容，并不对所要求保护的本发明内容有所限制。
附图说明
通过参考以下附图，可更加容易地理解本发明的非限制性实施方式。
图1为根据一种例示实施方式的非易失性存储器件示意图。
图2为根据一种例示实施方式的另一非易失性存储器件示意图。
图3为根据一种例示实施方式的又一非易失性存储器件示意图。
图4为根据一种例示实施方式的又一非易失性存储器件示意图。
图5为根据一种例示实施方式的又一非易失性存储器件示意图。
图6为根据一种例示实施方式的又一非易失性存储器件示意图。
图7为根据一种例示实施方式的非易失性存储器件操作方法流程图。
图8为根据一种例示实施方式的另一非易失性存储器件操作方法流程图。
图9为根据一种例示实施方式的非易失性存储器件操作方法流程图。
图10为根据一种例示实施方式将数模混合式非易失性存储器件用于提高数据存储安全性的方法流程图。
图11为根据一种例示实施方式将数模混合式非易失性存储器件用于数据存储的方法流程图。
图12为根据一种例示实施方式将数模混合式非易失性存储器件用于计算用途的方法流程图。
图13为根据一种例示实施方式用于神经网络计算的非易失性存储器件示意图。
图14为根据一种例示实施方式用于神经网络计算的另一非易失性存储器件示意图。
图15为根据一种例示实施方式用于数模混合式非易失性存储器件实现安全存储的方法流程图。
图16A至图16C为根据各种实施方式包括电阻变化元件的存储器单元结构框图。
图17A和图17B为根据各种实施方式包括电荷存储元件的存储器单元结构框图。
具体实施方式
以下，参考附图，描述本发明的非限制性实施方式。应该理解的是，本发明的任何实施方式的具体特征和方面均可与本发明的任何其他实施方式的具体特征和方面一起使用且/或相互结合。还应该理解的是，此类实施方式为举例，而且仅阐述了本发明范围内的一小部分实施方式。对于本发明所属技术领域的技术人员而言容易理解的各种变化和修饰均视为落于如权利要求进一步限定的本发明精神、范围及构思之内。
本发明的技术提供数模混合式存储器阵列和器件以及此类阵列和器件的各种用途。此外，还公开了数模混合式存储器阵列和器件的操作方法。
以下，参考附图，对各实施方式进行描述。首先，参考图1，该图为根据一种例示实施方式的非易失性存储器件100的示意图。非易失性存储器件100可以为电阻式随机存取存储(RRAM)器件。非易失性存储器件100包括以矩阵形式排列的多个存储器单元102，沿行方向延伸的多条字线104，以及沿列方向延伸的多条位线106。非易失性存储器件100还包括与字线104连接且用于控制字线104的字线控制电路108，用于在数字模式下控制位线106且感测存储器单元102的第一位线控制电路110，以及用于在模拟模式下偏置位线106且感测存储器单元102的第二位线控制电路112。每一个存储器单元102均与其中一条字线104和其中一条位线106连接。第一位线控制电路110与每条位线106的第一端106a连接。第二位线控制电路112与每条位线106的第二端106b连接。位线106的第二端106b与位线106的第一端106a相对。
非易失性存储器件100还包括沿行方向延伸的多条源线120。每条源线120与一行存储器单元102连接。在一些实施方式中，每一个存储器单元102可包括电阻元件102a和晶体管102b。晶体管102b的栅极与字线104连接。晶体管102b的源极与源线120连接，晶体管102b的漏极与电阻元件102a的一端连接。电阻元件102a的另一端与位线106连接。取决于经被选字线104和被选位线106施加在处于被选字线104和被选位线106交叉点上的电阻式存储器单元102上的相应电压脉冲的持续时间、大小及极性，该电阻式存储器单元102接收读取、复位或置位操作。电阻元件102a可被编程为在两种状态之间切换，以实现数字模式操作。电阻元件102a还可被编程为在多于两种(例如，三种或四种)状态之间切换，以实现模拟模式操作。
在一些实施方式中，存储器单元102的第一部分由第一位线控制电路110在数字模式下偏置和感测，存储器单元102的第二部分由第二位线控制电路112在模拟模式下偏置和感测。
非易失性存储器件100还包括与字线控制电路108、第一位线控制电路110以及第二位线控制电路112连接的存储器件控制电路130。在一些实施方式中，存储器件控制电路130用于在不同的操作周期内对存储器单元102的第一部分以及存储器单元102的第二部分进行读操作或写操作。例如，在第一操作周期内，存储器件控制电路130使得第一位线控制电路110能够在数字模式下读或写存储器单元102的第一部分，而该存储器单元的第二部分不接受读操作或写操作。在第一操作周期之后的第二周期内，存储器件控制电路130使得第二位线控制电路112能够在模拟模式下读或写存储器单元102的第二部分，而该存储器单元的第一部分不接受读操作或写操作。
在一些实施方式中，存储器件控制电路130用于在同一操作周期内对存储器单元102的第一部分以及存储器单元102的第二部分进行读操作或写操作。例如，在一个操作周期内，存储器件控制电路130首先使得第一位线控制电路110能够在数字模式下读或写存储器单元102的第一部分，然后使得第二位线控制电路112能够在模拟模式下读或写存储器单元102的第二部分；反之亦然。
在一些实施方式中，第一位线控制电路110和第二位线控制电路112可由存储器件控制电路130分别独立控制。如此，使得存储器件100的操作控制实现灵活性。应该理解的是，存储器单元102、字线104、位线106、源线120的数目不限于图1中所示。本领域普通技术人员可根据应用需求增加或减少此类元件的数目。
图2根据一种例示实施方式的另一非易失性存储器件200的示意图。非易失性存储器件200可以为RRAM。非易失性存储器件200包括以矩阵形式排列的多个存储器单元202，沿行方向延伸的多条字线204以及沿列方向延伸的多条位线206。非易失性存储器件200还包括与字线204连接且用于控制字线204的字线控制电路208，用于在数字模式下控制位线206且感测存储器单元202的第一位线控制电路210，以及用于在模拟模式下偏置位线206且感测存储器单元202的第二位线控制电路212。每一个存储器单元202与其中的一条字线204以及其中的一条位线206相连。第一位线控制电路210与每条位线206的第一端206a相连。第二位线控制电路212与每条位线206的第二端206b相连。位线206的第二端206b与位线206的第一端206a相对。
非易失性存储器件200还包括沿列方向延伸的多条源线220。每条源线220与一列存储器单元202相连。非易失性存储器件200还包括与字线控制电路208、第一位线控制电路210以及第二位线控制电路212连接且用于对其进行控制的存储器件控制电路230。非易失性存储器件200的结构和功能与图1非易失性存储器件100类似，其区别在于，源线220设置为沿列方向延伸。
图3为根据一种例示实施方式的另一非易失性存储器件300的示意图。非易失性存储器件300包括以矩阵形式排列的多个存储器单元302，沿行方向延伸的多条字线304以及沿列方向延伸的多条位线306。非易失性存储器件300还包括与字线304连接且用于控制字线304的字线控制电路308，用于在数字模式下控制位线306且感测存储器单元302的第一位线控制电路310，以及用于在模拟模式下偏置位线306且感测存储器单元302的第二位线控制电路312。每一个存储器单元302与其中的一条字线304以及其中的一条位线306连接。第一位线控制电路310与每条位线306的第一端306a连接。第二位线控制电路312与每条位线306的第二端306b连接。位线306的第二端306b与位线306的第一端306a相对。
非易失性存储器件300还包括沿行方向延伸的多条源线320。每条源线320与一行存储器单元302连接。非易失性存储器件300还包括与字线控制电路308、第一位线控制电路310以及第二位线控制电路312连接且用于对其进行控制的存储器件控制电路330。非易失性存储器件300的结构和功能与图1非易失性存储器件100类似，其区别在于，每一个存储器单元302由电荷存储元件302a构成。在一些实施方式中，电荷存储元件302a可包括具有浮栅的用于存储电荷的晶体管。电荷存储元件302a可由字线304、位线306以及源线320控制，以改变其内存储的电荷。电荷存储元件302a可被编程为在两种电荷状态之间切换，以实现数字模式操作。电荷存储元件302a还可被编程为在多于两种(例如，三种或四种)的电荷状态之间切换，以实现模拟模式操作。
图4为根据一种例示实施方式的另一非易失性存储器件400的示意图。非易失性存储器件400包括以矩阵形式排列的多个存储器单元402，沿行方向延伸的多条字线404以及沿列方向延伸的多条位线406。非易失性存储器件400还包括与字线404连接且用于控制字线404的字线控制电路408，用于在数字模式下控制位线406且感测存储器单元402的第一位线控制电路410，以及用于在模拟模式下偏置位线406且感测存储器单元402的第二位线控制电路412。每一个存储器单元402与其中的一条字线404以及其中的一条位线406连接。第一位线控制电路410与每条位线406的第一端406a连接。第二位线控制电路412与每条位线406的第二端406b连接。位线406的第二端406b与位线406的第一端406a相对。
非易失性存储器件400还包括沿列方向延伸的多条源线420。每条源线420与一列存储器单元402连接。非易失性存储器件400还包括与字线控制电路408、第一位线控制电路410以及第二位线控制电路412连接且用于对其进行控制的存储器件控制电路430。非易失性存储器件400的结构和功能与图3非易失性存储器件300类似，其区别在于，源线420设置为沿列方向延伸。
图5为根据一种例示实施方式的非易失性存储器件500的示意图。非易失性存储器件500可以为RRAM。非易失性存储器件500包括以矩阵形式排列的多个存储器单元502，沿行方向延伸的多条字线504以及沿列方向延伸的多条位线506。非易失性存储器件500还包括与字线504连接且用于控制字线504的字线控制电路508，用于在数字模式下控制位线506且感测存储器单元502的第一位线控制电路510，以及用于在模拟模式下偏置位线506且感测存储器单元502的第二位线控制电路512。每一个存储器单元502与其中的一条字线504以及其中的一条位线506连接。第一位线控制电路510与每条位线506的第一端506a连接。第二位线控制电路512与每条位线506的第二端506b连接。位线506的第二端506b与位线506的第一端506a相对。非易失性存储器件500还包括沿行方向延伸的多条源线520。每条源线520与两行存储器单元502连接。非易失性存储器件500还包括与字线控制电路508、第一位线控制电路510以及第二位线控制电路512连接且用于对其进行控制的存储器件控制电路530。非易失性存储器件500的结构和功能与图1非易失性存储器件100类似，其区别在于，每条源线520与两行存储器单元502连接。
图6为根据一种例示实施方式的非易失性存储器件600的示意图。非易失性存储器件600包括以矩阵形式排列的多个存储器单元602，沿行方向延伸的多条字线604以及沿列方向延伸的多条位线606。非易失性存储器件600还包括与字线604连接且用于控制字线604的字线控制电路608，用于在数字模式下控制位线606且感测存储器单元602的第一位线控制电路610，以及用于在模拟模式下偏置位线606且感测存储器单元602的第二位线控制电路612。每一个存储器单元602与其中的一条字线604以及其中的一条位线606连接。第一位线控制电路610与每条位线606的第一端606a连接。第二位线控制电路612与每条位线606的第二端606b连接。位线606的第二端606b与位线606的第一端606a相对。非易失性存储器件600还包括沿行方向延伸的多条源线620。每条源线620与两行存储器单元602连接。非易失性存储器件600还包括与字线控制电路608、第一位线控制电路610以及第二位线控制电路612连接且用于对其进行控制的存储器件控制电路630。非易失性存储器件600的结构和功能与图3非易失性存储器件300类似，其区别在于，每条源线620与两行存储器单元602连接。
以下，对非易失性存储器件的操作和应用进行进一步阐述。参考图7，该图为根据一种例示实施方式的非易失性存储器件操作方法700的流程图。方法700可由存储器件控制电路执行，该存储器件控制电路例如为存储器件控制电路130(图1)，230(图2)，330(图3)，430(图4)，530(图5)，630(图6)当中的任何一者。所述非易失性存储器件可以为数模混合式存储器件。在702中，存储器件控制电路开始执行非易失性存储器件的操作周期。例如，可以令存储器件控制电路开始执行非易失性存储器件的读取、置位或写入操作。由于非易失性存储器件的存储器单元既能够在数字模式下操作(两种切换状态)，也能够在模拟模式下操作(多于两种切换状态)，在704中，存储器件控制电路确定是否在数字模式下(或模拟模式下)执行操作。如果待在数字模式下执行操作(704中的“是”)，则在706中，存储器件控制电路使得位线控制电路具有数字偏置和感测功能。在708中，存储器件控制电路在数字模式下对各存储器单元的第一部分执行存储器阵列操作(读取、置位、重置等)。例如，存储器件控制电路控制字线控制电路和数字模式位线控制电路向各存储器单元的第一部分施加信号。在一些实施方式中，存储器件控制电路可采集该操作的输出。在710中，操作周期结束。在该周期内，未对任何存储器单元进行模拟模式下的操作。
在下一操作周期内，方法700返回702。如果待在模拟模式下执行操作(704中的“否”)，则在712中，存储器件控制电路使得另一位线控制电路具有模拟偏置和感测功能。在714中，存储器件控制电路在模拟模式下对各存储器单元的第二部分执行存储器阵列操作(读取、置位、重置等)。例如，存储器件控制电路控制字线控制电路和模拟模式位线控制电路以向各存储器单元的第二部分施加信号。在一些实施方式中，存储器件控制电路可同样采集该操作的输出。随后，在710中，操作周期结束。在该周期内，未对任何存储器单元进行数字模式下的操作。在该操作方案中，存储器件控制电路用于在不同的周期内，在数字模式下对存储器单元的第一部分进行读或写，并在模拟模式下对存储器单元的第二部分进行读或写。
图8为根据一种例示实施方式的非易失性存储器件操作方法800流程图。方法800可例如由存储器件控制电路执行，该存储器件控制电路例如为存储器件控制电路130(图1)，230(图2)，330(图3)，430(图4)，530(图5)，630(图6)当中的任何一者。所述非易失性存储器件可以为数模混合式存储器件。在802中，存储器件控制电路开始执行非易失性存储器件操作周期。例如，可以令存储器件控制电路开始执行非易失性存储器件的读取、置位或写入操作。在804中，存储器件控制电路使得位线控制电路具有数字偏置和感测功能。在806中，存储器件控制电路在数字模式下对各存储器单元的第一部分执行存储器阵列操作(读取、置位、重置等)。例如，存储器件控制电路控制字线控制电路和数字模式位线控制电路在存储器阵列操作中向各存储器单元的第一部分施加信号。在一些实施方式中，存储器件控制电路可同样采集806中操作的输出。
在808中，存储器件控制电路使得另一位线控制电路具有模拟偏置和感测功能。在810中，存储器件控制电路在模拟模式下对各存储器单元的第二部分执行存储器阵列操作(读取、置位、重置等)。例如，存储器件控制电路控制字线控制电路和模拟模式位线控制电路以向各存储器单元的第二部分施加信号。在一些实施方式中，存储器件控制电路可同样采集810中操作的输出。随后，在812中，操作周期结束。在该操作方案中，存储器件控制电路用于在同一操作周期内，在数字模式下对存储器单元的第一部分进行读或写，并在模拟模式下对存储器单元的第二部分进行读或写。应该理解的是，虽然在图8中数字模式操作在模拟模式操作之前开始，但是在一些实施方式中，模拟模式操作也可在数字模式操作之前启动。
图9为根据一种例示实施方式的非易失性存储器件操作方法900流程图。方法900可例如由存储器件控制电路执行，该存储器件控制电路例如为存储器件控制电路130(图1)，230(图2)，330(图3)，430(图4)，530(图5)，630(图6)当中的任何一者。所述非易失性存储器件为数模混合式存储器件。在902中，存储器件的存储器单元的第一部分以第一位线控制电路(如图1中的第一位线控制电路110)在数字模式下编程。在904中，存储器件的存储器单元的第二部分以第二位线控制电路(如图1中第二位线控制电路112)在模拟模式下编程。在906中，存储器单元的第一部分和存储器单元的第二部分在不同操作周期内接受阵列操作(如读或写)。作为追加或替代方案，在908中，存储器单元的第一部分和存储器单元的第二部分在同一操作周期内接收阵列操作(如读或写)。
图10为根据一种例示实施方式将数模混合式非易失性存储器件用于提高数据存储安全性的方法1000的流程图。方法1000可例如由存储器件控制电路执行，该存储器件控制电路例如为存储器件控制电路130(图1)，230(图2)，330(图3)，430(图4)，530(图5)，630(图6)当中的任何一者。在1002中，预生成公钥在数字模式下存入存储器单元的第一部分。举例而言，为了实现数据安全，针对用户，生成成对的公钥和私钥。该公钥和私钥可由与用户关联的服务器或用户设备生成。所述预生成公钥可存于任何本发明的非易失性存储器件中。该预生成公钥可尤其存储于在数字模式下编程的存储器单元内。用户可将私钥保存于另一安全地方。
在1004中，接收待存储于非易失性存储器件内的数据。在1006中，响应将接收数据进行保存的指令要求，存储器件控制电路从存储器单元的第一部分读取/获得预生成公钥。在1008中，存储器件控制电路以预生成公钥进行数据加密。在1010中，将加密数据存入非易失性存储器件。在一些实施方式中，可在数字模式下，将加密数据存入存储器单元的第一部分。在一些实施方式中，可在模拟模式下，将加密数据存入存储器单元的第二部分。此类技术使得用户能够例如以预先生成的密钥实现数据的安全存储。如此，即使存储数据被盗，由于仅所有者/用户拥有能够对加密数据进行解密的私钥，因此数据仍能得到安全保护。此类技术还提供了一种任何时候只要将数据存入存有预先生成的密钥的非易失性存储器件中时即对数据进行自动加密的方案。
图11为根据一种例示实施方式将数模混合式非易失性存储器件用于数据存储的方法1100的流程图。方法1100可例如由存储器件控制电路执行，该存储器件控制电路例如为存储器件控制电路130(图1)，230(图2)，330(图3)，430(图4)，530(图5)，630(图6)当中的任何一者。在1102中，存储器件控制电路接收含M个比特的数据，其中，M≥2。在1104中，将作为M个比特当中最高有效比特的N个比特在数字模式下存入非易失性存储器件的存储器单元的第一部分内。在1106中，将作为M个比特当中最低有效比特的(M-N)个比特在模拟模式下存入非易失性存储器件的存储器单元的第二部分内。在图示实施方式中，与模拟存储相比，数字存储的准确性/可靠性更佳，但需要的芯片面积更大。因此，数模混合式非易失性存储器件可用于同时进行数字存储和模拟存储，以在获得高准确性/可靠性的同时，节省芯片面积，从而降低存储成本。
例如，需要高准确性/可靠性的数据可在数字模式下进行存储，而所需准确性较低的数据可在模拟模式下存储。在一些实施方式中，可利用数字存储和/或模拟存储，存储神经网络的权重值。神经网络本身具有容错性，尤其对最低有效比特(LSB)具有容错性。利用这一优势，在一种实施方式中，非易失性存储器件的存储器件控制电路可在数字模式下存储权重数据的最高有效比特，并且在模拟模式下存储权重数据的LSB。通过在模拟模式下存储权重数据的LSB，可以减小神经网络集成电路芯片的芯片尺寸，以节约成本。虽然权重数据的LSB在存储时会发生少量的错误，但是该神经网络仍可运行。
在以神经网络根据现有模型获得推断结果时，可使用以下计算：
Y＝WX，
X＝[x1,x2,…,xn]T，
Y＝[y1,y2,…,ym]T，
W＝[w11,w12,…,w1n；…；wm1,…,wmn]，
其中，Y为推断矩阵，X为输入值，W为神经网络模型的权重值。本发明的数模混合式非易失性存储器件可用于进行该推断计算。
图12为根据一种例示实施方式将数模混合式非易失性存储器件用于计算应用的方法1200的流程图。方法1200可例如由存储器件控制电路执行，该存储器件控制电路例如为存储器件控制电路130(图1)，230(图2)，330(图3)，430(图4)，530(图5)，630(图6)当中的任何一者。在1202中，存储器件控制电路在模拟模式或数字模式下将权重值存入非易失性存储器件的相应存储器单元内。神经网络的权重值首先在数字模式和/或模拟模式下存入存储器单元。由于本发明实施方式的数模混合式非易失性存储器件可在数字模式和/或模拟模式下操作，因此权重值既可在其中的一种模式下存储，也可同时在两种模式下存储。在一些实施方式中，神经网络的权重值可通过以上结合图10阐述的加密方法安全存储于存储器单元中。在一些实施方式中，权重值可通过以上结合图11阐述的数模混合模式进行存储。
在1204中，存储器件控制电路控制字线控制电路向字线提供输入电压。在图示实施方式中，神经网络计算的输入值的形式可以为施加于非易失性存储器件字线上的输入电压。输入电压既可在数字模式下呈现，也可在模拟模式下呈现。例如，在对数字模式进行模拟时，输入电压包括分别与0和1对应的两种值。在对模拟模式进行模拟时，输入电压可包括与神经网络的多种输入值对应的多于两种的不同值。
在1206中，当权重值在数字模式下存入相应的存储器单元时，存储器件控制电路从第一位线控制电路获得电流响应。作为追加或替代方案，在1208中，当权重值在模拟模式下存入相应的存储器单元时，存储器件控制电路从第二位线控制电路获得电流响应。在图示实施方式中，可通过读取位线输出，获得神经网络输出。在一些实施方式中，在1210中，根据电流响应，获得计算结果。例如，当对患者的健康数据进行计算时，可根据电流响应，判断患者是否罹患特定疾病。该技术可用于解决基于神经网络或机器学习方案的问题。
图13为根据一种例示实施方式用于神经网络计算的非易失性存储器件1300的示意图。非易失性存储器件1300包括以矩阵形式排列的多个存储器单元1302，沿行方向延伸的多条字线1304，以及沿列方向延伸的多条位线1306。非易失性存储器件1300还包括与字线1304连接且用于控制字线1304的字线控制电路1308，用于在数字模式下控制位线1306且感测存储器单元1302的第一位线控制电路1310，以及用于在模拟模式下偏置位线1306且感测存储器单元1302的第二位线控制电路1312。每一个存储器单元1302与其中的一条字线1304以及其中的一条位线1306连接。第一位线控制电路1310与每条位线1306的第一端1306a连接。第二位线控制电路1312与每条位线1306的第二端1306b连接。位线1306的第二端1306b与位线1306的第一端1306a相对。
非易失性存储器件1300还包括沿行方向延伸的多条源线1320。每条源线1320与一行存储器单元1302连接。在一些实施方式中，每一个存储器单元1302可包括电阻元件1302a以及晶体管1302b。每一个存储器单元1302用于以电阻形式存储神经网络的权重值W(Wik，Wil，Wjk，Wjl等)。在一些实施方式中，权重值可以以电荷形式存储。权重值W可在数字模式或模拟模式下存入存储器单元1302。字线1304以输入电压Xi，…，Xj的形式向存储器单元1302提供输入值。此外，输入值可在数字模式或模拟模式下提供给存储器单元1302。输出Y包括电流响应形式的Ya和Yb，并可从位线1306读取。输出Y可用于确定神经网络的结果。
图14为根据一种例示实施方式用于神经网络计算的另一非易失性存储器件1400的示意图。非易失性存储器件1400包括以矩阵形式排列的多个存储器单元1402，沿行方向延伸的多条字线1404，以及沿列方向延伸的多条位线1406。非易失性存储器件1400还包括与字线1404连接且用于控制字线1404的字线控制电路1408，用于在数字模式下控制位线1406且感测存储器单元1402的第一位线控制电路1410，以及用于在模拟模式下偏置位线1406且感测存储器单元1402的第二位线控制电路1412。每一个存储器单元1402与其中的一条字线1404以及其中的一条位线1406连接。第一位线控制电路1410与每条位线1406的第一端1406a连接。第二位线控制电路1412与每条位线1406的第二端1406b连接。位线1406的第二端1406b与位线1406的第一端1406a相对。
非易失性存储器件1400还包括沿列方向延伸的多条源线1420。每条源线1420与一列存储器单元1402连接。在一些实施方式中，每一个存储器单元1402可包括电阻元件1402a以及晶体管1402b。每一个存储器单元1402用于以电阻形式存储神经网络的权重值W(Wik，Wil，Wjk，Wjl等)。在一些实施方式中，权重值可以以电荷形式存储。权重值W可在数字模式或模拟模式下存入存储器单元1402。字线1404以输入电压Xi，…，Xj的形式向存储器单元1402提供输入值。此外，输入值可在数字模式或模拟模式下提供给存储器单元1402。输出Y包括电流响应形式的Ya和Yb，并可从位线1406或源线1420读取。
图15为根据一种例示实施方式将数模混合式非易失性存储器件用于安全存储的方法1500的流程图。方法1500可例如由台式计算机、膝上型计算机、服务器系统、移动设备、手持设备等计算装置的处理器执行。在1502中，处理器接收待存储的数据。该数据可例如为神经网络的权重值。除此之外，其他数据也可在考虑范围之内。在1504中，处理器将数据在模拟模式下存入第一数模混合式存储器阵列，以形成该数据的第一变化形式。在一些实施方式中，该变化形式的形成原因在于第一数模混合式存储器阵列中存储器单元的性能各不相同。例如，第一数模混合式存储器阵列制造过程中的一致性问题可导致存储器单元性能各异。一致性问题不但会导致存储器单元性能各异，而且还会导致不同存储器阵列的性能各不相同。
由于数据在存入第一数模混合式存储器阵列时可能会发生失真，因此在1506中，处理器计算用于补偿第一数据变化形式的第一校正值。在一些实施方式中，1506中的操作可包括重新训练神经网络，以确定第一校正值。除此之外，目前已知或未来出现的其他校正方法也在考虑范围之内。在一些实施方式中，既可针对所有数位进行校正计算，也可针对数据中被选的最高有效比特进行校正计算。在1508中，处理器在数字模式下将第一校正值存入第一数模混合式存储器阵列。虽然第一校正值可用于对保存时发生失真的权重值进行校正，但是更为保险的做法为，将第一校正值另外保存于第一数模混合式存储器阵列的其他位置。这种复杂性可降低黑客通过逆向工程获得正确权重值的可能性。为了能够从第一数模混合式存储器阵列中重新取得第一校正值，处理器可生成针对该神经网络的日志/映射。在执行神经网络计算时，先读取第一校正值，然后以其校正所保存的权重值，从而获得供计算所用的正确权重值。在一些实施方式中，为了进一步提高存储安全性，可在将第一校正值存入第一数模混合式存储器阵列之前，对其进行加密。
在1510中，处理器将数据在模拟模式下存入第二数模混合式存储器阵列，以形成该数据的第二变化形式。与1504中的说明一致，该变化形式总体上为制造过程中的不一致性所致。在一些实施方式中，第二数据变化形式与第一数模混合式存储器阵列的第一数据变化形式不同。在1512中，处理器计算用于补偿第二数据变化形式的第二校正值。该第二校正值可与第一校正值不同。在1514中，处理器将第二校正值在数字模式下存入第二数模混合式存储器阵列。为了能够从第二数模混合式存储器阵列中重新取得第二校正值，处理器可生成针对该神经网络的日志/映射。在执行神经网络计算时，先读取第二校正值，然后以其校正所保存的权重值，从而获得供计算所用的正确权重值。在一些实施方式中，可在将第二校正值存入第二数模混合式存储器阵列之前，对其进行加密。
上述操作产生两种看起来彼此互不相同的神经网络存储器阵列，从而可能会使得黑客因两个存储器阵列内的存储的权重值和校正值不同而难以通过对神经网络存储器阵列进行逆向工程而获得正确的神经网络权重值。此外，上述校正值可保存于存储器阵列的不同位置上，从而进一步造成迷惑性，使得黑客难以获得正确的权重值。另外，可以对校正值进行加密，以增加获得正确权重值的难度。由于上述安保措施只能由所有者和合法用户解开，因此能够对神经网络权重值安全地加以保护。
在一些实施方式中，在1516中，正确知悉校正值的处理器利用相同输入值进行神经网络计算。在1518中，处理器利用从两个存储器阵列中获取的权重值获得相同计算结果。
如本发明中所述，存储器单元可包括在该存储器单元断电后保持数据的电阻变化元件或电荷存储元件。图16A至图16C为根据各种实施方式包括电阻变化元件的存储器单元结构框图。参照图16A，第一存储器单元结构1610包括底电极1612，顶电极1614以及设于底电极1612和顶电极1614之间的电阻变化元件1616。电阻变化元件1616可改变顶电极1614与底电极1612之间的电阻。电阻变化机制可基于氧空位细丝的形成、导电桥、相变、铁电切换或自旋转移矩(STT)切换。
图16B所示为第二存储器单元结构1620，包括底电极1622，设于底电极1622上的电阻变化元件1624，设于电阻变化元件1624上的顶部柱状电极1626，以及设于顶部柱状电极1626上的顶电极1628。顶部柱状电极1626使得电阻变化元件1624与顶电极1628之间良好接触，从而减小接触电阻。
图16C所示为第三存储器单元结构1630，包括底电极1631，设于底电极1631上的底部柱状电极1632，设于底部柱状电极1632上的电阻变化元件1633，设于电阻变化元件1633上的顶部柱状电极1634，以及设于顶部柱状电极1634上的顶电极1635。顶部柱状电极1634使得电阻变化元件1633与顶电极1635之间良好接触，从而减小接触电阻。类似地，底部柱状电极1632使得电阻变化元件1633与底电极1631之间良好接触，从而减小接触电阻。
在一些实施方式中，底电极可包括TiN、TaN、W等导电材料，或者其他合适的导电材料。在一些实施方式中，顶电极可包括导电材料，如TiN、TaN、Ru以及其他合适的导电材料。电阻变化元件可以为含阻性材料的阻性层。例如，电阻变化元件可包括Ta2O5、TaOx等一种或多种阻性金属氧化物。在一些实施方式中，电阻变化元件可包括一层或多层膜。
数模混合式非易失性存储器件内可使用电荷存储元件。此类存储器件基于电荷存储元件内所存电荷的变化。电荷存储元件一般包含两个或三个接线端以及可存储正电荷或负电荷的元件。电荷存储元件可在两种电荷状态(数字模式)或多于两种的不同电荷状态(模拟模式)之间切换。电荷状态的变化可以以电荷存储元件特定接线端处的电压或电流的形式感测得到。
图17A和图17B为根据各种实施方式包括电荷存储元件的存储器单元结构框图。图17A所示为包括具有三个接线端1711，1712，1713以及浮栅1714的晶体管的存储器单元结构1710。浮栅1714可用于存储电荷。图17B所示为包括晶体管1722和电容器1724的另一存储器单元结构1720。电容器1724用于为存储器单元结构1720存储电荷。在一些实施方式中，数模混合式存储器阵列的数字部分可以以SRAM器件实现。
虽然本发明中描述了本发明的原理的示例和特征，但是在不脱离本发明实施方式的精神和范围的情况下，还可进行修饰和更改，并且存在其他的实现形式。此外，“包括”、“具有”、“包含”、“含有”四词以及其他类似形式旨在在含义上等同，而且为开放性词语，也就是说，这些词当中的任一词后所跟的一个或多个物项并不旨在为这一或这些物项的穷举式罗列，也不旨在为仅限于所列出的一个或多个物项。必须注意的是，在本文和权利要求书中，除非上下文另外明确指出，否则未指明数目之物不但包含单数之意，还涵盖复数之意。
本发明所给出的实施方式的描述详细程度足以令本领域技术人员能够实践所公开的技术方案。除此之外，还可使用其他实施方式，或者从中导出其他实施方式，因此在不脱离本公开物范围的情况下，还可在结构上和逻辑上做出替代和变化。因此，该“具体实施方式”部分不应理解为具有限制性，而且各种实施方式的范围仅由权利要求以及这些权利要求所有等效物限定。

Claims (20)

1.一种非易失性存储器件，其特征在于，包括：
以矩阵形式排列的多个存储器单元；
沿行方向延伸的多条字线，其中，每一个存储器单元与所述多条字线当中的一条字线连接；
沿列方向延伸的多条位线，其中，每一个存储器单元与所述多条位线当中的一条位线连接；
与所述字线连接且用于控制所述字线的字线控制电路；
用于在数字模式下控制所述位线并且感测所述存储器单元的第一位线控制电路，其中，所述第一位线控制电路与每条位线的第一端连接；以及
用于在模拟模式下偏置所述位线并且感测所述存储器单元的第二位线控制电路，其中，所述第二位线控制电路与每条位线的第二端连接，所述第二端与所述第一端相对。
2.如权利要求1所述的非易失性存储器件，其特征在于，还包括：
沿所述行方向延伸的多条源线，其中，每一条源线与一行所述存储器单元连接。
3.如权利要求1所述的非易失性存储器件，其特征在于，还包括：
沿所述行方向延伸的多条源线，其中，每一条源线与两行所述存储器单元连接。
4.如权利要求1所述的非易失性存储器件，其特征在于，还包括：
沿所述列方向延伸的多条源线，其中，每一条源线与一列所述存储器单元连接。
5.如权利要求1所述的非易失性存储器件，其特征在于，
所述存储器单元的第一部分在所述数字模式下偏置和感测，以及所述存储器单元的第二部分在所述模拟模式下偏置和感测。
6.如权利要求5所述的非易失性存储器件，其特征在于，还包括：
与所述字线控制电路、所述第一位线控制电路以及所述第二位线控制电路连接的存储器件控制电路，其中，所述存储器件控制电路用于在不同的操作周期内对所述存储器单元的所述第一部分以及所述存储器单元的所述第二部分进行读或写。
7.如权利要求5所述的非易失性存储器件，其特征在于，还包括：
与所述字线控制电路、所述第一位线控制电路以及所述第二位线控制电路连接的存储器件控制电路，其中，所述存储器件控制电路用于在同一个操作周期内对所述存储器单元的所述第一部分以及所述存储器单元的所述第二部分进行读或写。
8.如权利要求5所述的非易失性存储器件，其特征在于：
预生成公钥存储于所述存储器单元的所述第一部分内；
其中，所述非易失性存储器件还包括存储器件控制电路，所述存储器件控制电路用于在接收到待存储于所述非易失性存储器件内的数据时：
从所述存储器单元的所述第一部分读取所述预生成公钥；
以所述预生成公钥加密所述数据；以及
将加密后的数据存入所述存储器单元的所述第一部分以及所述存储器单元的所述第二部分当中的一者内。
9.如权利要求5所述的非易失性存储器件，其特征在于，还包括：
与所述字线控制电路、所述第一位线控制电路以及所述第二位线控制电路连接的存储器件控制电路，其中，所述存储器件控制电路用于存储具有M个比特的数据，其中，所述M个比特当中作为最高有效比特的N个比特存入所述存储器单元的所述第一部分内，以及所述M个比特当中作为最低有效比特的(M-N)个比特存入所述存储器单元的所述第二部分内。
10.如权利要求9所述的非易失性存储器件，其特征在于：
所述存储器件控制电路用于使得所述第一位线控制电路能够在所述数字模式下读取作为所述最高有效比特的所述N个比特，以及使得所述第二位线控制电路能够在所述模拟模式下读取作为所述最低有效比特的所述(M-N)个比特。
11.如权利要求1所述的非易失性存储器件，其特征在于：
每一个存储器单元包括电阻变化元件或电荷存储元件。
12.如权利要求2所述的非易失性存储器件，其特征在于，还包括：
与所述字线控制电路、所述第一位线控制电路以及所述第二位线控制电路连接的存储器件控制电路，其中，所述存储器件控制电路用于通过以下方式执行神经网络计算：
在所述模拟模式或所述数字模式下将权重值存储于相应的存储器单元内；
控制所述字线控制电路向所述字线提供输入电压；以及
当所述权重值在所述数字模式下存储于相应的所述存储器单元内时，从所述第一位线控制电路获取电流响应；或者
当所述权重值在所述模拟模式下存储于相应的所述存储器单元内时，从所述第二位线控制电路获取电流响应。
13.如权利要求4所述的非易失性存储器件，其特征在于，还包括：
与所述字线控制电路、所述第一位线控制电路以及所述第二位线控制电路连接的存储器件控制电路，其中，所述存储器件控制电路用于通过以下方式执行神经网络计算：
在所述模拟模式或所述数字模式下将权重值保存于相应的存储器单元内；
控制所述字线控制电路向所述字线提供输入电压；以及
当所述权重值在所述数字模式下存储于相应的所述存储器单元内时，从所述第一位线控制电路获取电流响应；或者
当所述权重值在所述模拟模式下存储于相应的所述存储器单元内时，从所述第二位线控制电路获取电流响应。
14.一种数模混合式存储器件操作方法，其特征在于，所述数模混合式存储器件包括：
以矩阵形式排列的多个存储器单元；
沿行方向延伸的多条字线，其中，每一个存储器单元与所述多条字线当中的一条字线连接；
沿列方向延伸的多条位线，其中，每一个存储器单元与所述多条位线当中的一条位线连接；
与所述字线连接并且用于控制所述字线的字线控制电路；
用于在数字模式下控制所述位线并且感测所述存储器单元的第一位线控制电路，其中，所述第一位线控制电路与每一条位线的第一端连接；以及
用于在模拟模式下偏置所述位线并且感测所述存储器单元的第二位线控制电路，其中，所述第二位线控制电路与每一条位线的第二端连接，所述第二端与所述第一端相对，
所述方法包括：
在所述数字模式下以所述第一位线控制电路对所述存储器单元的第一部分进行编程；以及
在所述模拟模式下以所述第二位线控制电路对所述存储器单元的第二部分进行编程。
15.如权利要求14所述的方法，其特征在于，还包括：
在不同操作周期内对所述存储器单元的所述第一部分以及所述存储器单元的所述第二部分进行读或写。
16.如权利要求14所述的方法，其特征在于：
在同一个操作周期内对所述存储器单元的所述第一部分以及所述存储器单元的所述第二部分进行读或写。
17.如权利要求14所述的方法，其特征在于，还包括：
将预生成公钥存储于所述存储器单元的所述第一部分内；
接收待存储于所述数模混合式存储器件内的数据；
从所述存储器单元的所述第一部分读取所述预生成公钥；
以所述预生成公钥加密所述数据；以及
将加密后的数据存储于所述存储器单元的所述第一部分以及所述存储器单元的所述第二部分当中的一者内。
18.如权利要求14所述的方法，其特征在于，还包括：
接收具有M个比特的数据；
将所述M个比特当中作为最高有效比特的N个比特存入所述存储器单元的所述第一部分内；以及
将所述M个比特当中作为最低有效比特的(M-N)个比特存入所述存储器单元的所述第二部分内。
19.如权利要求14所述的方法，其特征在于，还包括：
在所述模拟模式或所述数字模式下将权重值存储于相应的存储器单元内；
控制所述字线控制电路向所述字线提供输入电压；以及
当所述权重值在所述数字模式下存储于相应的所述存储器单元内时，从所述第一位线控制电路获取电流响应；或者
当所述权重值在所述模拟模式下存储于相应的所述存储器单元内时，从所述第二位线控制电路获取电流响应。
20.一种数据存储方法，其特征在于，包括：
在模拟模式下将所述数据存储于第一数模混合式存储器阵列内，以产生所述数据的第一变化形式；
计算用于补偿所述数据的所述第一变化形式的第一校正值；
在数字模式下将所述第一校正值存储于所述第一数模混合式存储器阵列内；
在所述模拟模式下将所述数据存储于第二数模混合式存储器阵列内，以产生所述数据的第二变化形式；
计算用于补偿所述数据的所述第二变化形式的第二校正值，其中，所述第二校正值与所述第一校正值不同；以及
在所述数字模式下将所述第二校正值存储于所述第二数模混合式存储器阵列内。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018089937A1 (en) * 2016-11-14 2018-05-17 Rambus Inc. Non-volatile memory structure with positioned doping
US11081168B2 (en) * 2019-05-23 2021-08-03 Hefei Reliance Memory Limited Mixed digital-analog memory devices and circuits for secure storage and computing
US11264063B2 (en) * 2019-08-21 2022-03-01 Macronix International Co., Ltd. Memory device having security command decoder and security logic circuitry performing encryption/decryption commands from a requesting host
CN111758130B (zh) * 2020-05-19 2021-04-16 长江存储科技有限责任公司 3d nand闪存及其操作方法
FR3118268B1 (fr) * 2020-12-23 2024-01-12 St Microelectronics Sa Mémoire sécurisée
US11989440B2 (en) * 2021-08-11 2024-05-21 Silicon Storage Technology, Inc. Hybrid memory system configurable to store neural memory weight data in analog form or digital form
WO2023146567A1 (en) * 2022-01-28 2023-08-03 Silicon Storage Technology, Inc. Artificial neural network comprising an analog array and a digital array
US11960769B2 (en) * 2022-02-14 2024-04-16 Macronix International Co., Ltd. High performance secure read in secure memory providing a continuous output of encrypted information and specific context
US20230410923A1 (en) * 2022-06-21 2023-12-21 Sandisk Technologies Llc Hybrid precharge select scheme to save program icc

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745409A (en) * 1995-09-28 1998-04-28 Invox Technology Non-volatile memory with analog and digital interface and storage
CN101345088A (zh) * 2007-05-14 2009-01-14 桑迪士克Il有限公司 使用综合特征来测量存储器中的阈值电压分布
US7495953B2 (en) * 2006-07-20 2009-02-24 Sandisk Corporation System for configuring compensation
CN101689134A (zh) * 2007-06-19 2010-03-31 美光科技公司 以每单元不同位对存储器进行编程
CN103119655A (zh) * 2010-07-13 2013-05-22 桑迪士克技术有限公司 对非易失性存储器的快速随机访问
CN103238185A (zh) * 2011-12-01 2013-08-07 松下电器产业株式会社 非易失性半导体存储装置及其写入方法
CN105930903A (zh) * 2016-05-16 2016-09-07 浙江大学 一种数模混合神经网络芯片体系结构
CN106847335A (zh) * 2016-12-27 2017-06-13 北京大学 基于阻变存储阵列的卷积计算存储一体化设备及方法
WO2018008946A1 (ko) * 2016-07-06 2018-01-11 주식회사 유엑스팩토리 아날로그 디지털 인터페이스 sram 구조

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11185491A (ja) * 1997-12-24 1999-07-09 Sony Corp 半導体不揮発性記憶装置
US6215705B1 (en) 2000-02-10 2001-04-10 Advanced Micro Devices, Inc. Simultaneous program, program-verify scheme
EP1193715A1 (en) * 2000-09-20 2002-04-03 STMicroelectronics S.r.l. Nonvolatile memory device, having parts with different access time, reliability and capacity
US6643169B2 (en) * 2001-09-18 2003-11-04 Intel Corporation Variable level memory
JP2008090519A (ja) 2006-09-29 2008-04-17 Toshiba Corp 記憶装置
JP2009009641A (ja) * 2007-06-27 2009-01-15 Elpida Memory Inc 半導体記憶装置及びその読み出し方法
US8254178B2 (en) * 2007-08-27 2012-08-28 Infineon Technologies Ag Self-timed integrating differential current
WO2012102785A2 (en) 2011-01-27 2012-08-02 Rambus Inc. Memory cell with multiple sense mechanisms
KR102075673B1 (ko) * 2012-08-29 2020-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US9912474B2 (en) 2013-09-27 2018-03-06 Intel Corporation Performing telemetry, data gathering, and failure isolation using non-volatile memory
WO2017048293A1 (en) * 2015-09-18 2017-03-23 Hewlett Packard Enterprise Development Lp Multi-level sensing circuits for crossbar memory arrays
KR102182583B1 (ko) 2016-05-17 2020-11-24 실리콘 스토리지 테크놀로지 인크 비휘발성 메모리 어레이를 사용하는 딥러닝 신경망 분류기
US10535392B2 (en) 2017-06-26 2020-01-14 Samsung Electronics Co., Ltd. Integrated circuit memory device with write driver and method of operating same
US10460817B2 (en) 2017-07-13 2019-10-29 Qualcomm Incorporated Multiple (multi-) level cell (MLC) non-volatile (NV) memory (NVM) matrix circuits for performing matrix computations with multi-bit input vectors
US11081168B2 (en) * 2019-05-23 2021-08-03 Hefei Reliance Memory Limited Mixed digital-analog memory devices and circuits for secure storage and computing

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745409A (en) * 1995-09-28 1998-04-28 Invox Technology Non-volatile memory with analog and digital interface and storage
US7495953B2 (en) * 2006-07-20 2009-02-24 Sandisk Corporation System for configuring compensation
CN101345088A (zh) * 2007-05-14 2009-01-14 桑迪士克Il有限公司 使用综合特征来测量存储器中的阈值电压分布
CN101689134A (zh) * 2007-06-19 2010-03-31 美光科技公司 以每单元不同位对存储器进行编程
CN103119655A (zh) * 2010-07-13 2013-05-22 桑迪士克技术有限公司 对非易失性存储器的快速随机访问
CN103238185A (zh) * 2011-12-01 2013-08-07 松下电器产业株式会社 非易失性半导体存储装置及其写入方法
CN105930903A (zh) * 2016-05-16 2016-09-07 浙江大学 一种数模混合神经网络芯片体系结构
WO2018008946A1 (ko) * 2016-07-06 2018-01-11 주식회사 유엑스팩토리 아날로그 디지털 인터페이스 sram 구조
CN106847335A (zh) * 2016-12-27 2017-06-13 北京大学 基于阻变存储阵列的卷积计算存储一体化设备及方法

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