WO2018008946A1 - 아날로그 디지털 인터페이스 sram 구조 - Google Patents

아날로그 디지털 인터페이스 sram 구조 Download PDF

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WO2018008946A1
WO2018008946A1 PCT/KR2017/007097 KR2017007097W WO2018008946A1 WO 2018008946 A1 WO2018008946 A1 WO 2018008946A1 KR 2017007097 W KR2017007097 W KR 2017007097W WO 2018008946 A1 WO2018008946 A1 WO 2018008946A1
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analog
bit
local
data
input
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PCT/KR2017/007097
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이진수
박준영
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주식회사 유엑스팩토리
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    • G—PHYSICS
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to an analog digital interface SRAM structure, and more particularly, reads stored digital data as analog data and converts analog data to digital using an IO circuit and a bit line structure of an existing SRAM. It relates to an analog-digital interface SRAM structure that can be stored.
  • mixed-signal processing converts data obtained from analog sensors such as bio-sensors and temperature sensors into digital data to process complex calculations or convert digital data into analog data for efficient analog processing.
  • Such mixed-signal processing is used in biomedical integrated circuits and low power neural network integrated circuits.
  • ADC analog-to-digital converter
  • DAC digital-to-analog converter
  • data that has been digitally converted or converted is stored in a buffer, and in order to store a large amount of data, the data is stored in an SRAM used as an on chip memory.
  • the ADC converts analog data represented by the magnitude of the voltage into digital data represented by the bits.
  • a typical example is a SAR ADC.
  • the SAR ADC consists of a capacitive DAC, a comparator, a register and a SAR controller.
  • Capacitive DACs are converters that convert digital bits into analog voltages.
  • It consists of 1C, 2C, 4C, 8C, ... 2 n C capacitors, and corresponding capacitors are allocated according to the number of digits of the digital bit.
  • the capacitor corresponding to D [3] is 8C
  • D [2] is 4C
  • D [1] is 2C
  • D [0] is assigned to C according to the value of the corresponding bit (1 Or 0) whether the capacitor is charged with VDD or discharged to zero.
  • the charge amount of each capacitor is determined according to the product of the voltage of each capacitor and the size of the capacitor, and the voltage corresponding to the digital bit can be output by combining the charge amounts stored in each capacitor.
  • the lower MSB is sequentially searched from the upper MSB by the binary search method and stored in the register to find digital data corresponding to analog data.
  • SRAM has an array of cells that store bits. This array is a word line in the row direction. Cells are selected in units of rows. Cells in a selected row read data in bit units of columns.
  • Bit-Lines There are two Bit-Lines (BL, BLB) per column and it is charged to VDD voltage before reading the data of Cell.
  • each cell discharges the bit line or maintains the VDD state.
  • BL and BLB read the opposite bit.
  • the BL is discharged and the BLB is maintained at VDD.
  • ADCs and DACs are used for data conversion.
  • SRAM is mainly used to store the transformed data through On ADC in On-chip Memory.
  • SRAM is read and converted from SRAM. There was a problem that a lot of energy consumption occurs.
  • Patent Document 1 Korean Laid-Open Patent Publication No. 10-2014-0000421
  • the present invention has been made to solve the above-mentioned problems, and in order to implement mixed-signal processing, analog data can be written to or read from SRAM without a DAC and ADC, digitally read analog values, and digital By writing the data as analog, it is possible to reduce the area required to implement converters such as ADCs and DACs on the chip, and to provide an analog-digital interface SRAM structure that reduces the energy consumption of the conversion process.
  • the analog digital interface SRAM structure of the present invention for achieving the above object is to convert the analog data input from the outside into digital data to be stored in the local cell or to convert the digital data stored in the local cell into analog data.
  • Analog-to-digital interface SRAM structure in which the local cells are sequentially sequenced to 2 n in order to store analog data as digital data or read digital data as analog data without a separate analog digital converter or digital analog converter. And controlling the bit switch of the bit line to be divided by the ratio.
  • analog digital interface SRAM structure of the present invention for achieving the above object, the analog data input from the outside to be converted into digital data and stored in the local cell or the digital data stored in the local cell is converted into analog data
  • An analog digital interface SRAM structure comprising: an input / output circuit for inputting and outputting an analog signal or a digital signal in the SRAM structure, and a plurality of local cells formed in a horizontal direction and a vertical direction, and bits for selecting a local cell in the vertical direction
  • a cell array including a line and a bit switch formed on the bit line to divide the bit lines evenly to vertically divide the plurality of local cells; And a multiple decoder capable of multiple access in the vertical direction by selecting a plurality of local cells in the vertical direction by simultaneously controlling the bit switch while selecting the local cell in the horizontal direction.
  • the multi-decoder controls the bit switch in the vertical direction to form a bit line so that the local cells are sequentially divided at a ratio of 2 n , and each bit line stores one bit of bits forming 4-bit data.
  • the local cells are placed one by one, the local cell corresponding to the first digit is placed on the bit line divided by the ratio of eight, the local cell corresponding to the second digit is placed on the bit line divided by the ratio of four,
  • the local cells corresponding to the third digit may be arranged in the bit line divided by the ratio of two, and the local cells corresponding to the fourth digit may be arranged in the bit line divided by the ratio of one.
  • the other bit line In order to convert the digital data stored in the local cell into analog data and output it to the outside, the other bit line is charged to the VDD voltage with the bit switch of the other bit line closed, and then the other bit line is controlled by controlling the bit switch.
  • the bit switch By dividing into four bit lines with a ratio of 8: 4: 2: 1, a parasitic capacitance with a ratio of 8: 4: 2: 1 is generated, followed by four arranged on four bit lines through multiple decoders.
  • the word lines corresponding to the two local cells can be activated at the same time.
  • the bit switch can be closed and charge sharing can generate an analog output voltage having a 4-bit resolution and be output to the outside through the input / output circuit.
  • analog data can be written or read into SRAM without a DAC and an ADC, and the analog written value can be read digitally.
  • digitally reading the value written in analog it is possible to reduce the area required to implement a converter such as ADC and DAC on the chip, and to reduce the energy consumption of the conversion process.
  • FIGS. 1 and 2 are block diagrams illustrating an analog digital interface SRAM structure according to an embodiment of the present invention.
  • 3 to 5 are block diagrams illustrating a connection state of a local cell according to an embodiment of the present invention.
  • 6 and 7 are block diagrams illustrating an input / output circuit according to an embodiment of the present invention.
  • 8 to 11 are exemplary views illustrating a process of converting digital data into analog data according to an embodiment of the present invention.
  • 12 to 17 are exemplary views illustrating a process of converting analog data into digital data according to an embodiment of the present invention.
  • FIG. 18 is an exemplary diagram showing to explain another example of a connection state of a local cell according to an embodiment of the present invention.
  • 19 is a block diagram showing a conventional SAR ADC.
  • an analog-digital interface SRAM is configured as an on-chip integrated circuit including a cell array 100, a multiple decoder 300, and an input / output circuit 500.
  • the analog-to-digital interface SRAM according to the present invention can read the data vector as analog in one horizontal direction, and convert the analog data of 4-bit resolution into digital data over five clocks and write the data in each row. It is possible.
  • a plurality of local cells 130 are formed in a horizontal direction and a vertical direction. As shown in FIGS. 2 and 3, one side for selecting the local cells 130 in the vertical direction, respectively.
  • Bit switches 111 and 151 for equally dividing the bit line 110 and the other bit line 150 are formed in the bit lines.
  • bit lines 110 and 150 may be turned off or connected in the middle.
  • Each of the evenly divided bit lines 110 and 150 has the same number of local cells 130, and each array of local cells 130 has parasitic capacitance.
  • the parasitic capacitance increases in proportion to the number of local cells 130.
  • bit switches 111 and 151 may be controlled in the vertical direction so that the bit lines are divided in a ratio of 8: 4: 2: 1, where each bit line is 8C: 4C: 2C :. It has a parasitic capacitance value of 1C.
  • each bit line 110, 150 having a ratio of 2 n with respect to one longitudinal direction has a capacitance ratio of 2 n .
  • Each of the bit lines 110 and 150 has one local cell 130 that stores one bit among bits of 4-bit data.
  • the local cell 130 corresponding to the first digit which is the highest digit (MSB) is placed on the bitline divided by the ratio of eight, and the local cell corresponding to the second digit is placed on the bitline divided by the ratio of four.
  • Local cells corresponding to the third digit are arranged in the bitline divided by the ratio of two, and local cells corresponding to the fourth digit, the lowest digit (LSB), are arranged in the bitline divided by the ratio of one.
  • the multiple decoder 300 selects local cells 130 in the horizontal direction through the word line 170 and simultaneously controls the bit switches 111 and 151 in the vertical direction.
  • the bit lines 110 and 150 By forming the bit lines 110 and 150 so that the local cells 130 are sequentially divided at a ratio of n , multiple access to the local cells 130 is possible.
  • the multiple decoder 300 has several local cells 130 at a time. Use a decoder with multiple access to select the horizontally.
  • the input / output circuit 500 receives analog data input from the outside and converts the converted analog data into digital data, and then stores the converted digital data in the local cell 130 or the local cell ( When the digital data stored in 130 is converted into analog data, the digital data is received and output to the outside.
  • MUX was added to select the flip-flop output which stores the output of the comparator as input to the write driver in the same structure as the input / output circuit of the existing SRAM and the flip-flop data which receives the digital input according to the input type.
  • the process of converting analog data into digital data and storing it in the local cell 130 is the same as a conventional SAR ADC (Successive approximation ADC).
  • the capacitive DAC is replaced with a bit line in the present invention.
  • Amplifier the local cell is replaced with the register where the result is stored, utilizing the existing SRAM structure to increase the area efficiency.
  • the input / output circuit 500 is an input / output circuit used in a process of inputting analog data having a 4-bit resolution and converting it into digital data over five clocks. It compares the input voltage and inputs the converted digital data to the local cell 130.
  • the 4-bit digital data is determined while comparing the analog data V AIN with the reference voltage V ref , and the determined 4-bit data is stored in the local cell 130 at the corresponding position. Stored.
  • the conventional input / output circuit only plays digital data received from the outside and inputs it to the bit cell, or transmits the digital data received through the bit line from the bit cell to the outside.
  • the input / output circuit 500 may convert not only digital data but also analog data into digital data and store the same in the local cell 130.
  • analog digital interface SRAM structure configured as described above, in order to convert the digital data stored in the local cell 130 into analog data and output it to the outside, first, as shown in FIG.
  • the other bit line 150 is charged to the VDD voltage while the bit switches 151 are all closed.
  • bit switch 151 is controlled to open the bit switch 150 so that the other bit line 150 is divided into four bit lines having a ratio of 8: 4: 2: 1.
  • Each bit line thus divided has a parasitic capacitance of 8: 4: 2: 1.
  • word lines corresponding to four local cells disposed on four bit lines to be read through the multiple decoder 300 are simultaneously activated in a state divided into four bit lines.
  • each bit line discharges or maintains charge and maintains a voltage of VDD according to each data stored in a local cell.
  • bit switch 151 is closed and charge sharing generates an analog output voltage having a 4-bit resolution.
  • the analog output voltage may also be generated through Equation 1.
  • V Aout 8 / 15V DD
  • V Aout is the analog output voltage and V DD is the digital output voltage.
  • the analog voltage V IN is compared with the reference voltage V REF through an input / output circuit. It is determined whether the bit is 1 or 0 by using the case relationship.
  • the corresponding number of bits should be kept in order 1, and the data on the above depends on the previously written data, and the number of the subsequent digits is fixed to 0.
  • the local cell to which data is first written is initialized to 0, and only the local cell corresponding to the bit in each order turns on the word line to maintain the charge charged to VDD.
  • charge sharing is used to generate a reference voltage.
  • the local cells corresponding to 8N and 2N represent a state in which current flows from one bit line 110 to a local cell.
  • a voltage difference occurs between one bit line 110 and the local cell. Accordingly, the current flows and the charge of one bit line 110 flows out to be zero.
  • the local cells corresponding to 4N and N indicate that no current flows from the one bit line 110 to the local cell.
  • the voltage since there is no voltage difference because the voltage is the same between the one bit line 110 and the local cell, This shows that the charge remains in one bit line 110.
  • the local cell when the local cell is divided into 8: 4: 2: 1 in the vertical direction, one digit bit can be stored in each section.
  • all of the local cells can be stored in one local cell.
  • 8N interval 7N local cells remain and an imbalance problem occurs.
  • 18 is a data storage structure diagram for solving an imbalance problem because a space for storing each digit allocated to a bit line is 8: 4: 2: 1.
  • one bit line is divided into a local cell composed of N bit cells using a switch (the divided bit cells are referred to as a local cell array (LCA)), and as shown in FIG. 18, four modes are represented by the bit switches 111 and 151.
  • LCA local cell array
  • FIG. 18 four modes are represented by the bit switches 111 and 151.
  • the four lines in the switch mode indicate that the switch is turned off and the connection is disconnected.
  • the non-divided line indicates that the switch is turned on and connected.
  • FIG. 19 shows a conventional successive approximation ADC including a capacitive DAC, a comparator, a register, and a SAR controller.
  • the present invention can write and read analog and digital data into SRAM without the need for additional ADCs and DACs.
  • analog data can be written or read into SRAM without a DAC and an ADC, and the analog written value can be read digitally.
  • digitally reading the value written in analog it is possible to reduce the area required to implement a converter such as ADC and DAC on the chip, and to reduce the energy consumption of the conversion process.
  • bit switch 150 bit line
  • bit switch 170 word line
  • analog data can be written to or read from the SRAM without a DAC and an ADC, digital values can be read digitally, and digitally written.
  • ADC analog digital interface
  • digital values can be read digitally, and digitally written.
  • it is possible to reduce the area required to implement converters such as ADC and DAC on chip, and to reduce the energy consumed by the conversion process. It can be used for network integrated circuits and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 기존 SRAM의 IO회로와 비트라인 구조에서 스위치를 추가한 구조를 이용하여 저장된 디지털 데이터를 아날로그 데이터로 읽어내고, 아날로그 데이터를 디지털로 변환하여 저장할 수 있도록 한 아날로그 디지털 인터페이스 SRAM 구조에 관한 것으로, 가로방향 및 세로방향으로 복수의 로컬 셀이 형성되는 것으로, 상기 세로방향으로 로컬 셀을 각각 선택하기 위한 일측의 비트라인 및 타측의 비트라인을 균등하게 나누는 비트스위치가 비트라인에 형성된 셀 어레이, 가로방향으로 로컬 셀을 선택하면서, 세로방향으로 복수의 로컬 셀을 동시에 선택하여 다중 액세스가 가능한 다중디코더 및 외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하며, 로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하는 입출력회로를 포함하여 구성된다. 본 발명에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.

Description

아날로그 디지털 인터페이스 SRAM 구조
본 발명은 아날로그 디지털 인터페이스 SRAM 구조에 관한 것으로, 더욱 상세하게는 기존 SRAM의 IO회로와 비트라인 구조에서 스위치를 추가한 구조를 이용하여 저장된 디지털 데이터를 아날로그 데이터로 읽어내고, 아날로그 데이터를 디지털로 변환하여 저장할 수 있도록 한 아날로그 디지털 인터페이스 SRAM 구조에 관한 것이다.
일반적으로 Mixed-signal processing은 bio-sensor, 온도센서와 같이 아날로그 Sensor로부터 얻은 데이터를 디지털 데이터로 변환하여 복잡한 연산을 처리하거나 디지털 데이터를 아날로그 데이터로 변환하여 효율적인 아날로그 프로세싱을 하는 것이다.
바이오 메디컬 용 집적회로, 저전력 뉴럴 네트워크 집적회로 등에서 이런 Mixed-signal processing이 사용된다.
이 과정에서 아날로그 데이터를 디지털 데이터로 변환하기 위해서 아날로그-디지털 변환기(ADC)와 디지털 데이터를 아날로그 데이터로 변환하기 위해 디지털-아날로그 변환기(DAC)가 필요하다.
그리고 많은 경우에서 디지털로 변환되었거나 변환될 데이터를 버퍼에 저장하며 많은 양을 저장하기 위해서는 On Chip Memory로 사용이 되는 SRAM에 데이터가 저장이 된다.
ADC는 전압의 크기로 표현이 되는 아날로그 데이터를 bit로 표현이 되는 디지털 데이터로 변환해 주는 것으로, 대표적으로 SAR ADC가 있다.
SAR ADC는 Capacitive DAC, Comparator, Register 그리고 SAR 컨트롤러로 이루어져있다.
Capacitive DAC는 Digital bit를 Analog 전압으로 바꿔주는 Converter이다.
1C, 2C, 4C, 8C, ... 2nC의 Capacitor로 이루어져 있으며, Digital bit의 자리 수에 따라 해당하는 Capacitor가 할당된다.
예를 들면 12를 의미하는 Digital bit, D=1100(2)(D[3]=1, D[2]=1, D[1]=0, D[0]=0)를 Capacitive DAC을 이용해 Analog 전압으로 바꾸게 될 때, D[3]에 해당하는 Capacitor는 8C, D[2]는 4C, D[1]은 2C, D[0]는 C에 할당하여 해당되는 bit의 값에 따라(1 혹은 0) Capacitor를 VDD로 충전할지, 0으로 방전할지 결정하게 된다.
그에 따라 각 Capacitor의 전하량이 각 Capacitor의 전압과 Capacitor의 크기 곱에 따라 정해지게 되고, 각 Capacitor에 저장된 전하량을 합침으로서 Digital bit에 해당하는 전압을 출력해낼 수 있게 된다.
Capacitive DAC에서 만들어지는 전압을 Comparator로 입력전압과 비교하여 순차적으로 상위 MSB에서 하위 LSB를 이진 탐색 방법으로 찾아 Register에 저장하여 아날로그 데이터에 해당하는 디지털 데이터를 찾는다.
SRAM은 bit를 저장하는 Cell들의 Array가 있고 이 Array는 Row 방향으로 있는 Word Line으로 Cell들을 행 단위로 선택하고, 선택된 한 행의 Cell들은 Column단위의 Bit-line으로 데이터를 읽어낸다.
하나의 Column당 2개의 Bit-Line(BL, BLB)가 있고 Cell의 데이터를 읽기 전에 VDD 전압으로 충전이 된다.
그리고 Word Line이 켜지게 되면 각 Cell 마다 Bit-line을 방전하거나 VDD 상태로 유지를 시켜준다.
이때, BL과 BLB는 반대의 bit를 읽어 낸다.
예를 들면 선택된 Cell에 0이 저장되어 있으면 BL은 방전되고, BLB는 VDD로 유지된다.
만약 1이 저장되어있으면 BL은 유지되고 BLB는 방전된다.
이 BL, BLB당 Sense Amplifier가 있게 되고, BL과 BLB의 대소 관계를 비교해서 Cell에 저장된 값이 0인지 1인지 판단해 출력하게 된다.
Mixed-signal processing에서 데이터 변환을 위해 ADC와 DAC를 사용하게 된다.
하지만, 이런 변환기의 면적이 매우 크기 때문에, Multi-Channel을 이용한 바이오센서 애플리케이션이나 Mixed-Signal Processing 뉴럴 네트워크 애플리케이션 같은 경우, 한 번에 여러 Data를 변환하기 위해서 여러 개의 변환기를 사용하게 되고 그에 따라 많은 면적을 차지하게 된다.
또한, ADC를 통해서 변형된 데이터를 On chip Memory에 저장하기 위해서 SRAM을 주로 사용하게 되고, DAC로 디지털 데이터를 아날로그 데이터로 변환할 때 SRAM에서 데이터를 읽어서 변환하는 과정을 거치며 SRAM과 ADC, DAC에서 많은 에너지 소모가 일어난다는 문제점이 있었다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 대한민국 공개특허공보 공개번호 제10-2014-0000421호
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 아날로그 디지털 인터페이스 SRAM 구조를 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 아날로그 디지털 인터페이스 SRAM 구조는, 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서, 분리된 별도의 아날로그 디지털 컨버터 또는 디지털 아날로그 컨버터 없이 아날로그 데이터를 디지털데이터로 저장하거나 디지털 데이터를 아날로그 데이터로 읽을 수 있도록 하기 위하여, 다중디코더로 로컬 셀이 순차적으로 2n의 비율로 나누어지도록 비트라인의 비트스위치를 제어하는 것을 특징으로 한다.
그리고 상술한 목적을 달성하기 위한 본 발명의 아날로그 디지털 인터페이스 SRAM 구조는, 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서, 상기 SRAM 구조에서 아날로그 신호 또는 디지털 신호를 입출력시키는 입출력회로와, 가로방향 및 세로방향으로 복수의 로컬 셀이 형성되는 것으로, 상기 세로방향으로 로컬 셀을 선택하기 위한 비트라인과, 상기 복수의 로컬 셀을 세로방향으로 구분하기 위해 비트라인을 균등하게 나누는 비트라인에 형성되는 비트스위치를 포함하는 셀 어레이; 및 가로방향으로 로컬 셀을 선택하면서, 동시에 비트스위치를 제어하여 세로방향으로 복수의 로컬 셀을 선택하여 세로 방향으로 다중 액세스가 가능한 다중디코더를 포함하여 구성된 것을 특징으로 한다.
상기 다중디코더는 세로방향에 대해서 비트스위치를 제어하여, 2n의 비율로 순차적으로 로컬 셀이 나누어지도록 비트라인을 형성하며, 각각의 비트라인에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하는 로컬 셀이 하나씩 배치가 되는 것으로, 첫째 자릿수에 해당하는 로컬 셀은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된 것을 특징으로 할 수 있다.
외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하기 위하여, 세로 방향에 대해서 다중디코더를 통하여 선택된 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 다중디코더의 제어로 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],100}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],10}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],D[1],1}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장할 수 있다.
로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 타측 비트라인의 비트스위치를 닫은 상태로 타측 비트라인을 VDD 전압으로 충전하고, 이어서, 비트스위치를 제어하여 타측 비트라인을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누는 동시에 8:4:2:1의 비율을 가지는 기생 커패시턴스가 생성되도록 하고, 이어서, 다중디코더를 통하여 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화하고, 이어서, 비트스위치를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성하여 입출력회로를 통하여 외부로 출력시킬 수 있다.
이상에서 설명한 바와 같은 본 발명의 아날로그 디지털 인터페이스 SRAM 구조에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.
도 1 및 도 2는 본 발명의 일실시예에 따른 아날로그 디지털 인터페이스 SRAM 구조를 나타낸 블록도이며,
도 3 내지 도 5는 본 발명의 일실시예에 따른 로컬 셀의 연결 상태를 설명하기 위하여 나타낸 블록도이며,
도 6 및 도 7은 본 발명의 일실시예에 따른 입출력회로를 설명하기 위하여 나타낸 블록도이며,
도 8 내지 도 11은 본 발명의 일실시예에 따른 디지털 데이터를 아날로그 데이터로 변환하는 과정을 설명하는 예시도이며,
도 12 내지 도 17은 본 발명의 일실시예에 따른 아날로그 데이터를 디지털 데이터로 변환하는 과정을 설명하는 예시도이며,
도 18은 본 발명의 일실시예에 따른 로컬 셀의 연결 상태의 다른 예를 설명하기 위하여 나타낸 예시도이며,
도 19는 종래의 SAR ADC를 나타낸 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
본 발명의 일실시예에 따른 아날로그 디지털 인터페이스 SRAM은 도 1에 나타낸 바와 같이, 셀 어레이(100), 다중디코더(300) 및 입출력회로(500)를 포함하여 온 칩 형태의 집적회로로 구성된다.
이를 통해 구현되는 본 발명에 따른 아날로그 디지털 인터페이스 SRAM은 하나의 가로방향마다 데이터 벡터를 아날로그로 읽어 낼 수 있고, 또한 5 클럭에 걸쳐서 4비트 해상도의 아날로그 데이터를 디지털 데이터로 변환하여 쓰는 것이 각각 행마다 가능하다.
상기 셀 어레이(100)는 가로방향 및 세로방향으로 복수의 로컬 셀(130)이 형성되는 것으로, 도 2 및 도 3에 나타낸 바와 같이, 상기 세로방향으로 로컬 셀(130)을 각각 선택하기 위한 일측의 비트라인(110) 및 타측의 비트라인(150)을 균등하게 나누는 비트스위치(111, 151)가 비트라인에 각각 형성된다.
비트스위치(111, 151)를 이용하여, 비트라인(110, 150)을 중간에 끈어지게 하거나 연결할 수 있다.
균등하게 나누어진 각각의 비트라인(110, 150)은 동일한 갯수의 로컬 셀(130)을 가지며, 각각의 로컬 셀(130) 배열마다 기생 커패시턴스를 가지게 된다.
기생 커패시턴스는 로컬 셀(130)의 개수에 비례하게 커지게 된다.
그리고 각각의 세로방향에 대해서 비트스위치(111, 151)를 제어하여, 8:4:2:1 형태의 비율로 비트라인이 나누어지도록 할 수 있으며, 이때 각각의 비트라인은 8C:4C:2C:1C의 기생 커패시턴스 값을 가진다.
즉, 하나의 세로방향에 대해서 2n의 비율로 이루어진 각각의 비트라인(110, 150)은 2n의 커패시턴스 비율을 가지게 된다.
그리고 각각의 비트라인(110, 150)에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하고 있는 로컬 셀(130)이 하나씩 배치가 되어 있다.
가장 높은 자릿수(MSB)인 첫째 자리에 해당하는 로컬 셀(130)은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 가장 낮은 자릿수(LSB)인 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된다.
상기 다중디코더(300)는 도 4에 나타낸 바와 같이, 워드라인(170)을 통하여 가로방향으로 로컬 셀(130)들을 선택하면서, 동시에 세로방향에 대해서 비트스위치(111, 151)를 제어하여, 2n의 비율로 순차적으로 로컬 셀(130)이 나누어지도록 비트라인(110, 150)을 형성하여, 로컬 셀(130)에 대한 다중 액세스가 가능하다.
기존 디코더는 특정한 Address가 입력으로 들어오면 거기에 해당하는 워드라인 하나만 액세스 하였는데, 본 발명에서의 다중디코더(300)는 도 4 및 도 5에 나타낸 바와 같이, 한 번에 여러 개의 로컬 셀(130)을 가로방향으로 선택하기 위해서 다중 액세스가 가능한 디코더를 사용한다.
상기 입출력회로(500)는 도 6에 나타낸 바와 같이, 외부로부터 입력된 아날로그 데이터를 입력받아 디지털 데이터로 변환되도록 한 후, 변환된 디지털 데이터를 로컬 셀(130)에 저장되도록 하며, 또는 로컬 셀(130)에 저장된 디지털 데이터가 아날로그 데이터로 변환되면 이를 전달받아 외부로 출력되도록 하는 회로이다.
기본적으로 기존의 SRAM의 입출력회로와 같은 구조에서 Write 드라이버에 입력으로 비교기의 출력을 저장하는 플립플롭의 출력과 디지털 입력을 받는 플립플롭 데이터를 입력 종류에 따라 고를 수 있도록 MUX가 추가되었다.
아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀(130)에 저장하는 과정은 기존 SAR ADC(Successive approximation ADC)와 같으며, SAR ADC에서 커패시티브 DAC를 본 발명에서 비트라인으로 대체 하였고, 비교기를 Sense Amplifier로, 결과가 저장되는 레지스터를 로컬 셀로 대체하여 기존의 SRAM 구조를 활용하여 면적효율을 높였다.
아울러, 입출력회로(500)는 도 6에 나타낸 바와 같이, 5 클럭에 걸쳐서 4비트 해상도의 아날로그 데이터가 디지털 데이터로 변환되도록 하여 입력하는 과정에서 사용되는 입출력회로로, 비트라인에서 생성한 기준전압과 입력전압을 비교하여 변환된 디지털 데이터를 로컬 셀(130)에 입력하는 기능을 한다.
따라서, 도 7에 나타낸 시뮬레이션 결과처럼, 아날로그 데이터(VAIN)를 기준전압(Vref)과 비교해 가면서 4비트 디지털 데이터를 결정해 나가며, 결정된 4비트 데이터는 해당하는 위치의 로컬 셀(130)에 저장된다.
즉, 기존의 입출력회로는 외부로부터 디지털 데이터들을 전달받아 Bit 셀에 입력하거나, 또는 Bit 셀에서 비트라인을 통해 전달받은 디지털 데이터를 외부로 전달하는 역할만 하였다.
그러나 본 발명에서의 입출력회로(500)는 디지털 데이터뿐만 아니라 아날로그 데이터를 디지털 데이터로 변환되도록 하여 로컬 셀(130)에 저장할 수 있다.
상술한 바와 같이 구성된 아날로그 디지털 인터페이스 SRAM 구조에서, 로컬 셀(130)에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 먼저, 도 8에 나타낸 바와 같이, 타측 비트라인(150)의 비트스위치(151)를 모두 닫은 상태로 타측 비트라인(150)을 VDD 전압으로 충전한다.
이어서, 도 9에 나타낸 바와 같이, 비트스위치(151)를 제어하여 타측 비트라인(150)을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누어지도록 해당 비트스위치를 연다.
이렇게 나누어진 각각의 비트라인은 각각 8:4:2:1의 기생 커패시턴스를 가진다.
이어서, 도 10에 나타낸 바와 같이, 4개의 비트라인으로 나누어진 상태에서 다중디코더(300)를 통하여 읽으려는 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화한다.
이때, 각각의 비트라인은 로컬 셀에 저장된 각각의 데이터에 따라서 방전이 되거나 전하를 유지하며 VDD의 전압을 유지한다.
이어서, 도 11에 나타낸 바와 같이, 비트스위치(151)를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성한다.
이때, 아날로그 출력전압은 수학식 1을 통하여도 생성할 수 있다.
[수학식 1]
VAout = 8/15VDD
(여기서, VAout는 아날로그 출력전압이고, VDD는 디지털 출력전압이다.)
외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀(130)에 저장되도록 하기 위하여는, 도 12에 나타낸 바와 같이, 입출력회로를 통하여 아날로그 전압(VIN)을 기준전압(VREF)과 비교해가며 대소관계를 이용해 해당 비트(Bit)가 1인지 0인지 판단한다.
먼저, 도 13에 나타낸 바와 같이, 세로 방향에 대해서 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 도 14에 나타낸 바와 같이, 일측의 비트라인(110)을 통하여 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장한다.
이어서, 도 15에 나타낸 바와 같이, 이진수 {D[3],100}(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장한다.
이어서, 도 16에 나타낸 바와 같이, 이진수 {D[3],D[2],10}(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장한다.
이어서, 도 17에 나타낸 바와 같이, 이진수 {D[3],D[2],D[1],1}(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장한다.
아울러, 기준전압을 만들기 위해서는 순서에 따라 해당 자릿수의 비트는 1을 유지하여야 하고, 그 위의 데이터는 앞에서 써진 데이터에 의존하고 그 뒤의 자릿수는 0으로 고정이 된다.
이에 해당하는 기준 전압을 만들기 위해서 처음에 데이터가 써질 로컬 셀을 0으로 초기화하고 각 순서에서의 비트에 해당하는 로컬 셀만 워드라인을 켜지 않아 VDD로 충전된 전하를 유지한다.
그 외의 로컬 셀은 워드라인을 켜서 앞에서 써진 데이터 혹은 0으로 비트라인을 방전하거나 유지한다.
그 후 앞에서 아날로그 출력을 할 때와 같이 전하 공유를 이용해 기준전압을 만들어 낸다.
참고로, 도 2에서 8N과 2N에 해당하는 로컬 셀은 일측 비트라인(110)으로부터 로컬 셀로 전류가 흐르는 상태를 나타낸 것이며, 이렇게 되면 일측 비트라인(110)과 로컬 셀 간에 전압차이가 생기고, 이에 따라 전류가 흘러서 일측 비트라인(110)의 전하가 흘러나가서 0으로 된다는 것을 나타낸 것이다.
반면에, 4N과 N에 해당하는 로컬 셀은 일측 비트라인(110)으로부터 로컬 셀로 전류가 흐르지 않는다는 것을 나타낸 것이며, 이렇게 되면, 일측 비트라인(110)과 로컬 셀 간에 전압이 똑같아 전압차이가 없어서, 일측 비트라인(110)에 전하가 그대로 남아 있다는 것을 나타낸 것이다.
본 발명에서는 세로방향으로 로컬 셀을 8:4:2:1로 나누면, 각각의 구간마다 하나의 자릿수의 비트를 저장할 수 있는데, 이때, 1N 구간 경우, 1개의 로컬 셀에 모두 저장을 할 수 있지만, 8N 구간 경우 7N 개의 로컬 셀이 남아서 불균형 문제가 발생한다.
도 18은 비트라인에 할당된 각 자릿수를 저장할 공간이 8:4:2:1로 불균형 문제를 해결하기 위한 데이터 저장 구조도이다.
도 18에 나타낸 바와 같이, 4비트 데이터를 저장하면 모드(Config) 0, 1, 2, 3과 같이 스위치를 조절하여 비트라인을 8:4:2:1로 나누어 아날로그 데이터를 한 행에 대해서 읽어 낼 수 있다.
즉, 하나의 비트라인을 N개의 Bit 셀로 이루어진 로컬 셀로 스위치를 이용해 나누고(나눠진 Bit 셀들을 LCA(Local Cell Array)라고 칭한다), 도 18에 나타낸 바와 같이, 4개의 모드를 비트 스위치(111, 151)를 On 혹은 Off 하여 이용해 만드는 것이며, 비트 스위치(111, 151)의 다양한 구성을 이용해서 로컬 셀을 1M:2M:4M:8M로 묶을 수 있는데, 각각 비트 스위치로 연결된 로컬 셀 중에 1군데에 1비트씩 저장이 된다.
도 18에서 4개의 스위치 모드에서 선으로 구분되어있는 것은 스위치가 오프 되어 연결이 끊어졌다는 뜻이고, 선으로 구분되어 있지않는 것은 스위치가 온 되어 연결이 되었음을 나타낸다.
도 19는 Capacitive DAC, Comparator, Register 그리고 SAR 컨트롤러 등으로 이루어진 종래의 축차 비교형 아날로그 디지털 변환회로(Successive approximation ADC)를 나타낸 것이다.
본원 발명에서는 종래의 축차 비교형 아날로그 디지털 변환회로의 Capacitive DAC를 비트라인 커패시턴스로, Comparator를 센스 증폭기(Sense amplifier)로, Register를 로컬 셀로 대체하여 기존의 SRAM 구조를 그대로 이용하여, 축차 비교형 아날로그 디지털 변환회로와 같은 동작을 하여 아날로그 데이터를 디지털로 변환하여 로컬 셀에 바로 저장할 수 있다.
따라서, 본 발명은 추가적인 ADC와 DAC가 없이도, 아날로그 및 디지털 데이터를 SRAM에 쓰고 읽을 수 있다.
이상에서 설명한 바와 같은 본 발명의 아날로그 디지털 인터페이스 SRAM 구조에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.
이상의 설명에서는 본 발명의 바람직한 실시예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있음을 쉽게 알 수 있을 것이다.
[부호의 설명]
100: 셀 어레이 110: 비트라인
111: 비트 스위치 150: 비트라인
151: 비트 스위치 170: 워드라인
300: 다중 디코더 500: 입출력회로
본 발명의 아날로그 디지털 인터페이스 SRAM 구조에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있으므로, 바이오 메디컬 용 집적회로, 저전력 뉴럴 네트워크 집적회로 등에 사용될 수 있다.

Claims (5)

  1. 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서,
    분리된 별도의 아날로그 디지털 컨버터 또는 디지털 아날로그 컨버터 없이 아날로그 데이터를 디지털데이터로 저장하거나 디지털 데이터를 아날로그 데이터로 읽을 수 있도록 하기 위하여, 다중디코더로 로컬 셀이 순차적으로 2n의 비율로 나누어지도록 비트라인의 비트스위치를 제어하는 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
  2. 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서,
    상기 SRAM 구조에서 아날로그 신호 또는 디지털 신호를 입출력시키는 입출력회로와, 가로방향 및 세로방향으로 복수의 로컬 셀이 형성되는 것으로, 상기 세로방향으로 로컬 셀을 선택하기 위한 비트라인과, 상기 복수의 로컬 셀을 세로방향으로 구분하기 위해 비트라인을 균등하게 나누는 비트라인에 형성되는 비트스위치를 포함하는 셀 어레이; 및
    가로방향으로 로컬 셀을 선택하면서, 동시에 비트스위치를 제어하여 세로방향으로 복수의 로컬 셀을 선택하여 세로 방향으로 다중 액세스가 가능한 다중디코더
    를 포함하여 구성된 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 다중디코더는 세로방향에 대해서 비트스위치를 제어하여, 2n의 비율로 순차적으로 로컬 셀이 나누어지도록 비트라인을 형성하며, 각각의 비트라인에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하는 로컬 셀이 하나씩 배치가 되는 것으로, 첫째 자릿수에 해당하는 로컬 셀은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
  4. 청구항 1 또는 청구항 2에 있어서, 외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하기 위하여, 세로 방향에 대해서 다중디코더를 통하여 선택된 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 다중디코더의 제어로 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],100}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],10}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],D[1],1}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장하는 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
  5. 청구항 1 또는 청구항 2에 있어서, 로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 타측 비트라인의 비트스위치를 닫은 상태로 타측 비트라인을 VDD 전압으로 충전하고, 이어서, 비트스위치를 제어하여 타측 비트라인을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누는 동시에 8:4:2:1의 비율을 가지는 기생 커패시턴스가 생성되도록 하고, 이어서, 다중디코더를 통하여 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화하고, 이어서, 비트스위치를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성하여 입출력회로를 통하여 외부로 출력시키는 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.
PCT/KR2017/007097 2016-07-06 2017-07-04 아날로그 디지털 인터페이스 sram 구조 WO2018008946A1 (ko)

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