JP2006503495A - アナログ/ディジタル変換に使用する電荷再分配による電圧基準生成の方法および装置 - Google Patents
アナログ/ディジタル変換に使用する電荷再分配による電圧基準生成の方法および装置 Download PDFInfo
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 428
- 238000005070 sampling Methods 0.000 claims description 39
- 238000003491 array Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 19
- 102220099508 rs878853797 Human genes 0.000 description 18
- 239000013256 coordination polymer Substances 0.000 description 6
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 102000040430 polynucleotide Human genes 0.000 description 1
- 108091033319 polynucleotide Proteins 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
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Abstract
Description
本発明は、スイッチキャパシタ方法および装置に関し、より具体的には信号のサンプリングおよび/または処理に使用するスイッチキャパシタ方法および装置に関する。
多くのシステムにおいて、信号のサンプリングおよび/または処理のためにスイッチキャパシタ回路(これはキャパシタとスイッチを使用する)が利用されている。例えば、アナログ/ディジタル変換器(ADC)では、アナログ/ディジタル変換の前にアナログ電圧をサンプリングするスイッチキャパシタ回路を利用することが多い。
図1は、先行技術ADC20のブロック図であり、このADC20はアナログ/ディジタル変換の前にアナログ電圧をサンプリングするスイッチキャパシタ回路を利用している。ADC20には、スイッチキャパシタ回路22、コンパレータ回路24(本明細書においては以後、コンパレータ24と呼ぶ)、および制御/出力回路26(本明細書においては以後、制御回路26と呼ぶ)が含まれる。スイッチキャパシタ回路22は、差動入力電圧IN+、IN−(これは信号ライン28、30を介してそれぞれ供給される)を受電し、差動出力電圧CP、CNを出力する。差動出力電圧CP、CNは、それぞれ信号ライン32、34上でコンパレータ24に供給され、このコンパレータ24には、供給電圧VDD、VSSがさらに供給される。コンパレータ24の出力は、信号ライン36を介して制御回路26に供給され、この制御回路は、設けられた信号ライン(信号ライン38で表す)上に供給される制御信号(CONTROLで表す)をスイッチキャパシタ回路22に提供する。制御回路26はまた、ADC20の出力である、マルチビットディジタル信号DOUTを提供する。このDOUT信号は、信号ライン40、42上で供給される差動基準電圧REF+、REF−の絶対値と比較した、差動入力信号IN+、IN−の絶対値の比を示す。
図3は、制御回路26内部で使用されるタイミング信号を示す。それぞれのタイミング信号は、第1および第2の電圧レベルで表される2つの論理状態を有する。タミング信号は、同一の時間軸に示してあるが、このことは1つのタイミング信号が他のものと異なる電圧レベルを得ることを意味するものではない。
その結果として、追加の回路を使用して、1/2(VDD+VSS)に等しい電圧を生成することが多い。
上述の先行技術スイッチキャパシタ回路によって提供される性能にもかかわらず、入力信号(単数または複数)をサンプリングおよび/または処理するための他のスイッチキャパシタ回路が求められている。
本発明の一つの観点によれば、システムは、第1のキャパシタ、第2のキャパシタおよび少なくとも1つのスイッチを有するスイッチキャパシタ回路を含み、前記少なくとも1つのスイッチは、第1時間間隔中に、(1)前記第1のキャパシタを第1の電圧を有する第1の信号ラインと第2の電圧を有する第2の信号ラインの間に接続する動作、および(2)前記第2のキャパシタを前記第1の電圧を有する第1の信号ラインと第3の電圧を有する第3の信号ラインの間に接続する動作が可能であり、前記第3の電圧は前記第2の電圧と異なり、前記少なくとも1つのスイッチは、第2の時間間隔中に前記第1のキャパシタを前記第2のキャパシタと並列に接続する動作が可能である。
本発明の別の観点によれば、システムは、第1の時間間隔中に、第1のキャパシタを第1の電圧を有する第1の信号ラインと第2の電圧を有する第2の信号ラインとの間に接続し、かつ第1の時間間隔中に第2のキャパシタを前記第1の電圧を有する第1の信号ラインと第3の電圧を有する第3の信号ラインとの間に接続し、前記第3の電圧は前記第2の電圧と異なるようにする手段;および第2の間隔中に、前記第1のキャパシタを前記第2のキャパシタと並列に接続する手段を含む。
図5は、本発明の一態様によるスイッチキャパシタ回路80の概略図である。このスイッチキャパシタサンプリング回路80には、キャパシタC10A、C10BおよびスイッチS11〜S14が含まれる。電圧INは、スイッチS11の第1の端子84に接続された端子82上に供給される。スイッチS11の第2の端子86は、キャパシタC10Aの第1プレートとキャパシタC10Bの第1プレートとに接続されている。キャパシタC10Aの第2プレートは、スイッチS12の第1の端子88に結合され、その第2の端子90は、電圧V1を供給する端子92に結合されている。キャパシタC10Bの第2プレートは、スイッチS13の第1の端子94に結合され、その第2の端子96は、(電圧V1とは異なる)電圧V2を供給する端子98に結合されている。スイッチS14は第1および第2の端子100、102を有し、第1の端子100はキャパシタC10Bの第2プレートに結合され、第2の端子102は、キャパシタC10Bの第2プレートに結合されている。
スイッチキャパシタ回路80の動作は、以下のとおりである。サンプリング間隔(図6)の第1部分110の間、スイッチS11は指令により、閉止状態にあり、キャパシタC10A、C10Bそれぞれの第1プレートを、入力電圧INを供給する端子に接続する。また、スイッチS12、S13は指令により閉止状態にされて、それによってキャパシタC10A、C10Bの第2プレートを、V1およびV2を供給する端子にそれぞれ接続する。この構成においては、電圧INは、キャパシタC10Aにおいては(V1に対して)サンプリングされ、キャパシタC10Bにおいては(V2に対して)サンプリングされる。サンプリング間隔(図6)の第2部分の間、スイッチS12、S13は指令によって、開放状態にあり、それによってキャパシタC10A、C10Bの第2プレートをV1およびV2を供給する端子からそれぞれ切り離す。
キャパシタC10A、C10Bが、それぞれ、キャパシタンス値C/2を有する場合には、この状態において、キャパシタC10A、C10Bそれぞれの第2プレートは、1/2(V1+V2)の電圧を有し、キャパシタC10A、C10Bのそれぞれによって蓄積される電荷量は、電圧INを1/2(V1+V2)に対してサンプリングした場合に、キャパシタC10A、C10Bによって蓄積されることになる量に等しい。
いくつかの態様においては、スイッチS12はNMOSデバイスを含み、スイッチS13はPMOSデバイスを含み、スイッチS14はCMOSデバイスを含むが、その他任意のタイプのスイッチも使用することができる。
各キャパシタバンクのキャパシタンスは、その特定のバンクにおけるキャパシタンス値の合計に等しい。例えば、キャパシタバンクC101のキャパシタンスは、C/2(すなわち、C/4+C/4)に等しい。キャパシタバンクC101〜C104は、図のように、それぞれ2進加重キャパシタンス値C/2、C/4、C/8、C/16を有してもよいが、それに限定はされない。さらに、キャパシタバンクC104xは、図のように、C104に等しいキャパシタンス値を有し、その結果、キャパシタバンクC102〜C104xの合計キャパシタンスがC101のキャパシタンスと等しくなるようにすることができるが、それに限定はされない。
スイッチキャパシタ回路122内のスイッチは、制御回路126から供給される制御信号CONTROLによって制御される。
図9は、制御回路126内で使用されるタイミング信号P7〜P9を示す。タイミング信号P7〜P9のそれぞれは、第1および第2の電圧レベルで表される2つの論理状態を有する。これらのタイミング信号は、単に、実際に使用されるものを表わすものであり、特に、便利であるという理由で、2状態信号は、3状態スイッチを制御するときでも使用され、曖昧性はすべて、明示的ステートメントまたは使用の文脈から明確になる。タイミング信号P7〜P9は同じ時間軸に示してあるが、これは、1つが他と異なる電圧レベルに達することを意味するものではない。
サンプリング間隔の第3部分184(図9)の間、スイッチS111は閉状態になるように指令され、それによってキャパシタC101A〜C108xAの第2プレートが、キャパシタC101B〜C108xBの第2プレートに接続される。この構成において、これらのキャパシタC101A〜C104xA、C101B〜C104xBそれぞれの第2プレートは、1/2(VDD+VSS)に等しく、キャパシタC101A〜C104xA、C101B〜C104xBのそれぞれによって蓄積される電荷量は、電圧IN+が1/2(VDD+VSS)に対してサンプリングされた場合に、キャパシタC101A〜C104xA、C101B〜C104xBによって貯蔵されたことになる電荷量に等しくなる。さらに、スイッチS112は閉状態になるように指令されて、それによって、キャパシタC105A〜C108xAの第2プレートがキャパシタC105B〜C108xBの第2プレートに接続される。この構成において、これらのキャパシタC105A〜C108xA、C105B〜C108xBのそれぞれの第2プレートは、1/2(VDD+VSS)に等しく、キャパシタC105A〜C108xA、C105B〜C108xBのそれぞれによって蓄積される電荷量は、電圧IN−が1/2(VDD+VSS)に対してサンプリングされた場合に、キャパシタC105A〜C108xA、C105B〜C108xBによって蓄積されたことになる電荷量に等しくなる。
コンパレータ124の入力は、サンプリング間隔(図9)中、スイッチキャパシタ回路122に接続して示してあるが、サンプリング間隔中のそのような接続は必須ではない。例えば、態様によっては、コンパレータ124の入力は、サンプリング間隔中、スイッチキャパシタ回路から切断して、(別の電圧を供給する)別の端子に接続しても、しなくてもよい。
サンプリング間隔の第3部分184(図9)の間、スイッチS211は閉状態になるように指令され、それによってキャパシタC201の第2プレートが、キャパシタC202〜C204xの第2プレートに接続される。この構成において、これらのキャパシタC201〜C204xそれぞれの第2プレートは、1/2(VDD+VSS)に等しく、キャパシタC201〜C204xのそれぞれによって蓄積される電荷量は、電圧IN+が1/2(VDD+VSS)に対してサンプリングされた場合に、キャパシタC201〜C204xによって貯蔵されていたことになる電荷量に等しくなる。さらに、スイッチS212は閉状態になるように指令されて、それによって、キャパシタC205の第2プレートが、キャパシタC206〜C208xの第2プレートに接続される。この構成において、これらのキャパシタC205〜C208xそれぞれの第2プレートは、1/2(VDD+VSS)に等しく、キャパシタC205〜C208xのそれぞれによって蓄積される電荷量は、電圧IN−が1/2(VDD+VSS)に対してサンプリングされた場合に、キャパシタC205〜C208xによって蓄積されていたことになる電荷量に等しくなる。
「キャパシタ」という用語は、本明細書での使用では、任意のタイプのキャパシタと定義する。キャパシタは、キャパシタンスを提供する1または2以上の要素を含むことができる。例えば、キャパシタは、それに限定はされないが、ポリシリコンおよびダブルポリシリコン、メタル/メタル、メタル/ポリ、ポリ核酸、半導体、接合キャパシタ、平行板(parallel plate)テクノロジ、隣接導体、フリンジキャパシタ、および/またはそれらの任意の組合せを挙げることができる。
さらに、上述のDOUT信号は、差動基準電圧REF+、REF−の絶対値と比較した、差動入力信号IN+、IN−の絶対値の比を示すが、ADCはそのことに限定はされない。例えば、DOUT信号は、入力信号の絶対値に関係する値、例えば比例する値を単に表してもよい。
さらに、図8、10に示すスイッチキャパシタ回路122の態様は、4ビットADCには好適であるが、これらの態様は単に説明のためのものである。本発明は、4ビットADCに限定されるものではない。実際に、上述のように、スイッチキャパシタ技法は、多くのシステムで使用される。すなわち、上記のスイッチキャパシタ回路および技法は、逐次近似ADC、あるいはADC一般に限定されるものではなく、任意のタイプのシステムにおいて使用することができる。
また留意すべきは、特に断らない限り、例えば、「〜に応答して(in response to)」、「〜に基づいて(based on)」、および「〜に従って(in accordance with)」などの表現は、それぞれ、「少なくとも〜に応答して」、「少なくとも〜に基づいて」、および「少なくとも〜に従って」を意味し、2つ以上に応答する、基づく、または従うことをあらかじめ除外しないことである。
Claims (51)
- 第1のキャパシタ、第2のキャパシタ、および少なくとも1つのスイッチを含むスイッチキャパシタ回路であって、前記少なくとも1つのスイッチは第1の時間間隔中に、(1)前記第1のキャパシタを、第1の電圧を有する第1の信号ラインと第2の電圧を有する第2の信号ラインとの間に接続する動作、および(2)前記第2のキャパシタを、前記第1の電圧を有する第1の信号ラインと第3の電圧を有する第3の信号ラインとの間に接続する動作が可能であり、ここで前記第3の電圧は前記第2の電圧と異なっており、前記少なくとも1つのスイッチは、第2の時間間隔中に、前記第1および第2のキャパシタを、それぞれ前記第2および第3の信号ラインから切断するとともに、前記第1のキャパシタを前記第2のキャパシタと並列に接続する動作の可能な前記スイッチキャパシタ回路、を含むシステム。
- 第1の間隔中に、第1のキャパシタが第1の電圧を第2の電圧に対してサンプリングし、第2のキャパシタが第1の電圧を第3の電圧に対してサンプリングするとともに、第2の間隔中に、前記第1のキャパシタの両端の電圧と前記第2のキャパシタの両端の電圧とが互いに等しくなる、請求項1に記載のシステム。
- 少なくとも1つのスイッチが、第1の電圧、第1の基準電圧および第2の基準電圧を含む群から選択される電圧に第1のキャパシタおよび第2のキャパシタを接続する動作が可能なスイッチネットワークを含む、請求項1に記載のシステム。
- 第1のキャパシタが第1のキャパシタンス値を有し、第2のキャパシタが第2のキャパシタンス値を有するとともに、前記第1のキャパシタンス値が前記第2のキャパシタンス値に実質的に等しい、請求項1に記載のシステム。
- 第1のキャパシタおよび第2のキャパシタが、第1の信号ラインの信号に比例する値を表すマルチビットディジタル信号を供給する1または2以上の出力ラインをさらに有する第2の回路に、並列に接続されるように構成された、請求項1に記載のシステム。
- スイッチキャパシタ回路が出力信号を供給する出力ラインを有するシステムであって、前記スイッチキャパシタ回路の前記出力ラインに結合された入力ラインを有する増幅器をさらに含む、請求項1に記載のシステム。
- スイッチキャパシタ回路が、出力信号を供給する出力ラインを有するシステムであって、
前記スイッチキャパシタ回路の前記出力ラインに結合された入力ラインを有するとともに、出力信号を供給する出力ラインをさらに有するコンパレータ;および
前記コンパレータの前記出力ラインに結合された入力ラインを有するとともに、スイッチキャパシタネットワークに結合されて少なくとも1つの制御信号を前記スイッチキャパシタ回路の少なくとも1つのスイッチに供給する少なくとも1つの出力ラインを有する制御回路であって、マルチビットディジタル信号を供給する1または2以上の出力ラインをさらに有する前記制御回路、を含む請求項1に記載のシステム。 - 第1のキャパシタおよび第2のキャパシタが、少なくとも1つの動作状態において、両方ともスイッチキャパシタ回路の出力ラインに接続されている、請求項7に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、第1の電圧を表すマルチビット信号を含む、請求項7に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、第1の信号の絶対値と基準電圧の絶対値の比を示す、請求項7に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、変換間隔中にコンパレータの出力信号に応答して生成されるマルチビットディジタル信号を含む、請求項7に記載のシステム。
- 制御回路によって供給される少なくとも1つの制御信号が、変換間隔中にコンパレータから受け取られる出力信号に応答して生成される少なくとも1つの制御信号を含む、請求項7に記載のシステム。
- コンパレータが第1の電源端子および第2の電源端子を有し、前記第1の電源端子は第2の電圧に実質的に等しい電圧を受電し、かつ前記第2の電源端子は第3の電圧に実質的に等しい電圧を受電する、請求項7に記載のシステム。
- 第1のキャパシタが第1プレートおよび第2プレートを有し、第2のキャパシタが第1プレートおよび第2プレートを有するとともに、少なくとも1つのスイッチが、第1の間隔中に(1a)前記第1のキャパシタの前記第1プレートを第1の電圧を有する第1の信号ラインに接続し、(1b)前記第1のキャパシタの前記第2プレートを第2の電圧を有する第2の信号ラインに接続し、(2a)前記第2のキャパシタの前記第1プレートを第1の電圧を有する第1の信号ラインに接続し、かつ(2b)前記第1のキャパシタの前記第2プレートを第3の電圧を有する第3の信号ラインに接続する動作の可能な少なくとも1つのスイッチを含み、前記少なくとも1つのスイッチが、第2の間隔中に、前記第1のキャパシタの前記第2プレートを前記第2のキャパシタの前記第2プレートに接続する動作が可能である、請求項1に記載のシステム。
- 少なくとも1つのスイッチが、
第1の間隔中に第1のキャパシタの第1プレートを第1の信号ラインに接続する動作の可能な第1のスイッチ;
第1の間隔中に前記第1のキャパシタの第2プレートを第2の信号ラインに接続する動作、および第2の間隔中に前記第1のキャパシタの第2プレートを前記第2の信号ラインから切断する動作の可能な第2のスイッチ;
第1の間隔中に前記第2のキャパシタの第1プレートを前記第1の信号ラインに接続する動作の可能な第3のスイッチ;
第1の間隔中に前記第2のキャパシタの第2プレートを第3の信号ラインに接続する動作、および第2の間隔中に前記第2のキャパシタの第2プレートを前記第3の信号ラインから切断する動作の可能な第4のスイッチ;および
第1の間隔中に前記第1のキャパシタの第2プレートを前記第2のキャパシタの第2プレートから切断する動作、および第2の間隔中に前記第1のキャパシタの第2プレートを前記第2のキャパシタの第2プレートに接続する動作の可能な第5のスイッチを含む、請求項13に記載のシステム。 - 複数のキャパシタバンク、および少なくとも1個のスイッチを有するスイッチキャパシタ回路であって、前記複数のキャパシタバンクのそれぞれが、第1のキャパシタおよび第2のキャパシタを有し、前記少なくとも1つのスイッチが、第1の時間間隔中に(1)各バンクの第1のキャパシタを、第1の電圧を有する第1の信号ラインと第2の電圧を有する第2の信号ラインとの間に接続する動作、および(2)各バンクの第2のキャパシタを、前記第1の電圧を有する第1の信号ラインと第3の電圧を有する第3の信号ラインとの間に接続する動作が可能であり、第3の電圧は第2の電圧と異なり、前記少なくとも1つのスイッチが、第2の時間間隔中に各バンクの第1のキャパシタをそのバンクの第2のキャパシタと並列に接続する動作の可能な前記スイッチキャパシタ回路を含むシステム。
- スイッチキャパシタ回路が出力信号を供給する出力ラインを有するシステムであって、前記スイッチキャパシタ回路の出力ラインに結合された入力ラインを有する第2回路をさらに含み、該第2の回路が第1の信号に比例する値を表すマルチビットディジタル信号を供給する1または2以上の出力ラインをさらに有する、請求項16に記載のシステム。
- スイッチキャパシタ回路が出力信号を供給する出力ラインを有するシステムであって、前記スイッチキャパシタ回路の出力ラインに結合された入力ラインを有する増幅器をさらに含む、請求項16に記載のシステム。
- スイッチキャパシタ回路が、出力信号を供給する出力ラインを有するシステムであって、
前記スイッチキャパシタ回路の出力ラインに結合された入力ラインを有するとともに、出力信号を供給する出力ラインをさらに有するコンパレータ;および
前記コンパレータの前記出力ラインに結合された入力ラインを有するとともに、スイッチキャパシタネットワークに結合されて少なくとも1つの制御信号を前記スイッチキャパシタネットワークに供給する少なくとも1つの出力ラインを有する制御回路であって、マルチビットディジタル信号を供給する1または2以上の出力ラインをさらに含む前記制御回路を含む、請求項16に記載のシステム。 - 複数のキャパシタバンクそれぞれの、第1のキャパシタおよび第2のキャパシタが、少なくとも1つの動作状態において、スイッチキャパシタ回路の出力ラインにすべて接続されている、請求項19に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、第1の電圧を表すマルチビット信号を含む、請求項19に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、第1の信号の絶対値と基準電圧の絶対値の比を示す、請求項19に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、変換間隔中にコンパレータの出力信号に応答して生成されるマルチビットディジタル信号を含む、請求項19に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、変換間隔中にコンパレータから受け取られる出力信号に応答して生成される少なくとも1つの制御信号を含む、請求項19に記載のシステム。
- コンパレータが第1の電源端子および第2の電源端子を有しており、前記第1の電源端子は第2の電圧に実質的に等しい電圧を受電し、前記第2の電源端子は第3の電圧に実質的に等しい電圧を受電する、請求項19に記載のシステム。
- 第1のキャパシタ群、第2のキャパシタ群、および少なくとも1つのスイッチを有するスイッチキャパシタ回路であって、前記第1のキャパシタ群は少なくとも1つのキャパシタを有し、前記第2のキャパシタ群は少なくとも1つのキャパシタを有し、前記少なくとも1つのスイッチは、第1の時間間隔中に(1)前記第1のキャパシタ群の各キャパシタを、第1の電圧を有する第1の信号ラインと第2の電圧を有する第2の信号ラインとの間に接続する動作、および(2)前記第2のキャパシタ群の各キャパシタを、前記第1の電圧を有する第1の信号ラインと第3の電圧を有する第3の信号ラインとの間に接続する動作が可能であって、前記第3の電圧は前記第2の電圧と異なり、前記少なくとも1つのスイッチが、第2の時間間隔中に前記第1のキャパシタ群の各キャパシタを、前記第2のキャパシタ群の各キャパシタと並列に接続する動作が可能である前記スイッチキャパシタ回路、を含むシステム。
- スイッチキャパシタ回路が出力信号を供給する出力ラインを有するシステムであって、前記スイッチキャパシタ回路の出力ラインに結合された入力ラインを有する第2回路をさらに含み、該第2の回路が第1の信号を表す値を表すマルチビットディジタル信号を供給する1または2以上の出力ラインをさらに有する、請求項24に記載のシステム。
- スイッチキャパシタ回路が出力信号を供給する出力ラインを有するシステムであって、前記スイッチキャパシタ回路の出力ラインに結合された入力ラインを有する増幅器をさらに含む、請求項26に記載のシステム。
- スイッチキャパシタ回路が、出力信号を供給する出力ラインを有するシステムであって、
前記スイッチキャパシタ回路の出力ラインに結合された入力ラインを有するとともに、出力信号を供給する出力ラインをさらに有するコンパレータ;および
前記コンパレータの出力ラインに結合された入力ラインを有するとともに、スイッチキャパシタネットワークに結合されて少なくとも1つの制御信号を前記スイッチキャパシタ回路に供給する少なくとも1つの出力ラインをさらに有する制御回路であって、マルチビットディジタル信号を供給する1または2以上の出力ラインをさらに含む前記制御回路を含む、請求項26に記載のシステム。 - 第1のキャパシタ群の各キャパシタおよび第2のキャパシタ群の各キャパシタが、少なくとも1つの動作状態において、スイッチキャパシタ回路の出力ラインに接続されている、請求項29に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、第1の電圧を表すマルチビット信号を含む、請求項29に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、第1の信号の絶対値と基準電圧の絶対値の比を示す、請求項29に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、変換間隔中にコンパレータの出力信号に応答して生成されるマルチビットディジタル信号を含む、請求項29に記載のシステム。
- 制御回路によって供給されるマルチビットディジタル信号が、変換間隔中にコンパレータから受け取られる出力信号に応答して生成される少なくとも1つの制御信号を含む、請求項29に記載のシステム。
- コンパレータが第1の電源端子および第2の電源端子を有し、前記第1の電源端子は第2の電圧に実質的に等しい電圧を受電し、かつ前記第2の電源端子は第3の電圧に実質的に等しい電圧を受電する、請求項29に記載のシステム。
- 第1のキャパシタ群、第2のキャパシタ群、および少なくとも1個のスイッチを有するスイッチキャパシタ回路であって、前記第1のキャパシタ群は少なくとも1つのキャパシタを有し、前記第2のキャパシタ群は少なくとも1つのキャパシタを有し、前記少なくとも1つのスイッチは、第1の時間間隔中に(1)前記第1のキャパシタ群の少なくとも1つのキャパシタを、第1の電圧を有する第1の信号ラインと第2の電圧を有する第2の信号ラインとの間に接続する動作、および(2)前記第2のキャパシタ群の少なくとも1つのキャパシタを、前記第1の電圧を有する第1の信号ラインと第3の電圧を有する第3の信号ラインとの間に接続する動作が可能であって、前記第3の電圧は前記第2の電圧と異なり、前記少なくとも1個のスイッチが、第2の時間間隔中に前記第1の群の少なくとも1つのキャパシタを前記第2の群の少なくとも1つのキャパシタに接続して、前記第1の群の前記少なくとも1つのキャパシタの両端の電圧が、前記第2の群の前記少なくとも1つのキャパシタの両端の電圧と互いに等しくなるようにする動作が可能な前記スイッチキャパシタ回路を含む、システム。
- 少なくとも1つのスイッチが、第1の群の少なくとも1つのキャパシタを第2の群の少なくとも1つのキャパシタに接続する以前に、前記第1の群の少なくとも1つのキャパシタを第2の電圧を有する第2の信号ラインから切断する動作、および前記第2の群の少なくとも1つのキャパシタを、第3の電圧を有する第3の信号ラインから切断する動作がさらに可能である、請求項36に記載のシステム。
- 第1の間隔中に、第1のキャパシタを第1の電圧を有する第1の信号ラインと第2の電圧を有する第2の信号ラインの間に、かつ第2のキャパシタを前記第1の信号ラインと第3の電圧を有する第3の信号ラインの間に接続して、前記第3の電圧が前記第2の電圧と異なるようにすること;および
第2の間隔中に、前記第1のキャパシタを前記第2のキャパシタと並列に接続することを含む、方法。 - 第1の間隔中に、第1のキャパシタを第1の電圧を有する第1の信号ラインと第2の電圧を有する第2の信号ラインの間に接続するとともに、第1の間隔中に、第2のキャパシタを、前記第1の電圧を有する第1の信号ラインと第3の電圧を有する第3の信号ラインの間に接続し、前記第3の電圧が前記第2の電圧と異なるようにする手段;および
第2の間隔中に、前記第1のキャパシタを前記第2のキャパシタと並列に接続する手段とを含む、システム。 - 第1の電圧を生成することなく前記第1の電圧に対してアナログ入力信号をサンプリングする方法であって、
少なくとも2つのサンプルを生成するために、少なくとも2つの異なる基準電圧に対して入力信号を同時にサンプリングすること;および
前記少なくとも2つのサンプルを結合して、前記少なくとも2つの基準電圧の固定組合せである、前記第1の電圧に対する単一のサンプルを生成することを含む方法。 - スイッチキャパシタ回路へのアナログ入力信号を、第1の電圧に対してその第1の電圧の存在を必要とすることなくサンプリングする方法であって、
第1のキャパシタ上への入力信号を第2の電圧に対してサンプリングすること;および
第2のキャパシタ上への入力信号を第3の電圧に対してサンプリングすること;および
前記第1および第2のキャパシタからそれぞれ前記第2および第3の電圧を切断し、それによって前記第1および第2のキャパシタがそれぞれフローティングキャパシタプレートを有するようにすること;および
前記第1および第2のキャパシタの前記フローティングキャパシタプレートを互いに接続して、前記第2および第3の電圧の固定組合せである第1の電圧に対して、前記入力信号のサンプルを生成することを含む、前記方法。 - 第1および第2のキャパシタが等しいキャパシタンスを有し、第2および第3の電圧がそれぞれ外部供給電圧Vdd、Vssであり、第1の電圧に対する入力信号のサンプルが(Vdd+Vss)/2に対するサンプルである、請求項41に記載の方法。
- 第1および第2のキャパシタが等しいキャパシタンスを有し、第2および第3の電圧がそれぞれ外部基準電圧REF+、REF−であり、第1の電圧に対する入力信号のサンプルが(REF++REF−)/2に対するサンプルである、請求項41に記載の方法。
- スイッチキャパシタ回路へのアナログ入力信号を、第1の電圧に対してその第1の電圧の存在を必要とすることなくサンプリングする方法であって、
複数のキャパシタのそれぞれへの入力信号をサンプリングして、各キャパシタが複数の基準電圧の1つに対して前記入力信号をサンプリングするようにすること;および
複数のキャパシタのそれぞれを、それぞれの基準電圧から切断し、それによって複数のキャパシタのそれぞれが、フローティングキャパシタプレートを有するようにすること;および
前記複数のキャパシタからの一群のキャパシタのフローティングキャパシタプレートを接続し、前記群内のすべてのキャパシタに対する合計である第1の電圧に対する、入力信号の最終入力サンプルを生成して、そのキャパシタのフローティングキャパシタプレートは、各キャパシタのそれぞれの基準電圧とそのキャパシタのキャパシタンスとの積を、そのキャパシタ群の合計キャパシタンスで除したものである、前記方法。 - アナログ/ディジタル変換器の入力キャパシタ配列への任意の入力電圧を、前記変換器内にはない第1の電圧に対してサンプリングする方法であって、
前記入力キャパシタ配列を第1および第2の部分配列に分割すること;および
前記入力電圧を前記第1の部分配列上の第2の電圧に対してサンプリングすること;および
前記入力電圧を前記第2の部分配列上の第3の電圧に対してサンプリングすること;および
前記第1および第2の部分配列を前記第2および第3の電圧からそれぞれ切断して、前記第1の部分配列に対するフローティングノードおよび前記第2の部分配列に対するフローティングノードを生成すること、および
前記第1の部分配列の前記フローティングノードを前記第2の部分配列の前記フローティングノードに接続して、単一の配列および新規のサンプルを生成し、前記入力電圧が、実質的に、第2および第3の電圧の固定した組合せである前記第1の電圧に対してサンプリングされるようにすることを含む、前記方法。 - 第1および第2のキャパシタ部分配列が等しいキャパシタンス値であり、第2および第3の電圧がそれぞれ外部供給電圧Vdd、Vssであり、かつ新規サンプルが(Vdd+Vss)/2に対するサンプルである、請求項45に記載の方法。
- アナログ/ディジタル変換器の入力キャパシタ配列への任意入力信号を、変換器内に存在しない第1の電圧に対してサンプリングする方法において、前記入力キャパシタ配列が複数のキャパシタバンクからなり、各キャパシタバンクが少なくとも2つのキャパシタバンクを含む前記方法であって、
各キャパシタバンクの前記少なくとも2つのキャパシタの第1のキャパシタ上の、第2の電圧に対して、入力信号をサンプリングすること;
各キャパシタバンクの前記少なくとも2つのキャパシタの第2のキャパシタ上の、第3の電圧に対して入力信号をサンプリングすること;
前記第2および第3の電圧を、各キャパシタバンクのすべてのキャパシタから切断して、前記キャパシタバンク内の各キャパシタに対してフローティングキャパシタプレートを生成すること;および
各バンク内のすべてのフローティングキャパシタ端子を互いに接続して、各キャパシタバンク内に、新規のサンプルを形成する、並列に接続された少なくとも2つのキャパシタを形成して、入力信号が、実質的に、第2および第3の電圧の固定組合せである第1の電圧に対してサンプリングされるようにすることを含む、前記方法。 - 複数のキャパシタバンクのそれぞれが、実質的に同一のキャパシタンスを有する2つのキャパシタを有し、第2および第3の電圧はそれぞれ外部供給電圧VddおよびVssであり、新規サンプルは(Vdd+Vss)/2に対する入力信号のサンプルである、請求項47に記載の方法。
- 第1および第2のコンパレータ入力を有するコンパレータ;
前記第1および第2のコンパレータ入力に接続されるように配設されたスイッチキャパシタ回路;
アナログ/ディジタル変換を制御してディジタル出力を送出する制御回路を含み:
前記スイッチキャパシタ回路が、さらに、
それぞれが複数の下端プレートと第1および第2の上端プレートとを有する第1および第2のキャパシタ配列であって、前記第1キャパシタ配列の前記第1の上端プレートが、前記第1のコンパレータ入力に接続されるように配設され、前記第2のキャパシタ配列の第1の上端プレートが前記第2のコンパレータ入力に接続されている前記第1および第2のキャパシタ配列;
各キャパシタアレイの下端プレートをアナログ入力信号に接続するように配設された第1のスイッチデバイス;
各キャパシタ配列の前記第1の上端プレートおよび前記第2の上端プレートを、アナログ入力信号をそれに対してサンプリングする、少なくとも2つの基準電圧の1つに接続するように配設された第2のスイッチデバイス;
各キャパシタ配列の前記第1の上端プレートおよび前記第2の上端プレートを互いに接続するように配設された第3のスイッチデバイスを含む、電荷再分配型アナログ/ディジタル変換器。 - 第1および第2のキャパシタ配列が、それぞれ第1のキャパシタおよび第2のキャパシタを有する、請求項49に記載のアナログ/ディジタル変換器。
- 各キャパシタアレイの第1のキャパシタおよび第2のキャパシタが、実質的に同一のキャパシタンスを有するとともに、第2のスイッチデバイスを介して少なくとも2つの基準電圧の第1および第2の基準電圧にそれぞれ接続されるように配設され、前記第1および第2の基準電圧がそれぞれVddおよびVssであり、その結果、入力信号を(Vdd+Vss)/2に対してサンプリングすることができる、請求項50に記載のアナログ/ディジタル変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/272,045 US7167121B2 (en) | 2002-10-16 | 2002-10-16 | Method and apparatus for split reference sampling |
PCT/US2003/023455 WO2004036756A1 (en) | 2002-10-16 | 2003-07-29 | Method and apparatus for voltage reference generation by charge redistribution for use in analog to digital conversion |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006503495A true JP2006503495A (ja) | 2006-01-26 |
JP2006503495A5 JP2006503495A5 (ja) | 2006-09-14 |
JP4256846B2 JP4256846B2 (ja) | 2009-04-22 |
Family
ID=32092562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004545220A Expired - Fee Related JP4256846B2 (ja) | 2002-10-16 | 2003-07-29 | アナログ/ディジタル変換に使用する電荷再分配による電圧基準生成の方法および装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7167121B2 (ja) |
EP (1) | EP1552615B1 (ja) |
JP (1) | JP4256846B2 (ja) |
CN (1) | CN100466476C (ja) |
AT (1) | ATE377293T1 (ja) |
AU (1) | AU2003259260A1 (ja) |
DE (1) | DE60317226T2 (ja) |
WO (1) | WO2004036756A1 (ja) |
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- 2003-07-29 CN CNB038243040A patent/CN100466476C/zh not_active Expired - Lifetime
- 2003-07-29 AT AT03808941T patent/ATE377293T1/de not_active IP Right Cessation
- 2003-07-29 AU AU2003259260A patent/AU2003259260A1/en not_active Abandoned
- 2003-07-29 WO PCT/US2003/023455 patent/WO2004036756A1/en active IP Right Grant
- 2003-07-29 EP EP03808941A patent/EP1552615B1/en not_active Expired - Lifetime
- 2003-07-29 JP JP2004545220A patent/JP4256846B2/ja not_active Expired - Fee Related
- 2003-07-29 DE DE60317226T patent/DE60317226T2/de not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
DE60317226D1 (de) | 2007-12-13 |
JP4256846B2 (ja) | 2009-04-22 |
WO2004036756A1 (en) | 2004-04-29 |
CN100466476C (zh) | 2009-03-04 |
CN1689232A (zh) | 2005-10-26 |
DE60317226T2 (de) | 2008-07-31 |
AU2003259260A1 (en) | 2004-05-04 |
US20040075601A1 (en) | 2004-04-22 |
ATE377293T1 (de) | 2007-11-15 |
US7167121B2 (en) | 2007-01-23 |
EP1552615B1 (en) | 2007-10-31 |
EP1552615A1 (en) | 2005-07-13 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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