KR20100044213A - 정보 처리 시스템 - Google Patents

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히로유끼 나가시마
히로또 나까이
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가부시끼가이샤 도시바
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Abstract

정보 처리 시스템은 데이터를 기억하는 메인 메모리와, 상기 메인 메모리에 대하여 데이터를 액세스하도록 동작하는 제어 회로를 포함한다. 상기 메인 메모리는 가변 저항을 제각기 사용하는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 기억 장치와, 상기 제어 회로와 상기 불휘발성 반도체 기억 장치와의 사이에 캐쉬 메모리로서 배치된 DRAM을 포함한다. 상기 불휘발성 반도체 기억 장치는 기억된 데이터를 재기입하는 리플래쉬 모드를 갖는다. 상기 제어 회로는 불휘발성 반도체 메모리 장치에 대한 액세스 횟수에 기초하여 상기 불휘발성 반도체 기억 장치를 상기 리플래쉬 모드로 활성화시킨다.

Description

정보 처리 시스템{INFORMATION PROCESSING SYSTEM}
본 발명은 컴퓨터 시스템 및 대용량 카드 시스템과 같은 정보 처리 시스템에 관한 것이며, 보다 구체적으로는 기억 매체로서 가변 저항을 사용한 불휘발성 반도체 기억 장치를 포함하는 정보 처리 시스템에 관한 것이다.
최근, 컴퓨터 시스템은 다양한 어플리케이션의 개발에 수반하여, 그 성능을 향상시키기 위해 대용량의 고속 메인 메모리를 갖출 것이 요구되고 있다. 종래, 컴퓨터 시스템에서 사용되는 메인 메모리는 DRAM을 일반적으로 포함하였다. DRAM은 1-트랜지스터/1-셀(1T1C) 구조를 가졌기 때문에, 미세 패터닝에는 한계가 있었고, 이는 대용량 메모리의 제공을 곤란하게 만들었다.
한편, 메모리 셀을 더한층 미세하게 패터닝하는 기술은, 제안된 바와 같이(특허문헌 1), 가변 저항을 메모리 셀에 사용한 저항 변화형 메모리를 포함하고 있다. 이러한 종류의 저항 변화형 메모리는, 칼코게나이드 글라스(chalcogenide glass)의 결정 대 비결정의 저항비가 100:1 이상으로 크다는 사실을 이용하여, 그 서로 다른 저항 상태를 정보로서 기억한다. 이 저항 변화형 메모리는 트랜지스터 대신에 쇼트키 다이오드와 가변 저항의 직렬 회로를 포함하여 메모리 셀을 구성할 수가 있다. 그러므로, 적층이 용이하여 3차원 구조화함으로써 더한층 고집적화를 얻을 수 있는 이점이 있다(특허문헌 2).
그러나, 상술한 저항 변화형 메모리는, 빈번하게 액세스 가능한 메인 메모리로서 이용하는 것은 상정할 수 없어, 고속의 동작 및 신뢰성의 면에서 문제가 있다.
[특허문헌 1] WO 2000/623014
[특허문헌 2] WO 2003/085675
본 발명은, 기억 장치의 고속 동작 및 신뢰성을 확보하면서, 대용량화를 달성할 수 있는 정보 처리 시스템을 제공하는 것을 목적으로 한다.
일 양태에 있어서, 본 발명은 데이터를 기억하도록 동작하는 메인 메모리와, 상기 메인 메모리에 대하여 데이터를 액세스하도록 동작하는 제어 회로를 포함하고, 상기 메인 메모리는 가변 저항을 제각기 사용하는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 기억 장치와, 상기 제어 회로와 상기 불휘발성 반도체 기억 장치와의 사이에 캐쉬 메모리로서 배치된 DRAM을 포함하는 정보 처리 시스템을 제공한다.
다른 양태에 있어서, 본 발명은 가변 저항을 제각기 사용하는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 기억 장치와, 상기 불휘발성 반도체 기억 장치를 액세스하도록 동작하는 제어 회로를 포함하고, 상기 불휘발성 반도체 기억 장치는 기억된 데이터를 재기입하는 리플래쉬 모드를 갖고, 상기 제어 회로는 상기 불휘발성 반도체 기억 장치에 대한 액세스 횟수에 기초하여 상기 불휘발성 반도체 기억 장치를 상기 리플래쉬 모드로 활성화시키는 정보 처리 시스템을 제공한다.
또 다른 양태에 있어서, 본 발명은 가변 저항을 제각기 사용하는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 기억 장치를 포함하는 메인 메모리와, 상기 메인 메모리에 대하여 데이터를 액세스하도록 동작하는 제어 회로를 포함하고, 상기 불휘발성 반도체 기억 장치는 기억된 데이터를 재기입하는 리플래쉬 모드를 갖는 정보 처리 시스템을 제공한다.
본 발명에 의하면, 기억 장치의 고속 동작 및 신뢰성을 확보하면서 대용량화를 도모할 수 있다.
도1은 본 발명의 제1 실시형태에 따른 컴퓨터 시스템의 구성을 도시하는 블럭도.
도2는 상기 동 실시형태의 불휘발성 메모리의 블럭도.
도3은 상기 동 실시형태에 따른 불휘발성 메모리의 메모리 셀 어레이의 일부의 사시도.
도4는, 도2에서 Ⅰ-Ⅰ'선을 따라서 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도.
도5는 상기 동 실시형태에 있어서의 가변 저항의 일예를 도시하는 모식적인 단면도.
도6은 상기 동 실시형태에 있어서의 가변 저항의 다른 예를 도시하는 모식적인 단면도.
도7은 상기 동 실시형태에 있어서의 비오믹 소자의 일예를 도시하는 모식적인 단면도.
도8은 본 발명의 다른 실시형태에 따른 메모리 셀 어레이의 일부를 도시하는 사시도.
도9는 도7에서 Ⅱ-Ⅱ'선을 따라서 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도.
도10은 상기 동 실시형태에 따른 불휘발성 메모리의 메모리 셀 어레이 및 주변 회로의 회로도.
도11은 이치 데이터의 경우의 메모리 셀의 저항치 분포와 데이터와의 관계를 보여주는 그래프.
도12는 상기 동 실시형태에 있어서의 기입, 소거 및 판독 동작시의 워드선 및 비트선 전압을 나타내는 파형도.
도13은 상기 동 실시형태에 있어서의 리플래쉬 동작시의 워드선 및 비트선 전압을 나타내는 파형도.
도14는 본 발명의 제2 실시형태에 있어서의 리플래쉬 동작시의 워드선 및 비트선 전압을 나타내는 파형도.
도15는 상기 동 실시형태에 있어서의 메모리 셀 어레이의 블럭도.
도16은 본 발명의 제3 실시형태에 따른 대용량 카드 시스템의 구성을 도시하는 블럭도.
도17은 본 발명의 제4 실시형태에 따른 리플래쉬 동작을 설명하기 위한 메모리 셀 어레이의 블럭도.
이하, 도면을 참조하여, 본 발명의 실시형태를 설명한다.
[제1 실시형태]
[전체 구성]
도1은 본 발명의 제1 실시형태에 따른 정보 처리 시스템 또는 컴퓨터 시스템의 구성을 도시하는 블럭도이다.
이 컴퓨터 시스템은 CPU(중앙 처리 유닛)(10)와, CPU(10)로부터 액세스 가능한 메인 메모리(20)와, 메인 메모리(20)를 거쳐 CPU(10)와 접속되는 외부 기억 장치 또는 HDD(하드 디스크 드라이브)(30)를 포함하고 있다. CPU(10)는 내부 캐쉬 메모리로서 동작하는 SRAM(11)을 포함하고, 버스(12)를 통해 메인 메모리(20)와 접속되어 있다. 메인 메모리(20)는 DRAM(21)과 저항 변화형 불휘발성 메모리(22)를 포함하고 있다. DRAM(21)은 이 컴퓨터 시스템 중에서 저차의 캐쉬 메모리로서의 역할을 하고, 저항 변화형 불휘발성 메모리(22)가 대용량 메모리로서의 역할을 한다. 양자는 고속 버스(23)를 통해서 서로 접속되어 있다. 또한, 메인 메모리(20)와 버스(24)를 통해서 접속되는 외부 기억 장치는, HDD(30) 외에, 플렉서블 디스크 장치, CD-ROM 및 DVD를 포함할 수 있다.
이와 같이 구성함으로써, CPU(10)는 DRAM(21)에 고속으로 액세스 하면서, 저항 변화형 불휘발성 메모리(22)는 메인 메모리(20)의 대용량화를 제공한다. CPU(10)와 메인 메모리(20)와의 사이에, 1차, 2차, 3차 캐쉬 등이 배치되어 있어도 좋다.
[불휘발성 메모리의 구성]
도2는, 메인 메모리(20)에서 사용되는 불휘발성 메모리(22)의 블럭도이다.
불휘발성 메모리(22)는, 후술하는 PCRAM(상변화형 소자) 및 ReRAM(가변 저항 소자)과 같은 저항 변화형 소자를 제각기 포함하는 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이(1)를 포함하고 있다. 비트선(BL) 방향으로 메모리 셀 어레이(1)에 인접하는 위치에는, 컬럼 제어 회로(2)가 제공되어 있다. 컬럼 제어 회로(2)는 메모리 셀 어레이(1)의 비트선(BL)을 제어하여, 메모리 셀로부터의 데이터 소거, 메모리 셀에 대한 데이터 기입, 및 메모리 셀로부터의 데이터 판독을 행한다. 워드선(WL) 방향으로 메모리 셀 어레이(1)에 인접하는 위치에는, 로우 제어 회로(3)가 제공되어 있다. 로우 제어 회로(3)는 메모리 셀 어레이(1)의 워드선(WL)을 선택하고, 메모리 셀로부터의 데이터 소거, 메모리 셀에 대한 데이터 기입, 및 메모리 셀로부터의 데이터 판독에 필요한 전압을 인가한다.
데이터 I/O 버퍼(4)는, 고속 버스(23)를 통하여 DRAM(21)과 접속됨과 함께 컨트롤 버스를 통하여 CPU(10)와 접속되고, 기입 데이터의 수취, 소거 명령의 수취, 판독 데이터의 제공, 어드레스 데이터 및 커맨드 데이터의 수취를 행한다. 데이터 I/O 버퍼(4)는, 수취한 기입 데이터를 컬럼 제어 회로(2)로 전송하고, 컬럼 제어 회로(2)로부터 판독한 데이터를 수취하여 이를 외부로 제공한다. CPU(10)로부터 데이터 I/O 버퍼(4)로 공급된 어드레스는, 어드레스 레지스터(5)를 통하여 컬럼 제어 회로(2) 및 로우 제어 회로(3)로 전송된다. CPU(10)로부터 데이터 I/O 버퍼(4)로 공급된 커맨드는 커맨드 인터페이스(6)로 전송된다. 커맨드 인터페이스(6)는 CPU(10)로부터 외부 제어 신호를 받아서, 데이터 I/O 버퍼(4)에 공급된 데이터가 기입 데이터인지, 커맨드 또는 어드레스인지를 판정한다. 공급된 데이터가 커맨드일 경우, 커맨드 인터페이스는 이를 수취 커맨드 신호로서 상태 머신(7)으로 전송한다. 상태 머신(7)은, 불휘발성 메모리 전체의 관리를 행하는 것으로, CPU(10)로부터의 커맨드를 수취하고, 판독하고, 기입하고, 소거하고, 데이터 I/O 관리를 행한다. 또한, 외부의 CPU(10)는, 상태 머신(7)에 의해 관리된 상태 정보를 수취하고, 동작 결과를 판단할 수도 있다. 또한, 이 상태 정보는 기입 및 소거의 제어에도 활용된다.
상태 머신(7)은 펄스 발생기(9)를 제어한다. 이 제어에 의해, 펄스 발생기(9)는 임의의 전압 및 타이밍의 펄스를 제공할 수 있다. 형성된 펄스는 컬럼 제어 회로(2) 및 로우 제어 회로(3)에 의해서 선택된 임의의 배선으로 전송시킬 수 있다.
메모리 셀 어레이(1) 이외의 주변 회로 소자는, 배선층에 형성된 메모리 어레이(1) 직하의 Si 기판에 형성될 수 있다. 따라서, 이 불휘발성 메모리의 칩 면적을 메모리 셀 어레이(1)의 면적과 거의 동등하게 할 수 있다.
[메모리 셀 어레이 및 주변 회로]
도3은 메모리 셀 어레이(1)의 일부의 사시도이고, 도4는 도3에 나타낸 Ⅰ-Ⅰ' 선을 따라서 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도이다.
복수개의 제1 배선 또는 워드선 WL0-WL2가 평행하게 배치되고, 이와 교차하여 복수개의 제2 배선 또는 비트선 BL0-BL2가 평행하게 배치된다. 이들 양 배선의 각 교차부에 양 배선 사이에 끼워진 상태로 메모리 셀(MC)이 배치된다. 제1 및 제2 배선은, W, WSi, NiSi, CoSi와 같은 내열성을 갖고 또한 저항치가 낮은 재료로 구성되어 있다.
메모리 셀(MC)은, 도4에 도시된 바와 같이, 가변 저항(VR)과 비오믹 소자(NO)의 직렬 접속 회로를 포함하고 있다.
가변 저항(VR)은 전압 인가에 의해 전류, 열 또는 화학 에너지를 통해 저항치를 변화시킬 수 있다. 이 가변 저항(VR)의 상하면에는 장벽 금속층 및 접착층으로서의 역할을 하는 전극(EL1, EL2)이 배치된다. 전극의 재료는 Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN, TiOx, NbTiOx, Si 등을 포함할 수 있다. 또한, 균일한 방향성을 얻을 수 있는 금속막을 삽입시킬 수도 있다. 또한, 버퍼층, 장벽 금속층 및 접착층을 더 삽입시킬 수도 있다.
가변 저항(VR)은, 칼코게나이드와 같이 결정 상태와 비결정 상태 사이의 상변화에 의해 저항치를 변화시키는 것(PCRAM); 금속 양이온을 석출시켜 전극 사이에 브릿지(도전성 브릿지)를 형성하거나 석출된 금속을 이온화하여 브릿지를 파괴함에 의해 저항치를 변화시키는 것(CBRAM); 및 전압 또는 전류 인가에 의해 저항치를 변화시키는 것(ReRAM)(전극 계면에 존재하는 전하 트랩에 트랩된 전하의 존재 여부에 따라서 저항치 변화를 일으키는 것과, 산소의 소실로 인한 도전 경로의 존재 여부에 따라서 저항치 변화를 일으키는 것으로 대략 구분됨)을 포함한다.
도5 및 도6은 후자의 가변 저항의 예를 나타내는 도면이다. 도5에 도시한 가변 저항(VR)은 전극층(11, 13) 사이에 배치된 기록층(12)을 포함하고 있다. 기록층(12)은 적어도 2종류의 양이온 원소를 포함하는 복합 화합물로 구성된다. 양이온 원소 중 적어도 하나는 전자가 불완전하게 채워진 d-궤도를 갖는 전이 원소이며, 또한 인접하는 양이온 원소 사이의 최단 거리는 0.32 ㎚ 이하이다. 구체적으로는, 화학식 AxMyXz(A와 M은 서로 다른 원소임)으로 표현되고, 예를 들어 스피넬 구조(AM2O4), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AMO2), 람스델라이트 구조(AxMO2), 및 페로브스카이트 구조(AMO3) 등의 결정 구조를 가진 재료로 구성된다.
도5의 예에서는, A가 Zn을 포함하고, M이 Mn을 포함하며, X가 O를 포함한다. 기록층(12)내에서, 작은 백색 원은 확산 이온(Zn), 커다란 백색 원은 음이온(O), 작은 흑색 원은 전이 원소 이온(Mn)을 나타내고 있다. 기록층(12)의 초기 상태는 고저항 상태이다. 전극층(11)을 고정 전위로 유지하고, 전극층(13)에 부의 전압을 인가하면, 기록층(12)내의 확산 이온의 일부가 전극층(13) 쪽으로 이동하여, 기록층(12)내의 확산 이온이 음이온에 대하여 상대적으로 감소한다. 전극층(13)에 도달한 확산 이온은 전극층(13)으로부터 전자를 수취하고, 금속으로서 석출되고, 이에 따라 금속층(14)을 형성한다. 기록층(12) 내부에서는, 음이온이 과잉으로 되고 결과적으로 기록층(12)내의 전이 원소 이온의 원자가(valence)를 상승시킨다. 그 결과, 기록층(12)은 캐리어 주입에 의해 전자 전도성을 갖게끔 되어 세트 동작이 완료한다. 재생에 관해서는, 기록층(12)을 구성하는 재료가 아무런 저항치 변화를 일으키지 않도록 매우 작은 값의 전류를 흐르게 하면 된다. 프로그램 상태(저저항 상태)는, 기록층(12)에 대전류를 충분한 시간 동안 공급함으로써 기록층(12)의 산화 환원 반응을 촉진시키도록 주울 가열을 일으켜서, 초기 상태(고저항 상태)로 리셋될 수 있다. 또한, 세트시와 역방향의 전계를 인가함으로써도 리셋 동작이 가능하다.
도6의 예에서는, 전극층(11, 13)에 협지된 기록층(15)이 제1 화합물층(15a)과 제2 화합물층(15b)의 2층으로 형성되어 있다. 제1 화합물층(15a)은 전극층(11)에 가까운 쪽에 배치되고 화학식 AxM1yX1z로 표현된다. 제2 화합물층(15b)은 전극층(13)에 가까운 쪽에 배치되고 제1 화합물층(15a)으로부터의 양이온 원소를 수용가능한 공극 사이트를 갖고 있다.
도6의 예에서는, 제1 화합물층(15a)에서 A가 Mg를 포함하고, M1이 Mn을 포함하고, X1이 O를 포함한다. 제2 화합물층(15b)에는 전이 환원 이온으로서 흑색 원으로 나타내는 Ti가 포함되어 있다. 제1 화합물층(15a)에서, 작은 백색 원은 확산 이온(Mg), 큰 백색 원은 음이온(O), 이중의 원은 전이 원소 이온(Mn)을 나타내고 있다. 제1 화합물층(15a)과 제2 화합물층(15b)은, 2층 이상과 같이 다층으로 적층되어 있어도 된다.
이러한 가변 저항(VR)에 있어서, 제1 화합물층(15a)이 양극으로서의 역할을 하고, 제2 화합물층(15b)이 음극으로서의 역할을 하도록 전극층(11, 13)에 전위를 부여하여 기록층(15)에 전위 구배를 발생시킨다. 이 경우에, 제1 화합물층(15a)내의 확산 이온의 일부가 결정을 통과하여, 음극측의 제2 화합물층(15b)내로 진입한다. 제2 화합물층(15b)의 결정은 확산 이온을 수용가능한 공극 사이트를 포함하고 있다. 그러므로, 제1 화합물층(15a)으로부터 이동된 확산 이온은, 이 공극 사이트에 수용되게 된다. 그렇기 때문에, 제1 화합물층(15a)내의 전이 원소 이온의 원자가가 상승하고, 제2 화합물층(15b)내의 전이 원소 이온의 원자가가 감소한다. 초기 상태에서, 제1 및 제2 화합물층(15a, 15b)이 고저항 상태에 있을 수 있다. 이러한 경우에, 제1 화합물층(15a)내의 확산 이온의 일부가 제2 화합물층(15b)내로 이동함으로써, 제1 및 제2 화합물의 결정내에 전도 캐리어가 발행하고, 양자 모두가 전기 전도성을 갖게 된다. 프로그램 상태(저저항 상태)는, 앞서의 예와 마찬가지로, 기록층(15)에 대전류를 충분한 시간 동안 흘려 주울 가열하고 기록층(15)의 산화 환원 반응을 촉진시킴으로써, 소거 상태(고저항 상태)로 리셋시킬 수 있다. 또한, 세트시와 역방향의 전계를 인가함으로써도 리셋이 가능하다.
비오믹 소자(NO)는, 도7에 도시한 바와 같이, (a) 쇼트키 다이오드, (b) PN 접합 다이오드, (c) PIN 다이오드 등의 각종 다이오드, (d) MIM(Metal-Insulator-Metal) 구조, (e) SIS(Silicon-Insulator-Silicon) 구조를 포함할 수 있다. 이 경우에, 장벽 금속층 및 접착층을 형성하는 전극(EL2, EL3)이 삽입되어도 된다. 다이오드를 사용하는 경우는, 그 특성상, 유니폴라 동작을 행할 수 있다. 또한, MIM 구조 또는 SIS 구조의 경우에는, 바이폴라 동작을 행할 수 있다. 비오믹 소자(NO)와 가변 저항(VR)은, 도4와 상하를 반대로 하여 배치해도 된다. 또는, 비오믹 소자(NO)의 극성을 상하 반전시켜도 된다.
도8에 도시한 바와 같이, 상술한 복수의 메모리 구조를 적층하여 3차원 구조를 형성하는 것도 가능하다. 도9는 도8의 Ⅱ-Ⅱ' 단면을 나타내는 단면도이다. 도시하는 예는, 셀 어레이층 MA0-MA3를 갖는 4층 구조의 메모리 셀 어레이에 관련한 것이다. 워드선 WL0j가 그 상하의 메모리 셀 MC0, MC1에 의해서 공유되고 있다. 비트선 BL1i이 상하의 메모리 셀 MC1, MC2에 의해서 공유되고 있다. 워드선 WL1j가 상하의 메모리 셀 MC2, MC3에 의해서 공유되고 있다. 이와 같은 배선/셀/배선/셀의 반복 대신에, 배선/셀/배선/층간 절연막/배선/셀/배선과 같이, 셀 어레이 층 사이에 층간 절연막을 개재시켜도 된다.
메모리 셀 어레이(1)는, 수개의 메모리 셀 군의 MAT로 분할될 수도 있다. 전술한 컬럼 제어 회로(2) 및 로우 제어 회로(3)는, MAT 단위, 섹터 단위 또는 셀 어레이층 MA 단위로 제공되어 있어도 되고, 또는 이들에 의해 공유되어 있어도 된다. 또는, 면적 삭감을 위해 복수의 비트선 BL에 의해 공유되어 있어도 된다.
도10은, 비오믹 소자(NO)로서 다이오드 SD를 이용한 메모리 셀 어레이(1) 및 주변 회로의 회로도이다. 설명을 간단히 하기 위해, 메모리가 단층 구조를 갖는 것으로 하여 설명을 진행한다.
도10에서, 메모리 셀(MC)에 포함된 다이오드의 애노드는 워드선 WL에 접속되고, 캐소드는 가변 저항(VR)을 거쳐 비트선 BL에 접속되어 있다. 각 비트선 BL의 일단은 컬럼 제어 회로(2)의 일부인 센스 증폭기(2a)에 접속되어 있다. 센스 증폭기(2a)는, 비트선 BL에 접속된 선택 메모리 셀 MC에 기입되는 데이터, 및 선택 메모리 셀 MC로부터 판독된 데이터를 저장하도록 동작하는 래치(2b)를 포함하고 있다. 각 워드선 WL의 일단은 로우 제어 회로(3)에 접속되어 있다.
메모리 셀 MC은 개별적으로 선택될 수도 있다. 또는, 선택된 워드선 WL1에 접속된 복수의 메모리 셀(MC)이 일괄로 데이터 판독되어도 된다. 메모리 셀 어레이(1)에 있어서, 다이오드 SD는 도 10에 도시된 회로와는 극성을 반대로 하여 접속되어, 비트선 BL로부터 워드선 WL로 전류가 흐르도록 해도 된다.
[불휘발성 메모리의 동작]
이하, 이와 같이 구성된 컴퓨터 시스템에 있어서의 불휘발성 반도체 메모리의 동작에 대하여 설명한다.
메모리 셀 MC에 포함된 가변 저항(VR)의 저항치는, 소거 상태에서는 100㏀ 내지 1㏁의 고저항 범위내에 분포하고, 기입(프로그램) 상태에서는 1㏀ 내지 10㏀의 저저항 범위내에 분포한다. 기입은, 소거 상태의 가변 저항(VR)에 소정의 기입 전압 Vprog을 인가하여, 가변 저항(VR)의 저항치를 저저항 범위로 이동시키는 처리이다.
이제, 도10에서 점선의 원으로 나타낸 바와 같이, 워드선 WL2 및 비트선 BL0에 접속된 메모리 셀(MC) 또는 선택 셀(A)에 데이터를 기입(프로그램)하는 경우를 생각한다. 이 경우에, 도12에 도시된 바와 같이, 선택 워드선 WL2에 기입 전압 Vprog를 인가하고, 비선택 워드선 WL0, WL1에 0V를 인가한다. 그리고, 선택 비트선 BL0에 0V를 인가하고, 비선택 비트선 BL1, BL2에 기입 전압 Vprog를 인가한다. 그 결과, 선택 셀 A의 가변 저항(VR)에는, 기입 전압 Vprog가 순방향 바이어스로 인가되고, 가변 저항(VR)의 저항치는 고저항 분포로부터 저저항 분포로 이동한다.
선택 셀 A를 포함한, 워드선 WL2에 접속된 메모리 셀(MC)의 일괄 소거를 행하는 경우에는, 도12에 도시된 바와 같이, 선택 워드선 WL2에 소거 전압 Vera를 인가함과 함께, 비선택 워드선 WL0, WL1에 0V를 인가한다. 그리고, 선택 비트선 BL0-BL2에 0V를 인가한다. 기입 상태의 셀을 소거하는 경우, 기입 상태의 셀은 저저항 상태에 있기 때문에, 소거 전압 Vera로서는 프로그램 전압 Vprog보다도 낮은 전압을 장시간 인가한다. 이와 같이, 저저항 상태에 있는 가변 저항(VR)에 장시간 큰 전류를 흘리면, 주울 열에 의해 가변 저항(VR)이 고저항 상태로 리셋된다. 따라서, 선택 워드선 WL2에 접속된 메모리 셀(MC)을 일괄적으로 소거할 수 있다.
선택 셀 A로부터 데이터를 판독할 때에는, 도12에 도시된 바와 같이, 선택 워드선 WL2에 Vread 전압을 인가하고, 비선택 워드선 WL0, WL1에 0V를 인가한다. 또한, 선택 비트선 BL0에 0V를 인가하고, 비선택 비트선 BL1, BL2에는 0V 내지 Vread의 전압을 인가한다. 따라서, 선택 셀 A의 다이오드가 순방향 바이어스되므로, 선택 셀 A에는 거의 Vread의 전압이 인가된다. 이 경우, 셀을 통하여 흐르는 전류는 셀의 저항치가 고저항치 또는 저저항치에 따라 변동을 나타낸다. 그러므로, 이 변동을 센스 증폭기(2a)에서 검지하여 데이터의 판독을 행한다.
판독 전압 Vread는, 기입 전압 Vprog 및 소거 전압 Vera보다 낮은 전압이라야 한다. 한편, 비선택 셀에 대해서는, 워드선 WL2에 접속된 비선택 셀은 워드선 WL2에 가까운 쪽에 Vread가 공급되고 있다. 이 경우, 비트선 BL1, BL2에 0V를 인가한다면 선택 셀 A와 마찬가지로 비트선 BL1, BL2에 접속된 메모리 셀 MC가 판독 상태로 되어, 복수의 셀을 판독가능하게 한다. 비트선 BL1, BL2에 Vread를 공급하면, 이들 비트선 BL1, BL2에 접속된 셀에는 실효적으로 전압 스트레스가 걸리지 않는다(전류도 흐르지 않음). 이외에, 워드선 WL0, WL1에 접속된 셀에 대해서는, 워드선 WL0, WL1이 0V에 있기 때문에, 비트선 BL0-BL2가 0V에 있는 경우에는, 전압 스트레스가 걸리지 않는다(전류도 흐르지 않음). 비트선 BL1, BL2에 Vread를 공급하고 있는 경우라도, 비트선 BL1, BL2에 접속된 비선택 셀은 다이오드 SD에 의해 역바이어스 상태로 된다. 따라서, 셀에 대한 전압 스트레스는 적고, 셀에 흐르는 전류도 적다. 또한, 비선택 비트선 BL1, BL2에 0 내지 Vread 사이의 전압을 공급할 수 있다. 이렇게 하는 것은, 비선택 셀에 대한 역바이어스 전압의 인가를 억제하는데 효과적이다. 상기와 같이, 셀은 1비트 단위로 판독하는 것도 가능하고, 하나의 워드선 WL에 접속된 모든 셀을 일괄하여 판독하는 것도 가능하다.
상기와 같이 판독 동작을 행할 수가 있지만, 이때의 판독 조건에 따라 리드 디스터브(Read Disturb)가 문제될 수 있다. 선택 셀의 경우는, 셀에 판독시의 바이어스 전압 Vread가 인가된다. 비선택 셀의 경우에는, 다이오드에 역바이어스 전압이 인가되어, 다이오드에 스트레스가 걸릴 가능성이 있다. 이 불휘발성 반도체 메모리(22)를 메인 메모리(20)에 사용하기 위해서는, 106 회 이상의 판독 동작을 반복한 이후라도 데이터가 왜곡되지 않을 것이 기대된다. 이하, 이를 위한 시스템적인 해결 방법을 설명한다.
도1에 있어서, CPU(10)는 메인 메모리(20)에 액세스를 행하고, 메인 메모리(20)에 대하여 데이터의 판독 요구를 발행한다. 이 요구를 바탕으로 하여, 메인 메모리(20)는 데이터를 판독하고, 이를 CPU(10)에 전송한다. 실제로는, 저항 변화형 불휘발성 반도체 메모리(22)로부터 데이터의 판독 동작이 행해지고, 판독 데이터는 DRAM(21) 및 CPU(10)로 전송된다. 이 경우에, 저항 변화형 불휘발성 반도체 메모리(22)에서 RD가 문제될 수 있다. 즉, 전술한 바와 같이, 선택 셀에는 판독 전압 Vread가 인가되므로, 약한 스트레스가 걸린다. 판독 전압 Vread의 전압치는 소거 전압 Vera의 전압치와 큰 차이가 없다. 그렇기 때문에, 수회의 판독 동작을 반복한 후에는, 프로그램 상태의 셀이 서서히 소거 상태로 바뀌고, 최종적으로는 데이터가 왜곡되는 문제가 있을 수 있다.
그래서, 이 실시형태에서는, CPU(10)가 저항 변화형 불휘발성 반도체 메모리(22)에 리플래쉬 명령을 발행하도록 하고 있다. 이 리플래쉬 명령을 발행하는 빈도는 임의적으로 설정이 가능하다. 예를 들어, 판독 동작 1,000회에 1회 또는 판독 동작 10,000회에 1회꼴로 리플래쉬 명령을 부여할 수 있다. 사용 개시 직후와 기입/소거 동작의 횟수가 소정 횟수를 상회하는 경우 사이에서 리플래쉬 명령을 수행하는 빈도를 변화시켜도 된다. 상기와 같이 리플래쉬 명령을 받으면, 저항 변화형 불휘발성 반도체 메모리(22)는 리플래쉬 동작을 개시한다.
리플래쉬 대상 영역은, FAT(File Allocation Table) 영역에 관련한 정보를 바탕으로 하여 결정하여도 된다. 이 정보는 저항 변화형 불휘발성 반도체 메모리(22) 자신에 유지되어도 된다.
일례로서, 도13에 도시한 바와 같은 리플래쉬 동작을 실행한다. 먼저, 데이터의 판독을 행한다. 즉, 도13에 도시한 바와 같이, 선택 워드선 WL2에 판독 전압 Vread를 인가하고, 비선택 워드선 WL0, WL1에 0V를 인가한다. 또한, 비트선 BL0-BL2에는 0V를 인가한다. 페이지(WL) 단위의 판독 동작이 바람직하지만, 메모리 셀 어레이(1)가 MAT로 분할되어 있는 경우에는, 복수 MAT를 일괄하여 판독하여도 된다. 이 판독 데이터를 센스 증폭기(2a)의 래치 회로(2b)에 저장하여 둔다.
다음으로, 소거 동작을 실행한다. 즉, 도13에 도시된 바와 같이, 선택 워드선 WL2에 판독 전압 Vera를 인가하고, 비선택 워드선 WL0, WL1에 0V를 인가한다. 또한, 비트선 BL0-BL2에 0V를 인가한다. 그 결과, 선택 셀의 데이터는 소거되고 비선택 셀의 데이터는 소거되지 않는다. 따라서, 소거 동작도 예를 들어 페이지 단위로 일괄적으로 행하여도 되고, 복수의 MAT에 걸쳐서 일괄적으로 행하여도 된다. 또한, MAT0의 데이터는 전력 소모에 따라서 1비트, 복수 비트 또는 1페이지 단위로 소거될 수 있다.
그 후, 최초에 판독하여 래치 회로(2b)에 보존하여 둔 판독 데이터를 다시 셀에 기입한다. 이 기입 동작도 페이지 단위로 행한다. 이 경우에, 도13에 도시된 바와 같이, 선택 워드선 WL2에 기입 전압 Vprog을 인가하고, 비선택 워드선 WL0, WL2에 0V를 인가한다. 그리고, 비트선 BL0-BL2에는 상기 판독한 데이터를 세트한다. 판독한 데이터가 소거 상태일 때에는, 비트선 BL에 기입 전압 Vprog를 인가한다. 판독한 데이터가 기입 상태일 때에는, 비트선 BL에 0V를 인가한다. 이 바이어스 관계에 의해, 페이지 단위로의 프로그램이 일괄하여 행해진다.
따라서, 불휘발성 반도체 메모리(22)의 워드선 WL2에 관련한 리플래쉬 동작은 종료한다. 이 동작을, 임의의 리플래쉬를 행하려는 영역에 대하여 반복적으로 실행함으로써, 리플래쉬 동작을 종료한다. 그 결과, 복수회의 판독 동작 중에 판독 바이어스에 의해 발생한 스트레스를 0으로 되돌리고, RD에 대한 신뢰성을 향상시킬 수 있다.
또한, 래치 회로(2b)의 데이터는, 어드레스를 지정하고 데이터 I/O 버퍼(4)를 통해 외부 I/O로부터 데이터를 입력함으로써 재기입될 수 있다. 그러므로, CPU(10)에서 판독되고 ECC-수정된 데이터를 래치 회로(2b)에 되돌림으로써 리플래쉬 동작을 실행할 수도 있다.
[제2 실시형태]
상기 제1 실시형태에서는, 페이지 단위 판독, 소거 및 기입을 차례로 거쳐서 리플래쉬 동작을 행하였다. 이 경우, 데이터를 원래의 기억 장소에 완전하게 재기입하기만 하면되고, FAT를 변경할 필요가 없다.
이에 대하여, 본 실시형태에서는, 데이터를 일단 다른 영역으로 카피함으로써 리플래쉬 동작을 실행한다.
본 실시형태에 따른 리플래쉬 동작을 도14에 도시한다. 여기서는 카피 동작이 리플래쉬에 사용된다. 그러므로, 메모리 셀 어레이(1)를 도15와 같이 복수의 MAT(또는 블럭)으로 분할한다. 각 MAT는, 그것에 독립적으로 액세스하기 위한 로우 제어 회로(3) 및 센스 증폭기(2a)를 포함하고 있다. 이 MAT를 다른 MAT로 카피함으로써 데이터의 리플래쉬를 행한다.
먼저, 도14에 도시한 바와 같이, 판독 동작을 행한다. 예를 들어, MAT0으로부터 데이터를 1페이지씩 판독한다. MAT0내에 기억된 1페이지의 데이터가 센스 증폭기(2a)로 판독되고, 래치 회로(2b)에 래치된다. 그 후, 이 데이터를 MAT4에 기입한다. MAT0과 MAT4는 센스 증폭기(2a)를 공유할 수 있다. 이러한 경우에, 전송 회로 등을 필요로 하지 않고, MAT4의 비트선 BL에 MAT0의 판독 데이터를 전송할 수 있다. 따라서, 판독된 데이터를 그대로 기입할 수 있다. 또한, CPU(10)에서 ECC-수정된 판독 데이터가 메모리 셀에 기입되어도 된다. 또한, MAT0과 MAT1이 센스 증폭기(2a)를 공유 할 수 있다. 복수층의 교점형 메모리 셀 어레이의 경우에는, 상하층의 메모리 셀 어레이의 MAT가 하나의 센스 증폭기를 공유하여도 된다(도시하지 않음). 이상의 동작을 MAT의 페이지 전체에 대해 행함으로써, MAT0의 데이터가 MAT4로 모두 카피된다.
최후로, 도14에 도시한 바와 같이, MAT0의 데이터가 일괄 소거된다. 즉, MAT0의 모든 워드선 WL에 소거 전압 Vera을 인가하고, 모든 비트선 BL에 0V를 인가함으로써, MAT 하나분의 일괄 소거가 가능하게 된다. 그후, FAT 영역의 관리 데이터를 재기입하여 리플래쉬 동작을 완료한다.
[제3 실시형태]
도16은 본 발명의 제3 실시형태에 따른 대용량 카드 시스템의 구성을 도시하는 블럭도이다. 앞서의 실시형태에서는, 저항 변화형 불휘발성 반도체 메모리(22)를 컴퓨터 시스템의 메인 메모리(20)로서 사용하고, 리플래쉬 명령은 컴퓨터 시스템의 CPU(10)로부터 발행되었다.
이에 대하여, 이 실시형태에서는, 저항 변화형 불휘발성 반도체 메모리(22)를 대용량 메모리 카드로서 사용하는 대용량 카드 시스템내에 호스트 장치(40)가 제공되어 있다. 호스트 장치(40)는, 내부에 콘트롤러(41)와 시스템 버퍼(42)를 포함하고, 저항 변화형 불휘발성 반도체 메모리(22)에 대한 액세스를 제어한다. 따라서, 리플래쉬 명령은 호스트 장치(40)내의 콘트롤러(41)가 내부적으로 발행하고, 이에 의해, 대용량 카드 시스템 또는 메모리 단독으로 내부에서 자발적 리플래쉬 동작이 가능하게 된다.
[제4 실시형태]
도17은 본 발명의 제4 실시형태에 따른 불휘발성 반도체 기억 장치의 리플래쉬 동작을 설명하기 위한 메모리의 구성을 도시하는 도면이다.
이 실시형태에서는, 메모리 셀을, 독립적으로 액세스 가능한 복수의 셀 어레이 유닛(MAT)으로 분할하고, 각각의 셀 어레이 유닛으로부터 1셀의 데이터를 일제히 판독한다. 판독한 데이터에 따라서, 관련된 셀을 프로그램(겹쳐 쓰기) 또는 소거하는 액세스를 일제히 행하고, 이에 의해 리플래쉬를 행한다.
즉, 각 MAT가 1비트씩 액세스 되고, 모든 MAT가 병렬로 액세스되는 형태를 상정한다. 이 경우에, 데이터를 기입할 때에는, 각 MAT에 대한 입력 데이터에 따라서 MAT 단위로 개별적으로 기입 또는 소거를 행하는 것이 가능하다. 그렇기 때문에, 입력 데이터가 "0"일 때에는, 기입(set) 펄스를 로우 제어 회로(3)에 전송한다. 입력 데이터가 "1"일 때에는 소거(reset) 펄스를 로우 제어 회로(3)에 전송한다. 이러한 조작을 모든 MAT에 대하여 일제히 행하여, 모든 MAT에 대하여 병렬로 일괄 기입 또는 일괄 소거를 동시에 행할 수 있다.
이와 같은 액세스 방식을 이용하여 리플래쉬 동작을 행하는 경우에는, 처음에 모든 MAT로부터 데이터를 판독하고, 센스 증폭기(2a)의 래치 회로(2b)에 보존한다. 다음으로, 이 데이터를 사용하여 MAT에 겹쳐 쓰기를 행한다. 즉, 판독한 데이터가 "0"일 때에는, 기입 펄스를 로우 제어 회로(3)에 전송한다. 판독된 데이터가 "1"일 때에는, 소거 펄스를 로우 제어 회로(3)에 전송한다. 이러한 동작을 일제히 행하여, 세트 상태의 셀과 리셋 상태의 셀의 양방을 동시에 리플래쉬 할 수가 있다. 그렇기 때문에, 리플래쉬 시간을 앞서의 실시형태에 비하여 단축할 수 있다.
또한, 래치 회로(2b)의 데이터는, 어드레스를 지정하고 데이터 I/O 버퍼(4)를 통해 외부 I/O로부터 데이터를 입력함으로써 재기입될 수 있다. 그러므로, CPU(10) 또는 콘트롤러(41)에서 판독되고 ECC-수정된 데이터를 래치 회로(2b)에 되돌림으로써 리플래쉬 동작을 실행할 수도 있다.
[제5 실시형태]
메인 메모리의 증가는 메모리 셀에서의 오류를 일으킬 가능성을 높인다.
따라서, 본 실시형태에 따른 정보 처리 시스템은, 데이터 판독시에 CPU(10)에서 ECC(Error Checking Code)를 이용하여 판독된 데이터의 에러 체크와 수정을 행한다. 그 결과, 정보 처리 시스템의 신뢰성을 향상시킬 수 있다. 또한, 에러가 검출될 경우, 관련된 페이지 또는 메모리 셀레 대해 리플래쉬 명령을 발행할 수 있다.
페이지 단위로 리플래쉬할 것인지 또는 메모리 셀 단위로 리플래쉬할 것인지는 수정된 비트의 수에 기초하여 결정된다. 예를 들어, 4-bit ECC를 사용하는 경우에는, 수정된 비트의 수가 2비트 이상일 경우, ECC-수정된 페이지를 리플래쉬할 수 있다. 수정된 비트의 수가 1비트 이하인 경우에는, 메모리 셀을 리플래쉬 할 수 있다.
수정된 비트의 수에 상관없이, ECC-수정된 메모리 셀을 개별적으로 리플래쉬해도 된다.
본 실시형태는 제1 실시형태 내지 제4 실시형태에 적용할 수 있다.

Claims (20)

  1. 정보 처리 시스템으로서,
    데이터를 기억하도록 동작하는 메인 메모리와,
    상기 메인 메모리에 대하여 데이터를 액세스하도록 동작하는 제어 회로를 포함하고,
    상기 메인 메모리는
    가변 저항을 제각기 사용하는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 기억 장치와,
    상기 제어 회로와 상기 불휘발성 반도체 기억 장치와의 사이에 캐쉬 메모리로서 배치된 DRAM을 포함하는, 정보 처리 시스템.
  2. 제1항에 있어서,
    상기 불휘발성 반도체 기억 장치는 기억된 데이터를 재기입하는 리플래쉬 모드를 갖고,
    상기 제어 회로는 상기 불휘발성 반도체 기억 장치에 대한 액세스 횟수에 기초하여 상기 불휘발성 반도체 기억 장치를 상기 리플래쉬 모드로 활성화시키는, 정보 처리 시스템.
  3. 제1항에 있어서,
    상기 불휘발성 반도체 기억 장치는 기억된 데이터를 재기입하는 리플래쉬 모드를 갖고,
    상기 제어 회로는 FAT 영역에 관한 정보에 기초하여 상기 불휘발성 반도체 기억 장치를 상기 리플래쉬 모드로 활성화시키는, 정보 처리 시스템.
  4. 제1항에 있어서,
    상기 불휘발성 반도체 기억 장치는 에러를 체크하고 수정하는 ECC 기능과, 기억된 데이터를 재기입하는 리플래쉬 모드를 갖고,
    상기 제어 회로는 데이터 판독시에 데이터 에러 체크 및 수정 결과에 기초하여 에러가 수정되면, 상기 불휘발성 반도체 기억 장치를 상기 리플래쉬 모드로 활성화시키는, 정보 처리 시스템.
  5. 제2항에 있어서,
    상기 불휘발성 반도체 기억 장치에 대한 액세스의 횟수는 상기 불휘발성 반도체 기억 장치에 기억되는, 정보 처리 시스템.
  6. 제2항에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 리플레쉬 모드시에 특정 영역으로부터 데이터를 일괄적으로 판독하고, 상기 데이터를 판독한 후의 상기 특정 영역으로부터 데이터를 소거하고, 상기 소거한 특정 영역에 상기 판독한 데이터를 재기입하는, 정보 처리 시스템.
  7. 제2항에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 리플레쉬 모드시에 특정 영역으로부터 데이터를 일괄적으로 판독하고, 상기 판독한 데이터를 다른 특정 영역에 기입하고, 상기 데이터를 판독한 후의 상기 특정 영역으로부터 데이터를 소거하도록 동작하는, 정보 처리 시스템.
  8. 제6항에 있어서,
    상기 불휘발성 반도체 기억 장치는 개별적으로 액세스 가능한 소정 개수의 메모리 셀을 제각기 포함하는 셀 어레이 유닛을 복수개 포함하고,
    상기 특정 영역은 상기 셀 어레이 유닛마다 선택된 소정 개수의 메모리 셀을 포함하는, 정보 처리 시스템.
  9. 제7항에 있어서,
    상기 불휘발성 반도체 기억 장치는 개별적으로 액세스 가능한 소정 개수의 메모리 셀을 제각기 포함하는 셀 어레이 유닛을 복수개 포함하고,
    상기 특정 영역은 상기 셀 어레이 유닛마다 선택된 소정 개수의 메모리 셀을 포함하는, 정보 처리 시스템.
  10. 정보 처리 시스템으로서,
    가변 저항을 제각기 사용하는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 기억 장치와,
    상기 불휘발성 반도체 기억 장치를 액세스하도록 동작하는 제어 회로를 포함하고,
    상기 불휘발성 반도체 기억 장치는 기억된 데이터를 재기입하는 리플래쉬 모드를 갖고,
    상기 제어 회로는 상기 불휘발성 반도체 기억 장치에 대한 액세스 횟수에 기초하여 상기 불휘발성 반도체 기억 장치를 상기 리플래쉬 모드로 활성화시키는, 정보 처리 시스템.
  11. 제10항에 있어서,
    상기 불휘발성 반도체 기억 장치에 대한 액세스의 횟수는 상기 불휘발성 반도체 기억 장치에 기억되는, 정보 처리 시스템.
  12. 제10항에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 리플레쉬 모드시에 특정 영역으로부터 데이터를 일괄적으로 판독하고, 상기 데이터를 판독한 후의 상기 특정 영역으로부터 데이터를 소거하고, 상기 소거한 특정 영역에 상기 판독한 데이터를 재기입하는, 정보 처리 시스템.
  13. 제10항에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 리플레쉬 모드시에 특정 영역으로부터 데이터를 일괄적으로 판독하고, 상기 판독한 데이터를 다른 특정 영역에 기입하고, 상기 데이터를 판독한 후의 상기 특정 영역으로부터 데이터를 소거하도록 동작하는, 정보 처리 시스템.
  14. 제12항에 있어서,
    상기 불휘발성 반도체 기억 장치는 개별적으로 액세스 가능한 소정 개수의 메모리 셀을 제각기 포함하는 셀 어레이 유닛을 복수개 포함하고,
    상기 특정 영역은 상기 셀 어레이 유닛마다 선택된 소정 개수의 메모리 셀을 포함하는, 정보 처리 시스템.
  15. 제13항에 있어서,
    상기 불휘발성 반도체 기억 장치는 개별적으로 액세스 가능한 소정 개수의 메모리 셀을 제각기 포함하는 셀 어레이 유닛을 복수개 포함하고,
    상기 특정 영역은 상기 셀 어레이 유닛마다 선택된 소정 개수의 메모리 셀을 포함하는, 정보 처리 시스템.
  16. 정보 처리 시스템으로서,
    가변 저항을 제각기 사용하는 전기적으로 소거 및 프로그램 가능한 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 기억 장치를 포함하는 메인 메모리와,
    상기 메인 메모리에 대하여 데이터를 액세스하도록 동작하는 제어 회로를 포함하고,
    상기 불휘발성 반도체 기억 장치는 기억된 데이터를 재기입하는 리플래쉬 모드를 갖는, 정보 처리 시스템.
  17. 제16항에 있어서,
    상기 제어 회로는, 상기 불휘발성 반도체 기억 장치에 대한 액세스 횟수에 기초하여 상기 불휘발성 반도체 기억 장치를 상기 리플래쉬 모드로 활성화시키는, 정보 처리 시스템.
  18. 제16항에 있어서,
    상기 불휘발성 반도체 기억 장치에 대한 액세스의 횟수는 상기 불휘발성 반도체 기억 장치에 기억되는, 정보 처리 시스템.
  19. 제16항에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 리플레쉬 모드시에 특정 영역으로부터 데이터를 일괄적으로 판독하고, 상기 판독한 데이터를 다른 특정 영역에 기입하고, 상기 데이터를 판독한 후의 상기 특정 영역으로부터 데이터를 소거하도록 동작하는, 정보 처리 시스템.
  20. 제16항에 있어서,
    상기 불휘발성 반도체 기억 장치는 개별적으로 액세스 가능한 소정 개수의 메모리 셀을 제각기 포함하는 셀 어레이 유닛을 복수개 포함하는, 정보 처리 시스템.
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