CN101345088A - 使用综合特征来测量存储器中的阈值电压分布 - Google Patents

Abstract

通过在测量存储器装置中的作为整体的一组存储元件的特征的同时扫描控制栅极电压，来测量所述组存储元件的阈值电压分布。所述特征指示有多少所述存储元件满足给定条件，例如处于导电状态。举例来说，所述特征可以是在所述组存储元件的共同源极处测量的所述组存储元件的组合的电流、电压或电容。可在存储器电路小片内内部地产生所述控制栅极电压。类似地，可在所述存储器电路小片内内部确定所述阈值电压分布。视情况，可(例如)通过改变位线电压来锁定变为导电的存储元件，使其不再影响所述特征。基于所述阈值电压分布来确定新的读取参考电压，以减少未来读取操作中的错误。

Description

使用综合特征来测量存储器中的阈值电压分布

发明人：

马克·石里克(Mark Shlick)和梅纳哈姆·拉瑟(Menahem Lasser)

相关申请案的交叉参考

本申请案主张2007年5月14日申请的第60/917,679号美国临时专利申请的权益，且所述临时专利申请案以引用的方式并入本文中。

本申请案与共同待决且共同转让的题为“用于测量存储器中的阈值电压分布的操作序列和命令(Operating Sequence And Commands For Measuring Threshold VoltageDistribution In Memory)”的第______号美国专利申请案(档案号码SAND-1282US0/MSD-0023)有关，所述专利申请案与本申请案一起申请，并以引用的方式并入本文中。

技术领域

本发明涉及一种存储器装置。

背景技术

半导体存储器在各种电子装置中使用已经变得越来越普及。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普及的非易失性半导体存储器。借助快闪存储器(其也是一种EEPROM)，整个存储器阵列(或存储器的一部分)的内容可在一个步骤中擦除，与传统的全功能EEPROM形成对比。

传统EEPROM和所述快闪存储器两者都利用定位在半导体衬底中的沟道区域上方并与之绝缘的浮动栅极。所述浮动栅极定位在源极区域与漏极区域之间。控制栅极提供在浮动栅极上并与之绝缘。这样形成的晶体管的阈值电压(V_TH)受保留在浮动栅极上的电荷的量控制。即，在晶体管接通以允许其源极与漏极之间的接通之前，必须施加到控制栅极的电压的最小量受浮动栅极上的电荷的电平控制。

一些EEPROM和快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，且因此存储器元件可在两个状态(例如，擦除状态和编程状态)之间编程/擦除。这种快闪存储器装置有时被称为二进制快闪存储器装置，因为每个存储器元件可存储一个数据位。

通过识别多个不同的允许/有效编程的阈值电压范围来实施多状态(也被称为多级)快闪存储器装置。每个不同的阈值电压范围对应于在存储器装置中编码的一组数据位的预定值。举例来说，当存储器元件可置于对应于四个不同阈值电压范围的四个离散电荷带中的一者中时，每个存储器元件可存储两个数据位。

通常，在施加编程操作作为量值随时间而增加的一系列脉冲期间，将编程电压V_PGM施加到控制栅极。在一种可能的方法中，所述脉冲的量值随每个连续脉冲而增加预定步长，例如0.2V到0.4V。可将V_PGM施加到快闪存储器元件的控制栅极。在编程脉冲之间的周期中，执行检验操作。即，在连续编程脉冲之间读取正被并行编程的一组元件中的每个元件的编程电平，以确定其是等于还是大于所述元件正被编程到的检验电平。对于多状态快闪存储器元件阵列，可针对元件的每个状态执行检验步骤，以确定所述元件是否达到其与数据相关联的检验电平。举例来说，能够以四个状态存储数据的多状态存储器元件可能需要对三个比较点执行检验操作。

此外，当对EEPROM或快闪存储器装置(例如，“与非”串中的“与非”快闪存储器装置)进行编程时，通常将V_PGM施加到控制栅极，且位线接地，从而导致来自单元或存储器元件(例如，存储元件)的沟道的电子被注射到浮动栅极中。当电子在浮动栅极中累积时，浮动栅极变成带负电，且存储器元件的阈值电压升高，使得存储器元件被视为处于编程状态。更多关于此类编程的信息可查阅题为“非易失性存储器的源极侧自增压(Source Side Self Boosting Technique For Non-Volatile Memory)”的第6,859,397号美国专利，和2005年2月3日公开的题为“检测经编程存储器(Detecting Over ProgrammedMemory)”的第2005/0024939号美国专利申请公开案；上述两个美国专利的全文都以引用的方式并入本文中。

另外，在读取操作期间，将读取参考电压施加到一组待读取的存储元件，且确定哪一读取参考电压导致存储元件变得导电。设置读取参考电压以允许存储元件的数据状态有所区别。然而，读取参考电压通常是固定的，且并不能解决一组存储元件的阈值电压分布可(例如)由于多种因素而改变的事实，所述因素例如是电荷泄漏、温度变化、编程循环的数目等。因此，可出现读取错误。

为了解决这个问题，可确定存储元件的阈值电压分布，且可相应地设置新的读取参考电压。然而，用于(例如)使用外部模拟设备或类似物来计算阈值电压分布的传统方法对于在(例如)实时快闪存储器管理程序或制造测试(其中时间元素是关键性的)中“联机”实施来说缺乏灵活性和效率。

发明内容

本发明提供一种用于减少存储器中的读取错误的方法和设备。在一个方面，通过基于一组存储元件的组合电流或其它综合特征而确定所述组存储元件的阈值电压分布，来减少读取错误。基于所述阈值电压分布，可设置用于读取所述组存储元件的最佳读取参考电压。

在特定实施例中，一种用于操作存储器装置的方法包含：从存储器电路小片内内部地产生电压扫描，其中所述存储器电路小片包含一组存储元件和相关联的字线；将所述电压扫描施加到所述字线；在施加不同电压的同时，测量所述组存储元件的特征；以及基于所述特征而确定所述存储元件的阈值电压分布。所述电压扫描可在不使用外部测试设备的情况下，由位于存储器电路小片内部的控制电路产生。所述电压扫描可以是连续电压扫描或离散电压扫描(其包含离散步骤)。所述特征可包含(例如)作为整体的所述组存储元件的组合的电流、电压或电容。所述方法可进一步包含基于所述特征相对于不同电压的变化速率而设置用于在读取操作中读取存储元件的至少一个参考电压。

在另一实施例中，一种用于操作存储器装置的方法包含：将不同电压施加到与一组存储元件相关联的字线，其中所述字线和所述组存储元件提供在存储器电路小片上；在施加不同电压的同时，在所述存储器电路小片内测量所述组存储元件的特征；以及在所述存储器电路小片内，基于所述特征而确定所述存储元件的阈值电压分布。举例来说，可在不使用外部测试设备或外部主机的情况下，通过位于存储器装置内部的控制电路来确定阈值电压分布。

在另一实施例中，一种用于操作存储器装置的方法包含：将不同电压施加到与一组存储元件相关联的字线；在施加不同电压的同时，测量所述组存储元件的特征；在施加不同电压的同时，锁定变为导电的存储元件，使得被锁定的存储元件不再影响所述特征；以及基于所述特征而确定所述存储元件的阈值电压分布。举例来说，所述存储元件中的每一者可与相应的“与非”串相关联，在此情况下，可通过改变相关联的“与非”串的位线电压来锁定所述存储元件。

在另一实施例中，一种用于操作存储器装置的方法包含：扫描施加到与一组存储元件相关联的字线的电压，其中所述存储元件中的每一者与相应的“与非”串相关联；识别所述组存储元件中在扫描期间变为导电的存储元件；以及改变与所识别的存储元件相关联的“与非”串的位线电压。

在另一实施例中，一种存储系统包含：形成在存储器装置的存储器电路小片上的一组存储元件和相关联的字线；以及与所述组存储元件和所述字线通信的至少一个控制电路。所述至少一个控制电路形成于所述存储器电路小片上；从所述存储器电路小片内内部地产生电压扫描；将所述电压扫描施加到所述字线；在施加电压扫描的同时测量所述组存储元件的特征；且基于所述特征而确定所述存储元件的阈值电压分布。

在另一实施例中，一种存储系统包含：形成于存储器装置的存储器电路小片上的一组存储元件和相关联的字线；以及与所述组存储元件和所述字线通信的至少一个控制电路。所述至少一个控制电路形成于所述存储器电路小片上；将不同电压施加到所述字线；在施加不同电压的同时，在所述存储器电路小片内测量所述组存储元件的特征；且在所述存储器电路小片内，基于所述特征而确定所述存储元件的阈值电压分布。

在另一实施例中，一种存储系统包含：位于存储器装置中的一组存储元件和相关联的字线；以及与所述组存储元件通信的至少一个控制电路。所述至少一个控制电路将不同电压施加到所述字线；在施加不同电压的同时，测量所述组存储元件的特征；在施加不同电压的同时，锁定变为导电的存储元件，使得被锁定的存储元件不再影响所述特征；基于所述特征而确定所述存储元件的阈值电压分布。

在另一实施例中，一种存储系统包含：位于存储器装置中的一组存储元件，其中所述存储元件中的每一者与相应的“与非”串相关联；以及与所述组存储元件通信的至少一个控制电路。所述至少一个控制电路扫描施加到与所述组存储元件相关联的字线的电压；识别所述组存储元件中在所述扫描期间变为导电的存储元件；且改变与所识别的存储元件相关联的“与非”串的位线电压。

附图说明

图1是“与非”串的俯视图。

图2是图1的“与非”串的等效电路图。

图3是“与非”快闪存储元件阵列的框图。

图4描绘形成于衬底上的“与非”串的横截面图。

图5描绘存储元件区块。

图6a描绘一组存储元件的初始阈值电压分布。

图6b描绘一组存储元件的经加宽的阈值电压分布。

图7描绘测量一组存储元件的特征的过程。

图8描绘在设置读取参考电压中使用通过图7的过程而获得的特征的过程。

图9a描绘连续增加的控制栅极电压。

图9b描绘在离散步骤中增加的控制栅极电压。

图10描绘存储元件中的电流的变化作为控制栅极电压的函数。

图11a描绘一组存储元件中的组合电流作为连续增加的控制栅极电压的函数。

图11b描绘基于图11a的阈值电压分布。

图12a描绘一组存储元件中的组合电流作为逐步增加的控制栅极电压的函数。

图12b描绘基于图12a的阈值电压分布。

图13a描绘一组存储元件中的组合电流作为逐步增加的控制栅极电压的函数，其中导电存储元件被锁定。

图13b描绘基于图13a的阈值电压分布。

图14是“与非”快闪存储元件阵列的框图。

图15描绘主机控制器和存储器装置的概观。

图16a是使用单行/列解码器和读取/写入电路的非易失性存储器系统的框图。

图16b是使用双行/列解码器和读取/写入电路的非易失性存储器系统的框图。

图17是描绘感测区块的一个实施例的框图。

图18描绘执行读取操作的过程。

图19描绘确定阈值电压分布的过程。

图20描绘展示读取存储元件和将读取的数据转移到主机控制器的过程的时线。

具体实施方式

本发明提供一种用于减少非易失性存储系统中的读取错误的方法和设备。

适合于实施本发明的存储器系统的一个实例使用“与非”快闪存储器结构，其包含将多个晶体管串联布置在两个选择栅极之间。所述串联晶体管和所述选择栅极被称为“与非”串。图1是展示一个“与非”串的俯视图。图2是所述“与非”串的等效电路。图1和图2中所描绘的“与非”串包含四个晶体管，100，102，104和106，其串联并夹在第一选择栅极120与第二选择栅极122之间。选择栅极120选通“与非”串到位线126的连接。选择栅极122选通“与非”串到源极线128的连接。通过将适当的电压施加到控制栅极120CG来控制选择栅极120。通过将适当的电压施加到控制栅极122CG来控制选择栅极122。晶体管100，102，104和106中的每一者具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。所述控制栅极还可提供作为所述字线的部分。在一个实施例中，晶体管100，102，104和106每一者为存储元件，也被称为存储器单元。在其它实施例中，所述存储元件可包含多个晶体管，或可不同于图1和图2中所描绘的存储元件。选择栅极120连接到选择线SGD(漏极选择栅极)。选择栅极122连接到选择线SGS(源极选择栅极)。

图3是描绘三个“与非”串的电路图。使用“与非”结构的快闪存储器系统的典型结构将包含若干“与非”串。举例来说，具有更多“与非”串的存储器阵列中展示三个“与非”串320，340和360。所述“与非”串中的每一者包含两个选择栅极和四个存储元件。虽然为了简单性而说明四个存储元件，但现代“与非”串可具有多达(例如)三十二个或六十四个存储元件。

举例来说，“与非”串320包含选择栅极322和327以及存储元件323-326，“与非”串340包含选择栅极342和347以及存储元件343-346，“与非”串360包含选择栅极362和367以及存储元件363-366。每个“与非”串通过其选择栅极(例如，选择栅极327，347或367)连接到源极线。选择线SGS用于控制源极测选择栅极。各个“与非”串320，340和360通过选择栅极322，342，262等中的选择晶体管连接到相应的位线321，341和361。这些选择晶体管受漏极选择线SGD控制。在其它实施例中，选择线不一定需要在“与非”串之间共同；即，可为不同“与非”串提供不同选择线。字线WL3连接到存储元件323，343和363的控制栅极。字线WL2连接到存储元件324，344和364的控制栅极。字线WL1连接到存储元件325，345和365的控制栅极。字线WL0连接到存储元件326，346和366的控制栅极。如可看到，每个位线和相应的“与非”串包括存储元件阵列或组的列。字线(WL3，WL2，WL1和WL0)包括所述阵列或组的行。每个字线连接行中的每个存储元件的控制栅极。或者，控制栅极可由字线本身提供。举例来说，字线WL2为存储元件324，344和364提供控制栅极。实际上，字线上可能存在数千个存储元件。

每个存储元件可存储数据。举例来说，当存储一个位的数字数据时，存储元件的可能阈值电压(V_TH)的范围被分成两个范围，其被指配有逻辑数据“1”和“0”。在“与非”型快闪存储器的一个实例中，V_TH在存储元件被擦除之后为负，且被定义为逻辑“1”。在编程操作之后的V_TH为正，且被定义为逻辑“0”。当V_TH为负，且试图进行读取时，存储元件将接通，以指示逻辑“1”正被存储。当V_TH为正，且试图进行读取操作时，存储元件将不接通，其指示逻辑“0”被存储。存储元件还可存储多个等级的信息，例如多个位的数字数据。在此情况下，将V_TH值的范围分成数据等级的数目。举例来说，如果四个等级的信息被存储，那么将存在被指配给数据值“11”、“10”、“01”和“00”的四个V_TH范围。在“与非”型存储器的一个实例中，V_TH在擦除操作之后为负，且被定义为“11”。正V_TH值用于状态“10”、“01”和“00”。被编程到存储元件中的数据与所述元件的阈值电压范围之间的具体关系取决于对存储元件所采用的数据编码方案。举例来说，第6,222,762号美国专利和第2004/0255090号美国专利申请公开案描绘用于多状态快闪存储元件的各种数据编码方案，所述专利和专利申请公开案两者的全文以引用的方式并入本文中。

在第5,386,422号、第5,570,315号、第5,774,397号、第6,046,935号、第6,456,528号和第6,522,580号美国专利中提供“与非”型快闪存储器及其操作的相关实例，所述专利中的每一者以引用的方式并入本文中。

当对快闪存储元件进行编程时，将编程电压施加到所述存储元件的控制栅极，且与所述存储元件相关联的位线接地。将来自沟道的电子注射到浮动栅极中。当电子在所述浮动栅极中累积时，浮动栅极变成带负电，且存储元件的V_TH升高。为了将编程电压施加到正被编程的存储元件的控制栅极，将所述编程电压施加在适当的字线上。如上文所述，“与非”串的每一者中的一个存储元件共用同一字线。举例来说，当对图3的存储元件324进行编程时，编程电压还将被施加到存储元件344和364的控制栅极。

图4描绘形成于衬底上的“与非”串的横截面图。所述横截面图被简化且不是按比例绘制。“与非”串400包含形成于衬底490上的源极测选择栅极406、漏极测选择栅极424和八个存储元件408，410，412，414，416，418，420和422。在每个存储元件和所述选择栅极406和424的任一侧上提供许多源极/漏极区域，其一个实例为源极漏极/区域430。在一种方法中，衬底490使用三阱技术，其包含位于n阱区域494内的p阱区域492，n阱区域494又位于p型衬底区域496内。“与非”串和其非易失性存储元件可至少部分形成于p阱区域上。除具有电位V_BL的位线426之外，还提供具有电位V_SOURCE的源极供应线404。电压还可经由端子402施加到p阱区域492，且经由端子403施加到n阱区域494。

在读取操作期间，在与存储元件414和其它未图示的存储元件相关联的选定字线(在此实例中为WL3)上提供控制栅极电压V_CG。另外，回想存储元件的控制栅极可提供作为字线的一部分。举例来说，WL0，WL1，WL2，WL3，WL4，WL5，WL6和WL7可分别经由存储元件408，410，412，414，416，418，420和422的控制栅极而延伸。在一种可能方案中，将读取通过电压V_READ施加到与“与非”串400相关联的剩余字线。分别将V_SGS和V_SGD施加到选择栅极406和424。

图5描绘存储元件区块。在一个示范性实施方案中，“与非”快闪EEPROM可分成1,024个区块。可同时擦除存储在每个区块中的数据。在一个实施例中，区块是同时擦除的存储元件的最小单位。在每个区块中，在此实例中，存在对应于位线BL0，BL1，…BL 4255的4,256个列。在被称为全位线(ABL)结构的一个实施例中，可在读取和编程操作期间同时选择区块内的所有位线，且可同时对沿共同字线且连接到任一位线的存储元件进行编程。

在所提供的实例中，八个存储元件串联连接，以形成“与非”串，且存在八个数据字线WL0到WL7。“与非”串还可包含虚拟存储元件和相关联的字线。在其它实施例中，“与非”串可具有多于或少于八个的数据存储元件。数据存储器单元可存储用户或系统数据。虚拟存储器单元通常不用于存储用户或系统数据。

每个“与非”串的一个端子经由漏极选择栅极(其连接到选择栅极漏极线SGD)连接到对应的位线，且另一端子经由源极选择栅极(其连接到选择栅极源极线SGS)连接到共同源极505。因此，共同源极505耦合到每个“与非”串。

在一个被称为奇偶结构的实施例中，将位线分成偶数位线(BLe)和奇数位线(BLo)。在此情况下，在一个时间对沿共同字线且连接到奇数位线的存储元件进行编程，而在另一时间对沿共同字线且连接到偶数位线的存储元件进行编程。可同时将数据编程到不同区块中且从不同区块读取数据。在每个区块中，将列分成偶数列和奇数列。

在读取和编程操作的一个配置期间，同时选择4,256个存储元件。选定的存储元件具有同一字线，且因此是共同物理页的一部分。因此，可同时读取或编程532个字节的数据(其还形成逻辑页)，且存储器的一个区块可存储至少八个逻辑页。在此实例中，物理页和逻辑页是相同的，但一般不要求这样。举例来说，物理页可包含多个逻辑页。逻辑页通常是同时写入(编程)的存储元件的最小组。对于多状态存储元件来说，当每个存储元件存储两个位的数据时(其中这两个位中的每一者存储在不同的页中)，一个区块存储十六个逻辑页。还可使用其它大小的区块和页。

对于ABL或奇偶结构中的任一者，可通过使p阱升高到擦除电压(例如，20V)并使选定区块的字线接地，来擦除存储元件。源极和位线是浮动的。可对整个存储器阵列、单独的区块或作为存储器装置的一部分的另一单位的存储元件执行擦除。电子从存储元件的浮动栅极转移到p阱区域，使得存储元件的V_TH变为负。

在读取和检验操作中，选择栅极(SGD和SGS)连接到在2.5V到4.5V范围内的电压，且未选定的字线升高到读取通过电压V_READ(通常是在4.5V到6V范围内的电压)，以使晶体管操作作为通过栅极。选定字线连接到电压，针对每个读取和检验操作而指定所述电压的电平，以确定所关注的存储元件的V_TH是高于还是低于所述电平。举例来说，在两级存储元件的读取操作中，选定字线可接地，使得检测到V_TH是否高于0V。在两级存储元件的检验操作中，选定字线连接到0.8V(例如)，使得检验到V_TH是否已经达到至少0.8V。源极和p阱处于0V。将选定位线预充电到例如0.7V的电平。如果V_TH高于字线上的读取或检验电平，那么与所关心的存储元件相关联的位线的电位电平由于非导电存储元件的缘故而维持高电平。另一方面，如果V_TH低于读取或检验电平，那么所关注的位线的电位电平减小到较低电平(例如，小于0.5V)，因为导电存储元件对位线进行放电。因此在一种可能实施方案中，可通过连接到位线的电压比较器读出放大器来检测存储元件的状态。如同编程一样，可基于每页地执行读取操作。

根据此项技术中已知的技术来执行上文所述的擦除、读取和检验操作的许多细节。因此，所属领域的技术人员可改变所阐释的细节中的许多细节。还可使用此项技术中已知的其它擦除、读取和检验技术。

图6a描绘一组存储元件的初始阈值电压分布。存储元件的阈值电压是最低电压，其在施加到存储元件的控制栅极时，使沟道状态从非导电状态改变到导电状态。此电压受浮动栅极中所捕集的负电荷的量影响：电荷越多，单元的阈值电压越高。SLC(单级单元)型装置使用具有带零电荷的浮动栅极的存储元件来表示“1”状态，且使用具有带负电的浮动栅极的存储元件来表示“0”状态。所述状态可由存储元件的阈值电压表示，在此情况下使用两个电压电平，“1”状态电压和“0”状态电压。尽管存储元件可具有稍微不同的“0”状态电压，但将处于“1”状态电压与“0”状态电压之间的电压施加到控制栅极导致“1”状态存储元件导通，但“0”状态存储元件保持在非导通状态。

最常见种类的多级单元(MLC)型装置在浮动栅极中使用四个电荷量(包含零电荷)，所以状态可由四个电压电平表示，因此MLC存储元件存储两个位的数据。一般来说，可使用2^N个电压电平来表示每存储元件N个位。期望较新的装置使用八个或更多电压电平。使用每存储元件较高数目的位允许产生具有高数据密度的快闪装置，且因此减少了每快闪装置的总体成本。

另外，SLC装置的读取操作使用处于“0”与“1”电压电平之间的一个参考电压电平。具有四个状态的MLC装置中的读取操作使用三个参考电压电平，具有八个状态的MLC装置使用七个参考电压电平，且一般来说，每单元存储N个位(其由2^N个状态表示)的装置对读取操作使用2^N-1个参考电压电平。

在图6a中，图表包含表示阈值电压的x轴和表示存储元件的数目的y轴。在示范性MLC装置中，八个状态为状态0到状态7，且七个参考电压电平为V_R1到V_R7。实际上，被编程到共同状态的存储元件将具有阈值电压范围。与编程操作有关的现象(例如交叉耦合和编程干扰)导致总体存储元件的实际阈值电压分布采取用于每单元N个位的装置的2^N个电压组的形式。在初始阈值电压分布中，用于每个状态的分布相对较窄，因为每个存储元件都被编程到所需的电压组。另外，理想上，用于读取存储元件的对应参考电压在所述电压组之间，例如V_R1在状态0与状态1之间，V_R2在状态1与状态2之间，依此类推。

存储元件的浮动栅极中所捕集的电荷的量应保持不变，以保持在存储器装置中编程的用户数据。然而，所捕集的电荷可能泄漏，从而导致阈值电压减小。此外，例如温度变化、编程循环的数目等其它因素也可影响阈值电压，使得阈值电压分布加宽且/或随时间而移位。

图6b描绘一组存储元件的经加宽的阈值电压分布。此处，用于每个状态的阈值电压分布的宽度比图6a中所示的宽度宽，且在此实例中，每个分布还向下移位。在其它情况下，分布可加宽但不移位，或移位但不加宽。如果使用例如V_R1到V_R7的固定参考电压电平，那么这将导致读取错误。举例来说，当将V_R2施加到选定字线时，存储元件中的处于状态2的一些存储元件将变为导电，与当将V_R2施加到具有图6a中所示的分布的装置时，存储元件中没有一个处于状态2的存储元件变为导电的情形相反。

为了解决这个问题，可使用改变读取参考电压的动态读取技术，使得参考电压被设置在分布组之间。一种方法是将初始组的参考电压(例如V_R1到V_R7)改变到另一组参考电压，其中根据快闪装置特征来确定所述两组参考电压。可根据快闪装置操作信息(例如编程-擦除循环的数目、温度变化、用户数据保持在快闪存储器中的时间、读取操作期间的位错误的数目等等)来进行从一个组到另一个组的切换。

另一种确定参考电压的方法是测量实际阈值电压分布，且接着以(例如)通过找出分布组之间的最小点，或通过使实际分布与某一分布模型相关等来使读取错误的数目减到最小的方式来设置读取参考电压电平。此方法是基于存储器装置含有由所有电压电平表示的数据的假定，且所述数据在所述电平之间均匀分布，这是可容易通过对用户数据应用置乱算法来实现的情况。遗憾的是，测量实际阈值电平分布的一般过程涉及在单独的读取操作中读取具有许多阈值电平的存储器装置，其中电平的数目由分布测量的所需分辨率规定。如果(例如)存储器装置使用八个状态(表示每存储元件三个位)，且需要每状态十个点的分辨率，那么有必要对79个阈值电平中的每一者执行读取操作，以测量阈值电压分布。每个读取操作包含设置读取电压，检测存储元件的导电性状态，且转移数据以用于(例如在外部主机控制器处)进一步处理。因此，确定阈值电平分布所需的时间和处理资源可较繁重。需要一种快速测量存储器装置的阈值电压分布的技术，其克服上文所提及的劣势。

图7描绘测量一组存储元件的特征的过程。在此方法中，确定与(例如)页中的多个存储元件的行为有关的特征。通过确定作为整体的一组存储元件的行为，而不是个别地确定每个存储元件的行为，可实现许多节约，包含减少处理时间以及处理资源的消耗。

在一种可能方法中，一组存储元件的控制栅极电压在电压范围上(例如，在电压扫描中)变化。这可通过改变施加到选定字线的电压(例如，从初始电平开始，且进行到最终电平)来实现。电压可开始较低并增加，或开始较高并减小。步骤700包含将存储元件的控制栅极电压设置为处于初始电平(例如)V_REF-INITIAL。步骤705包含设置未选定的存储元件的通过电压，例如经由其相应的字线。注意，这个和其它流程图中所示的步骤没有必要以所示的序列执行为离散步骤。步骤710包含在测量所述组存储元件的特征的同时，递增控制栅极电压。通常，可根据最小电压分辨率来控制控制栅极电压，最小电压分辨率表示可提供的电压中的最小变化。举例来说，可通过响应于一系列代码字而输出一系列电压的数字到模拟转换器来提供控制栅极电压。举例来说，这种数字到模拟转换器可提供在图16a的功率控制模块1616内。测量到的所述组存储元件的特征可包含指示所述组中满足给定条件的存储元件的数目的任何物理特征。举例来说，所述特征可包含电流、电压、电容，且所述给定条件可以是处于导电或非导电状态的存储元件的数目。给定条件还可以是存储元件的阈值电压是否低于给定值，在两个给定值之间或高于给定值。

在一种方法中，在与存储元件通信的共同点(例如源极线)处测量所述特征。可能需要较少量的额外硬件和/或软件来执行此功能。举例来说，图14中的测量装置1454可测量所述特征，且向存储器装置的控制器提供对应数据。一般来说，可测量在将电压扫描施加到控制栅极时变化的任何参数。对多个存储元件的参数进行组合或综合测量提供用于估计所述组存储元件的阈值电压分布的所需数据。

参看图7，可选步骤715包含在递增控制栅极电压的同时，锁定变为导电的存储元件。导电存储元件的累积电流与当控制栅极在字线上变化时电流量值的变化相比可能较大，因此限制了基于累积电流测量的阈值电压评估的准确性。为了解决这个问题，在一种可能的方法中，在确定存储元件已经变为导电时，对于所述变为导电的存储元件，使位线接地。如先前所述，当施加控制栅极电压时，可对每个位线进行预充电，使得当控制栅极电压升高到高于存储元件的阈值电压时，位线由于存储元件从非导电状态转变到导电状态的缘故而放电。

在一种可能的实施方案中，通过连接到每个位线的读出放大器来感测此放电，且此放电被报告回到控制电路。控制电路接着去除施加到对应存储元件的位线的电压，从而致使存储元件从导电状态转变到非导电状态。举例来说，当控制栅极电压增加到V_R1(见图6b)以上时，处于擦除状态的存储元件转变到导电状态，而处于状态1到7的存储元件保持在非导电状态。类似地，当控制栅极电压增加到V_R2(见图6b)以上时，处于状态1的存储元件以及处于状态2的几个存储元件转变到导电状态。

步骤720包含存储上述步骤的结果(包含特征对控制栅极电压数据)以供由(例如)与存储器装置通信的外部主机控制器、由存储器装置本身或由某一其它实体进行分析。

图8描绘在设置读取参考电压中使用通过图7的过程而获得的特征的过程。步骤800包含存取已经获得的特征对控制栅极电压数据。步骤805包含确定特征近似恒定(指示没有新的存储元件是导通的)的控制栅极电压。见(例如)下文进一步论述的图11a。步骤810包含基于特征近似恒定的控制栅极电压而设置新的读取参考电压V_R1A到V_R7A。见(例如)下文进一步论述的图11b。步骤815包含存储新的读取参考电压，以在一个或一个以上随后读取操作中使用。

可根据需要不时地执行图7和图8中所描绘的过程，以解决阈值电压的移位和加宽。举例来说，当检测到的读取位错误的数目超过阈值时，当温度变化超过阈值时，当编程循环的数目超过阈值时，当从用户数据被写入开始已经过去了指定量的时间时等等，可触发所述过程。一般来说，应在减少读取错误与避免过量的额外开销成本之间找到平衡。可以想象，如果资源和时间允许，那么可在每个读取之前确定新的读取参考值。在一种方法中，可在存储器装置不忙于其它任务时，执行用于确定新的读取参考值的过程。

图9a描绘连续增加的控制栅极电压。此处，由线900描绘的控制栅极电压V_CG在连续扫描中从初始参考值V_REF-INITIAL递增到最终参考值V_REF-FINAL。举例来说，控制栅极电压可根据最小电压分辨率而递增，最小电压分辨率表示存储器装置能够提供的电压的最小变化。如所提及，可在增加或减小方向上扫描控制栅极电压。初始值与最终值之间的跨度可包含最低到最高既定读取参考电压。可基于(例如)存储元件的响应时间、测量所述组存储元件的特征的速率以及其它因素而将控制栅极电压变化的速率设置为适当的水平。另外，控制栅极电压可能以不同速率变化。举例来说，(例如)当一个或一个以上特定状态下的存储元件经受较大的阈值电压加宽和/或移位时，可能需要以较大的准确性来确定针对所述特定状态的阈值电压分布。在此情况下，控制栅极电压可在这些状态附近以较缓慢的速率变化。另一方面，在(例如)针对经受较小阈值电压加宽和/或移位的存储元件可以较小的准确性来确定阈值电压分布的特定状态附近，控制栅极电压可以较快的速率变化。

此外，测量所述组存储元件的特征的速率类似地不需要是固定的，而是可变化，(例如)以在特别关注的特定阈值电压附近获得更多读数。还有可能执行多遍控制栅极电压扫描，例如以确认或比较先前的结果。另外，有可能在不同时间执行电压扫描的部分。举例来说，第一电压扫描可包含最初四个状态，且稍后时间的第二电压扫描可包含接下来的四个状态。在另一方法中，电压扫描继续，直到另一更高优先权任务待决为止，此时，电压扫描暂停，且所述更高优先权任务被服务。一旦所述更高优先权任务已经被服务，电压扫描就可在其在那停止的控制栅极电压处或附近再继续。

图9b描绘以离散步骤增加的控制栅极电压。此处，由线950描绘的控制栅极电压V_CG在离散电压扫描中以离散步骤(例如以梯级方式)从初始值V_REF-INITIAL递增到最终值V_REF-FINAL，举例来说，每个步长可大于最小控制栅极电压分辨率。可设置特征测量的时序和/或频率，使得针对每个V_CG步长进行至少一个测量。

图10描绘存储元件中的电流的变化作为控制栅极电压的函数。x轴描绘控制栅极电压V_CG，且y轴描绘个别存储元件中的电流(例如，以mA计)。曲线1000描绘电流随V_CG的变化。当控制栅极电压从零扫描到某一较高电压时，可识别若干个点。具体地说，电流近似为零，直到V_CG达到值V₁为止，在此点处，存储元件开始转变到导电状态。电流在此阶段快速增加，由对应于电压V₂的电流I₂示范。在通过某一较高电压V₃之后，电流变得在最大电平处近似恒定。存储元件因此从非导电状态转变到导电状态，因为V_CG增加到高于存储元件的阈值电压。

图11a描绘一组存储元件中的组合电流作为连续增加的控制栅极电压的函数。在一种方法中，可通过耦合到一组存储元件中的每个存储元件的测量装置来测量所述组存储元件的累积或组合电流。举例来说，通过每个导电存储元件的电流行进到共同源极线。因此，在一种可能方法中，适当的安培计可耦合到所述共同源极线，以测量组合电流。此外，可使用适当的电路来类似的测量所述组存储元件的其它特征，例如电压和电容。举例来说，可使用伏特计来测量电压，且可使用电容计来测量电容。所述特征因此综合地包含来自许多存储元件的贡献，而没有必要识别特定个别存储元件的贡献。x轴描绘控制栅极电压V_CG，且y轴描绘一组存储元件中的组合电流。曲线1100描绘电流随V_CG的变化。VCG在V_REF-INITIAL与V_REF-FINAL之间变化。y轴还表示导电存储元件的数目，因为组合电流与导电存储元件的数目之间存在直接关系。

如曲线1100所描绘，在一个实施方案中，电流开始于零，而V_CG较低，且所有存储元件都处于非导电状态。当处于最低状态的存储元件转变到导电状态时，电流接着增加且稳定，如结合图10所论述。此循环针对每个状态而重复。本质上，针对没有新的存储元件转变到导电状态的V_CG值，组合电流变得近似恒定，且当更多存储元件影响累积电流(因为他们开始导电)时，组合电流快速增加。因此，通过测量累积电流，有可能评估所述组存储元件的阈值电压分布，如图11b中所描绘，且这可用于确定新的读取参考电压V_R1A到V_R7A的最佳设定值。

注意，读取参考电压V_R1A到V_R7A中的相邻电压之间的间距大于(例如图9a和图9b中的)控制栅极电压的相邻电压之间的间距。

图11b描绘基于图11a的阈值电压分布。x轴描绘阈值电压，其对应于图11a中的V_CG，且y轴描绘存储元件的数目。此处，图6b的经加宽且/或移位的阈值电压分布重复。然而，提供对当前阈值电压分布来说最佳的新的读取参考电压，V_R1A到V_R7A。可以组合电流相对恒定的电压来提供每个读取参考电压。举例来说，在曲线1100中平整的位置处，在状态0与状态1之间提供V_R1A。在一种方法中，在组合电流的平整区域的中间点处提供读取参考电压，以在状态0的顶部与状态1的底部之间提供相等的裕度。类似地，在曲线1100中平整的对应位置处，在状态1与状态2之间提供V_R2A。可类似地确定其它新的读取参考电压。

如结合图6和图7所提及，可(例如)通过主机控制器或其它实体来获得并处理表示曲线1100的数据，以确定新的读取参考电压。进行测量的速度应经设置以在组合电流或其它特征中获得所需分辨率。类似地，可针对每个状态进行多次测量(例如，使用对应的读取参考电压)，以检测每个状态的阈值电压分布的上和下边界。所述多次测量还允许区分一个状态的上边界与下一个较高状态的下边界。即，读取参考电压可经设置以区分存储元件的邻近状态。举例来说，读取参考电压可经设置以在两个邻近状态0与1，在两个邻近状态1与2之间等等进行区分。

另外，可使用连续或离散V_CG扫描来获得由曲线1100表示的信息。实际上，在任一种情况下，曲线1100由不同V_CG值处的许多测量点形成。

图12a描绘一组存储元件中的组合电流作为逐步增加的控制栅极电压的函数。x轴描绘控制栅极电压V_CG，且y轴描绘一组存储元件中的组合电流。曲线1200描绘电流随V_CG的变化。可将控制栅极电压扫描提供作为如图9b中所示的一系列离散值。为了展示额外细节，提供对于状态3和状态4的控制栅极电压扫描的放大部分。每个点表示组合电流的测量。如所论述，经历重复循环，其中组合电流随着额外存储元件转变到导电状态而增加，且接着在恒定电流区平稳。

图12b描绘基于图12a的阈值电压分布。x轴描绘阈值电压，其对应于图12a中的V_CG，且y轴描绘存储元件的数目。点1250表示状态3的阈值电压分布，且点1255表示状态4的阈值电压分布。此处，在图12a的恒定电流区域的中间点处描绘新的读取参考电压V_R3A、V_R4A和V_R5A。具体地说，V_R3A是状态2与状态3之间的读取参考电压，V_R4A是状态3与状态4之间的读取参考电压，且V_R5A是状态4与状态5之间的读取参考电压。在此实例中，针对每个状态使用十个测量点，类似于以每电平十个参考电压执行读取操作，但与多个读取操作的情况相反，只需要测量组合电流，且不需要用于单独地读取每个存储元件的处理资源。

图13a描绘一组存储元件中的组合电流作为逐步增加的控制栅极电压的函数，其中导通的存储元件被锁定。x轴描绘控制栅极电压V_CG，且y轴描绘一组存储元件中的组合电流。曲线1300描绘电流随V_CG的变化。如结合图7的步骤715所提及，当将电压扫描施加到字线时，与电流量值的变化相比，多个导电存储元件的组合电流可能较大，因此限制阈值电压评估的准确性。由于相关联的选定存储元件变为导电的缘故，切断变为导电的位线的技术可用于改进阈值电压评估的准确性。在此实例中，针对每个状态将十个离散参考电压施加到选定字线，且针对每个参考电压测量组合电流，如由每个点指示。在一个参考电压测量点处变为导电的位线在测量之后被切断，所以它们在下一组合电流测量中不贡献任何电流。实际电流测量在形状上变为类似于阈值电压分布。

如在图12a中，可将控制栅极电压扫描提供作为如图9b中所示的一系列离散值。为了展示额外细节，提供对于状态3和状态4的控制栅极电压扫描的放大部分。点组1300表示针对状态3的组合电流测量值。且点组1305表示针对状态4的组合电流测量值。每个点表示来自在对应时间和V_GC处变为导电的存储元件的组合电流。

图13b描绘基于图13a的阈值电压分布。x轴描绘阈值电压，其对应于图13a中的V_CG，且y轴描绘存储元件的数目。点1350表示状态3的阈值电压分布，且点1355表示状态4的阈值电压分布。在图13a的恒定电流区域的中间点处描绘新的读取参考电压V_R3A、V_R4A和V_R5A。在此实例中，将读取参考电压设置为相应的V_CG值。还可能在设置新的读取参考电压的过程中在相应的V_CG值之间进行内插。

图14是“与非”快闪存储元件(例如图1和图2中所示的那些存储元件)阵列的框图。沿每个列，位线1406耦合到“与非”串1450的漏极选择栅极的漏极端子1426。沿“与非”串的每个行，源极线1404可连接“与非”串的源极选择栅极的所有源极端子1428。在第5,570,315号、第5,774,397号和第6,046,935号美国专利中找到“与非”结构阵列及其作为存储器系统的一部分的操作的实例。

将存储元件阵列分成较大数目的存储元件区块。如对于快闪EEPROM系统来说常见的是，区块是擦除单位。即，每个区块含有一起擦除的最小数目的存储元件。每个区块通常被分成许多页。页是编程单位。在一个实施例中，可将个别页分成区段，且所述区段可含有作为基本编程操作的一次写入的最少数目的存储元件。一个或一个以上数据页通常存储在一行存储元件中。一个页可存储一个或一个以上扇区。扇区包含用户数据和额外开销数据。额外开销数据通常包含已经从扇区的用户数据计算出的错误校正码(ECC)。控制器(如下文所述)的一部分计算当数据正被编程到阵列中时的ECC，且还在正从阵列读取数据时对其进行检查。或者，ECC和/或其它额外开销数据与它们所属的用户数据存储在不同的页或甚至不同的区块中。

用户数据扇区通常是512个字节，其对应于磁盘驱动器中的扇区的大小。额外开销数据通常是额外的16到20个字节。大量的页形成区块，从8个页(例如)到多达32、64、128或更多页之间的任何数量。在一些实施例中，一行“与非”串包括一个区块。

另外，在示范性实施方案中，测量装置1454耦合到不同“与非”串中的存储元件，例如经由共同源极线1404。测量装置1454可测量组合的电流、电压、电容或任何其它指示存储元件的数目是否满足给定条件的特征。所述给定条件可以是(例如)存储元件的阈值电压是高于还是低于某一值，或在某一值范围内。测量装置1454可将其发现传送到存储器装置的控制器。注意，测量装置1454可用于测量存储器阵列1400中的其它组“与非”串的特征，或可针对其它组“与非”串提供单独的测量装置。

在可选实施例中，控制器可通过锁定位线和相关联的存储元件(例如，位线1406，1407和/或1408(如由图14中的符号“锁定”所指示)而响应从测量装置1454接收到的信息。如所提及，一旦位线或存储元件变为导电，其就可被锁定，使得其不会影响随后的测量。举例来说，位线可接地，使得相关联的选定存储元件不再导电。

图15描绘存储系统中的主机控制器和存储器装置的概观。单独的存储器装置也可被视为存储系统。存储元件1505可提供在存储器装置1500中，存储器装置1500具有其自身的控制器1510，用于执行例如从存储元件读取数据和将数据写入到存储元件的动作。存储器装置可形成于(例如)可移除存储器卡或USB快闪驱动器上，其插入主机装置中，所述主机装置例如为膝上型计算机、数码相机、个人数字助理(PDA)、数字音频播放器或移动电话。主机装置可具有其自身的控制器，用于与存储器装置交互，例如以读取或写入用户数据。举例来说，当读取数据时，主机控制器可将命令发送给存储器装置，从而指示待检索的用户数据的地址。存储器装置控制器将所述命令转换成可由存储器装置中的控制电路解译并执行的命令信号。控制器1510还可含有缓冲器存储器1515，用于暂时存储正被写入到存储器阵列或从存储器阵列读取的用户数据。主机控制器可视为位于存储器装置外或外部的实体。存储器装置可包含一个或一个以上存储器电路小片(例如)，且主机控制器可位于所述一个或一个以上存储器电路小片外，如结合图16a和图16b所论述。

存储器装置通过从存储元件读取数据并使其可用于主机控制器来响应读取命令。在一种可能的方法中，存储器装置将读取数据存储在缓冲器1515中，并通知主机控制器何时可读取所述数据。主机控制器通过从缓冲器读取数据来作出响应，且将另一命令发送到存储器装置，以从另一地址读取数据。举例来说，可逐页读取数据。主机控制器可处理所读取的数据，以确定存储器装置的存储元件的阈值电压分布。在另一方法中，存储器装置的控制电路确定阈值电压分布。下文提供存储器装置的示范性实施例的进一步细节。

典型存储器系统包含：集成电路芯片，其包含控制器150；以及一个或一个以上集成电路芯片，每一者含有存储器阵列和相关联的控制、输入/输出和状态机电路。所述存储器装置可嵌入作为主机系统的一部分，或可包含在可移除地插入到主机系统的配套插口中的存储器卡中。这种卡可包含整个存储器装置，或控制器和存储器阵列(具有相关联的外围电路)可提供在单独的卡中。

图16a是使用单行/列解码器和读取/写入电路的非易失性存储器系统的框图。所述图说明根据本发明一个实施例的具有用于并行读取和编程存储元件页的读取/写入电路的存储器装置1696。存储器装置1696可包含一个或一个以上存储器电路小片1698。存储器电路小片1698包含存储元件1400、控制电路1610和读取/写入电路1665的二维阵列。在一些实施例中，存储元件阵列可以是三维的。存储器阵列1400可经由行解码器1630由字线寻址，且经由列解码器1660由位线寻址。读取/写入电路1665包含多个感测区块1600，且允许并行读取或编程存储元件页。通常，控制器1650与一个或一个以上存储器电路小片1698包含在同一存储器装置1696(例如，可移除存储卡)中。命令和数据经由线1620在主机与控制器1650之间转移，且经由线1621在控制器与一个或一个以上存储器电路小片1698之间转移。

控制电路1610与读取/写入电路1665协作，以对存储器阵列500执行存储器操作。控制电路1610包含状态机1612、芯片上地址解码器1614和功率控制模块1616。状态机1612提供存储器操作的芯片级控制。芯片上地址解码器1614在主机或存储器控制器所使用的地址与解码器1630和1660所使用的硬件地址之间提供地址接口。功率控制模块1616在存储器操作期间控制供应到字线和位线的功率和电压。举例来说，功率控制模块1616可向选定字线提供控制栅极读取电压，且向未选定字线提供读取通过电压，以供读取操作期间且在确定一组存储元件的阈值电压分布的过程中使用。功率控制模块1616还可向选定字线提供电压扫描。举例来说，出于此目的，功率控制模块1616可包含一个或一个以上数字到模拟转换器。在此情况下，控制电路可在不需要外部测试设备(例如，位于存储器电路小片1698外)的情况下产生电压扫描。这是有利的，因为其允许电压扫描在任何时间产生，包含在制造存储器装置之后，在最终用户已经占用存储器装置时。另外，存储器装置1696可包含用于确定存储元件的阈值电压分布的电路，使得此过程可在存储器电路小片1698内内部地执行，而不需要外部测试设备或外部主机。这是有利的，因为其允许在无外部设备的情况下在任何时间确定阈值电压分布。

在一些实施方案中，图16a的组件中的一些组件可经组合。在各种设计中，除了存储元件阵列1400之外，所述组件(单独或组合)中的一者或一者以上可视为管理或控制电路。举例来说，一个或一个以上管理或控制电路可包含控制电路1610、状态机1612、解码器1614/1660、功率控制1616、感测区块1600、读取/写入电路1665、控制器1650、主机控制器1699等中的任一者或组合。

存储在存储器阵列中的数据由列解码器1660读出，且经由数据I/O线和数据输入/输出缓冲器1652输出到外部I/O线。经由外部I/O线将待存储在存储器阵列中的编程数据输入到数据输入/输出缓冲器1652。将用于控制存储器装置的命令数据输入到控制器1650。命令数据通知快闪存储器什么操作被请求。将输入命令转移到控制电路1610。状态机1612可输出存储器装置的状态，例如就绪/忙或通过/失败。当存储器装置忙时，其不能接收新的读取或写入命令。

图16b是使用双行/列解码器和读取/写入电路的非易失性存储器系统的框图。此处，提供图16a中所示的存储器装置1696的替代布置。在阵列的相对侧，以对称方式来实施各个外围电路对存储器阵列1400的接入，使得每一侧上的接入线和电路的密度减半。因此，行解码器被分成行解码器1630A和1630B，且列解码器被分成列解码器1660A和1660B。类似地，读取/写入电路被分成从底部连接到位线的读取/写入电路1665A和从阵列1400的顶部连接到位线的读取/写入电路1665B。以此方式，读取/写入模块的密度实质上减少一半。图16b的装置还可包含具有缓冲器1652的控制器1650，如上文针对图16a的装置所描述。

图17是描绘感测区块的一个实施例的框图。图16a中所描绘的个别感测区块1600被分成核心部分(被称为感测模块)1680和共同部分1690。在一个实施例中，对于每个位线将存在单独的感测模块1680，且对于一组多个感测模块1680将存在一个共同部分1690。在一个实例中，感测区块将包含一个共同部分1690和八个感测模块1680。一组中的感测模块的每一者将经由数据总线1672与相关联的共同部分通信。更多详情可查阅2006年6月29日公开的题为“共同处理读出放大器的综合的非易失性存储器和方法(Non-Volatile Memory and Method with Shared Processing for an Aggregate of SenseAmplifiers)”的第2006/0140007号美国专利申请公开案，且所述专利申请公开案的全文以引用的方式并入本文中。

感测模块1680包括感测电路1670，其确定所连接的位线中的导通电流是高于还是低于预定阈值水平。感测模块1680还包含用于设置所连接的位线上的电压条件的位线锁存器1682。举例来说，锁存在位线锁存器1682中的预定状态将导致所连接的位线被拉到指定编程抑制的状态(例如，V_DD)。

共同部分1690包括处理器1692、一组数据锁存器1694以及耦合在所述组数据锁存器1694与数据总线1620之间的I/O接口1696。处理器1692执行计算。举例来说，处理器1692的功能中的一者是确定存储在感测到的存储元件中的数据，并将所确定的数据存储在一组数据锁存器中。一组数据锁存器1694用于存储在读取操作期间由处理器1692确定的数据位。所述组数据锁存器1694还可用于存储在编程操作期间从数据总线1620导入的数据位。所导入的数据位表示打算编程到存储器中的写入数据。I/O接口1696在数据锁存器1694与数据总线1620之间提供接口。

在读取或感测期间，系统的操作受状态机1612控制，状态机1612控制对所寻址的存储元件的不同控制栅极电压的供应。随着感测模块1680逐步通过对应于存储器所支持的各个存储器状态的各个预定义控制栅极电压，感测模块1680可在这些电压中的一者下启动，且输出将经由总线1672从感测模块1680提供到处理器1692。那时，处理器1692通过考虑感测模块的启动事件和关于经由输入线1693从状态机施加的控制栅极电压的信息，来确定所得存储器状态。处理器1692接着计算存储器状态的二进制编码，并将所得数据位存储到数据锁存器1694中。在核心部分的另一实施例中，位线锁存器1682具有双重用途，不仅作为用于锁存感测模块1680的输出的锁存器，而且还作为如上文所述的位线锁存器。

预期一些实施方案将包含多个处理器1692。在一个实施例中，每个处理器1692将包含输出线(未描绘)，使得所述输出线的每一者以“或”方式连接在一起。在一些实施例中，在输出线连接到“或”连线的线之前，使输出线反相。此配置允许编程过程已经完成时的编程检验过程期间的快速确定，因为接收“或”连线的状态机可确定正被编程的所有位何时已经达到所需水平。举例来说，当每个位都已经达到其所需水平时，所述位的逻辑零将被发送到“或”连线的线(或数据“1”反相)。当所有的位输出数据0(或数据“1”反相)时，那么状态机知道终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取“或”连线的线八次，或逻辑被添加到处理器1692，以累加相关联的位线的结果，使得状态机只需要读取“或”连线的线一次。类似地，通过正确地选择逻辑水平，全局状态机可检测第一位何时改变其状态，并相应地改变算法。

在编程或检验期间，待编程的数据从数据总线1620存储在所述组数据锁存器1694中。在状态机的控制下的编程操作包括施加到所寻址的存储元件的控制栅极的一系列编程电压脉冲。每个编程脉冲后是读回(检验)，以确定存储元件是否已经被编程到所需的存储器状态。处理器1692相对于所需的存储器状态而监视读回存储器状态。当上述两者一致时，处理器1692设置位线锁存器1682，以致使位线被拉到指定编程抑制的状态。这抑制耦合到所述位线的存储元件进一步编程，即使编程脉冲出现在其控制栅极上。在其它实施例中，处理器起初加载位线锁存器1682，且感测电路在检验过程期间将其设置为抑制值。

数据锁存器堆叠1694含有对应于感测模块的数据锁存器堆叠。在一个实施例中，每个感测模块1680存在三个数据锁存器。在一些实施方案中(但并不要求)，将数据锁存器实施为移位寄存器，使得存储在其中的并行数据转换成用于数据总线1620的串行数据，且反之亦然。在优选实施例中，对应于m个存储元件的读取/写入区块的所有数据锁存器可链接在一起，以形成区块移位寄存器，使得可通过串行转移来输入或输出数据区块。具体地说，r个读取/写入模块的排经调适以使得其数据锁存器组中的每个数据锁存器会依次将数据转到数据总线中或将数据从数据总线中转出，似乎它们是整个读取/写入区块的移位寄存器的一部分。

关于非易失性存储装置的各个实施例的结构和/或操作的额外信息可查阅(1)2007年3月27日颁发的题为“具有减少的源极线偏置错误的非易失性存储器和方法(Non-Volatile Memory And Method With Reduced Source Line Bias Errors)”第7,196,931号美国专利；(2)2006年4月4日颁发的题为“具有改进的感测的非易失性存储器和方法(Non-Volatile Memory And Method with Improved Sensing)”的第7,023,736号美国专利；(3)2006年5月16日颁发的题为“用于低电压操作的存储器感测电路和方法(Memory Sensing Circuit And Method For Low Voltage Operation)”的第7,046,568号美国专利；(4)2006年10月5日公开的题为“补偿非易失性存储器的读取操作期间的耦合(Compensating for Coupling During Read Operations of Non-Volatile Memory)”的第2006/0221692号美国专利申请公开案；以及(5)2006年7月20日公布的题为“用于非易失性存储器的参考读出放大器(Reference Sense Amplifier For Non-Volatile Memory)”的第2006/0158947号美国专利申请公开案。所有五个刚刚上文所列出的专利文献的全文都以引用的方式并入本文中。

在标准“与非”装置中，读取参考电压由制造商预设，且不可由用户更改。在一些装置中，用于有可能通过发出命令来改变读取电压，但这通常在灵活性方面受到限制，且在用于产生全直方图时相当麻烦，全直方图需要许多读数，每个读数需要其单独的参考复位。提出正文中到此所描述的解决方案是为了通过提供一种有效方法来解决这个问题，在所述方法中，控制直方图所需的读数的产生的工作中的大部分由存储器电路小片来完成，其中快闪控制器具有相对较少的干涉(实际上，不存在个别单元的真实读数，只对它们在每个阈值电压间隔中的数目进行计数会更好)。

这是非常好的解决方案，尽管对许多单元的电流或电压求和可能需要快闪电路小片内的新的电路模块。然而，还存在用于与先前方法相比，对存储器电路小片要求较少，使快闪控制器负担更多，同时仍然提供较不麻烦的其它方法的解决方案的空间。举例来说，一种解决方案是基于将专用的新的命令添加到存储器，所述命令允许在不必明确地设置每个读取步骤的下一个读取水平的情况下，以有效方式来处理直方图所需的读数序列。

图18描绘执行读取操作的过程。通常，读取操作涉及控制器将命令发送到存储器装置，以读取特定地址(例如，页地址，如所提及)处的数据。然而，在一些情形下，希望存储器到装置至少部分自主地执行读取操作。本文提供一种技术，其中存储器装置产生一个或一个以上读取参考电压，而不是明确地被供应有来自控制器的每个读取参考电压。所述技术通常涉及向存储器装置提供命令，其导致存储器装置使用与先前读取中所使用的参考电压不同的参考电压来读取一组存储元件，其中新的读取参考值不是在存储器装置外明确设置。在一个示范性实施方案中，可在确定一组存储元件的阈值电压分布的过程中使用所述技术。

在示范性过程中，步骤1800包含接收第一命令的存储器装置。举例来说，这可以是指定待读取的存储元件页的地址的读取命令。所述命令可包含第一读取参考电压，或存储器装置可预配置有第一读取参考电压。步骤1805包含响应于第一命令，使用第一读取参考电压V_REF1来执行读取操作的存储器装置。如所论述，读取的数据可(例如)存储在缓冲器中，且存储器装置可通知控制器可从所述缓冲器检索到所述数据。在步骤1810处，存储器装置接收第二命令。举例来说，这可以是指定待读取的另一存储元件页的地址的读取命令。在步骤1815处，存储器装置使用先前获得的信息(例如，在接收第一命令之前获得的信息)来产生第二读取参考电压V_REF2。

举例来说，存储器装置可预配置有电压步长V_STEP，存储器装置使用所述电压步长V_STEP来从V_REF2＝V_REF1+V_STEP or V_REF2＝V_REF1+n·V_STEP(其中n是乘数)或从V_REF2＝f(V_REF1)(其中“f”表示某一函数)的一般关系产生V_REF2。因此，在一种方法中，存储器装置不以第二命令或任何其它命令来接收V_REF2，而是使用先前获得的信息来基于第一读取参考电压来确定不同的读取参考电压。预配置到存储器装置中的信息可以是内置的，使得其不需要由外部控制器提供。在步骤1820处，存储器装置响应于第二命令，使用V_REF2来执行读取操作。所述过程可针对额外读取操作以不同读取参考电压类似地继续。在另一可能的方法中，步长可由控制器设置，作为第一读取命令的一部分，或在单独的命令中。

在特定实施方案中，存储器装置响应于第一命令，只使用V_REF1而不使用其它读取参考电压来读取存储元件，且存储器装置相应于第二命令，只使用V_REF2而不使用其它读取参考电压来读取存储元件。

图19描绘确定阈值电压分布的过程。一般来说，快闪存储器装置中的阈值电压分布(也被称为单元电压分布(CVD))的测量是快闪存储器操作的实时管理中以及最新快闪存储器装置的测试、验证、检验和鉴定中的重要工具。因此，计算阈值电压分布的有效技术是有用的。阈值电压分布已经主要用于装置的评估，其中其计算涉及使用外部模拟设备或复杂的快闪存储器装置内部测试序列。然而，此类方法缺乏在实时快闪存储器管理程序中或在制造测试(其中时间元素是关键性的)中“联机”实施的灵活性和效率。本文所提供的技术有效地测量阈值电压分布并解决这些问题。

在示范性实施方案中，存储器装置配置有初始读取参考电压V_REF和电压步长V_STEP，且随后(例如)从关系V_REF＝V_REF+V_STEP产生新的读取参考电压。V_STEP因此提供用以确定阈值电压分布的分辨率。注意，用于确定阈值电压分布的步长不一定与编程序列中所使用的步长相同。在步骤1900处，控制器(例如外部主机控制器)开始用于确定阈值电压分布的过程。可基于(例如)编程擦除循环的数目、温度变化、用户数据已经存储在存储器装置中的逝去时间、位错误或来自读取操作的其它错误量度的数目、是否不存在其它待决的较高优先权任务等来起始所述过程。在步骤1905处，控制器在一个或一个以上命令中向存储器装置提供初始读取参考电压V_REF-INITIAL和步长V_STEP。或者，存储器装置可(例如)在接收所述一个或一个以上命令之前预配置有V_REF-INITIAL和/或V_STEP。预配置到存储器装置中的信息可以是内置的，使得其不需要由外部控制器提供。

在任何情况下，V_REF-INITIAL和/或V_STEP为存储器装置提供足够的信息以产生用于读取一组存储元件的许多连续读取参考值。注意，V_STEP可以是正的或负的，在所述情况下，存储器装置可分别产生上升或下降的电压梯级以施加到选定字线。存储器装置还有可能接收或预配置有用于其它电压序列的信息。举例来说，此类信息可定义多个步长等。为了说明，可能希望分别针对第一和第二组状态，以第一和第二步长来确定阈值电压分布。所提供的信息因此可界定(例如)在切换到第二步长之前，以第一步长执行了多少个读取操作。

在步骤1910处，控制器向存储器装置提供读取命令。所述读取命令可包含(例如)待读取的存储元件页的页地址。读取命令可包含V_REF-INITIAL和/或V_STEP值，或被提供为单独的命令。在图10的过程的第一回合中，在步骤1915处，存储器装置将当前读取参考值V_REF设置为V_REF-INITIAL。在步骤1925处，存储器装置通过将V_REF施加到选定字线来执行读取操作。被读取的数据存储在存储器装置的缓冲器中，如所论述。在一种方法中，所读取的数据表示作为整体的一组存储元件的特征，如先前所论述，例如只提供导通单元的数目。所读取的数据还可能提供关于个别存储元件的行为的信息，例如个别存储元件是处于导电状态还是非导电状态。

在步骤1930处，存储器装置(例如)通过设置就绪信号来通知控制器可在缓冲器中获得读取数据。在步骤1935中，控制器开始从缓冲器获得(例如读出)所读取的数据。在决策步骤1940处，如果尚未达到最终读取参考电压，那么过程循环回到步骤1910，其中控制器向存储器装置提供下一读取命令(例如，“继续”命令)。在此随后回合中，执行步骤1920，其中存储器装置使V_REF的当前值递增V_STEP。接着重复步骤1925到1935。在决策步骤1940处，当达到最终读取参考电压时，控制器向存储器装置提供“停止读取”命令(步骤1945)。在步骤1950处，控制器确定阈值电压分布，并相应地设置新的读取参考电压，例如上文结合图7到图14所论述。如所论述，新的读取参考电压可解决存储元件的阈值电压的加宽和移位，以允许更准确的读取操作。

注意，其它可能方法不需要步骤1945中所提及的“停止”命令。举例来说，控制器可仅通过发送另一(常规)命令(例如读取或写入)来中断读取序列。以明确的停止命令来完成上述动作(“用高速缓冲存储器进行读取”序列像这样来工作)不是不可能的，但不是真正需要的。因此，使用“停止”命令只是一个实例，但所述命令并不是实施本发明所要求的。

在特定实施方案中，用于有效地测量阈值电压分布的技术包含在存储器装置中所实施的操作序列和相关联的命令组，以及控制器中的计数和计算程序。所述操作序列允许连续读取指定的快闪页或其它存储元件组，同时自动使读取阈值从一个读取操作递增到另一个读取操作，因此在读取阈值电压范围上产生一种类型的“扫描”。在命令执行之前，控制器将此“扫描”的参数(例如初始读取阈值V_REF-INITIAL和阈值步长V_STEP)加载到存储器装置。

在完成当前读取操作(“扫描”中的一步)之后，存储器装置立即用信号通知控制器新的读取数据可用于处理。控制器可发出针对下一读取步骤的“继续”命令或“结束操作”(例如“停止读取”)命令，以用信号通知此步骤是最后一个步骤。作为另一省时措施，控制器可在存储器装置执行当前步骤时读取前一步骤的数据，类似于“用高速缓冲存储器进行读取”操作。

通常，一组存储元件(通常是存储元件页或区块)的阈值电压分布是存储元件的阈值电压的直方图。见(例如)图6a和图6b。由此，为了获得阈值电压分布，针对电压的每一“箱柜”，获得具有在所述“箱柜”内的阈值电压的存储元件的数目。这可通过以数目等于直方图中的电压箱柜的数目的不同读取参考电压来感测存储元件来完成。所述感测通常涉及确定存储元件对读取参考电压的施加的响应，例如确定存储元件是否变为导电，或确定存储元件的特征。因此，如果箱柜的数目为N，阈值电压分布开始电压为V_REF-INITIAL，且箱柜大小为V_STEP，那么可用以下读取参考电压来执行感测操作：V_REF-INITIAL、V_REF-INITIAL+V_STEP、V_REF-INITIAL+2·V_STEP、…、V_REF-INITIAL+(N-1)·V_STEP。这导致具有可变读取阈值的N个二进制读取操作。

如果存储器装置支持设置用于读取操作的读取阈值，那么有可能通过在用于设置读取阈值的值的命令(或一组命令)之后发出N个读取命令，来执行上文所提及的程序。

总之，执行用于确定阈值电压分布的必要读取操作的有效方法是在存储器装置中实施实现实质上自主产生用于感测操作的读取阈值的机制和命令。在一种方法中，如所论述，控制器向存储器装置提供初始读取参考电压V_REF-INITIAL以及感测电压步长V_STEP或ΔV，发出“读取阈值电压分布”命令并监视就绪/忙信号以指示可在存储器装置的缓冲器处获得感测数据。当所述信号处于就绪状态时，这指示可由控制器从缓冲器中读出感测数据。当信号处于忙状态时，这指示不可从缓冲器中读出感测数据。一旦获得所读取的数据，就可对下一测量点进行读取。

用于确定阈值电压分布的示范性命令序列如下。所使用的特定命令将取决于实施方案。用于设置阈值电压分布扫描参数的命令(其中在所述同一命令中提供V_REF-INITIAL和V_STEP)为：

CMND1-Addr-Dat-1-Dat-2。

“CMND1”是用于修改存储器装置的内部参数的命令。“Addr”是用于将Dat-1和Dat-2存储在存储器装置中的地址。“Dat-1”提供V_REF-INITIAL，且“Dat-2”提供V_STEP。Dat-1可以是可具有范围在(例如)0到255内的值和适当的分辨率的字节。Dat-2可以是可具有范围也在(例如)0到255内的值且分辨率为(在一种可能方法中)存储器装置中可获得的最小分辨率的字节。另一选择涉及针对V_REF-INITIAL和V_STEP提供单独的命令，例如，

命令1：CMND1-Addr-1-Dat-1，以及

命令2：CMND1-Addr-2-Dat-2。

此处，Addr-1是用于将Dat-1存储在存储器装置中的地址，且Addr-2是用于将Dat-2存储在存储器装置中的地址。

可使用的命令读取序列如下：

CMND2-Data_Addr-CMND3-B/R-Read Data-CMND4-B/R-Read data-CMND4...-B/R-CMND5-B/R-Read Data。

CMND2是用信号通知所述命令为读取命令的代码字。data_Addr是存储元件组的地址，例如页地址。CMND3指示读取是用于阈值电压分布。CMND2、data_Addr和CMND3是由控制器向存储器装置提供的命令。“B/R”(忙/就绪)指示由存储器装置设置且由控制器监视的忙或就绪条件。当忙/就绪条件转到忙且接着返回就绪状态时，这向控制器指示可从存储器装置的缓冲器中读出感测数据。“读取数据”指示从存储器装置读取数据。CMND4指示由控制器发出的“继续阈值电压分布”命令。存储器装置响应于此命令而执行下一读取。CMND5是从控制器向存储器装置提供的命令，用以停止当前读取操作之后的读取过程。而且，此处提供的命令语法只是实例，且将基于特定实施方案而改变。

在上文所提及的方法的情况下，控制器首先设置V_REF-INITIAL和V_STEP。控制器接着发出阈值电压分布读取命令序列(类似于正常读取)，等待就绪信号并使数据从缓冲器中转出。在完成当前读取操作和将读取数据转移到高速缓冲存储器(cache buffer)之后，存储器装置立即使读取参考电压递增V_STEP，并开始下一读取阈值电压分布操作。在移出前一读取的结果之后，控制器发出“继续”命令(CMND4)或终止命令(CMND5)。当存储器装置接收到CNMD5命令时，其停止当前读取操作之后的读取过程，类似于正常的用高速缓冲存储器进行的读取。在此情况下，控制器将具有可用于在CMND5命令之后的B/R条件之后转出的最后一个数据页。

注意，此示范性方法不使用高速缓冲，因为只在控制器将数据读出之后才发送“继续”命令(CMND4)。为了使用“经高速缓冲的”方法，CMND4必须(在每一反复中)在“读取数据”操作之前出现。结合图20所描述的另一方法使用类似高速缓冲存储器的方法来执行读取序列。换句话说，结果N从存储器电路小片转移到控制器与存储器加载结果(N+1)并行进行。这类似于“用高速缓冲存储器进行读取”在常规“与非”装置中工作那样。虽然这些方法都是可行的，但经高速缓冲的技术可更快。

图20描绘展示用于读取存储元件且将读取的数据转移到主机控制器的过程的时线。在时间t1时，主机控制器向存储器装置发出读取命令。作为响应，存储器装置执行读取操作，且将数据(例如，数据1)存储在其缓冲器中。响应于主机控制器在时间t2时发出继续命令并开始从缓冲器读出数据1，设置忙/就绪(B/R)信号。响应于继续命令，存储器装置执行另一读取操作，并将数据(例如，数据2)存储在其缓冲器中。因此，主机控制器从缓冲器读出数据可至少部分地与存储器装置读取新的数据同时发生。类似地，响应于主机控制器在时间t3时发出继续命令并开始从缓冲器读出数据2，再次设置忙/就绪(B/R)信号。响应于继续命令，存储器装置执行另一读取操作，并将数据(例如，数据3)存储在其缓冲器中。所述过程相应地继续，直到最后一个数据被读出为止。

已经出于说明和描述的目的呈现了本发明的前面详细描述。不希望所述描述是详尽的或使本发明限于所揭示的精确形式。依照上述教示，许多修改和改变都是可能的。选择所描述的实施例以最好地阐释本发明的原理及其实际应用，从而使所属领域的技术人员能够在各个实施例中利用本发明，且作出适合于所涵盖的特定用途的各种修改。希望本发明的范围由所附权利要求书界定。

Claims (23)

1.一种用于操作存储器装置的方法，其包括：

从存储器电路小片内内部地产生电压扫描，所述存储器电路小片包含一组存储元件和相关联的字线；

将所述电压扫描施加到所述字线；

在施加所述电压扫描的同时，测量所述组存储元件的特征；以及

基于所述特征，确定所述存储元件的阈值电压分布。

2.根据权利要求1所述的方法，其中：

在不使用外部测试设备的情况下，由位于所述存储器电路小片内部的控制电路来产生所述电压扫描。

3.根据权利要求1所述的方法，其中：

由位于所述存储器电路小片内部的数字到模拟转换器响应于提供到所述数字到模拟转换器的一系列代码字而产生所述电压扫描。

4.根据权利要求1所述的方法，其中：

所述电压扫描包括连续电压扫描。

5.根据权利要求1所述的方法，其中：

所述电压扫描包括作为离散值施加到所述字线的不同电压。

6.根据权利要求1所述的方法，其中：

所述特征包括电压或电容。

7.一种用于操作存储器装置的方法，其包括：

将不同电压施加到与一组存储元件相关联的字线；

在施加所述不同电压的同时，测量所述组存储元件的特征；

在施加所述不同电压的同时，锁定变为导电的存储元件，使得所述锁定的存储元件不再影响所述特征；以及

基于所述特征，确定所述存储元件的阈值电压分布。

8.根据权利要求7所述的方法，其中：

所述存储元件中的每一者与相应的“与非”串相关联，且通过改变所述相关联的“与非”串的位线电压来锁定所述锁定的存储元件。

9.根据权利要求7所述的方法，其中：

所述锁定的存储元件不再导电。

10.根据权利要求7所述的方法，其进一步包括：

基于所述特征相对于所述不同电压而改变的速率，设置用于在读取操作中读取所述存储元件的至少一个参考电压。

11.根据权利要求7所述的方法，其中：

在耦合到所述组存储元件中的每一所述存储元件的点处测量所述特征。

12.根据权利要求7所述的方法，其中：

所述特征包括电压。

13.根据权利要求7所述的方法，其中：

所述特征包括电容。

14.根据权利要求7所述的方法，其中：

所述特征包括电流。

15.一种存储系统，其包括：

形成于存储器装置的存储器电路小片上的一组存储元件和相关联的字线；以及

与所述组存储元件和所述字线通信的至少一个控制电路，所述至少一个控制电路形成于所述存储器电路小片上，从所述存储器电路小片内内部地产生电压扫描，将所述电压扫描施加到所述字线，在施加所述电压扫描的同时测量所述组存储元件的特征，且基于所述特征而确定所述存储元件的阈值电压分布。

16.根据权利要求15所述的存储系统，其中：

在不使用外部测试设备的情况下，由所述至少一个控制电路产生所述电压扫描。

17.根据权利要求15所述的存储系统，其中：

所述至少一个控制电路包含数字到模拟转换器，其响应于提供到所述数字到模拟转换器的一系列代码字而产生所述电压扫描。

18.根据权利要求15所述的存储系统，其中：

所述电压扫描包括连续电压扫描。

19.根据权利要求15所述的存储系统，其中：

所述电压扫描包括作为离散值施加到所述字线的不同电压。

20.根据权利要求15所述的存储系统，其中：

所述特征包括电压或电容。

21.根据权利要求15所述的存储系统，其中：

在施加所述不同电压的同时，所述至少一个控制电路锁定变为导电的存储元件，使得所述锁定的存储元件不再影响所述特征。

22.根据权利要求21所述的存储系统，其中：

所述存储元件中的每一者与相应的“与非”串相关联，且通过改变所述相关联的“与非”串的位线电压来锁定所述锁定的存储元件。

23.一种存储系统，其包括：

用于从存储器电路小片内内部地产生电压扫描的构件，所述存储器电路小片包含一组存储元件和相关联的字线；

用于将所述电压扫描施加到所述字线的构件；

用于在施加所述电压扫描的同时测量所述组存储元件的特征的构件；以及

用于基于所述特征而确定所述存储元件的阈值电压分布的构件。

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