CN101213613B - 借助非易失性存储器的循环的开始编程电压偏移 - Google Patents

借助非易失性存储器的循环的开始编程电压偏移 Download PDF

Info

Publication number
CN101213613B
CN101213613B CN2006800197390A CN200680019739A CN101213613B CN 101213613 B CN101213613 B CN 101213613B CN 2006800197390 A CN2006800197390 A CN 2006800197390A CN 200680019739 A CN200680019739 A CN 200680019739A CN 101213613 B CN101213613 B CN 101213613B
Authority
CN
China
Prior art keywords
memory device
volatile memory
value
programming
programmed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800197390A
Other languages
English (en)
Other versions
CN101213613A (zh
Inventor
杰弗里·W·卢策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of CN101213613A publication Critical patent/CN101213613A/zh
Application granted granted Critical
Publication of CN101213613B publication Critical patent/CN101213613B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明揭示一种用于对非易失性存储设备进行编程的系统，其用于通过将开始编程电压设置为用于新生零件的第一电平，且在存储器被循环时调整所述开始编程电压，来改进性能。举例来说，所述系统在第一周期期间，使用具有第一初始值的增加编程信号来对一组非易失性存储元件进行编程，且随后在第二周期期间，使用具有第二初始值的增加编程信号来对所述组非易失性存储元件进行编程，其中所述第二周期在所述第一周期之后，且所述第二初始值与所述第一初始值不同。

Description

借助非易失性存储器的循环的开始编程电压偏移
技术领域
本发明涉及对非易失性存储器进行编程。
背景技术
半导体存储器已经变得更普及以供在各种电子装置中使用。举例来说，在蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普及的非易失性半导体存储器之一。
EEPROM和快闪存储器两者都利用浮动栅极，其定位在半导体衬底中的沟道区域上方并与其绝缘。所述浮动栅极定位在源极区域与漏极区域之间。控制栅极提供在浮动栅极上方并与其绝缘。晶体管的阈值电压由保留在浮动栅极上的电荷的量来控制。也就是说，在晶体管接通以允许其源极与漏极之间传导之前必须施加到控制栅极的电压的最小量由浮动栅极上的电荷的电平来控制。
当对EEPROM或快闪存储器装置(例如“与非”快闪存储器装置)进行编程时，通常将编程电压施加到控制栅极，且位线接地。将来自沟道的电子注射到浮动栅极中。当电子在浮动栅极中累积时，浮动栅极变成带负电荷，且存储器单元的阈值电压升高，使得存储器单元处于编程状态下。可在题为“Source Side Self Boosting Technique ForNon-Volatile Memory”的第6,859,397号美国专利中，且在2003年7月29日申请的题为“Detecting Over Programmed Memory”的第2005/0024939号美国专利申请公开案中找到关于编程的更多信息；所述两个申请案全文以引用的方式并入本文中。
一些EEPROM和快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，且因此存储器单元可在两个状态(擦除状态和编程状态)之间被编程/擦除。此类快闪存储器装置有时被称为双态快闪存储器装置。
通过识别由禁止范围隔开的多个不同的容许/有效编程的阈值电压范围，来实施多状态(也称为多层级)快闪存储器装置。每个不同的阈值电压范围对应于在存储器装置中编码的数据位组的预定值。
通常，在编程操作期间施加到控制栅极的编程电压是作为一系列脉冲而施加的。在一个实施例中，脉冲的量值随每个连续脉冲而增加预定的步距(例如0.2v、0.3v、0.2v或其它步距)。图1展示可施加到快闪存储器单元的控制栅极(或，在一些情况下，导引栅极)的编程电压信号Vpgm。所述编程电压信号Vpgm包含一系列脉冲，其量值随着时间而增加。在编程脉冲之间的周期中，执行检验操作。也就是说，在连续的编程脉冲之间读取并行编程的单元组中的每个单元的编程电平，以确定其等于还是大于所述单元正被编程到的检验电平。对于多状态快闪存储器单元阵列，存储器单元可执行每个状态的检验步骤，以允许确定所述单元是否已达到其数据相关检验电平。举例来说，能够在四个状态下存储数据的多状态存储器单元可能需要针对三个比较点执行检验操作。
编程电压Vpgm的量值的选择是一种折衷。太高的值将导致一些存储器单元被过度编程，而太低的值将导致较长的编程时间。通常，非易失性存储器的用户希望存储器快速地编程。
在现有技术装置中，针对尚未相当多地使用的新装置(也称为新生装置)和频繁使用的装置使用同一编程信号。然而，随着非易失性存储器装置经历许多编程循环，电荷变得被捕获在浮动栅极与沟道区域之间的绝缘物中。此电荷捕获使阈值电压偏移到较高电平，这允许存储器单元较快速地编程。如果将编程信号的量值设置得太高，那么即使其不会导致新生装置的过度编程，随着所述装置变得较频繁地被使用，所述装置也可能经历过度编程。因此，新装置将使它们的编程电压设置得足够低，以在所述装置变旧时避免过度编程。编程电压的量值的此降低将降低新生装置对数据进行编程的速度。
发明内容
本文所述的技术提供一种用于在不增加过度编程的风险的情况下，更快地对数据进行编程的解决方案。为了实现此结果，使用一组编程特征来对新装置进行编程，而在使用所述装置之后，使用另一组编程特征来对所述装置进行编程。
在一个实施例中，所述系统在第一周期期间，使用具有第一初始值的增加编程信号来对一组非易失性存储元件进行编程，且随后在第二周期期间，使用具有第二初始值的增加编程信号来对所述组非易失性存储元件进行编程，其中所述第二周期在所述第一周期之后，且所述第二初始值与所述第一初始值不同。
一个实施方案包含一组非易失性存储元件，和与所述非易失性存储元件通信的一个或一个以上管理电路。所述一个或一个以上管理电路接收对数据进行编程的请求。响应于所述请求，所述一个或一个以上管理电路在非易失性存储元件的使用率指示指示第一使用率时，使用具有第一开始值的编程信号对所述非易失性存储元件进行编程，且在所述使用率指示指示第二使用率时，使用具有第二开始值的编程信号对非易失性存储元件进行编程。使用率指示的一个实例是存储在非易失性存储器、控制器、状态机或其它地方的旗标(一个或一个以上位)。所述旗标存储反映非易失性存储元件的使用率的测量值的数据。
附图说明
图1描绘可施加到快闪存储器装置的一个或一个以上控制栅极的编程电压的一个实例。
图2是“与非”串的俯视图。
图3是所述“与非”串的等效电路图。
图4是所述“与非”串的横截面图。
图5是非易失性存储器系统的框图。
图6是非易失性存储器阵列的框图。
图7描绘一组示范性阈值电压分布。
图8描绘一组示范性阈值电压分布。
图9A到图9C展示各种阈值电压分布，并描述用于对非易失性存储器进行编程的过程。
图10是描述编程性能的表。
图11是描述用于对非易失性存储设备进行编程的过程的一个实施例的流程图。
图11A到图11D描绘具有有不同量值的初始脉冲的编程信号。
图12是描述编程性能的表。
图13是描述用于对非易失性存储设备进行编程的过程的一个实施例的流程图。
图14是描述用于递增循环计数的过程的一个实施例的流程图。
图15是描述用于设置编程信号Vpgm的初始值的过程的一个实施例的流程图。
图16是描述用于对非易失性存储设备进行编程的过程的一个实施例的流程图。
图17是描述用于执行软编程过程的过程的一个实施例的流程图。
图18是描述用于将数据写入到旗标的过程的一个实施例的流程图。
图19是描述用于对非易失性存储设备进行编程的过程的一个实施例的流程图。
图20是描述用于读取数据的过程的一个实施例的流程图。
具体实施方式
非易失性存储器系统的一个适合实施本发明的实例使用“与非”快闪存储器结构，其包含将多个晶体管串联布置在两个选择栅极之间。所述串联晶体管和所述选择栅极被称为“与非”串。图2是展示一个“与非”串的俯视图。图3是其等效电路。图2和图3中所描绘的“与非”串包含四个晶体管，100、102、104和106，其串联且夹在第一选择栅极120与第二选择栅极122之间。选择栅极120将“与非”串连接到位线接头126。选择栅极122将“与非”串连接到源极线接头128。通过将适当的电压施加到控制栅极120CG来控制选择栅极120。通过将适当的电压施加到控制栅极122CG来控制选择栅极122。晶体管100，102，104和106中的每一者都具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100，102，104和106每一者为存储器单元。在其它实施例中，所述存储器单元可包含多个晶体管，或可以与图2和图3中描绘的不同。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。
图4提供上文所述的“与非”串的横截面图。如图4中所描绘，“与非”串的晶体管形成于p阱区域140中。每个晶体管包含堆叠栅极结构，其由控制栅极(100CG，102CG，104CG和106CG)和浮动栅极(100FG，102FG，104FG和106FG)组成。浮动栅极形成于氧化物或其它介电薄膜之上的p阱的表面上。控制栅极在浮动栅极上方，其中多晶硅间介电层将控制栅极与浮动栅极隔开。存储器单元(100，102，104和106)的控制栅极形成字线。N+掺杂层130，132，134，136和138在邻近单元之间共享，藉此所述单元彼此串联连接以形成“与非”串。这些N+掺杂层形成所述单元中的每一者的源极和漏极。举例来说，N+掺杂层130充当晶体管122的漏极和晶体管106的源极，N+掺杂层132充当晶体管106的漏极和晶体管104的源极，N+掺杂层134充当晶体管104的漏极和晶体管102的源极，N+掺杂层136充当晶体管102的漏极和晶体管100的源极，且N+掺杂层138充当晶体管100的漏极和晶体管120的源极。N+掺杂层126连接到用于“与非”串的位线，而N+掺杂层128连接到用于多个“与非”串的共用源极线。
注意，尽管图2到图4展示“与非”串中的四个存储器单元，但四个晶体管的使用仅作为实例而提供。与本文所述的技术一起使用的“与非”串可具有四个以下存储器单元或四个以上存储器单元。举例来说，一些“与非”串将包含8个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元等。本文的论述内容不限于“与非”串中任一特定数目的存储器单元。
每个存储器单元可存储以模拟或数字形式表示的数据。当存储一个位的数字数据时，将存储器单元的可能的阈值电压的范围分成两个范围，向其分配逻辑数据“1”和“0”。在“与非”型快闪存储器的一个实例中，在存储器单元被擦除之后，电压阈值为负，且被界定为逻辑“1”。在编程操作之后，阈值电压为正，且被界定为逻辑“0”。当阈值电压为负且通过将0伏施加到控制栅极来尝试读取时，存储器单元将接通以指示逻辑一正被存储。当阈值电压为正且通过将0伏施加到控制栅极来尝试读取操作时，存储器单元将不接通，这指示逻辑零被存储。
存储器单元还可存储多个状态，因而存储多个位的数字数据。在存储多个数据状态的情况下，将阈值电压窗分成所述数目的状态。举例来说，如果使用四个状态，那么将会有四个阈值电压范围被分配给数据值“11”、“10”、“01”和“00”。在“与非”型存储器的一个实例中，阈值电压在擦除操作之后为负且被界定为“11”。针对“10”、“01”和“00”的状态使用正阈值电压。在一些实施方案中，使用葛莱码分配来将数据值(例如逻辑状态)分配给阈值范围，使得如果浮动栅极的阈值电压错误地偏移到其邻近物理状态，那么仅一个位将受影响。编程到存储器单元中的数据与所述单元的阈值电压范围之间的特定关系视针对所述存储器单元采用的数据编码方案而定。举例来说，第6,222,762号美国专利和2003年6月13日申请的题为“Tracking Cells For A Memory System”的第10/461,244号美国专利申请案描述用于多状态快闪存储器单元的各种数据编码方案，所述美国专利和美国专利申请案两者全文以引用的方式并入本文中。
在以下美国专利/专利申请案中提供“与非”型快闪存储器和其操作的相关实例，所有以下美国专利/专利申请案全文以引用的方式并入本文中：第5,570,315号美国专利；第5,774,397号美国专利；第6,046,935号美国专利；第5,386,422号美国专利；第6,456,528号美国专利；第09/893,277号美国专利申请案(第US2003/0002348号公开案)。除“与非”快闪存储器之外的其它类型的非易失性存储器也可与本发明一起使用。
在快闪EEPROM系统中有用的另一类型的存储器单元利用非导电介电材料代替导电浮动栅极来以非易失性方式存储电荷。在Chan等人的“A True Single-TransistorOxide-Nitride-Oxide EEPROM Device”，IEEE Electron Device Letters，第EDL-8卷，第3期，1987年3月，第93-95页中描述此类单元。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质夹在导电控制栅极与在存储器单元沟道上方的半导电衬底的表面之间。通过将电子从单元沟道注射到氮化物中来对单元进行编程，在氮化物处，电子被捕获并存储在受限区域中。此存储的电荷接着以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注射到氮化物中来擦除所述单元。还见Nozaki等人的“A1-MbEEPROM with MONOS Memory Cell for Semiconductor Disk Application”，IEEE Journal ofSolid-State Circuits，第26卷，第4期，1991年4月，第497-501页，其描述呈分裂栅极配置的类似单元，其中掺杂多晶硅栅极在存储器单元沟道的一部分上延伸，以形成单独的选择晶体管。前面的两篇文章全文以引用的方式并入本文中。在1998年，IEEE出版社，由William D.Brown和Joe E.Brewer编辑的以引用的方式并入本文中的“NonvolatileSemiconductor Memory Technology”的第1.2节中提及的编程技术也在所述节中被描述为可应用于电介质电荷捕获装置。此段中描述的存储器单元也可与本发明一起使用。因此，本文所述的技术还应用于不同存储器单元的介电区域之间的耦合。
Eitan等人的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”，IEEE Electron Device Letters，第21卷，第11期，2000年11月，第543-545页描述了另一种在每个单元中存储两个位的途径。ONO介电层在源极与漏极扩散之间的沟道上延伸。用于一个数据位的电荷定位在邻近漏极的介电层中，且用于另一数据位的电荷定位在邻近源极的介电层中。通过单独地读取电介质内的空间上隔开的电荷存储区域的二元状态来获得多状态数据存储。此段中描述的存储器单元也可与本发明一起使用。
图5是可用于实施本发明的快闪存储器系统的一个实施例的框图。存储器单元阵列202由列控制电路204、行控制电路206、c源极控制电路210和p阱控制电路208控制。列控制电路204连接到存储器单元阵列202的位线，以用于读取存储在存储器单元中的数据，用于在编程操作期间确定存储器单元的状态，且用于控制位线的电位电平以促进编程或抑制编程。行控制电路206连接到字线以选择所述字线中的一者，以施加读取电压、施加编程电压且施加擦除电压。举例来说，EPROM和快闪存储器电路中所使用的编程电压电平高于存储器电路中通常所使用的电压。其通常高于供应到电路的电压。这些较高电压优选由行控制电路206(或其它地方)中的电荷泵产生，所述电荷泵在一个实例中实质上将电荷转储到电容性字线中，以将其充电到较高电压。电荷泵接收电压Vin的输入，且通过在一系列电压倍增阶段中逐渐使输入电压升压来提供较高电压Vout的输出。将电压输出供应到负载，例如EPROM存储器电路的字线。在一些实施方案中，存在从负载到电荷泵的反馈信号。常规的现有技术泵响应于指示负载已经达到预定电压的信号而断开。或者，一旦负载达到预定电压，就使用分流器来防止过充电。然而，这消耗较多的功率，且在低功率应用中是不合需要的。可在第6,734,718号美国专利中找到关于电荷泵的更多信息，所述美国专利全文以引用的方式并入本文中。
C源极控制电路210控制连接到存储器单元的共用源极线(在图6中标记为“C源极”)。P阱控制电路208控制p阱电压。
存储在存储器单元中的数据由列控制电路204读出，且经由数据输入/输出缓冲器212输出到外部I/O线。经由外部I/O线将待存储在存储器单元中的编程数据输入到数据输入/输出缓冲器212，且将其传送到列控制电路204。外部I/O线连接到控制器218。
将用于控制快闪存储器装置的命令数据输入到控制器218。命令数据告知快闪存储器什么操作被请求。将输入命令传送到状态机216，其控制列控制电路204、行控制电路206、c源极控制210、p阱控制电路208和数据输入/输出缓冲器212。状态机216还可输出快闪存储器的状态数据，例如READY/BUSY或PASS/FAIL。在一些实施例中，状态机216负责管理编程过程，包含下文所述的流程图中描绘的过程。
控制器218与或可与例如个人计算机、数码相机、个人数字助理等主机系统连接。控制器218与主机通信，以便从主机接收命令、从主机接收数据、将数据提供到主机且将状态信息提供到主机。控制器218将来自主机的命令转换成命令信号，其可由命令电路214解译并执行，命令电路214与状态机216通信。控制器218通常含有缓冲存储器，其用于写入到存储器阵列或从存储器阵列读取的用户数据。在一些实施例中，编程过程可由控制器管理。
一个示范性存储器系统包括一个集成电路，其包含控制器218以及一个或一个以上集成电路芯片，所述集成电路芯片的每一者含有一个存储器阵列和相关联的控制、输入/输出和状态机电路。趋势是将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上。存储器系统可嵌入作为主机系统的一部分，或可包含在可移除地插入到主机系统中的存储卡(或其它封装)中。此类可移除卡可包含整个存储器系统(例如包含控制器)，或仅包含存储器阵列和相关联的外围电路(其中控制器嵌入在主机中)。因此，控制器(或控制能力)可嵌入在主机中，或包含在可移除存储器系统内。
在一些实施方案中，图5的组件中的一些可组合。在各种设计中，图5的组件中的一者或一者以上(除了存储器单元阵列202)可被视为管理电路。举例来说，一个或一个以上管理电路可包含命令电路、状态机、行控制电路、列控制电路、阱控制电路、源极控制电路或数据I/O电路中的任意一者或其组合。
参看图6，描述存储器单元阵列202的示范性结构。举例来说，描述分成1,024个区块的“与非”快闪EEPROM。同时擦除存储在每个区块中的数据。在一个实施例中，区块是同时擦除的单元的最小单位。在每个区块中，(在此实例中)存在8,512个列，其被分成偶数列和奇数列。位线也分成偶数位线(BLe)和奇数位线(BLo)。图6展示串联连接以形成“与非”串的四个存储器单元。尽管展示每个“与非”串中包含四个单元，但可使用四个以上或四个以下存储器单元。“与非”串的一个端子经由选择晶体管SGD连接到对应的位线，且另一个端子经由第二选择晶体管SGS连接到c源极。
在读取和编程操作的一个实施例期间，4,256个存储器单元同时被选择。选定的存储器单元具有同一字线和同一种位线(例如偶数位线或奇数位线)。因此，可同时读取或编程532个数据字节。同时读取或编程的这532个数据字节形成逻辑页。因此，一个区块可存储至少八个逻辑页(四个字线，每个字线具有奇数和偶数页)。当每个存储器单元存储两个数据位(例如，多状态存储器单元)，其中这两个位中的每一者存储在不同的页中时，一个区块存储16个逻辑页。其它大小的区块和页也可与本发明一起使用。另外，除图5和图6的结构之外的结构也可用于实施本发明。举例来说，在一个实施例中，不将位线分成奇数和偶数位线，使得所有的位线都同时(或不同时)被编程和读取。
可通过使p阱升高到擦除电压(例如20伏)并使选定区块的字线接地，来擦除存储器单元。源极和位线是浮动的。可对整个存储器阵列、单独的区块或另一单位的单元执行擦除。将电子从浮动栅极传送到p阱区域，且阈值电压变负(在一个实施例中)。
在读取和检验操作中，将选择栅极(SGD和SGS)以及未选择的字线(例如WL0、WL2和WL3)升高到读取通过电压(例如4.5伏)，以使晶体管作为通过栅极而操作。选定字线(例如WL1)连接到一电压，所述电压的电平针对每个读取和检验操作而指定，以便确定有关存储器单元的阈值电压在所述电平之上还是之下。举例来说，在两电平存储器单元的读取操作中，选定字线WL1可接地，使得检测到阈值电压是否高于0V。在两电平存储器单元的检验操作中，选定字线WL1连接到0.8V(例如)，以便检验出阈值电压是否已经达到至少0.8V。源极和p阱位于零伏。将选定位线(BLe)预充电到(例如)0.7V的电平。如果阈值电压高于字线上的读取或检验电平，那么由于非导电存储器单元的缘故，与所关注的单元相关联的位线(BLe)的电位电平维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么由于导电存储器单元对有关位线(BLe)进行放电的缘故，所述位线的电位电平降低到低电平，例如小于0.5V。存储器单元的状态由此由连接到位线的电压比较器读出放大器来检测。
根据此项技术中已知的技术来执行上文所述的擦除、读取和检验操作。因此，所属领域的技术人员可改变所阐释细节中的许多细节。还可使用此项技术中已知的其它擦除、读取和检验技术。
如上文所述，可将每个区块分成许多页。在一个实施例中，页是编程单位。在一些实施方案中，可将各个页分成多个片段，且所述片段可含有作为基础编程操作一次写入的最少数目的单元。一个或一个以上数据页通常存储在一个存储器单元行中。一个页可存储一个或一个以上扇区。扇区包含用户数据和开销数据。开销数据通常包含已经根据所述扇区的用户数据计算出的错误校正码(ECC)。控制器的一部分在数据被编程到阵列中时计算ECC，且还在数据被从所述阵列读取时对其进行检查。或者，ECC和/或其它开销数据与它们属于的用户数据存储在不同的页中，乃至不同的区块中。在其它实施例中，存储器装置(例如状态机)的其它部分可计算ECC。
用户数据扇区通常是512个字节，对应于磁盘驱动器中的扇区的大小。开销数据通常是额外的16-20个字节。大量的页形成区块，从8个页(例如)到多达32、64或更多个页不等。
图7说明当每个存储器单元存储两个数据位时，存储器单元阵列的阈值电压分布。图7展示用于经擦除存储器单元的第一阈值电压分布E。还描绘经编程存储器单元的三个阈值电压分布，A、B和C。在一个实施例中，E分布中的阈值电压为负，且A、B和C分布中的阈值电压为正。
图7的每个不同阈值电压范围对应于数据位组的预定值。编程到存储器单元中的数据与所述单元的阈值电压电平之间的特定关系视针对所述单元而采用的数据编码方案而定。一个实例将“11”分配给阈值电压范围E(状态E)，将“10”分配给阈值电压范围A(状态A)，将“ 00”分配给阈值电压范围B(状态B)，且将“01”分配给阈值电压范围C(状态C)。然而，在其它实施例中，使用其它方案。
图7还展示用于从存储器单元读取数据的三个读取参考电压Vra、Vrb和Vrc。通过测试给定存储器单元的阈值电压在Vra、Vrb和Vrc之上还是之下，系统可确定存储器单元处于何种状态。图7还展示三个检验参考电压Vva、Vvb和Vvc。当将存储器单元编程到状态A时，系统将测试那些存储器单元是否具有大于或等于Vva的阈值电压。当将存储器单元编程到状态B时，系统将测试所述存储器单元是否具有大于或等于Vvb的阈值电压。当将存储器单元编程到状态C时，系统将确定所述存储器单元的阈值电压是否大于或等于Vvc。
在一个实施例(称为全序列编程)中，可将存储器单元从擦除状态E直接编程到编程状态A、B或C中的任一者(如由弯曲箭头所描绘)。举例来说，可首先擦除待编程的存储器单元群体，使得所述群体中的所有存储器单元处于擦除状态E。当一些存储器单元正从状态E被编程到状态A时，其它存储器单元正被从状态E编程到状态B且/或从状态E编程到状态C。
图8说明对存储两个不同页(下页和上页)的数据的多状态存储器单元进行编程的双通过技术的实例。描绘四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两个页都存储“1”，对于状态A，下页存储“0”，且上页存储“1”。对于状态B，两个页都存储“0”。对于状态C，下页存储“1”，且上页存储“0”。注意，尽管已经将特定位图案分配给所述状态中的每一者，但还可分配不同的位图案。在第一编程通过中，根据待编程到下逻辑页中的位而设置单元的阈值电压电平。如果所述位是逻辑“1”，那么阈值电压不变，因为其由于早先已经被擦除的缘故而处于适当的状态。然而，如果所述待编程的位是逻辑“0”，那么所述单元的阈值电平增加为状态A，如由箭头230所示。其结束第一编程通过。
在第二编程通过中，根据正编程到上逻辑页中的位来设置单元的阈值电压电平。如果上逻辑页位将存储逻辑“1”，那么不发生编程，因为所述单元处于状态E或A中的一者(视下页位的编程而定)，状态E和A两者携带上页位“1”。如果上页位是逻辑“0”，那么阈值电压偏移。如果第一通过导致单元保持在擦除状态E，那么在第二阶段中，对所述单元进行编程，使得阈值电压增加以处于状态C内，如由箭头234所描绘。如果由于第一编程通过的缘故，单元已经被编程到状态A中，那么在第二通过中进一步对存储器单元进行编程，使得阈值电压增加以处于状态B内，如由箭头232所描绘。第二通过的结果是将单元编程到指定为在不改变下页的数据的情况下，存储上页的逻辑“0”的状态中。
在一个实施例中，一种系统可经设置以在足够的数据被写入以填满整个页时执行全序列写入。如果未针对全页写入足够的数据，那么编程过程可用接收到的数据对下页进行编程。当接收到随后的数据时，系统将接着对上页进行编程。在又一实施例中，所述系统可在对下页进行编程的模式下开始写入，并在随后接收到足够的数据以填满整个(或大部分)字线的存储器单元时，转换到全序列编程模式。2004年12月14日申请的、发明人是Sergy Anatolievich Gorobets和Yan Li的题为“Pipelined Programming ofNon-Volatile Memories Using Early Data”的第11/013,125号美国专利申请案中揭示此类实施例的更多细节，所述美国专利申请案全文以引用的方式并入本文中。
图9A到图9C揭示用于对非易失性存储器进行编程的另一过程，其通过以下方式来减少浮动栅极与浮动栅极耦合：(针对任一特定存储器单元)在针对先前页写入相邻存储器单元之后，相对于特定页写入到所述特定存储器单元。在图9A到图9C所教示的过程的实施方案的一个实例中，非易失性存储器单元使用四个数据状态对每个存储器单元存储两个数据位。举例来说，假定状态E是擦除状态，且状态A、B和C是编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非葛莱编码的实例，因为两个位都在邻近的状态A与B之间变化。还可使用将数据编码到物理数据状态的其它编码。每个存储器单元存储两个数据页。出于参考的目的，将这些数据页称为上页和下页；然而，可给予它们其它称号。参考图9过程的状态A，上页存储位0，且下页存储位1。参考状态B，上页存储位1，且下页存储位0。参考状态C，两个页都存储位数据0。图9的编程过程是两步骤过程。在第一步骤中，对下页进行编程。如果下页保持数据1，那么存储器单元状态保持在状态E。如果所述数据待被编程到0，那么存储器单元的电压的阈值升高，使得存储器单元被编程到状态B’。图9A因此展示将存储器单元从状态E编程到状态B’。图9A中描绘的状态B’是过渡状态B；因此，将检验点描绘为Vvb’，其低于Vvb。
在一个实施例中，在将存储器单元从状态E编程到状态B’之后，其在邻近字线上的相邻存储器单元将接着相对于其下页而被编程。在对相邻存储器单元进行编程之后，浮动栅极与浮动栅极耦合效应将使考虑中的存储器单元(其处于状态B’)的视在阈值电压升高。这将具有使状态B’的阈值电压分布加宽到如图9B的阈值电压分布250所描绘的阈值电压分布的效应。当对上页进行编程时，阈值电压分布的此视在加宽将被补救。
图9C描绘对上页进行编程的过程。如果存储器单元处于擦除状态E，且上页将保持在1，那么存储器单元将保持在状态E下。如果存储器单元处于状态E，且其上页数据将被编程到0，那么存储器单元的阈值电压将升高，使得存储器单元处于状态A。如果存储器单元在中间阈值电压分布250中，且上页数据将保持在1，那么存储器单元将被编程到最终状态B。如果存储器单元在中间阈值电压分布250中，且上页数据将变成数据0，那么存储器单元的阈值电压将升高，使得存储器单元处于状态C。图9A到图9C所描绘的过程会减少浮动栅极与浮动栅极耦合的影响，因为仅相邻存储器单元的上页编程会对给定存储器单元的视在阈值电压产生影响。交替状态编码的实例是当上页数据处于1时，从分布250移动到状态C，且当上页数据处于0时，移动到状态B。尽管图9A到图9C相对于四个数据状态和两个数据页提供实例，但图19A到图19C所教示的概念可应用于具有四个以上或四个以下状态且不同于两个页的其它实施方案。可在2005年4月5日申请的题为“Compensating For Coupling During Read Operations Of Non-Volatile Memory”的第11/099,133号美国专利申请案中找到关于各种编程方案和浮动栅极与浮动栅极耦合的更多细节。
图10提供描述对非易失性存储器进行编程期间的性能实例的表。针对新生装置(未使用的)和已经执行了10,000个编程循环的装置提供数据。在一个实施例中，编程循环包含编程和擦除(或擦除且接着编程)的动作。在其它实施例中，编程循环可包含编程而无擦除。图10的表展示根据上文相对于图8而描述的方法，使用多少编程脉冲(Vpgm)来将数据编程到下页和上页。还有用于根据相对于图7而描述的方法执行全序列编程的数据。在两种情况下，初始脉冲的量值是16.0伏，且步距是0.3伏。如图10中所描绘，用于新生装置的平均编程时间是800μsec，且用于使用过的装置的平均编程时间是650μsec。新生装置需要的编程脉冲大约比循环过的装置多3个。另外，在软编程过程(下文描述)期间，新生装置需要更多编程脉冲。
为了提高编程过程的速度，而不会不合理地增加过度编程的风险，提出在对新生装置进行编程时使用一组编程参数，且在对已经经受某一量的使用的装置进行编程时，使用另一组编程参数。
在一个实施例中，可通过改变编程信号Vpgm(例如见图1)的初始编程脉冲的量值，来用不同编程参数对新生装置和使用过的装置进行编程。图11是描述用于通过随时间而改变初始编程脉冲的量值来对非易失性存储器进行编程的过程的一个实施例的流程图。在步骤300中，设置初始编程电压。即，装置确定编程信号Vpgm的第一脉冲的量值。在图11A中描绘的一个实例中，施加到控制栅极的编程电压的第一脉冲的量值是16.9v。每个相继脉冲的量值与前一脉冲相比增加0.3v。在步骤302中，操作所述装置持续N个循环，其中事先预定或在运行中确定数目N。在步骤304中，在N个循环之后，Vpgm的初始编程脉冲的量值减小。在图11B中所描绘的一个实例中，施加到控制栅极的编程电压Vpgm的第一脉冲的量值减小到16.6v。每个相继脉冲的量值与前一脉冲相比增加0.3v。在步骤306中，操作所述装置持续M个循环(M可以与N相同或不同)，其中事先或在运行中确定数目M的量值。在步骤308中，在操作持续N+M个循环之后，初始编程电压减小到新的值。在图11C中所描绘的一个实例中，施加到控制栅极的编程电压Vpgm的第一脉冲的量值减小到16.3v。每个相继脉冲的量值与前一脉冲相比增加0.3v。在步骤310中，操作所述装置持续额外的P个循环，其中P的量值事先已知或在运行中确定。在步骤312中，编程电压Vpgm的初始脉冲的量值减小。在图11D中所描绘的一个实例中，施加到控制栅极的编程电压Vpgm的第一脉冲的量值减小到16.0v。每个相继脉冲的量值与前一脉冲相比增加0.3v。在步骤314中，用新的初始脉冲对装置进行操作。减小初始编程脉冲的量值的过程可持续所需数目的步骤。
图12提供具有对应于图11的过程的示范性性能量度的表。在一个实施例中，初始编程脉冲将具有在步骤300中设置为16.9伏的量值。在1K个编程循环(步骤302)之后，初始脉冲的量值将减小到16.6伏(步骤304)。在约3,000个循环的操作之后，初始脉冲的量值将降低到16.3伏，且编程电压将接着以每脉冲0.3伏增加。在10,000个循环的操作之后，初始编程脉冲的量值将设置成16.0伏。对于此方案，用于对下页进行编程的脉冲的数目将为10；用于对上页进行编程的脉冲的数目将为15；且用于对全序列进行编程的脉冲的数目将为19。编程过程期间的性能在装置的寿命期间始终是恒定的。新生零件的编程性能增加，而不会增加过度编程。
图13到图20提供用于实施与图11相关联的概念的各个实施例的额外细节。除对编程循环进行计数(如上文相对于图12而阐释)之外，其它实施例包含对执行软编程所需的软编程脉冲的数目进行计数。当软编程脉冲的数目达到阈值时，初始编程脉冲的量值将改变。在另一实施例中，系统将对编程特定循环期间的编程迭代(或脉冲)的数目进行计数。当迭代(或脉冲)的数目超过阈值时，那么初始编程脉冲的量值将改变。在又一实施例中，系统可基于读取过程期间所使用的错误校正的量，来决定改变初始量值。用于调整编程特征的这些方案中的任一者可在逐区块基础上应用在作为一个整体的整个装置(例如，整个存储器阵列)上，或应用在存储器的另一子集上。所述过程可由控制器、状态机、两者的组合或另一结构来执行。
图13是描述对存储器单元进行编程的更多细节的流程图，其中系统对编程循环的数目进行计数，并相应地调整初始编程脉冲的量值。可响应于接收到编程数据的请求而执行图13的过程。在步骤402中，系统将选择存储器的适当部分来编程。这可包含选择区块和/或页和/或扇区来写入。在步骤404中，循环计数递增。循环计数是编程循环的数目的计数。循环计数可存储在快闪存储器阵列、状态机、控制器或另一位置中。在一个实施例中，循环计数存储在与状态机相关联的寄存器中。在步骤406处，对存储器的选定部分进行预编程，这有利于快闪存储器的均匀耗损。将选定扇区或页中的所有存储器单元编程到同一阈值电压范围。步骤406是可选步骤。在步骤408处，接着擦除待编程的所有存储器单元。举例来说，步骤408可包含将旧存储器单元移动到状态E(见图7到图9)。在步骤410处，系统执行软编程过程。在擦除过程期间，所述存储器单元中的一些存储器单元的阈值电压降低到低于分布E(见图7到图9)的值。软编程过程会将类似于图1的编程电压脉冲施加到存储器单元，使得其阈值电压将增加到在阈值电压分布E内。在步骤412中，系统将存取指示初始编程脉冲的量值的旗标。举例来说，使用图12的表，如果零件已经执行了1,000个循环，那么初始脉冲的编程脉冲的量值将为16.6伏。通过合适地对电荷泵进行编程，在步骤412处设置初始值。在步骤414处，编程计数PC将被初始地设置为零。在步骤416中，将编程脉冲施加到适当的字线。在步骤418中，对所述字线上的存储器单元进行检验，以看其是否已经达到目标阈值电压电平。如果所有的存储器单元都已经达到目标阈值电压电平(步骤420)，那么编程过程已在步骤422中成功地完成(状态＝通过)。如果不是所有的存储器单元都已经被检验，那么在步骤424中确定编程计数PC是否小于20。如果编程计数不小于20，那么编程过程已失败(步骤426)。如果编程计数小于20，那么在步骤428中，编程电压信号Vpgm的量值针对下一脉冲递增步距(例如0.3v)，且编程计数PC递增。注意，那些已经达到其目标阈值电压的存储器单元不参与当前编程循环的剩余部分的编程。在步骤428之后，图13的过程在步骤416处继续，且施加下一编程脉冲。
图14是描述递增循环计数和调整旗标的过程的流程图，所述过程作为图13的步骤404的一部分执行。在步骤460中，循环计数(标记为CO)递增。循环计数代表已经对此特定装置、区块等执行的编程循环的数目。在步骤462中，确定循环计数是否小于第一阈值。第一阈值的一个实例是1,000。如果循环计数小于第一阈值，那么在步骤464中，不对旗标作任何变化。旗标可以是一组一个或一个以上位，其存储关于针对初始编程脉冲使用哪一量值的指示。在一个实施例中，旗标可存储在快闪存储器阵列中。在另一实施例中，旗标可存储在与状态机或与控制器相关联的寄存器中。在包含用于开始脉冲的四个电位量值的实施例中，旗标将需要能够存储四个值；因此，旗标将需要为2个位。为了便于设计，可能希望使旗标包含一个字节。如果在步骤462处确定循环计数不小于第一阈值，那么在步骤466中确定循环计数是否小于第二阈值。第二阈值的实例是3,000个循环。如果循环计数小于第二阈值，那么用一指示来重写所述旗标，所述指示将初始编程脉冲的量值识别为与较少量的新生装置偏移相关联的量值。举例来说，当装置超过第一阈值时，在步骤468处，初始Vpgm(例如16.9伏)减小较小偏移量(0.3伏)达到16.6伏。如果在步骤466中确定循环计数CO不小于第二阈值，那么在步骤470处确定循环计数是否小于第三阈值。如果循环计数小于第三阈值，那么循环计数在第二阈值与第三阈值之间，且系统将用一指示来重写所述旗标，所述指示识别相对于与新生装置相关联的初始编程脉冲量值的中间偏移量。举例来说，初始编程电压将向下偏移两个步距(例如0.6伏)。如果循环计数不小于第三阈值，那么新生装置的初始编程电压将向下偏移较大偏移量，其可包含三个步距(例如0.9伏)。因此，在步骤474中，旗标指示在图12的实例中，初始编程脉冲的量值应为16.0伏。在一些实施例中，如果旗标的值不改变，那么旗标不需要被重写。图14中写入的旗标是在图13的步骤412中检查的旗标。
图15是描述用于设置编程信号Vpgm的初始脉冲的量值的过程的流程图，所述过程作为图13的步骤412的一部分而执行。在步骤500中，读取由图14的过程写入的旗标。如果旗标指示较大偏移量(步骤502)，那么将编程信号Vpgm的初始脉冲的量值设置为初始量值减去较大偏移量。使用图12的实例，与新生装置相关联的初始编程电压Vpgm0为16.9伏，且所述较大偏移量为0.9伏；因此，步骤504使初始脉冲的量值偏移到16.0伏。如果旗标不指示较大偏移量(步骤502)，那么系统确定所述旗标是否指示中间偏移量(步骤506)。如果是，那么将第一脉冲的量值设置为Vpgm0(例如16.9v)减去中间偏移量(例如0.6v)。在图12的实例中，步骤508会将初始脉冲的量值设置为16.3伏。如果旗标不指示中间偏移量，那么确定旗标是否指示较小偏移量(步骤510)。如果旗标指示较小偏移量，那么在步骤512中，将第一脉冲的量值设置为Vpgm0减去较小偏移量(例如0.3v)。如果旗标不指示较小偏移量，那么第一脉冲的量值保持在Vpgm0(例如16.9v)。
图16是描述基于软编程过程期间的性能来确定初始编程脉冲的量值的实施例的编程过程的流程图。图16的步骤532、534和536分别类似于图13的步骤402、406和408。图16的步骤540类似于图13的步骤412。图16的步骤542、544、546、548、550、552、554和556类似于图13的步骤414、416、418、420、422、424、426和428。
图17是描述软编程和适当调整旗标的过程(如图16的步骤538中所执行)的流程图。图17的过程使用类似于图1的信号的具有增加量值的一组脉冲。因为这是在软编程过程中使用的，所以所述信号被称为Vspgm，且所述脉冲被称为软编程脉冲。在图17的步骤560中，设置初始脉冲的量值。在一个实施例中，初始脉冲的量值在软编程期间约为14伏。还可使用其它值。另外，将环路计数LC设置为零。在步骤562中，将软编程脉冲施加到选定存储器单元的字线。在步骤564中，执行检验过程以看存储器单元的阈值电压是否在分布E(见图7到图9)内。如果不是所有的所检验存储器单元的阈值电压都在分布E中，那么软编程电压信号Vspgm递增到下一脉冲，且环路计数LC增加1。在步骤568之后，过程返回到562。步骤562、564、566和568的环路将继续，直到所有存储器单元都已检验，或过程因为系统断定已出现错误而停止为止。举例来说，系统可将迭代的数目限制为不大于20。在20个迭代之后，系统将断定阈值电压仍低于阈值分布E的存储器单元被损坏，且将使那些存储器单元不参与正常操作使用。
一旦所有的存储器单元检验(步骤566)，过程便将在步骤570处继续，且系统将确定环路计数LC是否小于15。如果不是，那么将用不应相对于Vpgm0作出任何偏移的指示来写所述旗标。这对应于新生装置。如果环路计数小于15，那么在步骤574处，确定环路计数小于13。如果环路计数不小于13(例如LC＝13或14)，那么将对旗标进行写入以指示相对于Vpgm0的较小偏移量。如果环路计数LC小于13，那么在步骤578处，测试环路计数是否小于11。如果环路计数不小于11，那么在步骤580处，系统将对旗标进行写入以指示应使用相对于Vpgm0的中间偏移量。如果环路计数小于11，那么在旗标中存储指示，以指示应针对初始编程脉冲的量值使用相对于Vpgm0的较大偏移量。
图18是描述用于对旗标位进行写入的过程的一个实施例的流程图。此实施例防止旗标增加初始编程脉冲的量值。也就是说，一旦使用中间偏移量，那么旗标将不允许使用较小偏移量。以此方式，编程信号的初始量值将保持相同或减小，但决不会增加。在其它实施例中，可使用其它行为。在图18的步骤600处，确定需要对旗标进行写入以指示相对于Vpgm0的特定偏移量。在一个实施例中，步骤600包含执行图14或图17的过程。在步骤602中，确定旗标是否已经指示偏移了所述量或更大量。如果是，那么在步骤604处，不对旗标进行写入。如果不是，那么对旗标进行写入以指示相对于Vpgm0的新的偏移量。
图19是描述用于对非易失性存储器进行编程的过程的一个实施例的流程图，所述过程对编程循环中的迭代的数目进行计数，以便确定在将来的编程循环中，如何设置初始编程脉冲的量值。图19的步骤650、652、654、656、658、660、662、664、666、668、670和672分别与图13的步骤402、406、408、410、412、414、416、418、420、424、426和428相同。一个差异在于在步骤664处的检验之后，如果所有的存储器单元都检验(步骤666)，那么在步骤680中，确定编程计数PC是否小于9。步骤662、664、666、668和672形成环路，其连续地迭代，直到所有的存储器单元编程或编程计数达到20(或其它实施例中的不同数目)为止。如果所述环路的迭代数目小于9，那么在步骤684中，旗标递增。如果迭代的数目不小于9，那么编程过程完成而不改变旗标。每当旗标在步骤684处递增时，系统将改变(例如降低)编程信号的初始脉冲的量值。在下一次执行图19的过程时，在步骤658中检查所述旗标。因此，(例如)如果初始编程电压脉冲的量值是16.9伏，那么系统将继续使用初始脉冲具有16.9伏的量值的编程电压信号，直到对存储器进行编程所需的迭代的数目小于9为止。一旦迭代的数目小于9，旗标便将递增。在下一次执行编程过程时，在步骤658处，系统将看到旗标已经递增，且将使初始编程脉冲的量值的值从16.9向下改变到16.6。这将导致迭代的数目再次升高。最终，图19的过程的迭代数目将小于9，在此情况下，旗标将递增，且初始脉冲的量值将降低到16.3，依此类推。注意，在图19中，步骤680中的值9可改变成其它值。
图20是描述这样一个基于前一读取操作期间所检测到的错误的量来确定是否降低初始编程脉冲的量值的过程的一个实施例的流程图。响应于读取数据的请求而执行图20的过程。在步骤700中，针对数据页执行正常读取操作。此操作将通过此项技术中已知的各种技术来执行。在步骤702中，检查与读取数据一起存储的错误校正代码，以看是否存在任何错误。如果没有错误，那么在步骤704中报告所述数据。如果有错误，那么在步骤706中，确定所述错误是否为可校正。如果所述错误是不可校正的，那么在步骤708处，报告错误。如果错误是可校正的，那么在步骤710处校正所述错误，且在步骤712处报告所述数据。在步骤714处，系统确定错误校正的量是否超过阈值。阈值的一个实例是是否每个扇区有2个以上位具有错误。还可使用其它阈值。如果错误超过所述阈值，那么在步骤718中，旗标递增。如果错误未超过所述阈值，那么旗标将不递增。当装置是新生的时，旗标处于零。在旗标递增之后，在下一次执行编程过程时，系统将改变初始编程脉冲的量值。举例来说，可使用图13的过程(无步骤404)来进行编程。当执行步骤412时，将存取旗标，且如果所述旗标自从最后一次被存取以来已经递增，那么第一编程脉冲的量值将比先前使用的量值低一个步距。
尽管用于改变编程参数的实例中的许多实例与降低初始编程脉冲的量值有关，但也可改变其它参数。另外，也可使用其它任务来确定何时降低初始脉冲的量值，或以其它方式改变编程参数。
在替代实施例中，施加到控制栅极/字线的编程信号可具有不同于具有增加量值的一组脉冲的波形。
已经出于说明和描述的目的提供了以上对本发明的具体描述内容。不希望所述具体描述内容是详尽的或使本发明限于所揭示的精确形式。根据上文的教示，许多修改和改变是可能的。选择所描述的实施例是为了最好地阐释本发明的原理和其实际应用，从而使所属领域的技术人员能够在适合于预期的特定用途的各个实施例中且通过适合于预期的特定用途的各种修改来最好地利用本发明。希望本发明的范围由所附权利要求书界定。

Claims (11)

1.一种用于操作非易失性存储设备的方法，其包括：
在第一周期期间，使用具有第一初始值的增加编程信号来对一组非易失性存储元件进行编程，所述增加编程信号被施加，直到所述编程完成为止；
确定在所述增加编程信号中的编程脉冲的数目是否小于阈值数目；以及
在第二周期期间，使用具有第二初始值的增加编程信号来对所述组非易失性存储元件进行编程，其中所述第二初始值与所述第一初始值不同，如果在所述第一周期期间所述增加编程信号中的编程脉冲的数目小于所述阈值数目，则所述第一周期结束，所述第二周期开始。
2.根据权利要求1所述的方法，其中：
所述第一周期是第一时间周期；且
所述第二周期是在所述第一时间周期之后的第二时间周期。
3.根据权利要求2所述的方法，其中：
所述第一时间周期与尚未大量使用的装置相关联；且
所述第二时间周期与在阈值使用量之后的所述装置相关联。
4.一种非易失性存储系统，其包括：
非易失性存储元件；以及
一个或一个以上管理电路，其与所述非易失性存储元件通信，所述一个或一个以上管理电路接收编程数据的请求，所述一个或一个以上管理电路响应于所述请求，在所述非易失性存储元件的使用率指示指示第一使用率时，使用具有第一开始值的编程信号对所述非易失性存储元件进行编程，且在所述使用率指示指示第二使用率时，使用具有第二开始值的编程信号对所述非易失性存储元件进行编程；
如果一特定编程循环需要少于阈值数目个迭代，那么所述一个或一个以上管理电路将所述使用率指示从指示所述第一使用率改变成指示所述第二使用率。
5.根据权利要求4所述的非易失性存储系统，其中：
所述一个或一个以上管理电路响应于所述请求而读取所述使用率指示；且
所述一个或一个以上管理电路响应于所述非易失性存储系统的预界定操作而更新所述使用率指示。
6.根据权利要求4所述的非易失性存储系统，其中：
如果所述使用率指示指示第三使用率，那么所述一个或一个以上管理电路使用具有第三开始值的编程信号对所述非易失性存储元件进行编程。
7.根据权利要求4所述的非易失性存储系统，其中：
所述非易失性存储元件是非易失性存储元件区块。
8.根据权利要求4所述的非易失性存储系统，其中：
所述非易失性存储元件是包含多个区块的快闪存储器装置阵列。
9.根据权利要求4所述的非易失性存储系统，其中：
所述非易失性存储元件是快闪存储器装置。
10.根据权利要求4所述的非易失性存储系统，其中：
所述一个或一个以上管理电路包含状态机、解码器、读出电路和控制器中的一者或一者以上；且
所述非易失性存储元件是快闪存储器装置阵列的一部分，所述快闪存储器装置阵列包含字线和位线。
11.一种非易失性存储系统，其包括：
一组非易失性存储元件；以及
一个或一个以上管理电路，其与所述组非易失性存储元件通信，所述一个或一个以上管理电路：
在第一组编程循环期间，使用第一开始编程信号值对所述组非易失性存储元件进行编程；以及
在第二组编程循环期间，使用第二开始编程信号值对所述组非易失性存储元件进行编程，所述第一开始编程信号值与所述第二开始编程信号值不同，所述第二组编程循环在所述第一组编程循环之后；
确定所述第一组编程循环已经完成，且响应于特定编程循环的阈值迭代数量，而开始所述第二组编程循环。
CN2006800197390A 2005-06-03 2006-05-26 借助非易失性存储器的循环的开始编程电压偏移 Expired - Fee Related CN101213613B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/144,264 2005-06-03
US11/144,264 US7339834B2 (en) 2005-06-03 2005-06-03 Starting program voltage shift with cycling of non-volatile memory
PCT/US2006/020375 WO2006132818A2 (en) 2005-06-03 2006-05-26 Starting program voltage shift with cycling of non-volatile memory

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201110210786.6A Division CN102385924B (zh) 2005-06-03 2006-05-26 借助非易失性存储器的循环的开始编程电压偏移

Publications (2)

Publication Number Publication Date
CN101213613A CN101213613A (zh) 2008-07-02
CN101213613B true CN101213613B (zh) 2011-10-19

Family

ID=37493940

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2006800197390A Expired - Fee Related CN101213613B (zh) 2005-06-03 2006-05-26 借助非易失性存储器的循环的开始编程电压偏移
CN201110210786.6A Expired - Fee Related CN102385924B (zh) 2005-06-03 2006-05-26 借助非易失性存储器的循环的开始编程电压偏移

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201110210786.6A Expired - Fee Related CN102385924B (zh) 2005-06-03 2006-05-26 借助非易失性存储器的循环的开始编程电压偏移

Country Status (7)

Country Link
US (4) US7339834B2 (zh)
EP (1) EP1886319B1 (zh)
JP (1) JP4931915B2 (zh)
KR (1) KR100945057B1 (zh)
CN (2) CN101213613B (zh)
TW (1) TWI313868B (zh)
WO (1) WO2006132818A2 (zh)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7957189B2 (en) * 2004-07-26 2011-06-07 Sandisk Il Ltd. Drift compensation in a flash memory
US7339834B2 (en) * 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory
US7581154B2 (en) * 2005-06-30 2009-08-25 Intel Corporation Method and apparatus to lower operating voltages for memory arrays using error correcting codes
US8223553B2 (en) * 2005-10-12 2012-07-17 Macronix International Co., Ltd. Systems and methods for programming a memory device
US7408810B2 (en) * 2006-02-22 2008-08-05 Micron Technology, Inc. Minimizing effects of program disturb in a memory device
US7561469B2 (en) * 2006-03-28 2009-07-14 Micron Technology, Inc. Programming method to reduce word line to word line breakdown for NAND flash
US7440321B2 (en) * 2006-04-12 2008-10-21 Micron Technology, Inc. Multiple select gate architecture with select gates of different lengths
US7495966B2 (en) * 2006-05-01 2009-02-24 Micron Technology, Inc. Memory voltage cycle adjustment
US7489549B2 (en) * 2006-06-22 2009-02-10 Sandisk Corporation System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7486561B2 (en) 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7471565B2 (en) * 2006-08-22 2008-12-30 Micron Technology, Inc. Reducing effects of program disturb in a memory device
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7886204B2 (en) 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7570520B2 (en) * 2006-12-27 2009-08-04 Sandisk Corporation Non-volatile storage system with initial programming voltage based on trial
US7551482B2 (en) * 2006-12-27 2009-06-23 Sandisk Corporation Method for programming with initial programming voltage based on trial
US7539052B2 (en) * 2006-12-28 2009-05-26 Micron Technology, Inc. Non-volatile multilevel memory cell programming
US7564711B2 (en) * 2007-02-20 2009-07-21 Sandisk Corporation Multiple pass write sequence for non-volatile storage
EP2458592B1 (en) * 2007-02-20 2014-03-26 SanDisk Technologies, Inc. Multiple pass write sequence for non-volatile storage
US7589652B2 (en) * 2007-04-12 2009-09-15 Microchip Technology Incorporated Read and write interface communications protocol for digital-to-analog signal converter with non-volatile memory
US7580290B2 (en) * 2007-06-21 2009-08-25 Sandisk Corporation Non-volatile storage system with intelligent control of program pulse duration
US7630249B2 (en) * 2007-06-21 2009-12-08 Sandisk Corporation Intelligent control of program pulse duration
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
KR101403429B1 (ko) 2007-10-09 2014-06-03 삼성전자주식회사 멀티 비트 프로그래밍 장치 및 방법
US8117375B2 (en) 2007-10-17 2012-02-14 Micron Technology, Inc. Memory device program window adjustment
US7924618B2 (en) * 2007-12-27 2011-04-12 Hynix Semiconductor Inc. Method of programming non-volatile memory device
JP5150245B2 (ja) 2007-12-27 2013-02-20 株式会社東芝 半導体記憶装置
US7733705B2 (en) 2008-03-13 2010-06-08 Micron Technology, Inc. Reduction of punch-through disturb during programming of a memory device
KR100953045B1 (ko) 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101464255B1 (ko) * 2008-06-23 2014-11-25 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 시스템
US8854887B2 (en) 2008-07-10 2014-10-07 Hynix Semiconductor Inc. Nonvolatile memory device and method of programming the same
KR100965071B1 (ko) * 2008-07-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101423612B1 (ko) * 2008-09-16 2014-07-25 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법, 그리고 그것을포함하는 메모리 시스템
US8045375B2 (en) 2008-10-24 2011-10-25 Sandisk Technologies Inc. Programming non-volatile memory with high resolution variable initial programming pulse
US7839690B2 (en) * 2008-12-11 2010-11-23 Sandisk Corporation Adaptive erase and soft programming for memory
US8645792B2 (en) * 2008-12-16 2014-02-04 Micron Technology, Inc. Memory with guard value dependent error correction
KR100996108B1 (ko) * 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR20120001748A (ko) 2009-03-24 2012-01-04 램버스 인코포레이티드 비휘발성 메모리에 대한 펄스 제어
US8026544B2 (en) * 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
KR20110018753A (ko) * 2009-08-18 2011-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US8400854B2 (en) * 2009-09-11 2013-03-19 Sandisk Technologies Inc. Identifying at-risk data in non-volatile storage
US8199579B2 (en) 2009-09-16 2012-06-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8248855B2 (en) * 2010-03-10 2012-08-21 Infinite Memories Ltd. Method of handling reference cells in NVM arrays
KR101138101B1 (ko) * 2010-05-27 2012-04-24 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 프로그램 방법
JP2011258260A (ja) * 2010-06-07 2011-12-22 Toshiba Corp 不揮発性半導体記憶装置
JP5566797B2 (ja) * 2010-07-02 2014-08-06 株式会社東芝 不揮発性半導体記憶装置
JP2012027969A (ja) * 2010-07-21 2012-02-09 Toshiba Corp 不揮発性半導体記憶装置
US8451662B2 (en) 2011-03-03 2013-05-28 Micron Technology, Inc. Reading memory cell history during program operation for adaptive programming
US8456911B2 (en) 2011-06-07 2013-06-04 Sandisk Technologies Inc. Intelligent shifting of read pass voltages for non-volatile storage
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US8842477B2 (en) * 2012-06-01 2014-09-23 Spansion Llc Method, apparatus, and manufacture for flash memory adaptive algorithm
CN103631529A (zh) * 2012-08-21 2014-03-12 群联电子股份有限公司 数据写入方法、存储器控制器与存储器存储装置
JP5667143B2 (ja) * 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
US8971128B2 (en) 2013-01-31 2015-03-03 Sandisk Technologies Inc. Adaptive initial program voltage for non-volatile memory
US9864498B2 (en) 2013-03-13 2018-01-09 Tobii Ab Automatic scrolling based on gaze detection
US9619020B2 (en) 2013-03-01 2017-04-11 Tobii Ab Delay warp gaze interaction
TWI501245B (zh) * 2013-05-06 2015-09-21 Phison Electronics Corp 資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置
US20140359202A1 (en) * 2013-05-31 2014-12-04 Western Digital Technologies, Inc. Reading voltage calculation in solid-state storage devices
US10317995B2 (en) 2013-11-18 2019-06-11 Tobii Ab Component determination and gaze provoked interaction
US10558262B2 (en) 2013-11-18 2020-02-11 Tobii Ab Component determination and gaze provoked interaction
US9123424B2 (en) 2013-12-17 2015-09-01 Sandisk Technologies Inc. Optimizing pass voltage and initial program voltage based on performance of non-volatile memory
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
KR102221752B1 (ko) 2014-03-20 2021-03-02 삼성전자주식회사 메모리 장치의 프로그램 방법 및 이를 포함하는 데이터 독출 방법
US9952883B2 (en) 2014-08-05 2018-04-24 Tobii Ab Dynamic determination of hardware
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
DE102014115885B4 (de) * 2014-10-31 2018-03-08 Infineon Technologies Ag Funktionstüchtigkeitszustand von nicht-flüchtigem Speicher
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
KR20170011644A (ko) * 2015-07-23 2017-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
US10482969B2 (en) * 2017-12-21 2019-11-19 Western Digital Technologies, Inc. Programming to a correctable amount of errors
US10580495B2 (en) 2017-12-21 2020-03-03 Western Digital Technologies, Inc. Partial program operation of memory wordline
US10978156B2 (en) 2018-06-29 2021-04-13 Sandisk Technologies Llc Concurrent programming of multiple cells for non-volatile memory devices
US11545221B2 (en) 2018-06-29 2023-01-03 Sandisk Technologies Llc Concurrent programming of multiple cells for non-volatile memory devices
JP2020119618A (ja) 2019-01-21 2020-08-06 キオクシア株式会社 メモリシステム
WO2020162896A1 (en) * 2019-02-06 2020-08-13 Hewlett-Packard Development Company, L.P. Writing a nonvolatile memory to programmed levels
CN111857560B (zh) * 2019-04-30 2024-06-28 伊姆西Ip控股有限责任公司 用于管理数据的方法、设备和计算机程序产品
JP2022040515A (ja) * 2020-08-31 2022-03-11 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびプログラミング方法
US11342029B2 (en) 2020-09-28 2022-05-24 Sandisk Technologies Llc Non-volatile memory with switchable erase methods
US11854620B2 (en) 2021-06-18 2023-12-26 Sandisk Technologies Llc Word line zoned adaptive initial program voltage for non-volatile memory

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
US5220531A (en) * 1991-01-02 1993-06-15 Information Storage Devices, Inc. Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback
KR960002006B1 (ko) 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5412601A (en) * 1992-08-31 1995-05-02 Nippon Steel Corporation Non-volatile semiconductor memory device capable of storing multi-value data in each memory cell
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
EP0704854B1 (en) * 1994-09-30 1999-12-01 STMicroelectronics S.r.l. Memory device having error detection and correction function, and methods for writing and erasing the memory device
JP3807744B2 (ja) 1995-06-07 2006-08-09 マクロニクス インターナショナル カンパニイ リミテッド 可変プログラムパルス高及びパルス幅によるページモードフラッシュメモリ用自動プログラミングアルゴリズム
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5712815A (en) * 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
IT1303204B1 (it) 1998-11-27 2000-10-30 St Microelectronics Srl Metodo di programmazione di celle di memoria non volatile ad elevataprecisione, con velocita' di programmazione ottimizzata.
US6301161B1 (en) * 2000-04-25 2001-10-09 Winbond Electronics Corporation Programming flash memory analog storage using coarse-and-fine sequence
JP2001357688A (ja) * 2000-06-16 2001-12-26 Matsushita Electric Ind Co Ltd 半導体記憶装置とその書き換え装置
JP2002133887A (ja) * 2000-10-31 2002-05-10 Matsushita Electric Ind Co Ltd 不揮発性半導体メモリ装置
IT1319614B1 (it) * 2000-12-22 2003-10-20 St Microelectronics Srl Metodo per programmare una pluralita' di celle di memoria collegate inparallelo e relativo circuito di programmazione
WO2002056316A1 (fr) * 2001-01-12 2002-07-18 Hitachi, Ltd. Memoire remanente a semi-conducteur
JP4039812B2 (ja) * 2001-01-15 2008-01-30 松下電器産業株式会社 不揮発性記憶装置
US6738289B2 (en) * 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6614695B2 (en) * 2001-08-24 2003-09-02 Micron Technology, Inc. Non-volatile memory with block erase
US6717847B2 (en) * 2001-09-17 2004-04-06 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
JP3987715B2 (ja) * 2001-12-06 2007-10-10 富士通株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法
US6967872B2 (en) * 2001-12-18 2005-11-22 Sandisk Corporation Method and system for programming and inhibiting multi-level, non-volatile memory cells
JP2003242787A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4050555B2 (ja) * 2002-05-29 2008-02-20 株式会社東芝 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP3866627B2 (ja) * 2002-07-12 2007-01-10 株式会社東芝 不揮発性半導体メモリ
US6781877B2 (en) * 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US20050049334A1 (en) 2003-09-03 2005-03-03 Slawomir Rubinsztain Solvent-modified resin system containing filler that has high Tg, transparency and good reliability in wafer level underfill applications
US7073103B2 (en) * 2002-12-05 2006-07-04 Sandisk Corporation Smart verify for multi-state memories
US6734718B1 (en) 2002-12-23 2004-05-11 Sandisk Corporation High voltage ripple reduction
US6735114B1 (en) * 2003-02-04 2004-05-11 Advanced Micro Devices, Inc. Method of improving dynamic reference tracking for flash memory unit
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
KR100546343B1 (ko) * 2003-07-18 2006-01-26 삼성전자주식회사 플래시 메모리 장치의 프로그램 방법
US6917542B2 (en) 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US6903972B2 (en) 2003-07-30 2005-06-07 M-Systems Flash Disk Pioneers Ltd. Different methods applied for archiving data according to their desired lifetime
JP2005122841A (ja) * 2003-10-17 2005-05-12 Renesas Technology Corp 不揮発性半導体記憶装置
US6888758B1 (en) * 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7139198B2 (en) 2004-01-27 2006-11-21 Sandisk Corporation Efficient verification for coarse/fine programming of non-volatile memory
KR100635203B1 (ko) * 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 장치 및 그 구동 방법
US7120051B2 (en) 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US7339834B2 (en) * 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory
US7495966B2 (en) * 2006-05-01 2009-02-24 Micron Technology, Inc. Memory voltage cycle adjustment

Also Published As

Publication number Publication date
US20080130368A1 (en) 2008-06-05
US7633812B2 (en) 2009-12-15
US7630254B2 (en) 2009-12-08
US20060274583A1 (en) 2006-12-07
US7339834B2 (en) 2008-03-04
CN102385924B (zh) 2015-01-14
US8111554B2 (en) 2012-02-07
KR100945057B1 (ko) 2010-03-05
WO2006132818A2 (en) 2006-12-14
WO2006132818A3 (en) 2007-07-12
CN102385924A (zh) 2012-03-21
CN101213613A (zh) 2008-07-02
EP1886319A2 (en) 2008-02-13
KR20080016598A (ko) 2008-02-21
US20100020613A1 (en) 2010-01-28
JP2008542968A (ja) 2008-11-27
EP1886319B1 (en) 2015-07-15
US20080137431A1 (en) 2008-06-12
TW200707440A (en) 2007-02-16
JP4931915B2 (ja) 2012-05-16
TWI313868B (en) 2009-08-21

Similar Documents

Publication Publication Date Title
CN101213613B (zh) 借助非易失性存储器的循环的开始编程电压偏移
CN101268519B (zh) 用自调整最大程序循环对非易失性存储器进行编程
KR101606168B1 (ko) 프로그램, 검증 및, 읽기를 위한 참조 전압 레벨들의 적응적인 세팅을 갖는 비휘발성 멀티레벨 메모리
KR101565563B1 (ko) 메모리에 대한 적응적 소거 및 소프트 프로그래밍
CN101371314B (zh) 减少非易失性存储装置的读取干扰
EP2181446B1 (en) Reducing the impact of interference during programming
KR101041595B1 (ko) 비휘발성 메모리에서 개선된 판독 동작을 위해 선택 상태에서 보상을 사용하여 감지 및 다른 크기의 마진 프로그래밍
CN101356587B (zh) 用于对具有减少的编程干扰的nand类型的非易失性存储器进行编程的以末为先模式
KR101736414B1 (ko) 다른 메모리 셀들로부터의 영향을 감소시키는 것을 포함하는 비휘발성 저장 소자의 프로그래밍
CN101371315B (zh) 对显示位线耦合的非易失性存储器进行受控编程的方法
CN101689400B (zh) 基于阈值电压分布的动态检验
KR101075253B1 (ko) 임계 전압의 치밀한 분포가 가능한 비휘발성 메모리의 비 실시간 재 프로그래밍 방법
CN101405813A (zh) 用于对非易失性存储器进行非实时重新编程以实现较紧密的阈值电压分布的方法
CN101405812A (zh) 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作
CN101351849A (zh) 在非易失性存储器写入操作中的持续检验
CN102906820A (zh) 用同步耦合编程非易失性存储器
CN101366091A (zh) 使用智能验证的多状态非易失性存储器的编程方法
JP4938020B2 (ja) タイミング情報による逆結合効果

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SANDISK TECHNOLOGIES, INC.

Free format text: FORMER OWNER: SANDISK CORPORATION

Effective date: 20120910

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120910

Address after: Texas, USA

Patentee after: Sandy Technology Corp.

Address before: California, USA

Patentee before: Sandisk Corp.

C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Texas, USA

Patentee after: SANDISK TECHNOLOGIES LLC

Address before: Texas, USA

Patentee before: Sandy Technology Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20111019

CF01 Termination of patent right due to non-payment of annual fee