CN101356587B - 用于对具有减少的编程干扰的nand类型的非易失性存储器进行编程的以末为先模式 - Google Patents

用于对具有减少的编程干扰的nand类型的非易失性存储器进行编程的以末为先模式 Download PDF

Info

Publication number
CN101356587B
CN101356587B CN2006800406061A CN200680040606A CN101356587B CN 101356587 B CN101356587 B CN 101356587B CN 2006800406061 A CN2006800406061 A CN 2006800406061A CN 200680040606 A CN200680040606 A CN 200680040606A CN 101356587 B CN101356587 B CN 101356587B
Authority
CN
China
Prior art keywords
word line
volatile memory
memory device
programmed
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800406061A
Other languages
English (en)
Other versions
CN101356587A (zh
Inventor
万钧
杰弗里·W·卢策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/223,273 external-priority patent/US7170788B1/en
Application filed by SanDisk Corp filed Critical SanDisk Corp
Priority claimed from PCT/US2006/034711 external-priority patent/WO2007030536A1/en
Publication of CN101356587A publication Critical patent/CN101356587A/zh
Application granted granted Critical
Publication of CN101356587B publication Critical patent/CN101356587B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Abstract

以会降低受抑制存储器元件的编程干扰发生率的方式对NAND型非易失性存储器进行编程，所述受抑制存储器元件承受增压以减少编程干扰，但会由于其字线位置而经历降低的增压利益。为实现这一结果，调整对所述存储器元件进行编程的字线顺序以便以相对于剩余字线的不同顺序首先对较高字线编程。另外，自增压可用于较高字线，而已擦除区域的自增压或变形可用于剩余的字线。此外，对于在与所述第一字线相关联的非易失性存储器元件之后编程的非易失性存储元件，可在所述自增压之前采用对所述受抑制存储器元件的沟道的预充电。

Description

用于对具有减少的编程干扰的NAND类型的非易失性存储器进行编程的以末为先模式
技术领域
本发明涉及对非易失性存储器编程。
背景技术
半导体存储器已经越来越普遍地用于各种电子装置中。例如，非易失性半导体存储器用于蜂窝式电话、数字摄像机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)及快闪存储器即在最受欢迎的非易失性半导体存储器之中。与传统的全功能型EEPROM相比，快闪存储器(其也是一类EEPROM)可在一个步骤中擦除整个存储器阵列或存储器的一部分中的内容。
传统EEPROM及快闪存储器两者均使用浮动栅极，所述浮动栅极位于半导体衬底中的沟道区上方并与所述沟道区隔离。浮动栅极位于源极区域与漏极区域之间。控制栅极设置在所述浮动栅极上方，并与所述浮动栅极隔离。如此形成的晶体管的阈电压由浮动栅极上所保持的电荷量控制。也就是说，在将晶体管通电之前必须施加到控制栅极以准许其源极与漏极之间的导通的最小电压量由浮动栅极上的电荷电平控制。
某些EEPROM及快闪存储器装置具有用于存储两个电荷范围的浮动栅极，且因此可在两个状态(例如，擦除状态与已编程状态)之间对所述存储器元件进行编程/擦除。有时将这种快闪存储器装置称为二进制快闪存储器装置，因为每一存储器元件均可存储一个数据位。
通过识别多个不同的所允许/有效的已编程阈电压范围来实施多状态(也称为多级)快闪存储器装置。每个不同的阈电压范围均对应于在所述存储器装置中已编码的所述组数据位的预定值。例如，当将存储器元件置于对应于四个不同阈电压范围的四个离散电荷带的一者中时，每一元件可存储两个数据位。
通常，在编程操作期间施加到控制栅极的编程电压Vpgm是作为一系列量值随时间增大的脉冲来施加的。在一个可行方法中，脉冲的量值随每一连续脉冲增加预定步长(例如0.2-0.4V)。Vpgm可被施加到快闪存储器元件的控制栅极(或在某些情况下是引导栅极)。在所述编程脉冲之间的周期内，实现检验操作。也就是说，在各连续编程脉冲之间读取正被并行编程的一群组元件中每一元件的编程电平，以确定其是否等于或大于其正编程到的检验电平。对于多状态的快闪存储器元件阵列，可针对元件的每一状态实施检验步骤以确定所述元件是否已达到其数据相关联的检验电平。例如，能够将数据存储为四种状态的多状态存储器元件可能需要针对三个比较点执行检验操作。
此外，当对EEPROM或快闪存储器装置(例如，NAND串中的NAND快闪存储器装置)进行编程时，通常将Vpgm施加到控制栅极，并将位线接地，从而使得电子从单元或存储器元件(例如，存储元件)的沟道注入所述浮动栅极中。当电子在浮动栅极中积聚时，浮动栅极会变成带负电荷，且存储器元件的阈电压升高，因而存储器元件被视为处于编程状态。有关这种编程的更多信息可见于名称为“用于非易失性存储器的源极侧自增压技术(Source Side Self Boosting Technique For Non-VolatileMemory)”的美国专利第6,859,397号中及在2003年7月29日申请的名称为“对已编程存储器的检测(Detecting Over Programmed Memory)”的美国专利申请公开案第2005/0024939号中，两者的全文均以引用方式并入本文中。
为将Vpgm施加到正被编程的存储器元件的控制栅极上，将Vpgm施加到正确的字线上。然而，每一NAND串中的一个存储器元件均使用相同的字线，且因此将经历所述编程电压。未选择的存储器元件(未打算对其进行编程)可在称为“编程干扰”的过程中被无意识地编程。
需要一种防止编程干扰的较好机制。
发明内容
本发明提供一种用于以减少受抑制存储器元件的编程干扰发生率的方式对非易失性存储器元件编程的方法。一个实施例解决受抑制存储器元件所经历的编程干扰的高发生率，所述受抑制存储器元件承受其沟道的增压以减少编程干扰，但其经历因其字线位置所致的增压益处减少。为实现这一结果，调整据以对所述存储器元件进行编程的字线顺序。另外，可按照字线位置设计增压技术。此外，所述受抑制存储器元件的沟道可预充电以使在对较低字线上的存储器元件进行编程时，所述位线电荷可由较高字线上的先前已编程存储器元件传送。
在一个实施例中，用于对非易失性存储装置进行编程的方法包含使用相关联不同子组的字线对一组非易失性存储元件中的不同子组非易失性存储元件进行编程，其中所述字线以从第一个字线到最后一个字线的顺序延伸。所述非易失性存储元件可排列到(例如)数个NAND串中，且可使用预定的字线顺序来编程，所述预定字线顺序与所述字线延伸的顺序不同。例如，可使用所述组的位线或漏极侧处或附近的一个或一个以上字线来实现编程，其后，使用所述字线的剩余字线(在所述组的共用侧或源极侧处开始)实现编程。
所述方法可进一步包含存储数据，所述数据基于以下确定来识别不同顺序的字线：在以位于字线延伸的顺序中的字线次序对组中的非易失性存储元件进行编程的情况下，期望所述组中的哪些非易失性存储元件经历经界定的失败位电平。
另外，可使用第一抑制模式(例如自增压)抑制由不同顺序字线编程的非易失性存储元件来减少编程干扰，而可使用第二抑制模式(例如，已擦除区域自增压或经修订的已擦除区域自增压)抑制由剩余字线编程的非易失性存储元件以减少编程干扰。对于在与所述第一字线相关联的非易失性存储元件之后被编程的非易失性存储元件，也可以在自增压之前对所述受抑制的非易失性存储元件的沟道执行预充电。
附图说明
图1是NAND串的俯视图。
图2是图1中的NAND串的等效电路图。
图3是图1中的NAND串的剖视图。
图4是描绘三个NAND串的电路图。
图5是图1中的NAND串的剖视图，其进一步针对使用自增压的未选择非易失性存储元件描绘字线与沟道增压的相依性。
图6是显示字线与沟道增压电位的相依性的图表。
图7是图1中的NAND串的剖视图，其进一步描绘未选择的非易失性存储元件(其源极侧相邻存储器元件被编程)的栅极引发漏极漏电，其中使用了已擦除区域自增压。
图8是非易失性存储器系统的方块图。
图9是非易失性存储器阵列的方块图。
图10描绘在直接从擦除状态编程到已编程状态的多状态装置中的实例性组的阈电压分布。
图11描绘在使用从所述擦除状态到已编程状态的两遍式编程的多状态装置中的实例性组的阈电压分布。
图12A-C显示不同的阈电压分布并描述用于对非易失性存储器编程的过程。
图13提供描述用于对非易失性存储器编程同时减少编程干扰发生率的过程的流程图。
图14描绘用于以减少编程干扰发生率的方式对第一及第二子组非易失性存储元件进行编程的字线顺序。
图15提供描述用于基于非易失性存储元件的使用调整用于对非易失性存储元件编程的字线次序的过程的流程图。
图16提供描述用于对与字线相关联的非易失性存储元件编程的过程的流程图。
图17是显示与常规编程模式相比使用以末为先编程模式的较高字线的失败位数量减少的图表。
图18描绘显示其中使用预充电的受抑制NAND串的电压波形的时间线。
图19描绘显示已编程NAND串的电压波形的时间线。
具体实施方式
一种适于实施本发明的非易失性存储器系统的一个实例使用其中在NAND串的两个选择栅之间连续地布置多个晶体管的NAND快闪存储器结构。图1是显示一个NAND串的俯视图。图2是其等效电路图。图1及2中描绘的NAND串包含串联夹在第一选择栅120与第二选择栅122之间的四个晶体管100、102、104和106。选择栅120及122分别将NAND串连接到位线触点126和源极线触点128。通过向控制栅极120CG及122CG施加适宜的电压来控制选择栅120及122。所述晶体管100、102、104及106中的每一者均具有控制栅极及浮动栅极。晶体管100具有控制栅极100CG及浮动栅极100FG。晶体管102包含控制栅极102CG及浮动栅极102FG。晶体管104包含控制栅极104CG及浮动栅极104FG。晶体管106包含控制栅极106CG及浮动栅极106FG。控制栅极100CG、102CG、104CG及106CG分别连接到字线WL3、WL2、WL1及WL0。在一个可行设计中，晶体管100、102、104及106各自是存储器单元或元件。在其它设计中，存储器元件可包含多个晶体管，或者可不同于图1及图2所描绘的存储器元件。选择栅120连接到漏极选择线SGD，而选择栅122连接到源极选择线SGS。
图3提供上述NAND串的剖视图。所述NAND串的晶体管形成于p阱区域140内。每一晶体管均包含叠栅结构，所述叠栅结构包含一控制栅极(100CG、102CG、104CG及106CG)及一浮动栅极(100FG、102FG、104FG及106FG)。所述浮动栅极形成于氧化膜或其它介电膜顶部的p阱表面上。控制栅极位于浮动栅极上方，其中中间多晶硅介电层将控制栅极与浮动栅极分开。存储器元件(100、102、104、106)的控制栅极形成字线。N+掺杂层130、132、134、136及138为各相邻元件之间所共享，借此使所述元件互相串联连接以形成NAND串。所述N+掺杂层形成所述每一元件中的源极和漏极。例如，N+掺杂层130用作晶体管122的漏极和晶体管106的源极，N+掺杂层132用作晶体管106的漏极和晶体管104的源极，N+掺杂层134用作晶体管104的漏极和晶体管102的源极，N+掺杂层136用作晶体管102的漏极和晶体管100的源极，而N+掺杂层138用作晶体管100的漏极及晶体管120的源极。N+掺杂层126连接到所述NAND串的位线，而N+掺杂层128连接到多个NAND串的共用源极线。
应注意，虽然图1-3显示NAND串中的四个存储器元件，但使用四个晶体管仅是作为实例。借助本文所述技术来使用的NAND串可具有少于四个存储器元件或多于四个存储器元件。例如，某些NAND串将包含8个、16个、32个、64个或更多个存储器元件。本文中的论述不限于NAND串中任一特定数量的存储器元件。
每一存储器元件均可存储以模拟形式或数字形式提供的数据。在存储一位数字数据时，将存储器单元的可能阈电压范围划分成两个范围，为这两个范围指配逻辑数据“1”和“0”。在NAND型快闪存储器的一个实例中，在擦除存储器元件后阈电压为负，这可以定义为逻辑“1”状态。在编程操作之后，所述阈电压为正，这可以定义为逻辑“0”状态。当阈电压为负并通过向控制栅极施加0伏来尝试读取时，存储器元件将通电以指示正存储逻辑1。而当阈电压为正且通过向控制栅极施加0伏来尝试读取操作时，存储器元件将不会通电，这指示存储逻辑0。
存储器元件也可以存储多个状态，以存储多个数字数据位。在存储多个数据状态的情形下，阈电压窗口被划分成多个状态。例如，如果使用四个状态，则将存在四个指配给数据值“11”、“10”、“01”及“00”的阈电压范围。在NAND型存储器的一个实例中，在擦除操作后阈电压为负并被定义为“11”。对状态“10”、“01”及“00”使用正的阈电压。在某些实施方案中，使用格雷码指配方案将所述数据值(例如逻辑状态)指配给所述阈值范围，以便在浮动栅极的阈电压错误地偏移到其相邻物理状态时仅一个位将受影响。编程到存储器元件内的数据与所述元件的阈电压范围之间的具体关系相依于为所述存储器元件所采用的数据编码方案。例如，美国专利第6,222,762号及2003年6月13日提出申请且在2004年12月16日公布为美国专利申请公开案第2004/0255090号的美国专利申请案第10/461,244号“追踪存储器系统的单元(Tracking Cells For A Memory System)”描述各种用于多状态快闪存储器元件的数据编码方案，所述申请案的全文均以引用方式并入本文中。
在美国专利第5,386,422号、5,570,315号、5,774,397号、6,046,935号6,456,528号及6,522,580号中提供NAND-型快闪存储器及其操作的相关实例，所述每一专利的全文均以引用方式并入本文中。除NAND快闪存储器外，本发明还可以使用其它类型的非易失性存储器。
可用于快闪EEPROM系统中的另一类存储器元件是利用非导电性介电材料取代导电性浮动栅极以非易失性方式存储电荷的电荷捕获元件。这一单元描述在由陈(Chan)等人所著的文章“真正的单晶体管氧化物-氮化物-氧化物EEPROM装置(ATrue Single-Transistor Oxide-Nitride-Oxide EEPROM Device)”(IEEE Electron DeviceLetters，第EDL-8卷，No.3，1987年3月，第93-95页)中。由氧化硅、氮化硅及氧化硅(“ONO”)形成的三层电介质夹在导电性控制栅极与存储器元件沟道上方的半导电性衬底的表面之间。所述元件通过将电子从元件沟道注入到氮化物内来进行编程，其中将电子捕获并存储在有限的区域中。然后，所存储的这一电荷以可检测方式改变元件沟道的一部分的阈电压。通过将热电洞注入氮化物内来擦除所述元件。也参见由Nozaki等人所著的“具有用于半导体光盘应用的MONOS存储器单元的1-Mb EEPROM(A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application)”(IEEE Journal of Solid-State Circuits，第26卷，No.4，1991年4月，第497-501页)，其描述了一种具有对开栅极配置的类似元件，其中经掺杂的多晶硅栅极在存储器元件沟道的一部分上方延伸以形成单独的选择晶体管。以上两个文章的全文均以引用方式并入本文中。在威廉姆·D·布朗(William D.Brown)及乔·E·布鲁尔(Joe E.Brewer)所编辑的“非易失性半导体存储器技术(Nonvolatile Semiconductor MemoryTechnology)”(IEEE Press，1998)1.2部分中所提及的编程技术也在所述部分中描述为适用于介电质电荷捕获装置，所述文章以引用方式并入本文中。本发明也可使用本段中所描述的存储器元件。因此，本文所描述的技术也适用于不同存储器元件的介电区域之间的耦合。
爱特恩(Eitan)等人的“NROM：新颖的定位捕获2位非易失性存储器单元(NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell)”(IEEE Electron DeviceLetters，第21卷，11号，2000年11月，543-545页)中已描述了另一种在每一元件中存储两个位的方法，其描述了跨越源极扩散区与漏极扩散区之间的沟道延伸的ONO介电层。一个数据位的电荷定位在相邻漏极的介电层中，另一数据位的电荷则定位在相邻源极的介电层中。通过分别读取介电质内的空间分离电荷存储区域的二进制状态来获得多状态数据存储。本发明也可以使用本段所描述的存储器元件。
图4是描绘三个NAND串的电路图。使用NAND结构的快闪存储器系统的典型构架将包含数个NAND串。例如，在具有更多NAND串的存储器阵列中显示三个NAND串201、203及205。每一NAND串均包含两个选择晶体管及四个存储器元件。例如，NAND串201包含选择晶体管220及230，及存储器元件222、224、226及228。NAND串203包含选择晶体管240及250，及存储器元件242、244、246及248。NAND串205包含选择晶体管260及270，及存储器元件262、264、266及268。每一NAND串均通过其选择晶体管(例如，选择晶体管230、250或270)连接到源极线。使用选择线SGS控制源极侧选择栅。各NAND串201、203及205通过选择晶体管220、240、260等(其由漏极选择线SGD来控制)连接到相应的位线202、204及206。在其它实施例中，选择线不必为共用的。字线WL3连接到存储器元件222与存储器元件242的控制栅极。字线WL2连接到存储器元件224与存储器元件244的控制栅极。字线WL1连接到存储器元件226与存储器元件246的控制栅极。字线WL0连接到存储器元件228与存储器元件248的控制栅极。如文中可见，每一位线及相应的NAND串均包括所述阵列或组的存储器元件的列。所述字线(WL3、WL2、WL1及WL0)包括所述阵列或组的行。每一字线均连接所述行内每一存储器元件的控制栅极。例如，字线WL2连接到存储器元件224、244及264的控制栅极。
每一存储器元件均可存储数据(模拟或数字)。当存储一位数字数据时，将存储器元件的可能阈电压范围划分成两个范围，为其指配逻辑数据“1”及“0”。在NAND型快闪存储器的一个实例中，在存储器单元被擦除后所述电压阈值为负并定义为逻辑“1”。在编程操作后的阈电压为正并定义为逻辑“0”。当阈电压为负并尝试进行读取时，存储器元件将通电以指示正存储逻辑1。而当所述阈电压为正且尝试进行读取操作时，存储器元件将不通电，这指示存储逻辑零。存储器元件也可以存储多个信息级，例如，多个数字数据位。在这一情形中，将可能的阈电压范围划分成多个数据级。例如，如果存储四个级的信息，则将存在四个指配给数据值“11”、“10”、“01”及“00”的阈电压范围。在NAND型存储器的一个实例中，在擦除操作之后的阈电压为负并被定义为“11”。对状态“10”、“01”及“00”使用正阈电压。
在美国专利第5,522,580号、5,570,315号、5,774,397号、6,046,935号及6,456,528号中提供NAND型快闪存储器及其操作的相关实例，所述每一专利均以引用方式并入本文中。
当对快闪存储器元件编程时，将编程电压施加到所述元件的控制栅极，且使与所述元件相关联的位线接地。将来自沟道的电子注入所述浮动栅极。当电子在浮动栅极中积聚时，浮动栅极变成带负电荷，且元件阈电压升高。为将编程电压施加到正被编程的元件的控制栅极上，将所述编程电压施加到适宜的字线上。如上文所述，所述字线也连接到其它共享所述相同字线的每一NAND串的一个元件。例如，当对图4的元件224编程时，也将所述编程电压施加到元件244的控制栅极。当需要对字线上的一个元件编程而不对连接到同一字线上的其它元件编程(例如，当需要对元件224编程而不对元件244编程)时，会出现问题。由于向连接到字线的所有元件施加编程电压，因而在称为编程干扰的过程中，所述字线上的未选择元件(不打算进行编程的元件)尤其是相邻所述选择进行编程的元件的元件可能不被注意地变成已编程。例如，当对元件224编程时，存在可能无意识地将相邻元件244编程的忧患。
可应用数个技术来防止编程干扰。在称为“自增压”的一个方法中，使未选择位线电绝缘，并在编程期间将通过电压(例如10V)施加到所述未选择字线。所述未选择字线耦合到所述未选择位线，使得所述未选择位线的沟道中存在电压(例如8V)，从而趋于减少编程干扰。因此，自增压会导致所述沟道中存在电压升高，这趋于降低跨越所述隧道氧化物的电压并因此减少编程干扰。
通常(但并非总是)从源极侧到漏极侧(例如从存储器元件228到存储器元件222)对NAND串进行编程。例如，假设在NAND串201之前对NAND串203编程。当编程过程准备好对NAND串201的最后一个(或接近最后一个)存储器元件编程时，如果将所述受抑制的NAND串(例如，NAND串203)上的所有或大多数先前已编程的存储器元件编程，则在先前已编程的存储器元件的浮动栅极中存在负电荷。结果，增压电位在NAND串203的部分中不会足够高，且在与最后几个字线相关联的NAND串203中的元件上可能仍存在编程干扰。例如，当对NAND串201上的元件222编程时，如果NAND串203上的元件248、246及244先前已编程，则所述每一晶体管(244、246、248)均在其浮动栅极上具有负电荷，这将限制自增压过程的增压电平，并可能在元件242上引起编程干扰。
局部自增压(“LSB”)与已擦除区域自增压(“EASN”)尝试通过使先前已编程元件的沟道与受抑制元件的沟道隔离来解决常规自增压的缺点。例如，如果正对图4的元件224编程，则LSB及EASB尝试通过使元件224的沟道与先前已编程元件(246及248)隔离来抑制元件244中的编程。对于LSB技术，正被编程的元件的位线接地，且使具有受抑制元件的NAND串的位线为Vdd。在所选字线上驱动编程电压Vpgm(例如20伏)。相邻所述选定字线的字线为0伏，而剩余的未选择字线为Vpass。例如，位线202为0伏而位线204为Vdd。漏极选择SGD为Vdd，而源极选择SGS为0伏。所选字线WL2(用于对元件224编程)为Vpgm。相邻字线WL1及WL3为0伏，而其它字线(例如WL0)为Vpass。
EASB类似于LSB，只是仅源极侧相邻字线为0伏。漏极侧相邻字线为Vpass。如果Vpass过低，则沟道中的增压将不足以防止编程干扰。如果Vpass过高，则将未选择字线编程。例如，WL1将为0伏而不是Vpass，而WL3将为Vpass。在一个实施例中，Vpass为7-10V。
尽管LSB和EASB会提供自增压改进，但其还会带来相依于对源极侧相邻元件(元件246与元件244的源极侧相邻)进行编程还是擦除的问题。如果所述源极侧相邻元件被编程，则在其浮动栅极上存在负电荷。此外，在向控制栅极施加零电压的情况下，在带负电荷的栅极下存在高反偏压结，这可能导致栅极引发漏极漏电(GIDL)，其中电子泄漏到已增压的沟道内。GIDL的发生会引起结中的较大偏压及较低的或负的栅极电压，这恰好是在对源极侧相邻元件进行编程及漏极结增压时的情形。GIDL使得已增压电压过早泄漏，从而导致编程错误，且在随元件尺寸缩放而需要突变且高度掺杂结的情况下变得更严重。如果泄漏电流足够高，则沟道区域中的增压电位将降低，从而可能导致编程干扰。此外，正被编程的字线离漏极越近，增压结中提供的电荷越少。因此，增压结中的电压将迅速下降，从而引起编程干扰。
如果擦除所述源极侧相邻存储器元件，则在所述浮动栅极上存在正电荷，且所述晶体管的阈电压将可能为负。即使向所述字线施加0伏电压，所述晶体管也可能不断开。如果所述存储器元件通电，则所述NAND串不以EASB模式来操作。而是，所述NAND串以具有上述问题的自增压模式操作。如果其它源极侧元件已被编程，则所述情况更加可能出现，这会限制源极侧增压。在沟道长度较短时，所述问题更成问题。
图5是图1的NAND串的剖视图，其进一步描绘使用自增压的未选择非易失性存储元件的沟道增压的字线相依性。在所述实例中，所述NAND串先前已被编程，使得已将负电荷(e-)编程到浮动栅极106FG、104FG及102FG中。当将电荷编程到与所述未选择NAND串中的具有浮动栅极100FG的存储器元件共享字线的选定NAND串中的存储器元件中时，使用电压Vpass应用自增压以将未选择NAND串中的浮动栅极100FG附近的沟道的电压增压。然而，浮动栅极106FG、104FG及102FG上的负电荷将降低增压电位Vboost，使得由于所述字线上的编程电压Vpgm而可在浮动栅极100FG中产生负电荷(-)，从而导致编程干扰。Vdd代表施加到漏极侧控制栅极120CG的电压。这一电压足以允许适宜的控制栅极通电，使所选NAND串接地以供编程，但又足够小以允许适宜的控制栅极保持断开来隔离未选择NAND串。沟道增压电位与自增压字线之间的关系可见于图6中。
图6是描绘如何针对较高字线来降低沟道增压电位的图表。如先前所述，不打算被编程但与正被编程的存储器元件在同一字线上的未选择存储器元件将经历编程电压并可被无意识地编程。为防止这一情况，使用自增压来电隔离所述未选择位线，及在编程期间向所述未选择字线施加通过电压Vpass，使得在所述未选择位线的沟道中存在电压Vboost。然而，对于未选择位线上的给定存储器元件，Vboost因存在于先前已编程存储器元件的浮动栅极上的负电荷而减弱。所述效果是累积的，因此对于与较高字线相关联的存储器元件(其在与较低字线相关联的存储器元件之后被编程)，Vboost减弱更多。结果，增压电位可能并不足够高，且在最后几个字线上仍可能存在编程干扰。较高字线的增压电位明显降低。尽管所提供的数据是用于16个字线的存储器装置，但具有额外或更少字线的装置也预期具有类似倾向。
图7是图1的NAND串的剖视图，其进一步描绘在使用擦除区域自增压(EASB)的情形下未选择非易失性存储元件的GIDL，所述未选择非易失性存储元件的源极侧相邻存储器元件被编程。在这一实例中，所述NAND串先前已被编程，以便已将负电荷(e-)编程到浮动栅极106FG及104FG中。在欲将电荷编程到与在未选择NAND串中具有浮动栅极102FG的存储器元件共享字线的所选NAND串中的存储器元件中时，使用电压Vpass施加常规EASB，以使所述未选择NAND串中的浮动栅极102FG附近的沟道的电压增压。然而，如前文所述，向与浮动栅极104FG相关联的相邻源极侧字线施加0V，以减少耦合。由于所述源极侧相邻元件已被编程，因而在其浮动栅极104FG上存在负电荷。如箭头所示，在向控制栅极施加0V的情况下，在带负电荷的栅极下存在高反偏压结，这可能引起GIDL。
为解决这一问题，可以通过将施加到与浮动栅极106FG相关联的字线的电压从Vpass改变到0V，及通过将施加到与浮动栅极104FG相关联的字线的电压从0V改变到Vdd来提供经修订的EASB、REASB。如上文提及，对于规则EASB，如果源极侧相邻元件被编程且被施加0V，则这可能产生GIDL，使得自增压结区域中损失电荷。此外，正被编程的字线越靠近漏极，存在于所述增压结中的电荷也由于电容越小而越少。因此，增压结中的电压将迅速下降，引起编程干扰。例如，对于REASB，假设WL4是当前用于编程的较低字线。REASB模式通过向下一较低字线(WL3)施加Vdd而不是0V及通过向第二下一较低字线(WL2)施加0V而不是Vpass来修改EASB。向WL1及剩余的较低字线施加Vpass。在规则及经修订的EASB模式中，向下一较高字线WL5及剩余的较高字线施加Vpass。
REASB的编程干扰失败模式类似于EASB的编程干扰失败模式，因为如结合图6所述，借助任一增压模式，受抑制NAND串上的较早编程存储器元件可降低所述NAND串上的稍后编程存储器元件的沟道增压电位。
图8是可用于实施本发明的快闪存储器系统的一个设计的方块图。在这一系统中，存储器元件阵列302由列控制电路304、行控制电路306、c源极控制电路310及p阱控制电路308来控制。列控制电路304连接到存储器元件阵列302的位线，以供用于读取存储在存储器元件中的数据，用于确定编程操作期间的存储器元件状态，及用于控制位线(BL)的电位电平以促进或抑制编程。行控制电路306连接到所述字线以选择所述字线中的一者及施加读取电压、编程电压及擦除电压。例如，用于EPROM及快闪存储器电路中的编程电压电平高于存储器电路中正常使用的电压，且经常高于施加到所述电路的电压。这些较高电压可以由行控制电路306(或其它处)中的电荷泵来产生，电压泵在一个实例中将电荷大致转储到电容性字线中以将其充电到较高电压。电荷泵以电压Vin接收输入，并通过以一系列电压倍增级将输入电压逐渐增压来以较高电压Vout提供输出。将所述电压输出提供给负载，例如EPROM存储器电路的字线。在某些实施方案中，存在从负载到电荷泵的反馈信号。所述电荷泵响应于指示负载已达到预定电压的信号而断开。或者，使用分流器以防止在所述负载达到预定电压后的过充电。然而，这会消耗更多功率且在较低的功率应用中不合意。关于电荷泵的更多信息可见于美国专利第6,734,718号中，所述专利的全文以引用的方式并入本文中。
c源极控制电路310控制连接到存储器元件的共用源极线(在图9中标记为“c源极”)。P阱控制电路308控制p阱电压。
存储在存储器元件中的数据由列控制电路304读出，并经由数据输入/输出缓冲器312输出到外部I/O线。欲存储于存储器元件中的编程数据则经由外部I/O线输入到数据输入/输出缓冲器312，并传送到列控制电路304。所述外部I/O线连接到控制器318。
用于控制快闪存储器装置的命令数据被输入到控制器318。命令数据会通知快闪存储器所请求的是何种操作。所述输入命令被传送到状态机316，状态机316控制列控制电路304、行控制电路306、c源极控制电路310、p阱控制电路308及数据输入/输出缓冲器312。状态机316也可以输出快闪存储器的状态数据，例如READY/BUSY(就绪/忙碌)或PASS/FAIL(通过/失败)。在某些设计中，状态机316负责管理编程过程，包含下述流程图中所描绘的过程。
控制器318连接或可连接例如个人计算机、数字照相机、个人数字助理等主机系统。控制器318与主机通信以从所述主机接收命令及数据，并向主机提供数据及状态信息。控制器318将来自主机的命令转换成可由与状态机316进行通信的命令电路314解译及执行的命令信号。控制器318通常含有用于将用户数据写入存储器阵列或从存储器阵列读取的缓冲存储器。在某些设计中，所述编程过程可由控制器管理。
一个实例性存储器系统包括一个集成电路，所述集成电路包含控制器318、及一个或一个以上分别含有存储器阵列及相关联控制电路、输入/输出电路及状态机电路的集成电路晶片。目前的趋势是将系统的存储器阵列及控制器电路一起集成在一个或一个以上集成电路芯片上。存储器系统可作为主机系统的一部分嵌入或可包含于以可移除方式插入到主机系统内的存储卡或其它包装中。这种可移除卡可包含整个存储器系统(例如包含控制器)，或仅包含存储器阵列及相关联周边电路(其中控制器嵌在主机中)。因此，可将控制器嵌入到主机中或包含于可移除存储器系统内。
在某些实施方案中，可组合图8中的某些组件。在各种设计中，可将除存储器元件阵列302以外的图8的一个或一个以上组件视为管理电路。例如，一个或一个以上管理电路可包含命令电路、状态机、行控制电路、列控制电路、阱控制电路、源极控制电路或数据I/O电路中的任一者或其组合。
图9提供存储器元件阵列302的实例结构。作为一实例，描述分割成1,024个块的NAND快闪EEPROM。在擦除操作中，同时擦除存储在每一块中的数据。在一个设计中，块是同时擦除的元件最小单位。在这一实例中，在每一块中均存在8,512个被划分成偶数列及奇数列的列。位线也被划分成偶数字线(BLe)及奇数字线(BLo)。图9显示四个串联连接以形成NAND串的存储器元件。尽管图中显示在每一NAND串中包含四个元件，但也可使用多于或少于四个存储器元件。所述NAND串的一个终端经由选择晶体管SGD连接到对应的位线，而另一终端经由第二选择晶体管SGS连接到c源极线。
在读取及编程操作的一个配置期间，同时选择4,256个存储器元件。所选存储器元件具有相同的字线及相同种类的位线(例如，偶数字线或奇数字线)。因此，可对532个字节的数据(其形成逻辑页)同时读取或编程，而一个存储器块可存储至少8个逻辑页(四个字线，每一个均具有奇数逻辑页与偶数逻辑页)。对于多状态存储器元件，当每一存储器元件存储两个数据位时，其中所述两个位的每一者均存储在不同的页中，一个块存储16个逻辑页。其它大小的块及页也可以与本发明一起使用。另外，也可使用不同于图8及9所示的构架来实施本发明。例如，在一个设计中，不将所述位线划分成奇数字线及偶数字线，以便所有位线可同时(或不同时)编程及读取。
存储器元件可以通过将p阱升高到擦除电压(例如20V)并将所选块的字线接地来擦除。源极线及位线是浮动的。擦除可在整个存储器阵列、单独块或所述存储器元件的另一单元(其是存储器装置的一部分)上实施。在一个可行方法中，将电子从浮动栅极转移到p阱区，以便使阈电压变为负值。
在读取及检验操作中，选择栅(SGD及SGS)及未选择字线(例如WL0，WL2及WL3，当WL1是选定字线时)升高到读取通过电压(例如4.5V)，以使所述晶体管作为通过栅极来操作。所选字线WL1连接到电压，所述电压的电平针对每一读取及检验操作来指定以确定相关存储器元件的阈电压是高于还是低于所述电平。例如，在两级存储器元件的读取操作中，可将所选字线WL1接地，以检测出所述阈电压是否高于0V。在两级存储器元件的检验操作中，将所选字线WL1连接到(例如)0.8V，以检验所述阈电压是否已达到至少0.8V。源极及p-阱为0V。将所选位线(假设为偶数字线(BLe))预充电到(例如)0.7V的电平。如果阈电压高于所述字线上的读取或检验电平，则与所关注元件相关联的位线(BLe)的电位电平由于所述非导电性存储器元件而保持高电平。另一方面，如果所述阈电压低于读取或检验电平，则所关注位线(BLe)的电位电平会由于所述导电性存储器元件将位线放电而降到例如低于0.5V的低电平。因此，存储器元件的状态可由连接到所述位线的电压比较器感测放大器来检测。
根据所述技术领域中熟知的技术来执行上述擦除、读取及检验操作。因此，所属技术领域的技术人员可改变所阐释的许多细节。也可以使用所属技术领域中熟知的其它擦除、读取及检验技术。
如上文所述，每一块可被划分成多个页。在一个方法中，页是编程单位。在某些实施方案中，可将个别页划分成多个段，且各段可含有作为基本编程操作而一次写入的最少数量的元件。在一行存储器元件中通常存储一个或一个以上数据页。页可存储一个或一个以上区段。区段包含用户数据及开销数据，例如根据所述区段的用户数据计算出的错误纠正码(ECC)。当将数据编程到所述阵列中时，控制器的一部分计算所述ECC，且还在从所述阵列中读取数据时使用ECC检查所述数据。或者，将ECC及/或其它开销数据存储在与其从属的用户数据不同的页甚至不同的块中。在其它设计中，存储器装置的其它部分(例如状态机等)可计算所述ECC。
用户数据区段通常为512个字节，对应于磁盘驱动器内的区段大小。开销数据通常为附加的16-20字节。大量页形成一个块，所述块包含从(例如)8个页到多达32个、64个或更多个页不等。
图10图解说明当每一存储器元件存储两个数据位时，所述存储器元件阵列的阈电压分布。E描绘已擦除存储器元件的第一阈电压分布。A、B及C描绘已编程存储器元件的三个阈电压分布。在一个设计中，E分布中的阈电压为负，而A、B及C分布中的阈电压为正。
每一不同的阈电压范围均对应于所述组数据位的预定值。在编程到存储器元件内的数据与所述元件的阈电压电平之间的具体关系相依于为所述存储器元件采用的数据编码方案。一个实例向阈电压范围E(状态E)指配“11”，向阈电压范围A(状态A)指配“10”，向阈电压范围B(状态B)指配“00”，并向阈电压范围C(状态C)指配“01”。然而，在其它设计中可使用其它方案。
使用三个读取参考电压Vra、Vrb及Vrc从存储器元件中读取数据。通过测试给定存储器元件的阈电压是高于还是低于Vra、Vrb及Vrc，所述系统可确定存储器元件的状态。图中还显示三个检验参考电压Vva、Vvb及Vvc。在将存储器元件编程到状态A、B或C时，所述系统将分别测试这些存储器元件是否具有大于或等于Vva、Vvb或Vvc的阈电压。
在称为完全顺序编程的一个方法中，可将存储器元件从擦除状态E直接编程到已编程状态A、B或C的任一者，如曲线箭头所描绘。例如，可首先擦除一组欲进行编程的存储器元件，以使所述组中的所有存储器元件均处于已擦除状态E。同时将某些存储器元件从状态E编程到状态A，将其它存储器元件从状态E编程到状态B及/或从状态E编程到状态C。
图11图解说明对多状态存储器元件编程的两遍式技术的实例，所述多状态存储器元件存储有两个不同页(下页及上页)的数据。所描绘的四个状态是：状态E(11)、状态A(10)、状态B(00)、状态C(01)。对于状态E，两个页均存储“1”。对于状态A，下页存储“0”而上页存储“1”。对于状态B，两个页均存储“0”。对于状态C，下页存储“1”而上页存储“0”。应注意，尽管已向所述每一状态指配了具体的位图案，但也可指配不同的位图案。在第一遍编程中，根据将要编程到下逻辑页内的位来设定所述元件的阈电压电平。如果所述位是逻辑“1”，则所述阈电压由于其处于因先前受到擦除而得到的适宜状态下而不会发生改变。然而，如果欲编程的位是逻辑“0”，则所述元件的阈值电平增加到状态A，如箭头430所示。这会终止所述第一遍编程。
在第二遍编程中，根据正被编程到上逻辑页内的位来设定所述元件的阈电压电平。如果上逻辑页位将要存储逻辑“1”，则不会发生编程，这是因为所述元件相依于下页位的编程而处于状态E或A(两者均携带上页位“1”)的一者中。如果上页位将是逻辑“0”，则所述阈电压移位。如果所述第一遍使所述元件保持为擦除状态E，则在所述第二阶段中，将所述元件编程，以使阈电压增加到处于状态C，如箭头434所描绘。如果所述元件已作为所述第一遍编程的结果而被编程为状态A，则所述存储器元件在所述第二遍中被进一步编程以使得所述阈电压增加到处于状态B中，如箭头432所描绘。第二遍的结果是将所述元件编程到经指定以在上页存储逻辑“0”而不改变下页数据的状态。
在一个方法中，如果要写入足以填满两个页的数据，则可设置系统以执行完全顺序写入。如果没有足够的数据来写入两个页，则所述编程过程可以使用所接收的数据将下页编程。当接收到后续数据时，系统随即将上页编程。在再一方法中，所述系统可首先以将下页编程的模式开始写入，且如果随后接收到足以填满字线的全部或大部分存储器元件的数据时，则转换成完全顺序编程模式。这种方法的更多细节揭示于发明者塞吉(Sergy A)、格罗别兹(Gorobets)及李岩(Yan Li)在2004年12月14日提出申请的名称为“使用先前数据对非易失性存储器的管线式编程(PipelinedProgramming of Non-Volatile Memories Using Early Data)”的第11/013,125号美国专利申请案中，所述申请案的全文以引用方式并入本文中。
图12A-C描绘另一用于对非易失性存储器编程的过程，其通过针对任一特定存储器元件在为先前页写入相邻的存储器元件后参照特定页写入所述特定存储器元件来减少浮动栅极到浮动栅极的耦合。在一个实例性实施方案中，每一非易失性存储器元件均使用四个数据状态来存储两个数据位。例如，假设状态E是擦除状态，而状态A、B及C是已编程状态。状态E存储数据11，状态A存储数据01，状态B存储数据10且状态C存储数据00。这是非格雷编码的实例，因为两个位均在相邻状态A与B之间变化。也可以使用数据到物理数据状态的其它编码。每一存储器元件均存储来自两个数据页的位。出在参考的目的，将这些数据页称为上页和下页；然而，也可以为其赋予其它标记。对于状态A，上页存储位0而下页存储位1。对于状态B，上页存储位1而下页存储位0。对于状态C，两个页均存储位数据0。所述编程过程具有两个步骤。在第一步骤中，将下页编程。如果所述下页欲保持数据1，则所述存储器元件状态保持处于状态E。如果所述数据欲被编程到0，则所述存储器元件的阈电压VTH升高，以将存储器元件编程到状态B′。因此，图12A显示存储器元件从状态E到状态B′的编程。图12A中所描绘的状态B′代表中间状态B，因此，检验点被描绘为Vvb′，其低于图12C中所描绘的Vvb。
在一个设计中，在将存储器元件从状态E编程到状态B′之后，参照存储器元件的下页将其在相邻字线上的相邻存储器元件编程。在将所述相邻存储器元件编程之后，所述浮动栅极到浮动栅极耦合效应将增加所考虑的处于状态B′中的存储器元件的视在阈电压。这将具有将状态B′的阈电压分布加宽到如图12B中阈电压分布450所描绘的阈电压分布的效果。当对上页编程时，阈电压分布的这一视在加宽将被修正。
图12C描绘对上页编程的过程。如果存储器元件处于擦除状态E且上页保持处于1，则所述存储器元件将保持处于状态E。如果所述存储器元件处于状态E，且其上页数据将被编程到0，则存储器元件的阈电压将升高以使存储器元件处于状态A。如果存储器元件处于具有中间阈电压分布450的状态B′，且上页数据将保持处于1，则存储器元件将被编程到最终状态B。如果存储器元件处于具有中间阈电压分布450的状态B′，且上页数据将变为数据0，则存储器元件的阈电压将升高以使所述存储器元件处于状态C。图12A-C所描绘的过程减少了浮动栅极到浮动栅极耦合的效应，因为仅相邻存储器元件的上页编程将对给定存储器元件的视在阈电压有影响。替代状态编码的实例是当上页数据是1时从分布450移到状态C，且当上页数据为0时移到状态B。虽然图12A-C提供关于四个数据状态及两个数据页的实例，但也可将所教示的概念用于具有多于或少于四个状态及不同于两个页的其它实施方案。关于各种编程方案及浮动栅极到浮动栅极耦合的更多细节可见于在2005年4月5日申请且名称为“在非易失性存储器的读取操作期间补偿耦合(Compensating For Coupling During Read OperationsOf Non-Volatile Memory)”的美国专利申请案第11/099,133号。
为减少未选择存储器元件的编程干扰发生率，建议调整用以将存储器元件编程的字线顺序，以基于字线位置定制增压技术并提供沟道预增压。
图13提供描述用于将非易失性存储器编程同时减少编程干扰发生率的过程的流程图。在步骤460处，由(例如)存储器装置的一个或一个以上管理电路接收对编程数据的请求。在步骤462处，识别用于存储所述数据的一个或一个以上可用块、页、区段及/或其它单元。在步骤464处，使用对应的第一子组字线(例如，较高字线)对第一子组存储器元件进行编程。在一个可行方法中，在编程期间使用自增压来抑制所述未选择存储器元件(步骤466)。如前文所述，自增压会增加未选择存储器元件的沟道增压电位，以使所述存储器元件不易受到编程干扰的影响。当首先对最后一个或一个以上字线编程时，不必担心与这些字线相关联的未选择存储器元件的沟道电位将减小到可能发生编程干扰的程度。所提议的技术避免了其中与较高字线相关联的存储器元件的沟道电位由于负电荷在受抑制NAND串上的较低字线的已编程元件的浮动栅极上的积聚效应而降低的常规问题。在一个实施例中，由于在对与较高字线相关联的存储器元件编程时不存在与较低字线相关联的存储器元件被编程，因此不存在积聚效应。对于其中在与较高字线相关联的存储器元件之前将与较低字线相关联的某些存储器元件编程的实施例，应限制那些较低字线的数量以避免在与较高字线相关联的存储器元件上引起编程干扰。
另外，在步骤468处，在使用所述第一字线(例如在一组字线的所有其它字线之前使用的字线)进行编程之后应用预充电，如下文结合图18所述。在使用所述第一字线进行编程时无需预充电，因为在受抑制的NAND串中，不存在可以使沟道与位线电位断开的先前已编程的漏极侧相邻存储器元件。在使用剩余字线进行编程时，可使用对受抑制NAND串的预充电。
随后，开始使用对应的第二子组字线对剩余存储器元件(例如，第二子组存储器元件)编程的过程。在步骤470中，使用第二子组字线(例如较低字线)来对第二子组存储器元件编程。在步骤472处，在一个可行方法中，使用EASB或REASB抑制未选择存储元件。相应地，在再一实施例中，可将自增压用于第一子组字线，而将EASB或REASB用于剩余的字线。此外，EASB及REASB可用于剩余字线的不同元件。另外，下文结合图18所论述的预充电可与EASB及/或REASB一起使用。在步骤474处应用预充电。
图14描绘用于以一种减少编程干扰发生率的方式对第一及第二子组非易失性存储元件编程的字线顺序。所述图式图解说明一组存储元件及字线480，例如存储器装置块(类似于图9所示的块)。数量为“n”个字线从字线WL0处的组一端延伸到字线WLn-1处的组另一端。在一个实施例中，WL0可被视为位于所述组存储器元件的源极端或共用端，而WLn-1可被视为位于存储器元件组的漏极端或位线端。
在一个实施例中，首先对与较高字线相关联的存储器元件编程。例如，可使用“以末为先”模式(LF模式)，其中在较低或第一字线之前，使用一个或一个以上的较高或最后字线进行编程。例如，较高的字线可以是最靠近一组存储器元件的漏极或位线侧的字线，而较低的字线可以是最靠近所述组的源极或共用侧的字线。通常，在源极侧处从零开始为字线编号。例如，对于从WL0编号到WLn-1的n个字线，从所述源极侧的第一字线(WL0)开始，并以经由大量中间字线到漏极测的最后字线(WLn-1)的顺序继续，所述编程的预定次序可以是：WLn-1、WLn-2、WL0、WL1…WLn-4、WLn-3。例如，对于32个字线，所述顺序可以是：WL31、WL30、WL0-WL29。在这一情形下，最后两个字线参照所述组中的字线延伸的顺序(例如顺序WL0到WLn-1)以不同顺序进行编程。与WLn-1及WLn-2相关联的存储器元件构成被编程的第一子组存储器元件，而字线WLn-1及WLn-2构成用于进行编程的第一子组字线，如虚线框482所指示。同样，与WL0到WLn-3相关联的存储器元件构成被编程的第二子组存储器元件，而字线WL0到WLn-3构成用于进行编程的第二子组字线，如虚线框484所示。
在另一方法中，在较高字线之前对与所述较高字线分离的一子组较低字线编程，而在位于较低字线与较高字线之间的一子组中间字线之前对较高字线编程，如以下顺序所例示：对于32个字线为WL0-15、WL31、WL30、WL16-29，其中所述子组较低字线是WL0-15，所述子组较高字线是WL31，WL30，而所述子组中间字线是WL16-29。因此，较高字线无需首先用以进行编程，但其应在近得足以引起编程干扰的相邻字线之前被编程。在一个实施例中，字线次序经选择以使首先被编程的字线是那些具有在以常规顺序从头到尾对字线编程时最易受到编程干扰影响的存储器元件的字线。还应注意，在首先用于进行编程的一个或一个以上字线中，编程次序可首先在最靠近一组非易失性元件的位线侧(例如NAND串中的漏极侧)并继续进行到所述组非易失性元件的共用侧(例如NAND串中的源极侧)的字线处开始，如下述顺序所例示：WLn-1、WLn-2或WL31、WL30。已发现，这会减少在不同时间进行编程的相邻元件之间的电容性耦接。
如果将要以字线次序(按其中字线在存储器装置中延伸的顺序)对非易失性存储元件编程，则可基于每一字线上预期经历经界定的编程干扰电平的非易失性存储元件的数量(例如，基于失败位的数量)来界定以不同顺序编程的字线数量。例如，对于某些当前装置，最后两个字线比其它字线经历明显更多的失败位。此外，如下文所述，可以测量特定存储器装置的性能以确定哪些字线应包含在顺序不同的所述第一子组字线中。一旦做出确定，一个或一个以上管理电路可存储界定对应的字线编程次序的数据。
图15提供描述用于基于使用非易失性存储元件为将非易失性存储元件编程而调整字线顺序的过程的流程图。例如，可基于存储器装置所经历的编程循环数量来调整在所述不同顺序第一子组字线中编程的字线的数量。例如，可针对刷新装置在第一子组中编程两个字线，且可针对循环装置在第一子组中编程三个字线。循环计数(参见图16的步骤504)可用于确定何时进行调整。可开发与编程循环数量相关的表格或等式或其它与所述不同顺序第一子组中被编程的字线数量相关的使用度量来实施这一技术。
在实例过程中，在步骤486中，通过跟踪存储器元件所经历的编程循环的数量来跟踪一组存储器元件的使用。所述使用也可以考虑到例如操作温度及湿度及存储器装置寿命等因素。如果达到使用阈值(步骤488)，则在步骤490中调整(例如，增加)第一子组字线中的字线数量。例如，将第一子组中的字线数量设定为：对于0-3,000个编程循环为2个字线；对于3,001-6,000个编程循环为3个字线；而对于6,001-10,000个编程循环为4个字线。在这一实例中，用于调整字线数量的阈值是3,000及6,000。在步骤492中，使用如当前基于使用而界定的所述第一子组字线将第一子组存储器元件编程，且在步骤494中，使用剩余的字线将剩余的存储器元件编程。在跟踪到后继的编程循环时，重复所述过程。虽然失败位可由除编程干扰外的其它因素引起，但所有失败位中由于编程干扰而失败的部分可预测。
图16提供描述用于将非易失性存储器编程同时减少编程干扰发生率的过程的流程图。所述过程一般提供图13的编程步骤464及470的细节，并可响应于接收到对数据编程的请求而执行，如步骤460所说明。而且，如步骤462所指示，所述系统选择适宜的存储器部分进行编程。参考图16，在步骤504中，增加循环计数。所述循环计数(即编程循环的计数)可存储在快闪存储器阵列、状态机、控制器或另一位置中，以跟踪存储器元件的使用，如结合图15所述(步骤486)。在一个实施例中，将所述循环计数存储在与所述状态机相关联的寄存器中。在步骤506中，视需要将存储器的选定部分预编程，这会提供快闪存储器的均匀磨耗。将选定区段或页内的所有存储器元件编程到相同的阈电压范围。然后，在步骤508中，删除所有将要编程的存储器元件。例如，步骤508可包含将所有存储器元件移到状态E(见图10-12)。在步骤510中，软编程过程解决在擦除过程期间某些存储器元件可能使其阈电压降到低于分布E(参见图10-12)的值的问题。所述软编程过程向所述存储器元件施加编程电压，以便其阈电压将增加到位于阈电压分布E中。在步骤512中，所述系统通过例如将电荷泵正确编程来设定初始编程脉冲的量值。在步骤514中，将编程计数PC初始设定为0。
在步骤516中，将编程脉冲施加到适宜的字线。在步骤518中，检验所述字线上的存储器元件以观察其是否已达到目标阈电压电平。如果所有的存储器元件均已达到目标阈电压电平(步骤520)，则所述编程过程在步骤522中成功完成(状态＝通过)。如果并非已检验所有的存储器元件，则在步骤524中确定所述编程计数PC是否小于限值(例如20)。如果所述编程计数不小于20，则编程过程已失败(步骤526)。如果所述编程计数小于20，则在步骤528中，对下一脉冲将编程电压信号Vpgm的量值增加步长大小(例如0.3V)，且编程计数PC递增。应注意，将已经达到其目标阈电压的那些存储器元件锁定在当前编程循环的剩余部分之外不被编程。在步骤528之后，所述过程在步骤516处继续并施加下一编程脉冲。重复所述过程，直到针对每一存储器元件公布通过或失败状态。
图17是显示与常规编程模式相比使用以末为先编程模式的较高字线失败位减少的图表。所述数据是从90nm多状态存储器装置的约十亿个存储器元件中获得。在X轴上识别字线，其中第一字线最靠近一组存储元件的源极侧，而最后一个字线最靠近所述组的漏极侧。在y轴上以对数标度识别失败位的数量。X标识使用常规字线编程顺序并借助经修订的EASB增压所获得的数据，而O标识使用以末为先(LF)字线编程顺序(按顺序WL31、WL30、WL0-29)获得的数据。常规的自增压用于不同顺序字线(WL30及WL31)，而经修订的EASB用于剩余的字线。在所述第一字线之后，对所有的字线使用预充电。如常规模式及LF模式的最差情况可见，本文所提供的LF模式有利地将失败位的数量减少约10的因数。此外，所述失败位相对均匀地分布在所述字线中。
图18描绘显示其中使用预充电的受抑制NAND串的电压波形的时间线。本文所提供的以末为先模式的一个问题是：在NAND串中，当对较低字线上的存储器元件编程时，位线电压可能不能通过较高字线上先前已编程的存储器元件。为通过所述位线电压，可使用上文结合图13的步骤468及474提及的视需要预充电技术。这一技术可(例如)作为编程子顺序而设计到存储器晶片中。预充电涉及在增压之前从源极及/或漏极对所述沟道充电，以在受到抑制时，所述沟道以高于接地电位的电位开始。
一般来说，可在将与第一字线相关联的存储器元件编程后应用预充电。在所述时间线中，x轴标识时间，而y轴标识波形电压电平。所述x轴在不同部分扩张及收缩以显示相关细节。预充电发生在t0与t3之间的时间周期中。源极选择栅接收零或稳态电压Vss，以使其保持断开。在预充电期间，漏极选择栅在t0与t3之间接收第一升高电压。升高的电压足够高以使所述栅极通电，允许在t1与t3之间向对应的NAND串施加位线电压(V位线)，在t1与t3之间形成NAND串电压(V NAND)为Vdd。所述漏极选择栅电压在t3处降到Vdd，使选择栅闭合并使NAND串沟道与位线分离，以使已增压的沟道不会消散到所述位线中。Vdd和0V之间的中间电压维持在t2和t4之间的NAND串内。由于在施加t5和t6之间的编程脉冲Vpgm之前源极侧上的已选WL和未选WL的电位已升高到Vread，则在对较低字线上的存储器元件编程时，位线电荷可以通过较高字线上的先前已编程的存储器元件。
在t4与t7之间，向源极侧上的未选择字线施加Vpass。这一电压耦合到NAND串沟道，在所述NAND串沟道中产生升高电压Vboost。在t5与t6之间，向选定字线施加编程电压Vpgm以将所述经编程的NAND串中的相关联存储器元件编程。在t7处，当从源极侧上的未选择字线移除电压Vpass时，NAND串中的增压电平降到约Vdd。
图19描绘显示经编程NAND串的电压波形的时间线。所述时间点与图18中的时间点相同。在所述经编程的NAND串中，将位线接地(V位线＝0)且因此V NAND＝0。具体来说，施加到漏极选择栅的电压Vdd现在足以使所述漏极选择栅通电，以使所述串与所述位线通信。此外，由于所述串不受抑制，因而在t5与t6之间所施加的Vpgm将所述已编程NAND串中与当前字线相关联的存储器元件编程。
出于图解说明及描述的目的，上文已提供对本发明的详细说明。本文并不打算包罗无遗或将本发明限制在所揭示的精确形式。根据上文的教示也可以做出许多修改及改变。所述实施例的选择旨在最好地解释本发明的原理及其实际应用，以使所属技术领域中熟悉此项技术者能够在各种实施例中更好地利用本发明并借助各种修改以适用于所预期的特定使用。本发明的范围打算由随附权利要求书来界定。

Claims (24)

1.一种用于对非易失性存储装置进行编程的方法，其包括：
提供第一及第二子组非易失性存储元件，其位于一组非易失性存储元件中，其中所述一组非易失性存储元件布置成多个NAND串；
提供包含第一及第二子组字线的多个字线，其按从第一字线到最后一个字线的顺序延伸，其中将所述第一字线布置在所述组的源极侧处，且将所述最后一个字线布置在所述组的漏极侧处；
使用所述第一子组多个字线对一组非易失性存储元件中的所述第一子组非易失性存储元件进行编程，从所述最后一个字线开始，按照与所述多个字线的所述延伸顺序相反的顺序对所述第一子组非易失性存储元件进行编程；及
在所述对所述第一子组非易失性存储元件编程后，使用所述第二子组多个字线对所述组中的所述第二子组非易失性存储元件进行编程，其中从所述第一字线开始，按照与所述多个字线的所述延伸顺序对所述第二子组非易失性存储元件进行编程。
2.如权利要求1所述的方法，其中：
由所述第一字线对所述第二子组非易失性存储元件的至少一部分进行编程。
3.如权利要求1所述的方法，其中：
从所述第一字线开始，进行到用于对所述第一子组非易失性存储元件的至少一部分进行编程的字线相邻的字线，以对所述第二子组非易失性存储元件的编程。
4.如权利要求1所述的方法，其进一步包括：
在所述对所述第二子组非易失性存储元件进行编程后，对所述组中的第三子组非易失性存储元件进行编程；
其中由介于所述第一子组与第二子组所述多个字线之间的字线来对所述第三子组非易失性存储元件进行编程。
5.如权利要求1所述的方法，其进一步包括：
存储数据，所述数据基于确定在将以所述多个字线延伸的顺序对所述组中的所述非易失性存储元件进行编程的情况下期望所述组中的哪些非易失性存储元件经历经界定的失败位电平来识别所述第一子组的所述多个字线。
6.如权利要求1所述的方法，其进一步包括：
使用第一抑制模式抑制所述第一子组非易失性存储元件中的未选择非易失性存储元件以减少编程干扰；及
使用不同于所述第一抑制模式的第二抑制模式抑制所述第二子组非易失性存储元件中的未选择非易失性存储元件以减少编程干扰。
7.如权利要求6所述的方法，其中：
所述第一抑制模式是自增压模式；及
所述第二抑制模式是已擦除区域自增压模式。
8.如权利要求7所述的方法，其中：
以所述自增压模式向一个或一个以上未选择字线施加通过电压Vpass；及
以所述已擦除区域自增压模式，向选定字线的位线侧上和所述选定字线的共用侧上的一个或一个以上未选择字线而不是与所述共用侧上的所述选定字线相邻的字线施加通过电压Vpass，所述与所述共用侧上的所述选定字线相邻的字线接收稳态电压Vss，以及向所述组正受抑制的非易失性存储元件中的位线施加抑制电压Vdd，其中所述正受抑制的非易失性存储元件与正被编程的非易失性存储元件位于同一字线上。
9.如权利要求7所述的方法，其进一步包括：
对正受抑制且与正被编程的非易失性存储元件位于同一字线上的非易失性存储元件的沟道预充电，以便在使用所述自增压模式或所述已擦除区域自增压模式时所述沟道以高于接地电位的电位开始。
10.如权利要求6所述的方法，其中：
所述第一抑制模式是自增压模式；及
所述第二抑制模式是经修订的已擦除区域自增压模式。
11.如权利要求10所述的方法，其中：
以所述自增压模式向一个或一个以上未选择字线施加通过电压Vpass；及
以所述经修订的已擦除区域自增压模式向选定字线的位线侧上和所述选定字线的共用侧上的一个或一个以上未选择字线而不是与所述共用侧上的所述选定字线相邻的一字线以及与所述共用侧上的所述一字线相邻的另一字线施加通过电压Vpass，所述与所述共用侧上的所述选定字线相邻的一字线接收电压Vdd且所述与所述共用侧上的所述一字线相邻的另一字线接收稳态电压Vss，以及向所述组正受抑制的非易失性存储元件中的位线施加抑制电压Vdd，其中所述正受抑制的非易失性存储元件与正被编程的非易失性存储元件位于同一字线上。
12.如权利要求10所述的方法，其进一步包括：
对正受抑制且与正被编程的非易失性存储元件位于同一字线上的非易失性存储元件的沟道预充电，以便在使用所述自增压模式或所述经修订的已擦除区域自增压模式时所述沟道以高于接地电位的电位开始。
13.一种非易失性存储系统，其包括：
第一及第二子组非易失性存储元件，其位于一组非易失性存储元件中，其中所述一组非易失性存储元件布置成多个NAND串；
多个字线，其以从第一字线到最后一个字线的顺序延伸，所述多个字线包含第一及第二子组字线，其中所述第一字线布置在所述组的源极侧处，而所述最后一个字线布置在所述组的漏极侧处；及
一个或一个以上管理电路，其分别经由所述第一及第二子组字线与所述第一及第二子组非易失性存储元件通信，所述一个或一个以上管理电路接收对数据进行编程的请求，并响应于所述请求使用所述第一子组字线对所述第一子组非易失性存储元件进行编程，其中从所述最后一个字线开始，按照与所述多个字线的所述延伸顺序相反的顺序对所述第一子组非易失性存储元件进行编程，且随后使用所述第二子组字线对所述第二子组非易失性存储元件进行编程，其中从所述第一字线开始，按照与所述多个字线的所述延伸顺序对所述第二子组非易失性存储元件进行编程。
14.如权利要求13所述的非易失性存储系统，其中：
所述非易失性存储元件包括快闪存储器元件。
15.如权利要求13所述的非易失性存储系统，其中：
所述第二子组非易失性存储元件的编程从所述第一字线开始并进行至用于对所述第一子组非易失性存储元件的至少一部分进行编程的字线的相邻字线。
16.如权利要求13所述的非易失性存储系统，其中：
在所述对所述第二子组非易失性存储元件进行编程后，所述一个或一个以上管理电路对所述组中的第三子组非易失性存储元件进行编程；及
所述第三子组非易失性存储元件由介于所述第一子组与所述第二子组字线之间的字线进行编程。
17.如权利要求13所述的非易失性存储系统，其中：
所述一个或一个以上管理电路存储数据，所述数据基于确定在将以所述多个字线延伸的顺序对所述组中的所述非易失性存储元件进行编程的情况下期望所述组中的哪些非易失性存储元件经历经界定的失败位电平来识别所述第一子组字线。
18.如权利要求13所述的非易失性存储系统，其中：
所述一个或一个以上管理电路使用第一抑制模式抑制所述第一子组非易失性存储元件中的未选择非易失性存储元件以减少编程干扰；及
所述一个或一个以上管理电路使用不同于所述第一抑制模式的第二抑制模式抑制所述第二子组非易失性存储元件中的未选择非易失性存储元件以减少编程干扰。
19.如权利要求18所述的非易失性存储系统，其中：
所述第一抑制模式是自增压模式；及
所述第二抑制模式是已擦除区域自增压模式。
20.如权利要求19所述的非易失性存储系统，其中：
以所述自增压模式向一个或一个以上未选择字线施加通过电压Vpass；及
以所述已擦除区域自增压模式向选定字线的位线侧上和所述选定字线的共用侧上的一个或一个以上未选择字线而不是与所述共用侧上的所述选定字线相邻的字线施加通过电压Vpass，所述与所述共用侧上的所述选定字线相邻的字线接收稳态电压Vss，以及向所述组正受抑制的非易失性存储元件中的位线施加抑制电压Vdd，其中所述正受抑制的非易失性存储元件与正被编程的非易失性存储元件位于同一字线上。
21.如权利要求19所述的非易失性存储系统，其中：
所述一个或一个以上管理电路对正受抑制且与正被编程的非易失性存储元件位于同一字线上的非易失性存储元件的沟道充电，以便在使用所述自增压模式或所述已擦除区域自增压模式时所述沟道以高于接地电位的电位开始。
22.如权利要求18所述的非易失性存储系统，其中：
所述第一抑制模式是自增压模式；及
所述第二抑制模式是经修订的已擦除区域自增压模式。
23.如权利要求22所述的非易失性存储系统，其中：
以所述自增压模式，向一个或一个以上未选择字线施加通过电压Vpass；及
以所述经修订的已擦除区域自增压模式，向选定字线的位线侧上和所述选定字线的共用侧上的一个或一个以上未选择字线而不是与所述共用侧上的所述选定字线相邻的一字线和与所述共用侧上的所述一字线相邻的另一字线施加通过电压Vpass，所述与所述共用侧上的所述选定字线相邻的一字线接收电压Vdd且所述与所述共用侧上的所述一字线相邻的另一字线接收稳态电压Vss，且向所述正受抑制的非易失性存储元件组中的位线施加抑制电压Vdd，其中所述正受抑制的非易失性存储元件与正被编程的非易失性存储元件位于同一字线上。
24.如权利要求22所述的非易失性存储系统，其中：
所述一个或一个以上管理电路对正受抑制且与正被编程的非易失性存储元件位于同一字线上的非易失性存储元件的沟道充电，以便在使用所述自增压模式或所述经修订的已擦除区域自增压模式时所述沟道以高于接地电位的电位开始。
CN2006800406061A 2005-09-09 2006-09-06 用于对具有减少的编程干扰的nand类型的非易失性存储器进行编程的以末为先模式 Expired - Fee Related CN101356587B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/223,273 2005-09-09
US11/223,623 US7218552B1 (en) 2005-09-09 2005-09-09 Last-first mode and method for programming of non-volatile memory with reduced program disturb
US11/223,623 2005-09-09
US11/223,273 US7170788B1 (en) 2005-09-09 2005-09-09 Last-first mode and apparatus for programming of non-volatile memory with reduced program disturb
PCT/US2006/034711 WO2007030536A1 (en) 2005-09-09 2006-09-06 Last-first mode and method for programming of non-volatile memory of nand type with reduced program disturb

Publications (2)

Publication Number Publication Date
CN101356587A CN101356587A (zh) 2009-01-28
CN101356587B true CN101356587B (zh) 2011-11-09

Family

ID=38015777

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800406061A Expired - Fee Related CN101356587B (zh) 2005-09-09 2006-09-06 用于对具有减少的编程干扰的nand类型的非易失性存储器进行编程的以末为先模式

Country Status (2)

Country Link
US (1) US7218552B1 (zh)
CN (1) CN101356587B (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680479B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치의 프로그램 검증 방법
US7631245B2 (en) 2005-09-26 2009-12-08 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US8291295B2 (en) * 2005-09-26 2012-10-16 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US20080046641A1 (en) * 2006-08-21 2008-02-21 Sandisk Il Ltd. NAND flash memory controller exporting a logical sector-based interface
US20080046630A1 (en) * 2006-08-21 2008-02-21 Sandisk Il Ltd. NAND flash memory controller exporting a logical sector-based interface
US7440323B2 (en) * 2006-11-02 2008-10-21 Sandisk Corporation Reducing program disturb in non-volatile memory using multiple boosting modes
US7468911B2 (en) * 2006-11-02 2008-12-23 Sandisk Corporation Non-volatile memory using multiple boosting modes for reduced program disturb
US8117375B2 (en) 2007-10-17 2012-02-14 Micron Technology, Inc. Memory device program window adjustment
US7949821B2 (en) * 2008-06-12 2011-05-24 Micron Technology, Inc. Method of storing data on a flash memory device
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
US8316201B2 (en) * 2008-12-18 2012-11-20 Sandisk Il Ltd. Methods for executing a command to write data from a source location to a destination location in a memory device
CN101989461B (zh) * 2009-08-06 2014-04-02 中芯国际集成电路制造(上海)有限公司 半导体nrom存储装置
US20110040924A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Detecting a Transmission Error Over a NAND Interface Using Error Detection Code
US20110041039A1 (en) * 2009-08-11 2011-02-17 Eliyahou Harari Controller and Method for Interfacing Between a Host Controller in a Host and a Flash Memory Device
US8443263B2 (en) 2009-12-30 2013-05-14 Sandisk Technologies Inc. Method and controller for performing a copy-back operation
US8595411B2 (en) 2009-12-30 2013-11-26 Sandisk Technologies Inc. Method and controller for performing a sequence of commands
KR101734204B1 (ko) * 2010-06-01 2017-05-12 삼성전자주식회사 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법
US8732538B2 (en) * 2011-03-10 2014-05-20 Icform, Inc. Programmable data storage management
US8456911B2 (en) 2011-06-07 2013-06-04 Sandisk Technologies Inc. Intelligent shifting of read pass voltages for non-volatile storage
KR20130034919A (ko) * 2011-09-29 2013-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102210328B1 (ko) * 2014-02-12 2021-02-01 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
US9373409B2 (en) * 2014-07-08 2016-06-21 Macronix International Co., Ltd. Systems and methods for reduced program disturb for 3D NAND flash
US9312010B1 (en) 2014-10-07 2016-04-12 Sandisk Technologies Inc. Programming of drain side word line to reduce program disturb and charge loss
US9245642B1 (en) * 2015-03-30 2016-01-26 Sandisk Technologies Inc. Temperature dependent voltage to unselected drain side select transistor during program of 3D NAND
US9721652B2 (en) 2015-11-17 2017-08-01 Sandisk Technologies Llc State dependent sensing for wordline interference correction
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
CN110648712A (zh) * 2018-06-26 2020-01-03 北京兆易创新科技股份有限公司 字线电压的施加方法、装置、电子设备和存储介质
CN109462845B (zh) * 2018-11-26 2021-07-20 国网四川省电力公司电力科学研究院 一种基于蓝牙通信的低功耗模块化数据采集系统
US10636498B1 (en) 2019-02-22 2020-04-28 Sandisk Technologies Llc Managing bit-line settling time in non-volatile memory
CN110993007B (zh) * 2019-12-09 2022-04-12 中国科学院微电子研究所 一种存储器的编程方法和编程系统
CN112289358B (zh) * 2020-11-02 2022-10-28 长江存储科技有限责任公司 三维存储器系统和对三维存储器进行编程的方法
CN113889170A (zh) * 2021-01-06 2022-01-04 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
US11893243B2 (en) 2021-10-06 2024-02-06 Western Digital Technologies, Inc. Storage system and method for program reordering to mitigate program disturbs
US11862249B2 (en) * 2021-11-16 2024-01-02 Sandisk Technologies Llc Non-volatile memory with staggered ramp down at the end of pre-charging

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1335995A (zh) * 1999-08-26 2002-02-13 皇家菲利浦电子有限公司 一种数据读/写方法、一种解交错方法、一种数据处理方法、一种存储器和一种存储器驱动装置
CN1374700A (zh) * 2001-03-06 2002-10-16 株式会社东芝 非易失性半导体存储装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5715194A (en) 1996-07-24 1998-02-03 Advanced Micro Devices, Inc. Bias scheme of program inhibit for random programming in a nand flash memory
US5862074A (en) * 1996-10-04 1999-01-19 Samsung Electronics Co., Ltd. Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same
KR100272037B1 (ko) 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
KR100297602B1 (ko) 1997-12-31 2001-08-07 윤종용 비휘발성메모리장치의프로그램방법
US6181599B1 (en) 1999-04-13 2001-01-30 Sandisk Corporation Method for applying variable row BIAS to reduce program disturb in a flash memory storage array
US6175522B1 (en) * 1999-09-30 2001-01-16 Advanced Micro Devices, Inc. Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device
JP3810985B2 (ja) 2000-05-22 2006-08-16 株式会社東芝 不揮発性半導体メモリ
KR100407564B1 (ko) 2000-10-30 2003-12-01 삼성전자주식회사 반도체 메모리 장치의 서브-워드 라인 구동 회로
US6717851B2 (en) 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
KR100385226B1 (ko) 2000-11-22 2003-05-27 삼성전자주식회사 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6597609B2 (en) 2001-08-30 2003-07-22 Micron Technology, Inc. Non-volatile memory with test rows for disturb detection
US6542407B1 (en) 2002-01-18 2003-04-01 Sandisk Corporation Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US6983428B2 (en) 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US6657891B1 (en) 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
JP3863485B2 (ja) 2002-11-29 2006-12-27 株式会社東芝 不揮発性半導体記憶装置
US6859397B2 (en) 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
US6906958B2 (en) 2003-03-26 2005-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line voltage generator
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7020017B2 (en) * 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7170793B2 (en) 2004-04-13 2007-01-30 Sandisk Corporation Programming inhibit for non-volatile memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1335995A (zh) * 1999-08-26 2002-02-13 皇家菲利浦电子有限公司 一种数据读/写方法、一种解交错方法、一种数据处理方法、一种存储器和一种存储器驱动装置
CN1374700A (zh) * 2001-03-06 2002-10-16 株式会社东芝 非易失性半导体存储装置

Also Published As

Publication number Publication date
US7218552B1 (en) 2007-05-15
CN101356587A (zh) 2009-01-28

Similar Documents

Publication Publication Date Title
CN101356587B (zh) 用于对具有减少的编程干扰的nand类型的非易失性存储器进行编程的以末为先模式
CN101371315B (zh) 对显示位线耦合的非易失性存储器进行受控编程的方法
CN101405814B (zh) 使用不同电压的用于非易失性存储装置的检验操作
EP2446443B1 (en) Forecasting program disturb in memory by detecting natural threshold voltage distribution
CN101351849B (zh) 在非易失性存储器写入操作中的持续检验的方法及装置
EP2748819B1 (en) Read compensation for partially programmed blocks of non-volatile storage
CN101689400B (zh) 基于阈值电压分布的动态检验
KR101519081B1 (ko) 비휘발성 저장소에서 채널 부스팅을 증가시키기 위한 강화된 비트라인 프리챠지 방식
JP4762309B2 (ja) 不揮発性メモリのプログラミング禁止スキームの選択的な使用
CN101361138B (zh) 以对非选定字线的高效控制来读取非易失性存储器
CN101268519B (zh) 用自调整最大程序循环对非易失性存储器进行编程
JP4431139B2 (ja) 不揮発性メモリのためのセルフブースト技術
CN101366091B (zh) 多状态非易失性存储器的编程方法
CN101371314B (zh) 减少非易失性存储装置的读取干扰
EP2446441B1 (en) Reduced programming pulse width for enhanced channel boosting in non-volatile storage
JP5367697B2 (ja) 不揮発性記憶装置における読み出し動作中の消費電力の低減
CN102906820A (zh) 用同步耦合编程非易失性存储器
KR20080016598A (ko) 비휘발성 메모리 사이클에 따른 시작 프로그램 전압 시프트
KR101016432B1 (ko) 타이밍 정보를 이용한 리버스 커플링 효과
KR100984563B1 (ko) 프로그램 혼란이 감소된 ｎａｎｄ 타입 비휘발성 메모리의최종-최초 모드 및 프로그래밍 방법
CN101317235A (zh) 具有定时信息的反向耦合效应
JP4820879B2 (ja) 非選択ワード線を効果的に制御して不揮発性メモリを読み出す方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SANDISK TECHNOLOGIES, INC.

Free format text: FORMER OWNER: SANDISK CORPORATION

Effective date: 20120913

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120913

Address after: American Texas

Patentee after: Sandisk Corp.

Address before: American California

Patentee before: Sandisk Corp.

C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American Texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Patentee before: Sandisk Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20111109

Termination date: 20190906

CF01 Termination of patent right due to non-payment of annual fee