JP2012027969A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】トンネル絶縁膜への電子トラップ又は正孔トラップによる装置の信頼性及びパフォーマンスの劣化を低減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】書き込み電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記書き込み電圧との関係を規定するための設定値が設定されている設定部を備える。装置は更に、複数のメモリセルのそれぞれのデータ書き込み完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値をカウントするカウント部を備える。前記装置は更に、前記カウント部によりカウントされた前記最大値が、所定の最大値から変化した場合に、前記最大値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部を備える。
【選択図】図1
【解決手段】書き込み電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記書き込み電圧との関係を規定するための設定値が設定されている設定部を備える。装置は更に、複数のメモリセルのそれぞれのデータ書き込み完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値をカウントするカウント部を備える。前記装置は更に、前記カウント部によりカウントされた前記最大値が、所定の最大値から変化した場合に、前記最大値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部を備える。
【選択図】図1
Description
本発明の実施形態は、不揮発性半導体記憶装置に関し、例えば、書き込み時(Program時)や消去時(Erase時)に、電子や正孔がメモリセルのトンネル絶縁膜を通過する不揮発性メモリに使用されるものである。
従来の不揮発性メモリ、特に、ポリシリコン積層ゲート構造のNAND型メモリでは、書き込み時には、FN(Fowler Nordheim)トンネル電流により、基板からトンネル絶縁膜を介して浮遊ゲート内に電子が注入される。そのため、トンネル絶縁膜で電子がトラップされ(電子トラップ)、トンネル絶縁膜の特性劣化が生じる。
一方、消去時には、FNトンネル電流により、浮遊ゲートからトンネル絶縁膜を介して基板へと電子が引き抜かれる。そのため、書き込み時と同様に、トンネル絶縁膜で電子がトラップされ(電子トラップ)、トンネル絶縁膜の特性劣化が生じる。
これらの電子トラップにより、メモリセルはデータが書き込みやすくなり、このことがデータの過書き込みの原因となる。一方、これらの電子トラップにより、メモリセルからはデータが消去されにくくなり、このことがデータの消去時間の時長の原因となる。
なお、メモリセルにおいて記憶用に用いられるキャリアは、電子の代わりに正孔である場合もある。キャリアが正孔である場合には、データ書き込み時及びデータ消去時において、トンネル絶縁膜には正孔がトラップされる(正孔トラップ)。
本発明は、トンネル絶縁膜への電子トラップ又は正孔トラップによる装置の信頼性及びパフォーマンスの劣化を低減することが可能な不揮発性半導体記憶装置を提供することを課題とする。
本発明の一の態様の不揮発性半導体記憶装置は、例えば、複数のメモリセルと、前記メモリセルに印加する書き込み電圧を、前記書き込み電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記書き込み電圧との関係を規定するための設定値が設定されている設定部を備える。前記装置は更に、前記設定値を利用して、前記ループ回数に応じた前記書き込み電圧を前記メモリセルに印加することで、前記メモリセルにデータを書き込む電圧制御部を備える。前記装置は更に、前記複数のメモリセルのそれぞれのデータ書き込み完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値又は平均値をカウントするカウント部を備える。前記装置は更に、前記カウント部によりカウントされた前記最大値又は平均値が、所定の最大値又は平均値から変化した場合に、前記最大値又は平均値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部を備える。
また、本発明の別の態様の不揮発性半導体記憶装置は、例えば、複数のメモリセルと、前記メモリセルに印加する消去電圧を、前記消去電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記消去電圧との関係を規定するための設定値が設定されている設定部を備える。前記装置は更に、前記設定値を利用して、前記ループ回数に応じた前記消去電圧を前記メモリセルに印加することで、前記メモリセルからデータを消去する電圧制御部を備える。前記装置は更に、前記複数のメモリセルのそれぞれのデータ消去完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値又は平均値をカウントするカウント部を備える。前記装置は更に、前記カウント部によりカウントされた前記最大値又は平均値が、所定の最大値又は平均値から変化した場合に、前記最大値又は平均値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部を備える。
本発明の実施形態を、図面に基づいて説明する。
(第1実施形態)
図1は、第1実施形態の不揮発性半導体記憶装置の構成を示す回路図である。図1の不揮発性半導体記憶装置は、NAND型フラッシュメモリとなっている。
図1は、第1実施形態の不揮発性半導体記憶装置の構成を示す回路図である。図1の不揮発性半導体記憶装置は、NAND型フラッシュメモリとなっている。
図1の不揮発性半導体記憶装置は、メモリセルアレイ1と、センスアンプ回路2と、ローデコーダ3と、コントローラ4と、入出力バッファ5と、ROMフューズ6と、電圧発生回路7と、データ記憶回路8とを備える。
メモリセルアレイ1は、NANDセルユニット11がマトリクス配列されて構成されている。各NANDセルユニット11は、複数個直列に接続されたメモリセルMC(MC0〜MC31)と、これらのメモリセルMCの両端に接続された選択ゲートトランジスタS1,S2により構成されている。
各メモリセルMCは、周知の通り、基板上にゲート絶縁膜(トンネル絶縁膜)を介して形成された浮遊ゲートを有し、浮遊ゲート上には、ゲート間絶縁膜を介して制御ゲートが形成されている。浮遊ゲートは、各メモリセルMCの電荷蓄積層として機能する。また、制御ゲートは、後述するワード線の1つに接続されている。基板は、例えばシリコン基板であり、トンネル絶縁膜は、例えばシリコン酸化膜である。
このように、本実施形態のメモリセルMCは、フローティング型の電荷蓄積層を有しているが、代わりにトラップ型の電荷蓄積層を有していても構わない。フローティング型の電荷蓄積層の例としては、ポリシリコン層やメタル層が挙げられ、トラップ型の電荷蓄積層の例としては、シリコン窒化膜が挙げられる。
NANDセルユニット11において、選択ゲートトランジスタS1のソースは、共通のソース線CELSRCに接続されており、選択ゲートトランジスタS2のドレインは、対応するビット線BL(BL0〜BLj)に接続されている。
また、NANDセルユニット11内のメモリセルMCの制御ゲートは、それぞれ異なるワード線WL(WL0〜WL31)に接続されている。更に、選択ゲートトランジスタS1,S2のゲートは、ワード線WLと並行する選択ゲート線SG1,SG2にそれぞれ接続されている。1ワード線WLを共有する複数のメモリセルMCの集合は、1ページ又は2ページを構成する。また、ワード線WL及び選択ゲート線SG1,SG2を共有する複数のNANDセルユニット11の集合は、データ消去の単位となるブロックBLKを構成する。
メモリセルアレイ1には、ビット線BL方向に複数のブロックBLK(BLK0〜BLKn)が配置されている。これら複数ブロックBLKを含むメモリセルアレイ1は、シリコン基板の1つのセルウェル(CPWELL)内に形成されている。
続いて、メモリセルアレイ1以外の回路構成の詳細について説明する。
メモリセルアレイ1には、複数のセンスアンプ12を有するセンスアンプ回路2が接続されており、メモリセルアレイ1の各ビット線BLに、1つのセンスアンプ12が接続されている。センスアンプ回路2は、読み出しデータをセンスし、書き込みデータを保持するためのページバッファを構成する。センスアンプ回路2は、カラム選択ゲートを有している。
また、ローデコーダ(ワード線ドライバを含む)3は、ワード線WL及び選択ゲート線SG1,SG2のいずれかを選択して駆動する。
また、入出力バッファ5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。
コントローラ4は、メモリセルアレイ1に対する制御部を構成する。コントローラ4は例えば、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
具体的には、コントローラ4は、コマンドインタフェースや、アドレス保持/転送回路を有しており、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路2に転送され、アドレスデータはローデコーダ3やセンスアンプ回路2に転送される。
コントローラ4は更に、外部制御信号に基づいて、読み出し、書き込み、消去のシーケンス制御や、読み出し電圧、書き込み電圧、消去電圧等の印加電圧の制御を行う。これらの印加電圧の制御の詳細については、後述する。
電圧発生回路7は、複数個(ここでは8個)の昇圧回路21と、パルス発生回路22とを有する。昇圧回路21は、それぞれ周知のチャージポンプ回路から構成することが可能である。電圧発生回路7は、コントローラ4からの制御信号に基づいて、駆動される昇圧回路21の数を切り替える。昇圧回路21は更に、パルス発生回路22を制御して、例えば、パルス電圧のパルス幅やパルス高さを調整する。
書き込み動作や消去動作用のパルス電圧のパルス幅やパルス高さは、例えばROMフューズ6に、電圧設定データとして格納しておくことが可能である。同様に、書き込み回数や消去回数も、例えばROMフューズ6に、電圧設定データとして格納しておくことが可能である。コントローラ6は、このような電圧設定データに従って、駆動すべき昇圧回路21の数を決定することができる。
データ記憶回路8は、不揮発性半導体記憶装置の制御用の種々のデータを保存しておくための書き換え可能な不揮発性記憶回路である。データ記憶回路8には例えば、後述するように、ループ回数と書き込み電圧/消去電圧との関係を規定するための設定値や、当該設定値を変更するための設定情報が保存される。
図2は、メモリセルMCにデータが書き込まれる様子を示した側方断面図である。
メモリセルMCは、図2に示すように、基板101上にトンネル絶縁膜111を介して形成された浮遊ゲート112を有し、浮遊ゲート112上には、ゲート間絶縁膜113を介して制御ゲート114が形成されている。図2には更に、メモリセルMCを挟むように基板101内に形成されたソース/ドレイン拡散層115と、メモリセルMCを覆うように基板101上に形成された層間絶縁膜121が示されている。
図2には、基板101の主面に平行で互いに直交するX方向及びY方向と、基板101の主面に垂直なZ方向が示されている。X方向は、ビット線BLが延びる方向に相当し、Y方向は、ワード線WLが延びる方向に相当する。図2は、Y方向に垂直な断面でメモリセルMCを切断した断面図となっている。
メモリセルMCにデータが書き込まれる際には、矢印αで示すように、FNトンネル電流により、基板101からトンネル絶縁膜111を介して浮遊ゲート112内に電子が注入される。そのため、トンネル絶縁膜111で電子トラップが発生し、トンネル絶縁膜111の特性劣化が生じる。
図3は、メモリセルMCからデータが消去される様子を示した側方断面図である。図3は、図2と同様、Y方向に垂直な断面でメモリセルMCを切断した断面図となっている。
メモリセルMCからデータが消去される際には、矢印βで示すように、FNトンネル電流により、浮遊ゲート112からトンネル絶縁膜111を介して基板101へと電子が引き抜かれる。そのため、書き込み時と同様に、トンネル絶縁膜111で電子トラップが発生し、トンネル絶縁膜111の特性劣化が生じる。
なお、メモリセルMCにおいて記憶用に用いられるキャリアは、電子の代わりに正孔であっても構わない。
以下、電子トラップや正孔トラップにより生じる問題に対処するために行われる本実施形態の半導体記憶装置の書き込み時(Program時)の動作について説明する。
(1)トラップ及びナローイング
まず、図2から図5を参照して、トラップ及びナローイングについて説明する。
まず、図2から図5を参照して、トラップ及びナローイングについて説明する。
上述のように、書き込み時や消去時には、FNトンネル電流により、電子の注入や引き抜きが行われる(図2、図3)。トンネル絶縁膜111がシリコン酸化膜である場合、このようなFNトンネル電流により、シリコン酸化膜を構成しているSi−O結合が切れ、トラップと成り得る。こうしたトラップは、書き込みや消去を何度も(例えば、書き込み/消去サイクルを6万回以上)繰り返すことで発生しやすくなる。
このように、メモリセルMCは、書き込み/消去サイクルの実行回数が増大すると、トラップが発生しやすい状態となる。この状態で書き込みを行うと、トンネル絶縁膜111での電子又は正孔のトラップにより、トンネル絶縁膜111のポテンシャル障壁のナローイング(Narrowing)が起こる(図4、図5)。図4は、書き込み時の電子トラップの様子を示した図であり、図5は、書き込み時の正孔トラップの様子と、これによりナローイングが生じた様子を示した図である。図4及び図5の水平方向はZ方向を表し、垂直方向はポテンシャルの高さ方向を表す。
(2)書き込み処理
次に、図6から図8を参照して、本実施形態の半導体記憶装置の書き込み時の動作について説明する。
次に、図6から図8を参照して、本実施形態の半導体記憶装置の書き込み時の動作について説明する。
図6は、本実施形態の半導体記憶装置の書き込み時の動作について概略的に説明するためのフローチャートである。本実施形態では、書き込み対象となる全メモリセルMCへの書き込み電圧の印加処理(ステップS101)と、これらのメモリセルMCに書き込みが行われたか否かを確認するための書き込みベリファイ(ステップS102)とを繰り返し行うことにより、1サイクルの書き込みが行われる。
この際、書き込み電圧の値は、図7に示すように、S101及びS102のステップが繰り返されるごとに増加するよう設定される。図7は、本実施形態におけるループ回数と書き込み電圧との関係を示したグラフである。図7の横軸は、S101及びS102のステップが繰り返されたループ回数を表し、縦軸は、書き込み電圧[V]を表す。
図7において、Vpgm1〜Vpgm5はそれぞれ、ループ回数が1回目〜5回目である場合の書き込み電圧を表す。1回目〜5回目のS101のステップではそれぞれ、各メモリセルMCに対し、書き込み電圧Vpgm1〜Vpgm5が印加される。1回目のループ処理の際に印加される書き込み電圧Vpgm1の値は、ループ回数に対する書き込み電圧の初期値に相当する。
また、ΔVpgmは、ループ回数に対する書き込み電圧の増分を表す。そのため、第k回目(kは正の整数)のループ処理で印加される書き込み電圧Vpgm(k)と、第k+1回目のループ処理で印加される書き込み電圧Vpgm(k+1)との間には、Vpgm(k+1)−Vpgm(k)=ΔVpgmの関係が成り立つ。本実施形態では、ΔVpgmは、ループ回数に依存しない値、即ち、上記のkの値に依存しない値に設定される。
また、図6において、S102の処理は、書き込み対象となる全メモリセルMC(全ビット)の閾値電圧Vthが、書き込みベリファイ電圧を超えるまで行われる。図8は、書き込みベリファイのNGが生じた場合の閾値分布を示したグラフである。図8の横軸は閾値電圧Vth[V]を表し、縦軸はビット数[個]を表す。図8には、書き込み状態の閾値分布が示されており、この閾値分布における閾値電圧Vthの最小値と最大値がそれぞれ、V1及びV2で示されている。図8では、ベリファイ電圧が1.0Vとなっており、一部のビットの閾値電圧Vthが、このベリファイ電圧よりも低くなっている。即ち、図8では、書き込みベリファイがNGとなっている。
ここで、図6を再び参照して、本実施形態の半導体記憶装置の書き込み時の動作について、より具体的に説明する。
書き込み時にはまず、書き込み対象となる全ビット(全メモリセル)に対し、書き込み電圧Vpgm1(例えば18V)を印加する(S101)。次に、これらのビットの閾値電圧が、書き込みベリファイ電圧(例えば1.0V)を超えているか否かを確認する(S102)。そして、これらの全ビットの閾値電圧が書き込みベリファイ電圧を超えていれば、書き込みを終了する。以上が、1回目のループ処理に相当する。
一方、閾値電圧が書き込みベリファイ電圧を超えていないビット(以下、残存ビットと呼ぶ)があれば、これらの残存ビットに対し、書き込み電圧Vpgm1に増分ΔVpgm(例えば1V)を加えた書き込み電圧Vpgm2を印加する(S101)。次に、これらの残存ビットの閾値電圧が、書き込みベリファイ電圧を超えているか否かを確認する(S102)。そして、全残存ビットの閾値電圧が書き込みベリファイ電圧を超えていれば、書き込みを終了する。以上が、2回目のループ処理に相当する。
同様に、3回目以降のループ処理が、書き込み対象の全ビットの書き込みベリファイがパスするまで行われる。
なお、上記の説明では、書き込み電圧の初期値Vpgm1及び増分ΔVpgmがそれぞれ、18Vと1Vとなっているが、別の値としても構わない。本実施形態では、図7のような形で書き込み電圧をループ回数に応じて変化させるために、ループ回数と書き込み電圧との関係を規定するための設定値として、書き込み電圧の初期値と増分の値が、データ記憶回路8(図1参照)に予め保存されている。データ記憶回路8は、本開示の設定部の例に相当する。
そして、1回目のループ処理の際には、初期値の値を利用し、2回目以降のループ処理の際には、初期値及び増分の値を利用することで、ループ回数に応じた書き込み電圧を発生させる。このような書き込み電圧は、コントローラ4による制御の下、電圧発生回路7が発生させる。本実施形態では、書き込み対象となる全メモリセルMCに、このような書き込み電圧を印加することで、これらのメモリセルMCにデータを書き込む(S101)。コントローラ4及び電圧発生回路7は、本開示の電圧制御部の例に相当する。
なお、書き込み電圧の初期値と増分の値は、データ記憶回路8ではなくROMフューズ6に格納しておいてもよい。
(3)トラップ及びナローイングと書き込み処理との関係
次に、図4及び図5で説明したトラップ及びナローイングと、図6から図8で説明した本実施形態の半導体記憶装置の書き込み時の動作との関係について説明する。
次に、図4及び図5で説明したトラップ及びナローイングと、図6から図8で説明した本実施形態の半導体記憶装置の書き込み時の動作との関係について説明する。
図6は、1回の書き込みサイクルで行われる処理のフローを示している。このフローでは、書き込み対象のメモリセルに、書き込み電圧が印加され(S101)、これらのメモリセルの閾値電圧が、書き込みベリファイ電圧を超えたか否かが確認される(S102)。そして、これらの全メモリセルの閾値電圧が書き込みベリファイ電圧を超えるまで、S101及びS102の処理が繰り返される。
ここで、これらのメモリセルのそれぞれのデータ書き込み完了時のループ回数を、最終ループ回数と呼ぶことにする。例えば、あるメモリセルが3回目のループ処理で書き込みベリファイをパスし、別のメモリセルが5回目のループ処理で書き込みベリファイをパスした場合、前者のメモリセルの最終ループ回数は3回であり、後者のメモリセルの最終ループ回数は5回である。
また、書き込み対象の全メモリセルのデータ書き込み完了時のループ回数を、最終ループ回数の最大値と呼ぶことにする。例えば、全8つのメモリセルのうち、6つのメモリセルの最終ループ回数が3回で、2つのメモリセルの最終ループ回数が5回の場合、これらのメモリセルの最終ループ回数の最大値は、5回である。この場合、図6に示すS101及びS102の処理は、5回目のループ処理で終了する。即ち、1回の書き込みサイクルが、5回ループ処理されることにより終了することを意味する。
ここで、本実施形態の半導体記憶装置では、フレッシュ時(書き込み/消去サイクル回数が0回の時)における書き込み時の動作において、書き込み対象の全メモリセルの書き込みベリファイが、N回目(Nは正の整数)のループ処理でパスするものとする。即ち、本実施形態の半導体記憶装置では、フレッシュ時において、最終ループ回数の最大値が、N回であるものとする。
この場合、上記のようなナローイングが生じると、電子や正孔がトンネル絶縁膜111を通過しやすくなるため、このN回という回数が減少し、例えばN−2回となる。また、電子や正孔がトンネル絶縁膜111を通過しやすくなることで、図9に示すように、一部のメモリセルの閾値電圧Vthが、読み出し電圧Vread(ここでは6.5V)を超えて、過書き込み(Over Program)不良となる可能性が高くなる。図9は、過書き込みが生じた場合の閾値分布を示したグラフである。
そこで、本実施形態では、ある書き込みサイクルにおいて、最終ループ回数の最大値がN回から変化した場合には、この変化を打ち消すように、次回の書き込みサイクルから書き込み電圧の増分ΔVpgmの値を変更する。この処理の例が、図10に示されている。
図10は、本実施形態における最終ループ回数の最大値の推移をプロットしたグラフである。図10の横軸は、書き込み/消去サイクルの実行回数を表し、縦軸は、最終ループ回数の最大値を表す。
図10では、書き込み/消去サイクル回数が2万回となる書き込みサイクルで、最終ループ回数の最大値が5回から4回に減少している。この原因は、上述のナローイングにより、電子や正孔がトンネル絶縁膜111を通過しやすくなったことにある。
本実施形態では、最終ループ回数の最大値が5回から4回に減少した場合、次回の書き込みサイクルから書き込み電圧の増分を減少させる。これには、電子や正孔がトンネル絶縁膜111を通過しにくくなる効果がある。よって、書き込み電圧の増分を減少させることで、次回の書き込みサイクルの最終ループ回数の最大値を、また5回に戻すことが可能となる。
そこで、本実施形態では、最終ループ回数の最大値が5回から4回に変化した場合、この変化を打ち消す、即ち、最終ループ回数の最大値を5回に戻すように、次回の書き込みサイクルから書き込み電圧の増分を減少させる。これにより、ナローイングにより電子や正孔がトンネル絶縁膜111を通過しやすくなった効果が相殺され、その結果、過書き込みの発生を抑制することが可能となる。また、フレッシュ時も多くの書き込み/消去サイクルを経た後も、最終ループ回数の最大値がほぼ一定となる。その結果、トンネル絶縁膜111の電子トラップ(正孔トラップ)の量に応じて、トンネル絶縁膜111に与える電界を調整することができる。即ち、書き込みやすくなった状態において、必要以上に高い書き込み電圧で4回のループ回数で書き込みを行う場合に比べ、適切な書き込み電圧で5回のループ回数で書き込みを行うことにより、トンネル絶縁膜111へのストレスを緩和することが可能となる。本実施形態によれば、過書き込みの発生を抑制し、トンネル絶縁膜111へのストレスを緩和することで、半導体記憶装置の信頼性の劣化を抑制することが可能となる。
図10の例では、書き込み/消去サイクル回数が2万回、3万回、3.5万回となる書き込みサイクルで、最終ループ回数の最大値が5回から4回に減少している。そこで、図10の例では、これらの次の書き込みサイクルから、書き込み電圧の増分を減少させている。その結果、最終ループ回数の最大値が、一定値(5回)に保たれている。
なお、本実施形態では、最終ループ回数の最大値が減少するごとに、書き込み電圧の増分を、例えば0.1V減少させる。この場合、図10の例では、2万、3万、3.5万サイクル後の書き込み電圧の増分は、それぞれ0.9V,0.8V,0.7Vとなる。ただし、書き込み電圧の増分の減少量は、0.1V以外の値に設定しても構わない。
以下、このような増分の変更処理も含めて、本実施形態の半導体記憶装置の書き込み時の動作について詳細に説明する。
(4)書き込み処理の詳細
図11は、本実施形態の半導体記憶装置の書き込み時の動作について詳細に説明するためのフローチャートである。図11には、図6に示すステップS101及びS102に加え、ステップS103及びS104が示されている。
図11は、本実施形態の半導体記憶装置の書き込み時の動作について詳細に説明するためのフローチャートである。図11には、図6に示すステップS101及びS102に加え、ステップS103及びS104が示されている。
書き込み時には、上述のように、書き込み対象のメモリセルに、書き込み電圧が印加され(S101)、これらのメモリセルの閾値電圧が、書き込みベリファイ電圧を超えたか否かが確認される(S102)。そして、これらの全メモリセルの閾値電圧が書き込みベリファイ電圧を超えるまで、S101及びS102の処理が繰り返される。図11のフローでは、フレッシュ時において、書き込み電圧の初期値Vpgm1は18V、書き込み電圧の増分ΔVpgmは1V、最終ループ回数の最大値は5回であるとする。
本実施形態の半導体記憶装置では、書き込み/消去サイクルの実行回数が増大すると、上述のようなナローイングが起こり、メモリセルにデータを書き込みやすくなる。この場合、書き込み電圧の初期値や増分をフレッシュ時のままにすると、最終ループ回数の最大値が減り、例えば、6万サイクルの実行後に3回となる。
そこで、図11のフローでは、書き込み対象の全メモリセルの書き込みベリファイがパスし、S101及びS102のループ処理が終了すると、最終ループ回数の最大値が所定の最大値(フレッシュ時の最大値)と一致するか否かを判断する(S103)。即ち、最終ループ回数の最大値が5回であるか否かを判断する。そして、最終ループ回数の最大値が5回であれば、書き込みを終了する。
一方、最終ループ回数の最大値が5回より小さい値である場合には、最終ループの最大値を5回に戻すように、次回の書き込み時から書き込み電圧の増分を減少させるための設定処理を行う(S104)。即ち、次回の書き込みサイクルから増分を減少させるよう、書き込み電圧の増分を減少させるための設定を所定の設定箇所に設定する。そして、S104の処理の実行後に、書き込みを終了する。
図12は、書き込み電圧の増分の変更後における、ループ回数と書き込み電圧との関係を示したグラフである。図12に示す書き込み電圧の初期値Vpgm1は、図6に示す初期値Vpgm1と同じ値になっており、図12に示す書き込み電圧の増分ΔVpgm-sは、図6に示す増分ΔVpgmよりも小さくなっていることに留意されたい(ΔVpgm-s<ΔVpgm)。
ここで、図11に示すフローチャートについてより詳細に説明する。
本実施形態では、図11に示す処理の実行時に、コントローラ4(図1参照)が、最終ループ回数の最大値をカウントし、そのカウント値をデータ記憶回路8に記憶させる。このカウント値は、S103の処理の際に、最終ループ回数の最大値が、フレッシュ時の最大値から変化したか否かを判断するのに利用される。コントローラ4における、最終ループ回数の最大値をカウントする機能は、本開示のカウント部の例に相当する。S103においてカウント値と比較するためのフレッシュ時の最終ループ回数の最大値(即ち、5回という数値)は、データ記憶回路8に保存しておいても、ROMフューズ6に格納しておいても構わない。
また、コントローラ4は、S104において、次回の書き込み時の書き込み電圧の増分を減少させるための設定処理を行う。コントローラ4における、当該設定処理を行う機能は、本開示の設定変更部の例に相当する。
なお、S104の処理に関し、上記の設定箇所の例としては、データ記憶回路8(図1参照)が挙げられる。また、上記の設定処理の例としては、新たな増分の値(例えば0.9V)や、増分の減少量(例えば0.1V)を、データ記憶回路8に設定する処理が挙げられる。或いは、増分の値を減少させる旨の指示をデータ記憶回路8に設定する処理や、最終ループ回数の最大値のカウント値をデータ記憶回路8に設定する処理でも構わない。前者の場合、コントローラ4は、次回の書き込み時において、上記の指示に応じて増分を変更し、後者の場合には、上記カウント値から、最終ループ回数の最大値が減少したことを認識し、増分を変更する。
なお、本実施形態では、書き込み対象となる全メモリセルの最終ループ回数の最大値をカウントする代わりに、該最終ループ回数の平均値をカウントしても構わない。例えば、全8つのメモリセルのうち、4つのメモリセルの最終ループ回数が3回で、4つのメモリセルの最終ループ回数が5回の場合、これらのメモリセルの最終ループ回数の平均値は、4回である。この場合、S103及びS104の処理では、最終ループ回数の最大値の代わりに、最終ループ回数の平均値を使用することとなる。なお、最終ループ回数の平均値の小数点以下の値は、例えば、四捨五入などの何らかの閾値処理で処理する。四捨五入を採用する場合、S104の処理は、最終ループ回数の平均値が、4.5〜5.5の範囲内にあるか否かを判断する処理に相当したものとなる。
以下、本実施形態の半導体記憶装置の効果について説明する。
以上のように、本実施形態では、書き込み時において、最大ループ回数の最大値又は平均値が、所定の最大値又は平均値から変化した場合、この変化を打ち消すように書き込み電圧の設定値を変更する。具体的には、書き込み電圧の増分を減少させる。
これにより、本実施形態では、ナローイングにより電子や正孔がトンネル絶縁膜111を通過しやすくなった効果が相殺され、その結果、過書き込みの発生を抑制することが可能となる。また、フレッシュ時も多くの書き込み/消去サイクルを経た後も、最終ループ回数の最大値又は平均値が一定となる。その結果、書き込みやすくなった状態において、必要以上に高い書き込み電圧で少ないループ回数で書き込みを行う場合に比べ、適切な書き込み電圧で一定のループ回数で書き込みを行うことにより、トンネル絶縁膜111へのストレスを緩和することが可能となる。
本実施形態によれば、過書き込みの発生を抑制し、トンネル絶縁膜111へのストレスを緩和することで、半導体記憶装置の信頼性の劣化を抑制することが可能となる。
また、本実施形態の半導体記憶装置には、書き込み電圧の増分を減少させるための設定を保存しておくことが可能なデータ記憶回路8が設けられている。これにより、本実施形態では、最大ループ回数の最大値又は平均値が変化した場合、増分を減少させるための設定をデータ記憶回路8に保存しておくことで、その次回の書き込みサイクルから、書き込み電圧の増分を減少させることが可能となる。データ記憶回路8は例えば、上記設定や、最大ループ回数の最大値又は平均値のカウント値を保存するのに利用される。
以下、本発明の第2から第4実施形態について説明する。これらの実施形態は、第1実施形態の変形例であり、これらの実施形態については、第1実施形態との相違点を中心に説明する。
(第2実施形態)
第2実施形態では、第1実施形態と同様、図11に示すフローに従って書き込み処理が行われる。ただし、第2実施形態では、最大ループ回数の最大値又は平均値がフレッシュ時の最大値又は平均値から変化した場合、この変化を打ち消すように、書き込み電圧の初期値Vpgm1を減少させる(S104)。
第2実施形態では、第1実施形態と同様、図11に示すフローに従って書き込み処理が行われる。ただし、第2実施形態では、最大ループ回数の最大値又は平均値がフレッシュ時の最大値又は平均値から変化した場合、この変化を打ち消すように、書き込み電圧の初期値Vpgm1を減少させる(S104)。
これにより、本実施形態では、第1実施形態と同様、ナローイングにより電子や正孔がトンネル絶縁膜111を通過しやすくなった効果を相殺することや、最終ループ回数の最大値又は平均値を一定とすることが可能となる。
図13は、書き込み電圧の初期値の変更後における、ループ回数と書き込み電圧との関係を示したグラフである。図13に示す書き込み電圧の増分ΔVpgmは、図6に示す増分ΔVpgmと同じ値になっており、図13に示す書き込み電圧の初期値Vpgm1-sは、図6に示す初期値Vpgm1よりも小さくなっていることに留意されたい(Vpgm1-s<Vpgm1)。
なお、本実施形態では、最終ループ回数の最大値が減少するごとに、書き込み電圧の初期値を、例えば0.5V減少させる。この場合、図10の例では、2万、3万、3.5万サイクル後の書き込み電圧の初期値は、それぞれ17.5V,17.0V,16.5Vとなる。ただし、書き込み電圧の初期値の減少量は、0.5V以外の値に設定しても構わない。
以上のように、本実施形態では、書き込み時において、最大ループ回数の最大値又は平均値が、所定の最大値又は平均値から変化した場合、この変化を打ち消すように書き込み電圧の初期値を減少させる。
これにより、本実施形態では、第1実施形態と同様、ナローイングにより電子や正孔がトンネル絶縁膜111を通過しやすくなった効果が相殺され、その結果、過書き込みの発生を抑制することが可能となる。また、本実施形態では、第1実施形態と同様、フレッシュ時も多くの書き込み/消去サイクルを経た後も、最終ループ回数の最大値又は平均値が一定となる。その結果、書き込みやすくなった状態において、必要以上に高い書き込み電圧で少ないループ回数で書き込みを行う場合に比べ、適切な書き込み電圧で一定のループ回数で書き込みを行うことにより、トンネル絶縁膜111へのストレスを緩和することが可能となる。また、書き込み電圧の初期値を低くすることにより、1回目の書き込み電圧から低い書き込み電圧で書き込みを行うことになる。その結果、トンネル絶縁膜111へのストレスをより緩和することが可能となる。
本実施形態によれば、第1実施形態と同様、過書き込みの発生を抑制し、トンネル絶縁膜111へのストレスを緩和することで、半導体記憶装置の信頼性の劣化を抑制することが可能となる。
なお、第1及び第2実施形態の変形例として、最大ループ回数の最大値又は平均値が変化した場合、この変化を打ち消すように、書き込み電圧の初期値と増分の両方を変更する実施形態も考えられる。この変形例によっても、第1及び第2実施形態と同様の効果を得ることが可能である。
(第3実施形態)
第3及び第4実施形態では、電子トラップや正孔トラップにより生じる問題に対処するために行われる図1の半導体記憶装置の消去時(Erase時)の動作について説明する。
第3及び第4実施形態では、電子トラップや正孔トラップにより生じる問題に対処するために行われる図1の半導体記憶装置の消去時(Erase時)の動作について説明する。
(1)トラップとナローイング
上述のように、メモリセルMC(図2、図3)は、書き込み/消去サイクルの実行回数が増大すると、トラップが発生しやすい状態となる。この状態で消去を行うと、トンネル絶縁膜111での電子又は正孔のトラップにより、トンネル絶縁膜111のポテンシャル障壁のナローイングが起こる(図14)。図14は、消去時の電子トラップの様子と、これによりナローイングが生じた様子を示した図である。
上述のように、メモリセルMC(図2、図3)は、書き込み/消去サイクルの実行回数が増大すると、トラップが発生しやすい状態となる。この状態で消去を行うと、トンネル絶縁膜111での電子又は正孔のトラップにより、トンネル絶縁膜111のポテンシャル障壁のナローイングが起こる(図14)。図14は、消去時の電子トラップの様子と、これによりナローイングが生じた様子を示した図である。
(2)消去処理
次に、図15から図17を参照して、第3実施形態の半導体記憶装置の消去時の動作について説明する。
次に、図15から図17を参照して、第3実施形態の半導体記憶装置の消去時の動作について説明する。
図15は、本実施形態の半導体記憶装置の消去時の動作について概略的に説明するためのフローチャートである。本実施形態では、消去対象となる全メモリセルMCへの消去電圧の印加処理(ステップS201)と、これらのメモリセルMCからデータが消去されたか否かを確認するための消去ベリファイ(ステップS202)とを繰り返し行うことにより、1サイクルの消去処理が行われる。
この際、消去電圧の値は、図16に示すように、S201及びS202のステップが繰り返されるごとに増加するよう設定される。図16は、本実施形態におけるループ回数と消去電圧との関係を示したグラフである。
図16において、Vera1〜Vera3はそれぞれ、ループ回数が1回目〜3回目である場合の消去電圧を表す。消去電圧Vera1の値は、ループ回数に対する消去電圧の初期値に相当する。また、ΔVeraは、ループ回数に対する消去電圧の増分を表す。本実施形態では、ΔVeraは、ループ回数に依存しない値に設定される。
また、図15において、S202の処理は、消去対象となる全メモリセルMC(全ビット)の閾値電圧Vthが、消去ベリファイ電圧を下回るまで行われる(図17)。図17は、消去ベリファイのNGが生じた場合の閾値分布を示したグラフである。図17には、消去状態の閾値分布が示されており、この閾値分布における閾値電圧Vthの最小値と最大値がそれぞれ、V3及びV4で示されている。図17では、ベリファイ電圧が−1.0Vとなっており、一部のビットの閾値電圧Vthが、このベリファイ電圧よりも高くなっている。即ち、図17では、消去ベリファイがNGとなっている。
ここで、図15を再び参照して、本実施形態の半導体記憶装置の消去時の動作について、より具体的に説明する。
消去時にはまず、消去対象となる全ビット(全メモリセル)に対し、消去電圧Vera1(例えば15V)を印加する(S201)。次に、これらのビットの閾値電圧が、消去ベリファイ電圧(例えば−1.0V)を下回っているか否かを確認する(S202)。そして、これらの全ビットの閾値電圧が消去ベリファイ電圧を下回っていれば、消去処理を終了する。以上が、1回目のループ処理に相当する。
一方、閾値電圧が消去ベリファイ電圧を下回っていないビット(即ち、残存ビット)があれば、これらの残存ビットに対し、消去電圧Vera1に増分ΔVera(例えば1V)を加えた消去電圧Vera2を印加する(S201)。次に、これらの残存ビットの閾値電圧が、消去ベリファイ電圧を下回っているか否かを確認する(S202)。そして、全残存ビットの閾値電圧が消去ベリファイ電圧を下回っていれば、消去処理を終了する。以上が、2回目のループ処理に相当する。
同様に、3回目以降のループ処理が、消去対象の全ビットの消去ベリファイがパスするまで行われる。
なお、上記の説明では、消去電圧の初期値Vera1及び増分ΔVeraがそれぞれ、15Vと1Vとなっているが、別の値としても構わない。本実施形態では、図16のような形で消去電圧をループ回数に応じて変化させるために、ループ回数と消去電圧との関係を規定するための設定値として、消去電圧の初期値と増分の値が、データ記憶回路8(図1参照)に予め保存されている。データ記憶回路8は、本開示の設定部の例に相当する。
そして、1回目のループ処理の際には、初期値の値を利用し、2回目以降のループ処理の際には、初期値及び増分の値を利用することで、ループ回数に応じた消去電圧を発生させる。このような消去電圧は、コントローラ4による制御の下、電圧発生回路7が発生させる。本実施形態では、消去対象となる全メモリセルMCに、このような消去電圧を印加することで、これらのメモリセルMCからデータを消去する(S201)。コントローラ4及び電圧発生回路7は、本開示の電圧制御部の例に相当する。
なお、消去電圧の初期値と増分の値は、データ記憶回路8ではなくROMフューズ6に格納しておいてもよい。
(3)トラップ及びナローイングと消去処理との関係
次に、図14で説明したトラップ及びナローイングと、図15から図17で説明した本実施形態の半導体記憶装置の消去時の動作との関係について説明する。
次に、図14で説明したトラップ及びナローイングと、図15から図17で説明した本実施形態の半導体記憶装置の消去時の動作との関係について説明する。
本実施形態では、第1及び第2実施形態と同様、消去対象のメモリセルのそれぞれのデータ消去完了時のループ回数を、最終ループ回数と呼ぶことにする。また、消去対象の全メモリセルのデータ消去完了時のループ回数を、第1及び第2実施形態と同様、最終ループ回数の最大値と呼ぶことにする。
ここで、本実施形態の半導体記憶装置では、フレッシュ時において、消去対象の全メモリセルの消去ベリファイが、M回目(Mは正の整数)のループ処理でパスするものとする。即ち、本実施形態の半導体記憶装置では、フレッシュ時において、最終ループ回数の最大値が、M回であるものとする。
この場合、上記のようなナローイングが生じると、書き込み時とは逆に、電子や正孔がトンネル絶縁膜111を通過しにくくなる(これは、電子又は正孔がトンネル絶縁膜111にトラップされた位置に依存する)。そのため、このM回という回数が増加し、例えば、M+3回となる。そのため、フレッシュ時と比較して消去時間が時長となる。消去時間が時長となると、消去処理と他の処理との整合上不都合が生じる可能性がある。
そこで、本実施形態では、ある消去サイクルにおいて、最終ループ回数の最大値がM回から変化した場合には、この変化を打ち消すように、次回の消去サイクルから消去電圧の増分ΔVeraの値を変更する。この処理の例が、図18に示されている。
図18は、本実施形態における最終ループ回数の最大値の推移をプロットしたグラフである。図18の横軸は、書き込み/消去サイクルの実行回数を表し、縦軸は、最終ループ回数の最大値を表す。
図18では、書き込み/消去サイクル回数が2.5万回となる消去サイクルで、最終ループ回数の最大値が3回から4回に増加している。この原因は、上述のナローイングにより、電子や正孔がトンネル絶縁膜111を通過しにくくなったことにある。
本実施形態では、最終ループ回数の最大値が3回から4回に増加した場合、次回の消去サイクルから消去電圧の増分を増加させる。これには、逆に、電子や正孔がトンネル絶縁膜111を通過しやすくなる効果がある。よって、消去電圧の増分を増加させることで、次回の消去サイクルの最終ループ回数の最大値を、また3回に戻すことが可能となる。
そこで、本実施形態では、最終ループ回数の最大値が3回から4回に変化した場合、この変化を打ち消す、即ち、最終ループ回数の最大値を3回に戻すように、次回の消去サイクルから消去電圧の増分を増加させる。これにより、ナローイングにより電子や正孔がトンネル絶縁膜111を通過しにくくなった効果が相殺され、フレッシュ時も多くの書き込み/消去サイクルを経た後も、最終ループ回数の最大値が一定となる。その結果、最終ループ回数の最大値の増加に起因する消去時間の時長を抑制することが可能となる。本実施形態によれば、消去時間の時長を抑制することで、半導体記憶装置のパフォーマンスの劣化を抑制することが可能となる。
図18の例では、書き込み/消去サイクル回数が2.5万回、3.5万回、4万回となる消去サイクルで、最終ループ回数の最大値が3回から4回に増加している。そこで、図18の例では、これらの次の消去サイクルから、消去電圧の増分を増加させている。その結果、最終ループ回数の最大値が、一定値(3回)に保たれている。
なお、本実施形態では、最終ループ回数の最大値が増加するごとに、消去電圧の増分を、例えば0.5V増加させる。この場合、図18の例では、2.5万、3.5万、4万サイクル後の消去電圧の増分は、それぞれ1.5V,2.0V,2.5Vとなる。ただし、消去電圧の増分の増加量は、0.5V以外の値に設定しても構わない。
以下、このような増分の変更処理も含めて、本実施形態の半導体記憶装置の消去時の動作について詳細に説明する。
(4)消去処理の詳細
図19は、本実施形態の半導体記憶装置の消去時の動作について詳細に説明するためのフローチャートである。図19には、図15に示すステップS201及びS202に加え、ステップS203及びS204が示されている。
図19は、本実施形態の半導体記憶装置の消去時の動作について詳細に説明するためのフローチャートである。図19には、図15に示すステップS201及びS202に加え、ステップS203及びS204が示されている。
消去時には、上述のように、消去対象のメモリセルに、消去電圧が印加され(S201)、これらのメモリセルの閾値電圧が、消去ベリファイ電圧を下回ったか否かが確認される(S202)。そして、これらの全メモリセルの閾値電圧が消去ベリファイ電圧を下回るまで、S201及びS202の処理が繰り返される。図19のフローでは、フレッシュ時において、消去電圧の初期値Vera1は15V、消去電圧の増分ΔVeraは1V、最終ループ回数の最大値は3回であるとする。
本実施形態の半導体記憶装置では、書き込み/消去サイクルの実行回数が増大すると、上述のようなナローイングが起こり、メモリセルからデータを消去しにくくなる。この場合、消去電圧の初期値や増分をフレッシュ時のままにすると、最終ループ回数の最大値が増え、例えば、6万サイクルの実行後に6回となる。
そこで、図19のフローでは、消去対象の全メモリセルの消去ベリファイがパスし、S201及びS202のループ処理が終了すると、最終ループ回数の最大値が所定の最大値(フレッシュ時の最大値)と一致するか否かを判断する(S203)。即ち、最終ループ回数の最大値が3回であるか否かを判断する。そして、最終ループ回数の最大値が3回であれば、消去処理を終了する。
一方、最終ループ回数の最大値が3回より大きい値である場合には、最終ループの最大値を3回に戻すように、次回の消去時から消去電圧の増分を増加させるための設定処理を行う(S204)。即ち、次回の消去サイクルから増分を増加させるよう、消去電圧の増分を増加させるための設定を所定の設定箇所に設定する。そして、S204の処理の実行後に、消去処理を終了する。
図20は、消去電圧の増分の変更後における、ループ回数と消去電圧との関係を示したグラフである。図20に示す消去電圧の初期値Vera1は、図16に示す初期値Vera1と同じ値になっており、図20に示す消去電圧の増分ΔVera-gは、図16に示す増分ΔVeraよりも大きくなっていることに留意されたい(ΔVera-g>ΔVera)。
ここで、図19に示すフローチャートについてより詳細に説明する。
本実施形態では、図19に示す処理の実行時に、コントローラ4(図1参照)が、最終ループ回数の最大値をカウントし、そのカウント値をデータ記憶回路8に記憶させる。第1及び第2実施形態と同様である。このカウント値は、S203の処理の際に、最終ループ回数の最大値が、フレッシュ時の最大値から変化したか否かを判断するのに利用される。コントローラ4における、最終ループ回数の最大値をカウントする機能は、本開示のカウント部の例に相当する。
また、コントローラ4は、S204において、次回の消去時の消去電圧の増分を増加させるための設定処理を行う。第1及び第2実施形態と同様である。コントローラ4における、当該設定処理を行う機能は、本開示の設定変更部の例に相当する。
なお、本実施形態では、第1及び第2実施形態と同様、消去対象となる全メモリセルの最終ループ回数の最大値をカウントする代わりに、該最終ループ回数の平均値をカウントしても構わない。この場合、S203及びS204の処理では、最終ループ回数の最大値の代わりに、最終ループ回数の平均値を使用することとなる。
以下、本実施形態の半導体記憶装置の効果について説明する。
以上のように、本実施形態では、消去時において、最大ループ回数の最大値又は平均値が、所定の最大値又は平均値から変化した場合、この変化を打ち消すように消去電圧の設定値を変更する。具体的には、消去電圧の増分を増加させる。
これにより、本実施形態では、ナローイングにより電子や正孔がトンネル絶縁膜111を通過しにくくなった効果が相殺され、フレッシュ時も多くの書き込み/消去サイクルを経た後も、最終ループ回数の最大値が一定となる。その結果、最終ループ回数の最大値の増加に起因する消去時間の時長を抑制することが可能となる。
本実施形態によれば、消去時間の時長を抑制することで、半導体記憶装置のパフォーマンスの劣化を抑制することが可能となる。
また、本実施形態の半導体記憶装置には、消去電圧の増分を増加させるための設定を保存しておくことが可能なデータ記憶回路8が設けられている。これにより、本実施形態では、最大ループ回数の最大値又は平均値が変化した場合、増分を増加させるための設定をデータ記憶回路8に保存しておくことで、その次回の消去サイクルから、消去電圧の増分を増加させることが可能となる。データ記憶回路8は例えば、上記設定や、最大ループ回数の最大値又は平均値のカウント値を保存するのに利用される。
(第4実施形態)
第4実施形態では、第3実施形態と同様、図19に示すフローに従って消去処理が行われる。ただし、第4実施形態では、最大ループ回数の最大値又は平均値がフレッシュ時の最大値又は平均値から変化した場合、この変化を打ち消すように、消去電圧の初期値Vera1を増加させる(S204)。
第4実施形態では、第3実施形態と同様、図19に示すフローに従って消去処理が行われる。ただし、第4実施形態では、最大ループ回数の最大値又は平均値がフレッシュ時の最大値又は平均値から変化した場合、この変化を打ち消すように、消去電圧の初期値Vera1を増加させる(S204)。
これにより、本実施形態では、第3実施形態と同様、ナローイングにより電子や正孔がトンネル絶縁膜111を通過しにくくなった効果を相殺することや、最終ループ回数の最大値又は平均値を一定とすることが可能となる。
図21は、消去電圧の初期値の変更後における、ループ回数と消去電圧との関係を示したグラフである。図21に示す消去電圧の増分ΔVeraは、図16に示す増分ΔVeraと同じ値になっており、図21に示す消去電圧の初期値Vera1-gは、図16に示す初期値Vera1よりも大きくなっていることに留意されたい(Vera1-g>Vera1)。
なお、本実施形態では、最終ループ回数の最大値が増加するごとに、消去電圧の初期値を、例えば1V増加させる。この場合、図10の例では、2.5万、3.5万、4万サイクル後の消去電圧の初期値は、それぞれ16V,17V,18Vとなる。ただし、消去電圧の初期値の増加量は、1V以外の値に設定しても構わない。
以上のように、本実施形態では、消去時において、最大ループ回数の最大値又は平均値が、所定の最大値又は平均値から変化した場合、この変化を打ち消すように消去電圧の初期値を増加させる。
これにより、本実施形態では、第3実施形態と同様、ナローイングにより電子や正孔がトンネル絶縁膜111を通過しにくくなった効果が相殺され、フレッシュ時も多くの書き込み/消去サイクルを経た後も、最終ループ回数の最大値が一定となる。その結果、最終ループ回数の最大値の増加に起因する消去時間の時長を抑制することが可能となる。
本実施形態によれば、第3実施形態と同様、消去時間の時長を抑制することで、半導体記憶装置のパフォーマンスの劣化を抑制することが可能となる。
なお、第3及び第4実施形態の変形例として、最大ループ回数の最大値又は平均値が変化した場合、この変化を打ち消すように、消去電圧の初期値と増分の両方を変更する実施形態も考えられる。この変形例によっても、第3及び第4実施形態と同様の効果を得ることが可能である。
以上、本発明の具体的な態様の例を、第1から第4実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
1 メモリセルアレイ
2 センスアンプ回路
3 ローデコーダ
4 コントローラ
5 入出力バッファ
6 ROMフューズ
7 電圧発生回路
8 データ記憶回路
11 NANDセルユニット
12 センスアンプ
21 昇圧回路
22 パルス発生回路
101 基板
111 トンネル絶縁膜
112 浮遊ゲート
113 ゲート間絶縁膜
114 制御ゲート
115 ソース/ドレイン拡散層
121 層間絶縁膜
2 センスアンプ回路
3 ローデコーダ
4 コントローラ
5 入出力バッファ
6 ROMフューズ
7 電圧発生回路
8 データ記憶回路
11 NANDセルユニット
12 センスアンプ
21 昇圧回路
22 パルス発生回路
101 基板
111 トンネル絶縁膜
112 浮遊ゲート
113 ゲート間絶縁膜
114 制御ゲート
115 ソース/ドレイン拡散層
121 層間絶縁膜
Claims (6)
- 複数のメモリセルと、
前記メモリセルに印加する書き込み電圧を、前記書き込み電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記書き込み電圧との関係を規定するための設定値が設定されている設定部と、
前記設定値を利用して、前記ループ回数に応じた前記書き込み電圧を前記メモリセルに印加することで、前記メモリセルにデータを書き込む電圧制御部と、
前記複数のメモリセルのそれぞれのデータ書き込み完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値又は平均値をカウントするカウント部と、
前記カウント部によりカウントされた前記最大値又は平均値が、所定の最大値又は平均値から変化した場合に、前記最大値又は平均値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部と、
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記設定値は、前記ループ回数に対する前記書き込み電圧の増分であり、
前記設定変更部は、前記増分を変更するための前記設定処理を行うことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記設定値は、前記ループ回数に対する前記書き込み電圧の初期値であり、
前記設定変更部は、前記初期値を変更するための前記設定処理を行うことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 複数のメモリセルと、
前記メモリセルに印加する消去電圧を、前記消去電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記消去電圧との関係を規定するための設定値が設定されている設定部と、
前記設定値を利用して、前記ループ回数に応じた前記消去電圧を前記メモリセルに印加することで、前記メモリセルからデータを消去する電圧制御部と、
前記複数のメモリセルのそれぞれのデータ消去完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値又は平均値をカウントするカウント部と、
前記カウント部によりカウントされた前記最大値又は平均値が、所定の最大値又は平均値から変化した場合に、前記最大値又は平均値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部と、
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記設定値は、前記ループ回数に対する前記消去電圧の増分であり、
前記設定変更部は、前記増分を変更するための前記設定処理を行うことを特徴とする請求項4に記載の不揮発性半導体記憶装置。 - 前記設定値は、前記ループ回数に対する前記消去電圧の初期値であり、
前記設定変更部は、前記初期値を変更するための前記設定処理を行うことを特徴とする請求項4に記載の不揮発性半導体記憶装置。
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