CN101006519A - 非易失性存储器的可变编程 - Google Patents

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Abstract

根据各种实施例的系统和方法可减少非易失性半导体存储器中的编程干扰。在一实施例中，使用一个或一个以上编程检验电平或电压对例如连接到NAND串的最末字线的选择存储器单元进行编程，其中所述编程检验电平或电压不同于用于对其他单元或字线进行编程的对应电平。一示范性实施例包括：当在编程操作期间对一串中的将被编程的最末字线进行编程时，使用用于选择物理状态的较低阈值电压检验电平。另一实施例包括施加较低的编程电压，以将所述最末字线的存储器单元编程为选择物理状态。在某些示范性实施中，建立额外的读取电平以用于读取使用较低的检验电平进行编程的状态。在一实施例中，当对选择存储器单元或字线(例如NAND串的将被编程的最末字线)进行编程时，使用大于标称步长的第二编程电压步长。

Description

非易失性存储器的可变编程
技术领域
本发明大体上涉及对非易失性存储器装置进行编程的技术。
背景技术
半导体存储器装置在各种电子装置中变得愈加盛行。举例来说，非易失性半导体存储器用于蜂窝式电话、数码照相机、个人数字助理、移动计算装置、非移动计算装置和其他装置中。电可擦可编程只读存储器(EEPROM)和快闪存储器属于最流行的非易失性半导体存储器。
快闪存储器系统的一个实例使用NAND结构，其包括夹在两个选择栅极之间串联布置多个晶体管。所述串联的晶体管和所述选择栅极被称为NAND串。图1为展示一个NAND串的俯视图。图2为其等效电路。图1和图2所述的NAND串包括夹在第一选择栅极120与第二选择栅极122之间串联的四个晶体管100、102、104和106。选择栅极120将NAND串连接到位线127。选择栅极122将NAND串连接到源极线128。通过将适当电压施加到选择栅极120的控制栅极120CG来控制选择栅极120。通过将适当电压施加到选择栅极122的控制栅极122CG来控制选择栅极122。每一晶体管100、102、104和106包括控制栅极与浮动栅极。举例来说，晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包括控制栅极102CG和浮动栅极102FG。晶体管104包括控制栅极104CG和浮动栅极104FG。晶体管106包括控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。
图3提供上述NAND串的横截面图。如图3所述，NAND串的晶体管(也称为单元或存储器单元)形成于p阱区域140中。每一晶体管包括由控制栅极(100CG、102CG、104CG和106CG)和浮动栅极(100FG、102FG、104FG和106FG)组成的堆叠栅极结构。浮动栅极形成于氧化物薄膜的顶部的p阱的表面上。控制栅极位于浮动栅极上方，其中氧化物层将控制栅极与浮动栅极分离。应注意，图3似乎描述了晶体管120与122的控制栅极与浮动栅极。然而，对于晶体管120和122来说，控制栅极与浮动栅极连接在一起。存储器单元(100、102、104、106)的控制栅极形成字线。N+扩散层130、132、134、136和138在相邻单元之间是共用的，因此所述单元彼此串联连接以形成NAND串。这些N+扩散层形成每一单元的源极与漏极。举例来说，N+扩散层130用作晶体管122的漏极和晶体管106的源极，N+扩散层132用作晶体管106的漏极和晶体管104的源极，N+扩散区域134用作晶体管104的漏极和晶体管102的源极，N+扩散区域136用作晶体管102的漏极和晶体管100的源极，且N+扩散层138用作晶体管100的漏极和晶体管120的源极。N+扩散层126连接到NAND串的位线，而N+扩散层128连接到多个NAND串的共源极线。
应注意，尽管图1至图3展示在NAND串中具有四个存储器单元，但使用四个晶体管仅提供作为一实例。NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来说，某些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元等等。本文的讨论不限于在NAND串中存在任何特定数目的存储器单元。
使用NAND结构的快闪存储器系统的典型架构将包括若干NAND串。举例来说，图4展示具有更多NAND串的存储器阵列的三个NAND串202、204和206。图4的每一NAND串包括两个选择晶体管和四个存储器单元。举例来说，NAND串202包括选择晶体管220和230以及存储器单元220、224、226和228。NAND串204包括选择晶体管240和250以及存储器单元242、244、246和248。每一串通过其选择晶体管(例如选择晶体管230和选择晶体管250)连接到源极线。选择线SGS用于控制源极侧的选择栅极。各个NAND串通过由选择线SGD控制的选择晶体管220、240等连接到各自位线。在其他实施例中，选择线不一定需要共用。字线WL3连接到存储器单元222和存储器单元242的控制栅极。字线WL2连接到存储器单元224和存储器单元244的控制栅极。字线WL1连接到存储器单元226和存储器单元246的控制栅极。字线WL0连接到存储器单元228和存储器单元248的控制栅极。可见，每一位线和各自的NAND串包含存储器单元阵列的列。字线(WL3、WL2、WL1和WL0)包含所述阵列的行。每一字线连接行中的每一存储器单元的控制栅极。举例来说，字线WL2连接到存储器单元224、244和252的控制栅极。
每一存储器单元可存储数据(模拟的或数字的)。当存储一位的数字数据时，存储器单元的可能的阈值电压的范围被划分为指派有逻辑数据“1”和“0”的两个范围。在NAND型快闪存储器的一实例中，电压阈值在存储器单元被擦除后为负且定义为逻辑“1”。阈值电压在编程操作后为正且定义为逻辑“0”。当阈值电压为负且试图通过向控制栅极施加0伏特来进行读取时，存储器单元将开启以表示正存储逻辑1。当阈值电压为正且试图通过向控制栅极施加0伏特来进行读取时，存储器单元将不会开启，其表示存储逻辑零。存储器单元也可存储多电平信息，例如多位的数字数据。在存储多电平数据的情况下，可能的阈值电压的范围被划分为数据的电平的数目。举例来说，如果存储四电平信息，那么将存在指派有数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在NAND型存储器的一实例中，阈值电压在擦除操作后为负且定义为“11”。正的阈值电压用于状态“10”、“01”和“00”。
在以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的相关实例，其全部以引用的方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号、美国专利第6,046,935号、美国专利第6,456,528号和美国专利申请案序号第09/893,277号(公开案第US2003/0002348号)。根据本发明的实施例也可使用其他类型的快闪存储器装置。举例来说，以下专利描述了NOR型快闪存储器且其全文以引用的方式并入本文：美国专利第5,095,344号；第5,172,338号；第5,890,192号和第6,151,248号。在美国专利第6,151,248号中发现快闪存储器类型的另一实例，所述美国专利以全文引用的方式并入本文。
在对快闪存储器单元进行编程时，编程电压施加到控制栅极且位线接地。来自p阱的电子注入浮动栅极中。当电子在浮动栅极中聚集时，浮动栅极变为带负电，且单元的阈值电压升高。为向被编程的单元的控制栅极施加编程电压，将所述编程电压施加到适当字线上。如上所述，所述字线还连接到利用相同字线的每一其他NAND串中的一个单元。举例来说，在对图4的单元224编程时，因为两个单元共用相同字线，所以编程电压也将施加到单元244的控制栅极。当需要对字线上的一个单元进行编程的同时不对连接到相同字线的其他单元进行编程时，例如当需要对单元224编程而不需对单元244编程时，会出现问题。因为编程电压施加到连接到字线的所有单元，所以在所述字线上的未选单元(将不进行编程的单元)、尤其是与选定进行编程的单元相邻的单元可能会被无意编程。举例来说，单元244在行方向上邻近单元224。在对单元224编程时，应注意单元244可能会被无意编程。将选定字线上的未选单元的无意编程称为“编程干扰”。
已采用若干技术来防止编程干扰。在一种已知为“自升压(self boosting)”的方法中，使未选位线电隔离且将通过电压(例如10伏特)在编程期间施加到未选字线。未选字线耦合到未选位线，使得在未选位线的沟道中存在一电压(例如八伏特)，其倾向于减小编程干扰。自升压使沟道中存在电压升高，其倾向于降低隧道氧化物上的电压且因此减小编程干扰。
NAND串通常(但并非总是)从源极侧至漏极侧进行编程，例如从存储器单元228至存储器单元222。当编程过程准备对NAND串的最末(或接近最末)的存储器单元编程时，如果所述被禁止的串(例如串204)上的所有或大多数先前编程的单元已被编程，那么在先前编程的单元的浮动栅极上存在负电荷。因为在浮动栅极上存在此负电荷，所以升压电位不会变得足够高且在最末几条字线上仍可存在编程干扰。举例来说，在对单元222编程时，如果单元248、246和244已被编程，那么所述晶体管(244、246、248)中的每一者在其浮动栅极上具有负电荷，其将限制自升压过程的升压电平且可能允许在单元242上的编程干扰。
上述与自升压有关的问题已通过如局部自升压(“LSB”)和擦除区域自升压(“EASB”)的各种方案来解决。包括改进的自升压技术的各种所述方案的概述可在标题为“Improved Self Boosting Technique”的美国专利申请案第10/379,608号中找到，其以全文引用的方式并入本文。尽管这些方案提供了减少发生编程干扰的改进，但它们可能不会完全消除其发生，且可能引入可导致编程干扰的其他问题。
因此，需要一种减少或消除编程干扰的更好的机制。
发明内容
本发明简要描述关于对存储器装置中的非易失性存储元件进行编程、检验编程和读取的技术。根据各种实施例的系统和方法在对存储器装置的选定存储元件进行编程、检验和读取时可利用可变的编程目标电平、检验电平、读取电平和步长。这些系统和方法可通过利用较小的编程电压将选择存储元件编程为目标物理状态来在存储器装置中提供减少的编程干扰和较好的数据保持。增大的步长也可用于增加编程速度。
在一实施例中，当对存储器系统进行编程时，使用至少两组检验或目标电平。在对选择字线进行编程时所使用的检验电平可不同于对其他字线编程时所使用的标称检验电平。举例来说，一群存储元件的最末字线或接近一群的最末字线的字线可使用第二组检验电平来编程。所述最末字线可为在一编程操作期间将被编程的所述群的最末字线。第二组检验电平可包括存储元件可被编程达到的每一物理状态的第二电平或仅用于选择物理状态的第二电平，所述状态例如对应于用于表示一状态的最高阈值电压范围的物理状态。
连接到最末字线或接近最末字线的字线的存储器单元可具有比其他存储器单元更紧密的代表物理状态的阈值分布。第二组检验电平可利用此点且经选择，使得选定存储器单元被编程为代表一物理状态的较低的阈值电压。因为分布较紧密，所以阈值电压范围可减小，同时在状态之间保持足够的分隔。以此方式，可减小用于将存储器单元升高至选定状态的编程电压。通过使用减小的编程电压，可减少对存储器装置的编程干扰。特定来说，可减少一群存储元件中连接到最末字线或接近最末字线的存储元件所经受的编程干扰。
在一实施例中，还使用第二组读取电平。可选择第二组读取电平以读取具有代表选定物理状态的减小的阈值电压分布的存储器单元。
一示范性实施例包括一种对非易失性存储器进行编程的方法，其包含将第一组一个或一个以上非易失性存储元件编程为第一物理状态，和将第二组一个或一个以上非易失性存储元件编程为所述第一物理状态，其中所述第一物理状态包括用于所述第二组一个或一个以上非易失性存储元件的比用于所述第一组一个或一个以上非易失性存储元件更低的最小电压。
另一示范性实施例包括一种对非易失性存储器编程的方法，其包含使用第一目标电平将第一组一个或一个以上非易失性存储元件编程为第一物理状态，和使用第二目标电平将第二组一个或一个以上非易失性存储元件编程为所述第一物理状态，其中所述第二目标电平低于所述第一目标电平。
在另一实施例中，在编程操作期间编程脉冲所增大的步长对于例如一群中的最末字线的选择字线是较大的。在此实施例中，尽管可使用第二组检验电平，但不需要使用。对于具有较紧密阈值分布的存储器单元群来说，步长可增大，同时仍精确地在选定阈值电压范围内对存储元件进行编程。因为阈值电压分布较紧密，所以在一个状态的最高阈值电压与下一状态的最低阈值电压之间存在较大的分隔。增大的步长可使得对选定群的元件的编程速度增加，且因此对整个存储器装置的编程速度增加。
在一实施例中，根据本发明的系统可包括存储元件阵列和管理电路。所述管理电路可包括专用硬件和/或可包括由存储在如非易失性存储器(例如快闪存储器、EEPROM等等)或其他存储器装置中的一个或一个以上存储装置上的软件来编程的硬件。在一实施例中，管理电路包括控制器和状态机。在另一实施例中，管理电路仅包括状态机而没有控制器。管理电路可对各种实施例执行上述步骤。根据某些实施例的方法由状态机执行。在某些实施例中，状态机位于与所述存储元件阵列相同的集成电路芯片上。
可通过检阅说明书、图式和权利要求书来获得本发明的其他特征、方面和目的。
附图说明
图1是NAND串的俯视图。
图2是图1所述的NAND串的等效电路图。
图3是图1的NAND串的横截面图。
图4是描述三个NAND串的电路图。
图5是非易失性存储器系统的一实施例的方框图，其中可实施本发明的各个方面。
图6说明存储器阵列的示范性组织。
图7描述根据实施例可施加到选定字线的示范性编程/检验电压信号。
图8描述具有四种物理状态的存储两位数据的存储元件的示范性阈值分布。
图9描述存储元件的示范性阈值电压分布和一种将多状态存储器单元编程为四种物理状态的技术的实例。
图10描述被编程为四种物理状态的一群存储元件的示范性阈值电压分布。
图11描述根据一实施例而编程的存储器单元阵列的示范性阈值电压分布和检验电平。
图12是根据一实施例的编程过程的流程图。
图13是根据一实施例的编程过程的流程图。
具体实施方式
通过实例和不以附图的图来进行限制的方式说明本发明，在图式中相同的参考表示类似元件。应注意，参考在此揭示内容中一实施例并不一定参考相同的实施例，且这些参考意味着至少一个。
在随后描述中，将描述本发明的各个方面。然而，对于所属领域的技术人员将很明显，可用本揭示案的仅仅某些或所有方面来实施本发明。出于解释的目的，陈述具体数字、材料和配置以提供对本发明的彻底理解。然而，对于所属领域的技术人员将很明显，可不使用特定细节来实施本发明。在其他实例中，省略或简化众所周知的特征以不让本发明变得模糊不清。
各种操作将依次描述为多个分立的步骤且以最有助于理解本发明的方式来描述，然而，描述的次序不应解释为暗示这些操作必然由次序决定。
图5是可用于实施本发明的快闪存储器系统的一实施例的方框图。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310和p阱控制电路308来控制。列控制电路304连接到存储器单元阵列302的位线以读取存储在存储器单元中的数据、在编程操作期间确定存储器单元的状态，和控制位线的电位电平以促进编程或禁止编程。行控制电路306连接到字线以选择所述字线中的一者、施加读取电压、施加与列控制电路304所控制的位线电位电平相组合的编程电压，和施加擦除电压。C源极控制电路310控制连接到存储器单元的共源极线(图6中标记为“C源极”)。P阱控制电路308控制p阱电压。
存储在存储器单元中的数据由列控制电路304读出，且经由数据输入/输出缓冲器312输出到外部I/O线。将存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器312，并传送到列控制电路304。外部I/O线连接到控制器318。
将用于控制快闪存储器装置的指令数据输入控制器318。指令数据通知快闪存储器请求何种操作。将输入指令传送到控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308和数据输入/输出缓冲器312的状态机316。状态机316也可输出快闪存储器的状态数据(例如READY/BUSY或PASS/FAIL)。
控制器318连接到或可与如个人计算机、数码相机或个人数字助理等等的主机系统相连接。其与所述主机进行通信，所述主机起始如将数据存储于存储器阵列302或从存储器阵列302读取数据的指令，且提供或接收这些数据。控制器318将这些指令转换成可由指令电路314解译并执行的执行信号，指令电路314与状态机316通信。控制器318通常含有用于写入存储器阵列或从存储器阵列读取的用户数据的缓冲器存储器。
一个示范性存储器系统包含一包括控制器318的集成电路，和每一者都含有存储器阵列以及相关控制、输入/输出和状态机电路的一个或一个以上集成电路芯片。存在将系统的存储器阵列与控制器电路一起集成在一个或一个以上集成电路芯片上的趋势。存储器系统可嵌入作为主机系统的部分，或可包括在可移除地插入主机系统中的存储器卡(或其他封装)中。这种卡可包括整个存储器系统(例如包括控制器)或仅包括具有相关外围电路(其中控制器嵌入主机中)的存储器阵列。因此，控制器可嵌入主机中或可包括在可移除的存储器系统内。
参看图6，描述存储器单元阵列302的一种示范性结构。如一实例，描述划分为1024区块的NAND快闪EEPROM。同时擦除存储在每一区块中的数据。在一实施例中，所述区块是同时擦除的单元的最小单位。在每一区块中，在此实例中，存在被划分为偶数列与奇数列的8,512列。位线也被划分为偶数位线(BLe)与奇数位线(BLo)。图6展示串联连接以形成NAND串的四个存储器单元。尽管展示为在每一NAND串中包括四个单元，但可使用多于或少于四个单元，例如16、32或另一数目。所述NAND串的一个端子经由第一选择晶体管SGD连接到对应位线，且另一端子经由第二选择晶体管SGS连接到c源极。
在读取和编程操作期间，同时选择4,256个存储器单元。选定的存储器单元具有相同字线(例如WL2-i)和同种位线(例如偶数位线)。因此，可同时读取或编程532个字节的数据。同时读取或编程的这些532个字节的数据形成逻辑页。因此，在此实例中，一个区块可存储至少八页。当每一存储器单元存储两位数据时(例如多电平单元)，一个区块存储16页。
在一实施例中，通过将p阱升高至擦除电压(例如20伏特)并将选定区块的字线接地来擦除存储器单元。源极和位线浮动。擦除可在整个存储器阵列、独立区块或单元的另一单位上进行。电子从浮动栅极转移到p阱区域，且阈值电压变为负。
在读取和检验操作中，将选择栅极(SGD和SGS)和未选字线(例如WL0、WL1和WL3)升高至读取通过电压(例如4.5伏特)以使晶体管操作为通过栅极。选定字线(例如WL2)连接到一电压，所述电压的电平被指定用于每一读取和检验操作以确定所关注的存储器单元的阈值电压是否已达到所述电平。举例来说，在一个一位存储器单元的读取操作中，选定字线WL2接地，从而检测阈值电压是否高于0V。在一个一位存储器单元的检验操作中，选定字线WL2连接到(例如)2.4V，从而检验阈值电压是否达到2.4V或另一阈值电平。源极与p阱处于零伏特。将选定位线(BLe)预充电至(例如)0.7V的电平。如果阈值电压高于读取或检验电平，那么因为非导电存储器单元，所以所关注的位线(BLe)的电位电平保持高电平。另一方面，如果阈值电压低于读取或检验电压，那么因为导电性存储器单元(M)，所以所关注的位线(BLe)的电位电平减小至低电平，例如小于0.5V。存储器单元的状态由连接到位线的读出放大器来检测。存储器单元是否被擦除或编程之间的差异视浮动栅极中是否存储有负电荷而定。举例来说，如果在浮动栅极中存储有负电荷，那么阈值电压变得较高，且晶体管可处于增强模式。
上述擦除、读取和检验操作根据所属领域中已知的技术而执行。因此，所属领域的技术人员可改变所解释的许多细节。
在一实例中，在对存储器单元编程时，漏极与p阱接收0伏特，而控制栅极接收如图7所示具有递增量值的一组编程脉冲。在一实施例中，所述脉冲的量值在7伏特至15伏特的范围内变化。在其他实施例中，脉冲的范围可不同，例如具有12伏特的开始电平。在存储器单元的编程期间，在脉冲之间的时期中执行检验操作。也就是说，在每一编程脉冲之间读取被并行编程的一组单元的每一单元的编程电平，以确定其是否等于或大于所述单元被编程达到的检验电平。一种检验编程的方法是测试特定比较点处的传导。通过将位线电压从0升高至Vdd(例如2.5伏特)而(例如)在NAND单元中锁定经检验已充分编程的单元，以停止对所述单元的编程过程。可使用在改变存储在单元的浮动栅极上的电荷的情况下锁定单元或另外移除编程脉冲的施加的各种技术。在某些情况下，脉冲的数目是受限的(例如20个脉冲)，且如果给定的存储器单元未由最末脉冲充分编程，那么就会出现错误。在某些实施中，存储器单元在编程之前被擦除(以区块或其他单位)。
对于快闪存储器单元的阵列，许多单元经并行检验。对于多状态快闪存储器单元的某些实施例来说，在每一个别编程脉冲之后，存储器单元将经历一组检验步骤以确定存储器单元处于何种状态。举例来说，处于八种状态的能够存储数据的多状态存储器单元可能需要对七个比较点执行检验操作。因此，在两个连续编程脉冲之间施加七个检验脉冲以执行七个检验操作。基于七个检验操作，系统可确定存储器单元的状态。一种减少检验时间负担的方法是使用更有效的检验方法，例如在2002年12月5日递交的题为“Smart Verify for Multi-State Memories”的美国专利申请案序号第10/314,055号中所揭示的方法，所述专利申请案以全文引用的方式并入本文。
参看图7，其描述编程电压信号。此信号具有一组量值递增的脉冲。脉冲的量值随每一脉冲增加预定步长。在包括存储多位数据的存储器单元的实施例中，示范性步长为0.2伏特。在编程脉冲之间是检验脉冲。图7的信号假定四个状态的存储器单元，因此，其包括三个检验脉冲。举例来说，在编程脉冲480与482之间是三个检验脉冲。第一检验脉冲(或电压电平)484描述为处于零伏特。第二检验脉冲486紧随第一检验脉冲(或电压电平)。第三检验脉冲488紧随第二检验脉冲486。
图8说明当每一存储器单元在四种物理状态中存储两位数据时的存储器单元阵列的示范性阈值电压分布。分布502代表处于擦除状态的单元的阈值电压的分布(存储“11”)，所述分布具有负的阈值电压电平。分布504代表处于第一编程状态的单元的阈值电压的分布，存储“10”。分布506代表处于第二编程状态的单元的阈值电压的分布，存储“00”。分布508代表处于第三编程状态的单元的阈值电压的分布，存储“01”。在此实例中，存储在单个存储器单元中的两位中的每一位来自不同的逻辑页。也就是说，存储在每一存储器单元中的两位中的每一位载有不同的逻辑页地址。以方形显示的位对应于下页。以圆形显示的位对应于上页。在一实施例中，使用格雷码(gray code)定向将逻辑状态指派给存储器单元的物理状态，使得如果浮动栅极的阈值电压错误地移位，那么仅有一个位将受影响。
图9说明一种对4状态NAND存储器单元进行编程的两遍技术的一实例，所述存储器单元例如为在图8中说明其阈值电压分布的阵列的存储器单元。在第一遍编程通过中，根据将编程为下逻辑页的位来设置单元的阈值电压电平。如果所述位是逻辑“1”，那么由于阈值电压在早期已被擦除而处于适当状态，因此阈值电压不改变。然而，如果将编程的位是逻辑“0”，那么如箭头512所示，单元的阈值电平增加至处于阈值电压分布504内。此完成所述第一编程通过。
在第二编程通过中，根据将编程为上逻辑页的位来设置单元的阈值电压电平。如果上逻辑页的位将存储逻辑“1”，那么视下页位的编程而定，由于所述单元处于对应于阈值电压分布502或504的物理状态中的一个物理状态中，因此不进行编程，阈值电压分布502和504都载有为“1”的上页位。然而，如果上页位将为逻辑“0”，那么对单元进行第二次编程。如果第一遍使单元保持处于对应于阈值分布502的擦除状态，那么如箭头516所示，在第二阶段对单元编程，使得阈值电压增加至处于阈值分布508内。如果由于第一遍编程，单元已被编程为对应于阈值分布504的状态，那么如箭头514所示，存储器单元在第二遍中被进一步编程以使阈值电压增加至处于阈值电压分布506内。第二通过的结果是将所述单元编程为指定状态以在不改变第一遍编程的结果的情况下存储上页存储逻辑“0”。
当然，如果存储器以多于四个物理状态操作，那么在存储器单元的界定电压阈值窗口内将存在数目与状态数目相等的多个阈值电压分布。另外，尽管已对每一分布或物理状态指派特定的位样式，但可如此指派不同的位样式，在此情况下，在其间发生编程的状态可与图9至图10中所述的状态不同。
通常，被并行编程的单元是沿一字线的交替单元。举例来说，图4说明沿一字线WL2的大量单元的三个存储器单元224、244和252。包括单元224和252的一组交替单元存储来自逻辑页0和2(“偶数页”)的位，而包括单元244的另一组交替单元存储来自逻辑页1和3(“奇数页”)的位。
为提供改进的可靠性，因为较紧密的分布将带来较宽的读取和编程裕度(状态之间的距离)，所以需要使物理状态的个别阈值分布收紧(分布变窄)。然而，在存储器单元的浮动栅极之间的电荷耦合将使存储在浮动栅极上的视在电荷(apparent charge)增加。视在电荷的增加可使个别存储器单元的阈值电压增加，且因此获得对应于某些物理状态的较宽的电压分布。
因为由相邻浮动栅极上的电荷引起的电场的存在，所以存储在浮动栅极上的视在电荷可发生变化。困难在于相邻存储器单元可在现正读取的当前单元被编程之后的一时间进行编程或擦除。举例来说，考虑到一组单元被编程以向其浮动栅极添加一电荷电平来对应于一组数据。在以第二组数据对第二组单元(例如邻近第一组单元)进行编程之后，因为来自第二组浮动栅极的电场的影响，所以从第一组单元的浮动栅极读取的电荷电平有时似乎与经编程的电平不同。也就是说，观察到的误差可归因于相邻浮动栅极的电场对正读取的单元的浮动栅极的视在电压电平的影响。此已知为Yupin效应，且在美国专利第5,867,429号和第5,930,167号中具有更充分的描述，所述专利以全文引用的方式并入本文。在NAND型存储器装置中，存储器单元可经历来自邻近位线以及邻近字线上的浮动栅极的电荷耦合。然而，字线对字线的电荷耦合通常支配任何位线对位线的电荷耦合。
存储器阵列的某些存储器单元将经历减小的电平或不经历Yupin效应。举例来说，参看图4并假定其中所述的NAND串的编程是从源极侧至漏极侧进行的，连接到最末字线WL3的存储器单元将经历很少或不经历Yupin效应。因为它们是所述串中的在编程操作期间将被编程的最末存储器单元，所以将存在很少或不存在来自随后被编程的浮动栅极的电荷耦合。然而，其他字线的存储器单元将在对字线0、1或2编程之后进行编程。举例来说，可将存储在存储器单元228的浮动栅极上的电荷编程为代表存储器单元的目标物理状态的所需电平。在对存储器单元228编程之后，连接到字线1的存储器单元将被编程。存储在存储器单元226的浮动栅极上的电荷可在随后的编程操作步骤期间增加。来自存储器单元226的浮动栅极的电场在编程之后可影响存储器单元228的浮动栅极的视在电荷电平。存储在存储器单元288的浮动栅极上的视在电荷的此增加将使存储器单元的阈值电压增加。在单元阵列中的存储器单元的浮动栅极上实现增加的视在电荷将加宽存储器单元的物理状态的阈值电压分布。
然而，连接到WL3的存储器单元将经历很少或不经历来自相同NAND串上的其他存储器单元的电场引起的阈值电压改变。如前所述，在编程操作期间，在对连接到WL3的存储器单元进行编程后，将不会对特定串的存储器单元进行编程。因此，在连接到WL3的存储器单元后被编程的相邻浮动栅极将不产生影响。如果(例如)编程是从偶数位线到奇数位线进行的，那么连接到偶数位线的单元可经历来自相邻奇数位线的小的电荷耦合。耦合的量与字线到字线的耦合相比较小。因此，连接到WL3的存储器单元的阈值电压分布将不会由于电荷耦合而加宽到由连接到其他字线的存储器单元所经历的程度。
图10说明当处于四种物理状态(0、1、2、3)中的一种物理状态中的每一存储器单元存储两位数据时，例如在图4和图6中所述的存储器单元阵列的阈值电压分布。图10展示代表连接到第一组字线(例如WL0至WL2)的存储器单元的阈值电压分布的第一组分布522、524和526。分布520代表处于擦除状态的所有单元的分布。还说明了代表连接到最末字线(例如WL3)的存储器单元的阈值电压分布的第二组分布532、534和536。应了解，可使用许多其他配置(例如存储3位或更多数据的每串具有16、32或更多的单元)。
代表连接到WL3的存储器单元的第二组分布比代表连接到其他字线的存储器单元的第一组分布更紧密。举例来说，分布522、524和526可具有约0.5V或0.4V的宽度，而分布532、534和536可具有约0.3V或0.2V的宽度。本文所提出的电压仅仅是为了解释和实例的目的。由于如先前所述相邻存储器单元之间存在电荷耦合，因此第一组分布宽于第二组分布。
可靠的数据存储需要多状态存储器单元的阈值电压电平的多个范围以充分的裕度彼此分离，使得存储器单元的电平可以明确的方式进行编程和读取。在典型的存储器装置中，单组读取和检验电平用于系统的所有存储器单元而不需要考虑特定存储器单元所连接到的字线。举例来说，在将系统的任何存储器单元编程为状态2时，将使用例如Vv2的编程检验电平。这些电平将在多个位置处建立，所述位置将在阈值电压范围之间保持足够的分隔，且考虑由来自相邻浮动栅极的交叉耦合引起的阈值电压的较宽分布。举例来说，在一电平下建立编程检验电平Vv2，所述电平将在物理状态1的最高的可能的阈值电压与物理状态2的最低的可能的阈值电压之间保持足够分隔的电平。此电平在由于Yupin效应而使阈值电压分布较宽的情况下下在状态之间保持足够的分隔。
从图10可见，使用单组检验电平而不考虑存储器单元所连接的字线可导致过度补偿和随后比某些存储器单元，尤其是连接到一串的最末字线的所述单元所需的检验和目标电平更高的检验和目标电平。如前所述，例如由于升压不足，最末字线会经历比其他字线更大量的编程干扰。编程干扰主要是由较高的编程电压或脉冲而引起。通过减小在编程期间施加到最末字线的编程电压的电平，可减少最末字线上的编程干扰。
根据一个实施例，建立用于选择存储器单元或字线的额外组的编程检验和/或读取电平。举例来说，额外组的检验电平可用于正进行编程的一群单元的最末字线。额外组的电平也可用于其他选择单元或字线，例如与最末字线相邻的字线等等。具有较紧密的阈值分布的任何字线可从使用额外的目标和检验电平中获益且可使用额外的目标和检验电平来可靠地编程。因为所述字线的电压分布比其他字线的电压分布更紧密，所以额外组中的一个或一个以上电平可比所述第一组电平中的对应电平低(例如假定一阈值电压检验参数)。使用较低的编程检验电平可减小将存储元件编程为特定状态所需的编程电压。通过使用较低的编程电压，可减小存储器单元所经历的编程干扰的发生或数量。
图11说明由使用两组编程检验电平引起的示范性阈值电压分布。状态2和3的较低编程检验电平导致连接到WL3的单元的阈值电压分布发生变化。连接到WL0至WL2的存储器单元具有分别对应于物理状态1、2和3、表示为522、524和526的阈值电压分布。使用编程检验电平Vv1(例如0.4V)、Vv2_WL0-2(例如1.5V)和Vv3_WL0-2(例如2.8V)将连接到WL0至WL2的存储器单元编程为状态1、2和3。举例来说，连接到WL0的期望编程为状态2的存储器单元将使其阈值电压编程为高于编程检验电平Vv2_WL0-2。在一个实施例中，将等于检验电平的控制栅极电压检验参数应用到存储器单元。如果在将等于电平Vv3_WL0-2的控制栅极电压施加到存储器单元时存储器单元是导电的，但在将等于电平Vv2_WL0-2的控制栅极电压施加到存储器单元时存储器单元不导电，那么所述存储器单元经检验为编程到状态2。
连接到WL3的存储器单元具有分别对应于状态1、2和3、表示为532、534和536的阈值电压分布。物理状态2和3具有较低的目标电平用于被编程的最末字线(例如WL3)，导致图11中所示的变化分布534和536。在对连接到WL3的存储器单元进行编程时，使用较低的编程检验电平Vv2_WL3(例如1.3V)和Vv3_WL3(例如2.4V)。举例而言，期望被编程为状态2的存储器单元将被编程到其阈值电压处于或高于编程检验电平Vv2_WL3为止。即使阈值电压分布对于最末字线发生变化，但WL0-2的物理状态2仍然是与WL3的物理状态2相同的物理状态。因此，物理状态2和3对于将被编程的最末字线(例如WL3)比其他字线具有较低的目标电平(例如Vv2_WL3对Vv2_WL0-2)和因此较低的最小电压。在其他实施例中，用于最末字线的额外检验电平也可用于状态1。
可针对使用第二组检验电平编程的字线建立第二组读取电平。再次参看图11作为实例，Vr2_WL3(例如0.9V)是用于连接到WL3的存储器单元的状态2读取电平，而Vr2_WL0-2(例如1.1V)是用于连接到WL0至WL2的存储器单元的状态2读取电平。Vr3_WL3(例如1.8V)是用于连接到WL3的存储器单元的状态3读取电平，而Vr3_WL0-2(例如2.2V)是用于连接到WL0至WL2的存储器单元的状态3读取电平。尽管未图示，但可使用一个或一个以上状态1读取电平并将其设置为例如约0V的值。用于WL3的第二组读取电平可与用于WL3的第二组检验电平结合使用。然而，不需要使用第二组读取电平。举例来说，即使在已使用第二组检验电平对连接到WL3的存储器单元进行编程时，对应于WL0至WL2的读取电平仍可用于WL3。对于所属领域的技术人员显而易见，可使用第一组读取电平来正确读取使用第二组检验电平编程的存储器单元。
如果在读取操作期间被读取那么将指示一特定物理状态的阈值电压的范围在使用额外读取电平时也会发生变化。举例来说，如果连接到WL3的单元的编程阈值电压确定为在Vr2_WL3与Vr3_WL3之间，那么所述单元将被读取为处于物理状态2。然而，如果连接到WL0-2的单元的编程阈值电压确定为处于Vr2_WL0-2与Vr3_WL0-2之间，那么所述单元将被读取为处于物理状态2。即使电压的范围不同，最末字线的物理状态也与其他字线的物理状态相同。在使用单组读取电平的实施例中，如果被读取那么将指示一特定状态的阈值电压的范围将相同，不考虑字线。然而，实际阈值电压的分布将由于额外组的编程检验或目标电平而发生变化。
在一实施例中，在对具有较低检验电平的存储器单元进行编程时，使用较低的编程电压。在图4的实例中，可施加较低的编程电压以将WL3的存储器单元编程为选择状态。因为在对WL3编程时对状态2和3使用较低的检验或目标电平，所以在所述单元达到状态2或3之前需要较低的电荷存储在所述单元中。因为所需电荷的量较少，所以可施加较低的编程电压以将存储在单元中的电荷增加至所述较低的所需电平。在一实施例中，在对WL3编程时可使用不同的编程电压或编程电压信号，从而使用较低的编程电压。在其他实施例中，在对WL3以及其他字线编程时，可使用相同的信号。
举例而言，在一实施例中可使用如图7所示的递增编程电压。如前所述，从检验为达到其目标状态的所述单元去除施加的递增电压。由于所述检验电平及因此所需的编程阈值电压对于WL3较低，因此在连接到WL3的单元经检验为编程到选择状态之前可能将需要较少的脉冲。也就是说，连接到WL3的存储器单元需要较低的存储电荷或阈值电压。因此，这些单元将比其他字线的单元更快达到其目标阈值电压电平。将从这些单元较快地去除编程电压，导致施加较少的编程脉冲和/或较低的峰值编程脉冲。
图12是描述一种根据一实施例用于对存储器系统进行编程的方法的流程图。对所属领域的技术人员显而易见，依照特定应用或实施方案可修改、添加或去除各种步骤，同时仍处在本揭示案的范围与精神内。在上述两遍编程操作中，例如可在单个迭代中使用多个编程或检验步骤。在各种实施方案中，在编程之前擦除(以区块或其他单位)存储器单元。在图12的步骤602中，数据载入指令由控制器318发出并输入到数据输入/输出缓冲器312。因为一指令锁存信号(未说明)被输入到指令电路314，所以输入数据被识别为一指令并由状态机316锁存。在步骤604中，指定页地址的地址数据从控制器318输入到数据输入/输出缓冲器312。因为地址锁存信号被输入到指令电路314，所以输入数据被识别为页地址并由状态机316锁存。在步骤606中，将532字节的编程数据输入到数据输入/输出缓冲器312。应注意，532字节的编程数据是所述特定实施方案特有的，且其他实施方案将需要或利用各种其他大小的编程数据。所述数据可锁存在选定位线的寄存器中。在某些实施例中，数据也锁存在选定位线的第二寄存器中以用于检验操作。在步骤608中，编程指令由控制器318发出并输入到数据输入/输出缓冲器312。因为指令锁存信号被输入到指令电路314，所以指令由状态机316锁存。
在步骤610中，将Vpgm初始化为开始脉冲(例如12伏特)，且将由状态机316保持的编程计数器PC初始化为0。在步骤612中，确定正对哪条字线进行编程。如果正被编程的字线是将在编程操作期间针对所述串编程的最末字线，那么流程图继续步骤614。如果正被编程的字线不是串中的在编程操作期间将被编程的最末字线，那么流程图继续步骤616。在步骤616中，检索标称检验参数值或目标电平。标称值可以是在对存储器系统编程时所使用的典型检验值。如所讨论，这些值可说明引起存储器单元的较宽阈值电压分布的电荷耦合。举例来说，在一实施例中，标称编程检验值是图11中所说明的值Vv1、Vv2_WL0-2和Vv3_WL0-2。如果所述串的最末字线正被编程，那么可在步骤614中检索最末字线的检验参数值。如前所述，最末字线的检验参数值可低于标称检验参数值(假定一阈值电压检验参数)。因为在连接到最末字线的存储器单元上没有Yupin效应且因此阈值电压分布比连接到其他字线的存储器单元更紧密，所以这些较低的检验参数值在用于代表数据状态的阈值电压范围之间保持足够的分隔。
在步骤618中，编程电压(Vpgm)脉冲施加到选定字线。包括将被编程的存储器单元的位线接地，而其他位线连接到VDD以禁止编程。在步骤620中，检验选定存储器单元的状态。选定存储器单元是使用在步骤616中或步骤614中检索的检验参数值来检验。如上所述，在步骤620中可使用各种检验参数。举例来说，在一实施例中可使用存储器单元的读出的漏极源极电流的检验参数。在另一实施例中，施加到存储器单元的控制栅极电压可用作检验参数。如果检测到选定单元的目标阈值电压已达到适当电平(例如针对逻辑0或多状态单元的特定状态的编程电平)，那么选定单元被检验为编程到其目标状态。如果检测到阈值电压没有达到适当电平，那么选定单元不会被检验为编程到其目标状态。在步骤620中检验为编程到其目标状态的那些单元将不再进一步编程。在步骤622中，例如通过检查适当的数据存储寄存器来确定将被编程的所有单元是否已经过检验。如果是这样，那么因为所有选定存储器单元都被编程并检验，所以编程过程完成且成功。在步骤624中报告通过的状态。如果在步骤622中确定并非所有存储器单元都经过检验，那么编程过程继续。在步骤626中，检查编程计数器PC与一编程极限值比较。编程极限值的一个实例是20。如果编程计数器PC不小于20，那么编程过程失败且在步骤628中报告失败状态。如果编程计数器PC小于20，那么在步骤630中使Vpgm电平增加所述步长并使编程计数器PC递增。在步骤630之后，所述过程返回到步骤618以施加下一Vpgm脉冲。
在成功的编程过程结束时，存储器单元的阈值电压应处于经编程的存储器单元的一个或一个以上阈值电压分布内，或处于经擦除的存储器单元的阈值电压分布内。根据一个实施例，连接到串的最末字线的存储器单元可在代表特定物理状态的第一电压分布内进行编程，而连接到所述串的其他字线中的一个字线的存储器单元可在代表相同物理状态的第二阈值电压分布内进行编程。
根据实施例在将编程电压或脉冲施加到选定的存储器单元之后可使用各种检验参数。通过检验存储器单元的可编程阈值电压是高于最低检验电平或处于特定物理状态的目标电平，检验参数可用于确定所述存储器单元是否达到其目标状态。例如，在一实施例中，存储器单元的读出的漏极源极电流用作一检验参数。
根据一个实施例，在对一组群(诸如一NAND串)的一最末字线或接近所述最末字线的一字线进行编程时，可使用较大步长递增编程脉冲。在此实施例中，尽管不必如此，但连接到最末字线的存储器单元的检验电平可与连接到其他字线的单元所使用的检验电平相同。如图10所示，连接到最末字线的存储器单元的阈值电压分布比连接到其他字线的存储器单元的对应阈值分布更紧密。这使得处于第一状态的存储器单元的最大可能阈值电压与处于下一状态的存储器单元的最小可能阈值电压之间形成较大分隔。举例来说，代表连接到WL3的存储器单元的状态2和3的电位阈值电压电平之间的分隔542大于代表连接到另一字线的存储器单元的状态2和3的电位阈值电压之间的分隔540。在一个实施例中，分隔540可约为0.9V，而分隔542约为1.1V。
300毫伏特的编程电压步长可用于具有约300毫伏特的分布的典型存储器单元，例如图11中WL0-2的存储器单元。使用用于增加编程电压脉冲的小步长，使得存储器单元在目标阈值电压范围内被精确编程而不会过度编程。尽管增加步长可增加编程时间，但增加步长可导致较宽的阈值电压分布，且因此导致代表各种状态的电压之间的较小分隔。然而，当在代表不同状态的电位阈值电压之间存在较大分隔时，可使用较大的步长，同时仍保持足够的分隔。举例来说，可使用较大的编程步长来编程一串的最末字线，同时仍保持精确的编程和足够的分隔。在一实施例中，可使用500毫伏特的编程电压步长来递增最末字线的存储器单元的脉冲。500毫伏特步长仍可保持将存储器单元精确地编程为目标状态。WL3的阈值电压分布的所得宽度可增加，但将仅增加至相似于其他字线的宽度。通过使用增加的编程步长，可减少存储器单元或字线的编程时间。通过减少选择存储器单元(例如连接到最末字线的存储器单元)的编程时间，可减少整个存储器系统的总编程时间。
图13是说明一种根据一实施例对存储器系统编程的方法的流程图，其中依照存储器单元所连接的字线而使用可变的编程步长。步骤602至610对应于图12的步骤602至610。在步骤662中，编程脉冲被施加到选定字线，例如图4的WL2或WL3。包括将被编程的存储器单元的位线接地，而其他位线连接到VDD以禁止编程。
在步骤664中，检验选定存储器单元的状态。如果检测到选定单元的目标阈值电压已达到适当电平(例如针对逻辑0或多状态单元的特定状态的编程电平)，那么选定单元被检验为编程到其目标状态。如果检测到阈值电压没有达到适当电平，那么选定单元不会被检验为编程到其目标状态。在步骤644中检验的那些单元将不再进一步编程。在步骤666中，例如通过检查适当的数据存储寄存器来确定将被编程的所有单元是否已经过检验。如果是这样，那么因为所有选定存储器单元都被编程并检验，所以编程过程完成且成功。在步骤668中报告通过的状态。如果在步骤666中确定并非所有存储器单元都经过检验，那么编程过程继续。在步骤670中，检查编程计数器PC与一编程极限值比较。编程极限值的一个实例是20。如果编程计数器PC不小于20，那么编程过程失败且在步骤672中报告失败状态。
在步骤674中，确定正被编程的选定字线是否为串中的在编程操作期间将被编程的最末字线。如果选定字线不是所述串的最末字线，那么在步骤676中使Vpgm增加第一步长，并使PC递增。在步进Vpgm和使PC递增之后，在步骤662中继续流程图的操作。如果在步骤674中确定所述串的最末字线是选定字线，那么在步骤678中使Vpgm增加第二步长。在此步骤也使PC递增。在步骤678中所使用的第二步长大于在步骤676中所使用的第一步长。在使PC递增和步进Vpgm之后，在步骤662中继续流程图的操作。
在假定通过将特定电压施加到控制栅极并确定存储器单元是否开启或断开来执行检验方法下，提出本揭示案的大部分。然而，存在检验(和读取)存储器单元的其他构件和用于确定存储器单元的状态的其他检验参数，其同样可在本发明的精神内使用。举例来说，可使用电流读出系统，其中在某一读取条件下存储单元的电流与一组参考电流比较。在另一实施例中，可使用多个不同参数来确定存储单元的状态。举例来说，可由电流读出来执行单元的存储电荷电平的确定，其中使用固定的偏压条件来读出其传导的量值。或者，可通过读出阈值电压来作出所述确定，其中使用各种操纵栅极偏压条件来读出所述传导的开始。或者，(通过例如预充电电容器)使单元的电荷电平确定的驱动器-强度控制一动态保持的读出节点的放电率，可动态地执行所述确定。通过读出达到给定放电电平的时间，确定所存储的电荷电平。在此情况下，指示单元条件的参数为时间。在美国专利第6,222,762号中描述了此方法，其以全文引用的方式并入本文。另一替代技术是一种将频率用作参数来确定存储单元的状态的技术，如美国专利第6,044,019号中所描述，其以全文引用的方式并入本文。电流读出方法在美国专利第5,172,338号中被更充分地研究，所述专利以全文引用的方式并入本文。
上述实例是相对于NAND型快闪存储器来提供的。然而，本发明的原理可应用于其他类型的非易失性存储器，包括当前现有的存储器和预期使用正开发的新技术的存储器。
出于说明和描述的目的而提供本发明的实施例的上述描述。其并不期望是彻底的或将本发明限于所揭示的精确形式。许多修改和变化对于所属领域的技术人员将显而易见。选择并描述实施例以最好地解释本发明的原理及其实际应用，从而使所属领域的技术人员理解本发明、各种实施例和适合预期特定用途的各种修改。期望本发明的范围由所附的权利要求书及其均等物来界定。

Claims (43)

1.一种对非易失性存储器进行编程的方法，其包含：
将一第一组一个或一个以上非易失性存储元件编程为一第一物理状态；和
将一第二组一个或一个以上非易失性存储元件编程为所述第一物理状态，所述第一物理状态包括一对于所述第二组一个或一个以上非易失性存储元件比对于所述第一组一个或一个以上非易失性存储元件更低的最小电压。
2.根据权利要求1所述的方法，其中：
所述第一物理状态包括一用于所述第一组的第一最小阈值电压和一用于所述第二组的第二最小阈值电压，所述第二最小阈值电压小于所述第一最小阈值电压。
3.根据权利要求2所述的方法，其中：
所述将所述第一组编程为所述第一物理状态的步骤包括使用一第一目标电平对所述第一组进行编程；且
所述对一第二组编程的步骤包括使用一第二目标电平对所述第二组进行编程。
4.根据权利要求3所述的方法，其中：
所述对所述第一组编程的步骤包括检验将所述第一组编程为所述第一物理状态，其中检验包括确定所述第一组的所述一个或一个以上非易失性存储元件的一阈值电压是否达到所述第一目标电平；且
所述对所述第二组编程的步骤包括检验将所述第二组编程为所述第一物理状态，其中检验包括确定所述第二组的所述一个或一个以上非易失性存储元件的一阈值电压是否达到所述第二目标电平。
5.根据权利要求4所述的方法，其中：
所述第一目标电平等于所述第一最小阈值电压；且
所述第二目标电平等于所述第二最小阈值电压。
6.根据权利要求1所述的方法，其中：
在所述对所述第一组编程的步骤之后执行所述对所述第二组编程的步骤。
7.根据权利要求6所述的方法，其中：
所述第一组非易失性存储元件和所述第二组非易失性存储元件是一NAND串的一部分；
所述第二组一个或一个以上非易失性存储元件耦合到所述NAND串的一特定字线；且
所述第一组一个或一个以上非易失性存储元件耦合到所述NAND串的其他字线。
8.根据权利要求7所述的方法，其中：
所述特定字线是将在一编程操作期间针对所述NAND串编程的一最末字线。
9.根据权利要求1所述的方法，其中：
所述对所述第一组编程的步骤包括打算施加一第一最大编程电压以将所述第一组编程为所述第一物理状态；且
所述对所述第二组编程的步骤包括打算施加一第二最大编程电压以将所述第二组编程为所述第一物理状态，所述第二最大编程电压小于所述第一最大编程电压。
10.根据权利要求1所述的方法，其进一步包含：
读取所述第一组，所述读取步骤包括施加一个或一个以上第一读取值以确定所述第一组的所述一个或一个以上存储元件是否被编程为所述第一物理状态；和
读取所述第二组，所述读取步骤包括施加一个或一个以上第二读取值以确定所述第二组的所述一个或一个以上存储元件是否被编程为所述第二物理状态；且
其中所述一个或一个以上第二读取值小于所述一个或一个以上第一读取值。
11.根据权利要求1所述的方法，其中：
所述第一物理状态对应于一用于代表物理状态的所述第一组的最高阈值电压范围和一用于代表物理状态的所述第二组的最高阈值电压范围。
12.根据权利要求1所述的方法，其中：
所述第一组一个或一个以上非易失性存储元件和所述第二组一个或一个以上非易失性存储元件是一个或一个以上二进制非易失性存储元件的组。
13.根据权利要求1所述的方法，其中：
所述第一组一个或一个以上非易失性存储元件和所述第二组一个或一个以上非易失性存储元件是一个或一个以上多状态非易失性存储元件的组。
14.根据权利要求1所述的方法，其中：
所述第一组一个或一个以上非易失性存储元件和所述第二组一个或一个以上非易失性存储元件是快闪存储器装置。
15.根据权利要求1所述的方法，其中：
所述第一组和所述第二组是一快闪存储器装置阵列的一部分；
所述阵列与一主机系统通信；且
所述阵列可从所述主机系统中移除。
16.一种对非易失性存储器进行编程的方法，其包含：
使用一第一目标电平将一第一组一个或一个以上非易失性存储元件编程为一第一物理状态；和
使用一第二目标电平将一第二组一个或一个以上非易失性存储元件编程为所述第一物理状态，所述第二目标电平低于所述第一目标电平。
17.根据权利要求16所述的方法，其中：
所述第一目标电平是一第一最小阈值电压电平；且
所述第二目标电平是一第二最小阈值电压电平。
18.根据权利要求16所述的方法，其中：
所述对一第一组一个或一个以上非易失性存储元件编程的步骤包括检验使用所述第一目标电平将所述第一组编程为所述第一物理状态；且
所述对一第二组一个或一个以上非易失性存储元件编程的步骤包括检验使用所述第二目标电平将所述第二组编程为所述第一物理状态。
19.根据权利要求16所述的方法，其中：
在所述对所述第一组编程的步骤之后执行所述对所述第二组编程的步骤。
20.根据权利要求19所述的方法，其中：
所述第一组和所述第二组是一NAND串的一部分；
所述第二组一个或一个以上非易失性存储元件耦合到所述NAND串的一特定字线；且
所述第二组一个或一个以上非易失性存储元件耦合到所述NAND串的其他字线。
21.根据权利要求20所述的方法，其中：
所述特定字线是将在一编程操作期间针对所述串编程的一最末字线。
22.根据权利要求16所述的方法，其中：
所述第一物理状态包括一对于所述第一组非易失性存储元件比对于所述第二组
非易失性存储元件更低的最小阈值电压。
23.根据权利要求16所述的方法，其中：
所述第一组一个或一个以上非易失性存储元件和所述第二组一个或一个以上非易失性存储元件是一个或一个以上多状态快闪非易失性存储元件的组。
24.根据权利要求16所述的方法，其中：
所述第一组和所述第二组是一快闪存储器装置阵列的一部分；
所述阵列与一主机系统通信；且
所述阵列可从所述主机系统中移除。
25.一种非易失性存储器系统，其包含：
一组非易失性存储元件，所述组非易失性存储元件包括一具有一第一组物理状态的第一子组非易失性存储元件和一具有所述第一组物理状态的第二子组非易失性存储元件，所述第一组物理状态中的一个或一个以上物理状态处在对于所述第二子组非易失性存储元件比对于所述第一子组非易失性存储元件更低的电压；和
管理电路，其与所述非易失性存储元件通信。
26.根据权利要求25所述的非易失性存储器系统，其中：
所述第一组物理状态中的所述一个或一个以上物理状态包括对于所述第二子组非易失性存储元件比对于所述第一子组非易失性存储元件更低的最小阈值电压。
27.根据权利要求25所述的非易失性存储器系统，其中：
所述管理电路使用一个或一个以上第一目标电平以将所述第一子组非易失性存储元件编程为所述第一组物理状态中的所述一个或一个以上物理状态，且使用一个或一个以上第二目标电平以将所述第二子组非易失性存储元件编程为所述第一组物理状态中的所述一个或一个以上物理状态。
28.根据权利要求27所述的非易失性存储器系统，其中：
所述一个或一个以上第二目标电平低于所述一个或一个以上第一目标电平。
29.根据权利要求28所述的非易失性存储器系统，其中：
所述一个或一个以上第一目标电平是用于所述第一子组非易失性存储元件的所述第一组物理状态中的所述一个或一个以上物理状态的一个或一个以上最小阈值电压；且
所述一个或一个以上第二目标电平是用于所述第二子组非易失性存储元件的所述第一组物理状态中的所述一个或一个以上物理状态的一个或一个以上最小阈值电压。
30.根据权利要求25所述的非易失性存储器系统，其中：
所述组非易失性存储元件是一组多状态快闪非易失性存储元件。
31.根据权利要求25所述的非易失性存储器系统，其中：
所述管理电路包括一控制器、一状态机和读出放大器中的至少一者。
32.根据权利要求25所述的非易失性存储器系统，其中：
所述组非易失性存储元件是一快闪存储器装置阵列的一部分；
所述阵列与一主机系统通信；且
所述阵列可从所述主机系统中移除。
33.一种非易失性存储器系统，其包含：
一第一组存储元件，其耦合到一第一字线，所述第一组存储元件具有一第一组物理状态；
一第二组存储元件，其耦合到一第二字线，在一编程操作期间所述第二字线在所述第一字线之后被编程，所述第二组存储元件具有所述第一组物理状态；
一管理电路，其适于对所述第一组非易失性存储元件和所述第二组非易失性存储元件进行编程，所述管理电路使用一个或一个以上第一目标电平将所述第一组非易失性存储元件编程为所述第一组物理状态中的一个或一个以上物理状态，所述管理电路使用一个或一个以上第二目标电平将所述第二组非易失性存储元件编程为所述第一组物理状态中的一个或一个以上物理状态，所述一个或一个以上第二目标电平低于所述一个或一个以上第一目标电平。
34.根据权利要求33所述的非易失性存储器系统，其中：
所述第一组物理状态中的所述一个或一个以上物理状态包括对于所述第二子组非易失性存储元件比对于所述第一子组非易失性存储元件更低的最小阈值电压。
35.根据权利要求33所述的非易失性存储器系统，其中：
所述第一组非易失性存储元件是多状态快闪存储器装置。
36.一种非易失性存储器系统，其包含：
用于使用一第一目标电平将一第一组一个或一个以上非易失性存储元件编程为一第一物理状态的构件；和
用于使用一第二目标电平将一第二组一个或一个以上非易失性存储元件编程为所述第一物理状态的构件，其中所述第二目标电平低于所述第一目标电平。
37.一种对非易失性存储器编程的方法，其包含：
将一第一非易失性存储元件编程为一第一物理状态；
使用一检验参数的一第一值检验将所述第一非易失性存储元件编程为所述第一物理状态；
将一第二非易失性存储元件编程为所述第一物理状态；和
使用所述检验参数的一第二值检验将所述第二存储元件编程为所述第一物理状态。
38.根据权利要求37所述的方法，其中：
所述对所述第一非易失性存储元件编程的步骤包括确定所述第一非易失性存储元件没有耦合到将针对一NAND串编程的一最末字线，且响应于所述确定而存取所述检验参数的所述第一值；且
所述对所述第二非易失性存储元件编程的步骤包括确定所述第二非易失性存储元件耦合到将针对所述NAND串编程的所述最末字线，且响应于所述确定而存取所述检验参数的所述第二值。
39.根据权利要求38所述的方法，其进一步包含：
如果所述检验步骤检验所述第一非易失性存储元件未被编程到所述第一物理状态，那么就增加一编程电压并重复所述对所述第一非易失性存储元件编程和检验对所述第一非易失性存储元件的编程的步骤；和
如果所述检验步骤检验所述第二非易失性存储元件未被编程到所述第一物理状态，那么就增加所述编程电压并重复所述对所述第二非易失性存储元件编程和检验对所述第二非易失性存储元件的编程的步骤。
40.根据权利要求39所述的方法，其中：
所述使用所述检验参数的所述第一值检验对所述第一非易失性存储元件的编程的步骤包括当所述第一非易失性存储元件的一阈值电压处于或高于第一电平时，检验所述第一非易失性存储元件被编程为所述第一物理状态；且
所述使用所述检验参数的所述第二值检验对所述第二非易失性存储元件的编程的步骤包括当所述第二非易失性存储元件的一阈值电压处于或高于一第二电平时，检验所述第二非易失性存储元件被编程为所述第一物理状态；
其中所述第二电平低于所述第一电平。
41.一种对非易失性存储器编程的方法，其包含：
将一编程电压施加到一耦合到一第一字线的非易失性存储元件，所述非易失性存储元件是一串非易失性存储元件的一部分；
确定所述非易失性存储元件是否被编程为一目标状态；和
如果所述非易失性存储元件没有被编程为所述目标状态，那么就增加所述编程电压并将所述增加的编程电压施加到所述非易失性存储元件，所述增加步骤包括如果所述第一字线是将在一编程操作期间针对所述串编程的一最末字线，那么使所述编程电压增加一第一量，和如果所述第一字线不是将在一编程操作期间针对所述串编程的一最末字线，那么使所述编程电压增加一第二量。
42.根据权利要求41所述的方法，其中：
所述第一量大于所述第二量。
43.根据权利要求42所述的方法，其中：
所述串是一NAND串；且
所述非易失性存储元件是一多状态快闪存储元件。
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