CN101416253B - 减少编程干扰的影响 - Google Patents

Abstract

未选定(或禁止的)非易失性存储元件在旨在编程另一非易失性存储元件的编程操作期间的非有意编程被称作“编程干扰”。提出一种用于编程及/或读取非易失性存储装置的系统，所述系统减少编程干扰的影响。在一个实施例中，在编程过程期间针对特定字线(或存储元件的其它分组)使用不同验证电平。在另一实施例中，在读取过程期间针对特定字(或存储元件的其它分组)使用不同比较电平。

Description

减少编程干扰的影响

技术领域

本发明涉及一种非易失性存储器。

背景技术

半导体存储器装置已变得较普遍地用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数字相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。在最普遍的非易失性半导体存储器当中有电可擦除可编程只读存储器(EEPROM)及快闪存储器。

许多类型的EEPROM及快闪存储器利用定位于半导体衬底中的沟道区域上方且与所述沟道区域绝缘的浮动栅极。所述浮动栅极定位于源极区与漏极区之间。控制栅极提供于浮动栅极之上且与浮动栅极绝缘。晶体管的阈值电压由保留在浮动栅极上的电荷量控制。即，在接通晶体管以允许在其源极与漏极之间传导之前必须向控制栅极施加的电压的最小量由浮动栅极上的电荷电平来控制。

快闪存储器系统的一个实例使用NAND结构，所述结构包括布置夹在两个选择栅极之间的多个串联晶体管。串联晶体管及选择栅极被称作NAND串。图1为展示一个NAND串的俯视图。图2为其等效电路。在图1及图2中所描绘的NAND串包括串联的且夹在第一(或漏极选择栅极120与第二(或源极)选择栅极122之间的四个晶体管100、102、104及106。选择栅极120经由位线接点126将NAND串连接到位线。选择栅极122将NAND串连接到源极线128。通过向选择线SGD施加适当电压而控制选择栅极120。通过向选择线SGS施加适当电压而控制选择栅极122。晶体管100、102、104及106的每一者具有控制栅极及浮动栅极。举例来说，晶体管100具有控制栅极100CG及浮动栅极100FG。晶体管102包括控制栅极102CG及浮动栅极102FG。晶体管104包括控制栅极104CG及浮动栅极104FG。晶体管106包括控制栅极106CG及浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。

应注意，尽管图1及图2展示NAND串中的四个存储器单元，但仅将四个晶体管的使用提供为实例。NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来说，一些NAND串将包括8个存储器单元，16个存储器单元，32个存储器单元，64个存储器单元等。本文中的论述不限于NAND串中的任何特定数目的存储器单元。

使用NAND结构的快闪存储器系统的典型架构将包括若干个NAND串。举例来说，图3展示具有多得多NAND串的存储器阵列的三个NAND串202、204及206。图3的NAND串的每一者包括两个选择晶体管(还称作栅极)及四个存储器单元。举例来说，NAND串202包括选择晶体管220及230，及存储器单元222、224、226及228。NAND串204包括选择晶体管240及250，及存储器单元242、244、246及248。每一NAND串通过其源极选择栅极(例如，选择晶体管230及选择晶体管250)连接到源极线。选择线SGS用以控制源极选择栅极(例如，230及250)。

各个NAND串由受选择线SGD控制的选择晶体管220、240等连接到相应位线。每一位线及经由位线接点连接到所述位线的相应NAND串包含所述存储器单元阵列的列。位线由多个NAND串共享。通常，位线以垂直于字线的方向在NAND串的顶部上执行且连接到一个或一个以上读出放大器(sense amplifier)。

字线(WL3、WL2、WL1及WL0)包含所述阵列的行。字线WL3连接到存储器单元222及存储器单元242的控制栅极。字线WL2连接到存储器单元224、存储器单元244及存储器单元252的控制栅极。字线WL1连接到存储器单元226及存储器单元246的控制栅极。字线WL0连接到存储器单元228及存储器单元248的控制栅极。

每一存储器单元可存储数据(模拟或数字)。当存储一个位的数字数据(称作二进制存储器单元)时，将存储器单元的可能阈值电压的范围分成被指派逻辑数据“1”及“0”的两个范围。在NAND型快闪存储器的一个实例中，在擦除存储器单元之后，所述电压阈值为负的，且被界定为逻辑“1”。在编程之后，所述阈值电压为正的且被界定为逻辑“0”。当阈值电压为负的且通过向控制栅极施加0伏而尝试读取时，存储器单元将接通以指示正存储逻辑“1”。当阈值电压为正的且通过向控制栅极施加0伏而尝试读取操作时，存储器单元将不接通，此指示存储逻辑“0”。

存储器单元还可存储多个电平的信息(称作多状态存储器单元)。在存储多个电平的数据的状况下，将可能阈值电压的范围分成所述数目的电平的数据。举例来说，如果存储四个电平的信息，则将存在指派为数据值“11”、“10”、“01”及“00”的四个阈值电压范围。在NAND型存储器的一个实例中，在擦除操作之后的阈值电压为负的且被界定为“11”。正阈值电压用于“10”、“01”及“00”的状态。

NAND型快闪存储器及其操作的相关实例提供于如下美国专利/专利申请案中，所有所述申请案以引用的方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第6,456,528号及美国专利公开案第US2003/0002348号。本文中的论述除可应用于NAND型存储器之外还可应用于其它类型的快闪存储器以及其它类型的非易失性存储器。

当编程快闪存储器单元时，向控制栅极施加编程电压且位线接地。归因于快闪存储器单元的沟道与浮动栅极之间的电压差分，来自浮动栅极下方的沟道区域的电子被注入浮动栅极中。当电子聚积于浮动栅极中时，浮动栅极变成带负电荷的且存储器单元的阈值电压上升。为了向正经编程的单元的控制栅极施加编程电压，将所述编程电压施加于适当字线上。如上文所述，所述字线还连接到利用相同字线的其它NAND串的每一者中的一个存储器单元。举例来说，当编程图3的存储器单元224时，编程电压还将施加到存储器单元244的控制栅极，因为两个存储器单元共享相同字线。当需要编程字线上的一个单元而无需编程连接到相同字线的其它单元时，例如，当需要编程存储器单元224且不需要编程存储器单元244时，会出现问题。因为向连接到字线的所有存储器单元施加编程电压，所以相同字线上的未选定存储器单元(未经编程的存储器单元)可无意中被编程。举例来说，存储器单元244邻近于存储器单元224。当编程存储器单元224时，存在存储器单元244可被非有意地编程的问题。在选定字线上的未选定存储器单元的非有意编程被称作“编程干扰”。

若干技术可用以防止编程干扰。在一种称作“自增压(selfboosting)”的方法中，使未选定NAND串与对应位线电隔离，且在编程期间向未选定字线施加通过电压(passvoltage)(例如，7到10伏，但不限于此范围)。未选定字线耦合到未选定NAND串的沟道区域，致使电压(例如，6到10伏)存在于未选定NAND串的沟道中，从而减少编程干扰。自增压致使升高的电压存在于沟道中，此降低跨越隧穿氧化物的电压差分且因此减少编程干扰。应注意，因为升高的沟道电压视通过电压的值而定且还视存储器单元的状态而定，所以升高的沟道电压可大大变化，其中当NAND串中的所有存储器单元处于擦除状态时，增压最有效(最高沟道电压)。

图4及图5描绘被编程且使用自增压方法禁止的NAND串。图4描绘被编程的NAND串。图4的NAND串包括八个存储器单元304、306、308、310、312、314、316及318。所述八个存储器单元的每一者包括浮动栅极(FG)及控制栅极(CG)。浮动栅极的每一者之间为源极/漏极区330。在一些实施方案中，存在P型衬底(例如，硅)、在衬底内的N阱及在N阱内的P阱(未对所有所述元件进行描绘以使图式更易读懂)。应注意，P阱可含有所谓的沟道植入，其通常为确定或有助于确定存储器单元的阈值电压及其它特征的P型植入。源极/漏极区330为形成于P阱中的N+扩散区。

漏极侧选择栅极324在NAND串的一端处。漏极选择栅极324经由位线接点334将NAND串连接到对应位线。源极选择栅极322在NAND串的另一端处。源极选择栅极322将NAND串连接到共用源极线332。在编程期间，选定用于编程的存储器单元(例如，存储器单元312)在其相关联字线上接收编程电压Vpgm。编程电压Vpgm通常可在12伏到24伏之间变化。在一个实施例中，编程电压信号为一组脉冲，脉冲的量值随每一新脉冲而增加。向未选定用于编程的存储器单元的控制栅极施加约8伏的通过电压Vpass。源极选择栅极322处于绝缘状态，从而在其栅极(G)处接收0伏。向共用源极线332施加低电压。所述低电压可为0伏。然而，源极电压还可稍微高于0伏以提供源极侧选择栅极的较好的隔离特征。向漏极侧选择栅极324施加通常在电源电压Vdd(例如，2.5伏)的范围中的电压Vsgd。经由对应位线向位线接点334施加0伏以启用选定存储器单元312的编程。沟道340处于或接近0伏。由于沟道与存储器单元314的浮动栅极之间的电压差分，通过福勒诺德海姆(Fowler-Nordheim)隧穿，电子隧穿过栅极氧化物(通常还称作隧穿氧化物)进入浮动栅极中。

图5的NAND串描绘被禁止编程的NAND串。所述NAND串包括八个存储器单元350、352、354、356、358、360、362及364。所述NAND串还包括经由位线接点374将NAND串连接到对应位线的漏极选择栅极366，及将NAND串连接到共用源极线332的源极选择栅极368。源极/漏极区370在浮动栅极堆叠的每一者之间。图5的NAND串具有向漏极选择栅极366的栅极施加的Vsgd、向源极侧选择栅极368的栅极施加的0伏及在共用源极线332处的0伏(或稍微较高的电压)。位线接点374经由对应位线接收电源电压Vdd以便禁止存储器单元358的编程。

当施加Vdd时，漏极选择晶体管366最初将处于传导状态；因此，在NAND串下方的沟道区域将被部分充电达较高电位(高于0伏且通常等于或几乎等于Vdd)。此充电通常被称作预充电。当沟道电位已达到Vdd或由Vsgd-Vt给定的较低电位时，预充电将自动停止，其中Vt等于漏极选择栅极366的阈值电压。通常，在预充电期间，以Vsgd-Vt>Vdd的方式选择Vsgd以使得在NAND串下方的沟道区域可被预充电到Vdd。在沟道已达到所述电位之后，通过将Vsgd降低到类似于Vdd(例如，2.5伏)的值而使选择栅极晶体管为非传导或变成非传导的。随后，将电压Vpass及Vpgm从0伏斜坡升高到其相应最终值(未必在同时)，且因为漏极侧选择栅极晶体管366处于非传导状态，所以沟道电位将归因于字线与沟道区域之间的电容耦合而开始上升。此现象称作自增压。从图5中可见使沟道380或多或少均一地增压到升高电压。因为已减少存储器单元358的浮动栅极与沟道380之间的电压差分，所以编程得到禁止。关于编程NAND快闪存储器的更多信息(包括自增压技术)可在卢兹(Lutze)等人的美国专利第6,859,397号标题为“用于非易失性存储器的源极侧自增压技术(Source Side Self Boosting Technique forNon-Volatile Memory)”中找到，所述申请案的全文以引用的方式并入本文中。

用以解决编程干扰的另一尝试为擦除区域自增压(“EASB”)。EASB试图使先前经编程单元的沟道与被禁止的单元的沟道隔离。在EASB方法中，将选定NAND串的沟道区域分成两个区域。在可含有许多编程(或擦除单元)存储器单元的选定字线的源极侧处的区域，及在其中单元仍处于擦除状态或至少尚未处于最终编程状态的选定字线的漏极侧处的区域。两个区域由偏压到低电压(通常为0伏)的字线分隔。由于此分隔，可使两个区域增压到不同电位。在几乎所有状况下，将使在选定字线的漏极侧处的区域比在源极侧处的区域增压到更高电位。由于最高增压区域为具有擦除单元的区域，所以此增压方法还被称作擦除区域自增压(EASB)。

尽管以上增压方法已减少编程干扰，但其尚未消除所述问题。邻接源极选择栅极的存储器单元(例如，存储器单元350邻接图5的源极选择栅极368)可出现一种效应为栅极引发漏极泄漏(GIDL)，其还被称作带对带隧穿。当在NAND串下方的沟道被禁止编程(增压到高电压)时，GIDL导致在源极选择栅极处产生电子。随后，在强横向电场中朝邻接源极选择栅极的存储器单元的浮动栅极加速所产生的电子。有些电子可获得足够能量以注入浮动栅极下方的隧穿氧化物中或浮动栅极自身中，且因此修改对应存储器单元的阈值电压。

图6展示在对漏极放大的情况下，图5的NAND串的一部分及存储器单元350的沟道的一部分。归因于在编程禁止操作期间(例如，当其它NAND串正被编程时)NAND串的增压，高电压存在于增压NAND串的沟道区域(参见增压沟道380)中。此高电压还存在于源极选择栅极368(其通常在0V处经偏压)与邻接源极选择栅极368的存储器单元350之间的结区域(junction area)处。此偏压状况可产生GIDL，其可导致电子空穴对的形成。所述空穴将进入P阱区域384。电子将移动到增压沟道区域380。通常，存在横向电场，所述横向电场存在于源极选择栅极与邻接源极侧选择栅极的存储器单元之间的结区域中，因为所述结(漏极/源极)的部分归因于存储器单元下方的沟道区域与选择栅极下方的沟道区域之间大的电压差而被耗尽。电子可在电场中经加速且可获得足够能量以注入邻接源极侧选择栅极的存储器单元的隧穿氧化物中或可甚至到达所述存储器单元的浮动栅极。在两种状况下，由于注入电子的存在，对应存储器单元的阈值电压将变化，从而在读取邻接源极选择栅极的存储器单元时遭受误差的风险。

因此，需要一种新机制以减少编程干扰的影响。

发明内容

提出一种用于编程及/或读取非易失性存储元件的系统，所述系统减少编程干扰作用。在一组实施方案中，在编程过程期间针对特定字线(或存储元件的其它分组)使用不同验证电平。对于使用多状态装置的一组实例来说，一个编程状态、两个编程状态、另一子组的编程状态或所有编程状态的目标电平可不同。在一些实施例中，与特定字线(或存储元件的其它分组)相关联的不同页数据可使用不同(一个、两个、另一子组或所有)目标电平。在其它实施例中，与特定字线(或存储元件的其它分组)相关联的不同存储元件可使用不同(一个、两个、另一子组或所有)目标电平。在一个实施例中，基于字线相对于增压区域的位置来选择接收不同目标电平的字线。

一个实施例包括使用一群组目标电平来编程一群组非易失性存储元件及使用一特定组目标电平来编程一特定组非易失性存储元件，以使得在完成编程过程后所述特定组非易失性存储元件的阈值分布在所述群组非易失性存储元件的对应阈值分布内。所述特定组目标电平中的至少一者低于所述群组目标电平的对应目标电平。

一个实施例包括使用一群组目标电平来编程一群组非易失性存储元件及使用一特定组目标电平来编程一特定组非易失性存储元件，以使得在完成编程过程后所述特定组非易失性存储元件的阈值电压分布经偏移以至少从所述群组非易失性存储元件的对应阈值电压分布较小地突出(包括根本不突出)，所述特定组目标电平中的至少一者低于所述群组目标电平的对应目标电平。

一个实施例包括使用一群组目标电平来编程一组一个或一个以上非易失性存储元件及使用一特定组目标电平来编程一特定非易失性存储元件。所述特定组目标电平中的至少一者低于所述群组目标电平的对应目标电平。所述特定非易失性存储元件邻近于源极选择栅极。

一个实施例包括使用第一组目标电平来编程第一组一个或一个以上非易失性存储元件及在编程所述第一组一个或一个以上非易失性存储元件之后使用第二组目标电平来编程第二组一个或一个以上非易失性存储元件。首先编程所述第一组一个或一个以上非易失性存储元件。在一序列编程操作期间，所述第一组一个或一个以上非易失性存储元件连接到第一字线且所述第二组一个或一个以上非易失性存储元件连接到在第一字线之后经编程的一组字线。所述第二组目标电平不同于所述第一组目标电平。

提出一种用于编程及/或读取非易失性存储装置的系统，所述系统减少编程干扰作用。在一组实施方案中，在读取过程期间针对特定字线(或存储元件的其它分组)使用不同读取比较值。在编程过程期间基于字线相对于增压区域的位置的位置来选择将接收不同读取比较值的字线。

一个实施例包括使用第一组读取比较值来读取第一组非易失性存储元件及使用第二组读取比较值来读取第二组一个或一个以上非易失性存储元件。所述第一组非易失性存储元件连接到第一控制线。所述第二组非易失性存储元件连接到不同于所述第一控制线的第二组控制线。第一组读取比较值中的至少一者不同于第二组读取比较值的对应比较电平。在一实施方案(但并非所有实施方案)的一个实例中，第一控制线邻接源极选择控制线。

一个实施例包括使用第一组目标电平来编程第一组非易失性存储元件及使用所述相同第一组目标电平来编程第二组一个或一个以上非易失性存储元件。所述第一组非易失性存储元件与第一控制线相关联。第一控制线邻近于第二控制线。所述过程还包括在第一控制线上提供编程信号及在需要连接到第二控制线的非易失性存储元件的第二控制线上提供响应于所述信号而断开的信号。所述第二组一个或一个以上非易失性存储元件与一组控制线相关联。第一控制线及第二控制线不在所述组控制线中。使用第一组读取比较值来读取第一组一个或一个以上非易失性存储元件。使用第二组读取比较值来读取第二组一个或一个以上非易失性存储元件。第一组读取比较值中的至少一者不同于第二组读取比较值的对应比较电平。

本文中所述的各种方法可由各种装置来执行。适合设备的一个实例包括非易失性存储元件及与非易失性存储元件通信的管理电路。非易失性存储元件包括第一组非易失性存储元件及第二组非易失性存储元件。所述管理电路执行本文中所述的关于第一组非易失性存储元件及第二组非易失性存储元件的各种方法。在一个实施例中，管理电路包括控制器、状态机、命令电路、控制电路及解码器的任何一者或组合。在其它实施例中，管理电路还可包括适于特定实施方案的其它元件。

附图说明

图1为NAND串的俯视图。

图2为所述NAND串的等效电路图。

图3为描绘三个NAND串的示意图。

图4展示经编程的NAND串。

图5展示使用自增压方法禁止的NAND串。

图6描绘NAND串的一部分。

图7为存储器系统的一个实例的框图。

图8说明存储器阵列的组织的实例。

图9描绘一组阈值电压分布。

图10A、图10B及图10C描绘阈值电压分布。

图11为描述编程及读取非易失性存储器的过程的一个实施例的流程图。

图12A及图12B描绘阈值电压分布。

图13为描述用于编程及读取非易失性存储器的过程的一个实施例的流程图。

图14为描述用于编程及读取非易失性存储器的过程的一个实施例的流程图。

图15为描述用于编程及读取非易失性存储器的过程的一个实施例的流程图。

图16为描述编程操作的一个实施例的流程图。

图17为描绘读取操作的一个实施例的信号图。

图18为描述用于编程及读取非易失性存储器的过程的一个实施例的流程图。

图19描绘一组阈值电压分布。

图20为描述用于编程及读取非易失性存储器的过程的一个实施例的流程图。

具体实施方式

图7为快闪存储器系统的一个实施例的框图，所述快闪存储器系统可用以实施本文中所述的一个或一个以上实施例。还可使用其它系统及实施方案。存储器单元阵列502由列控制电路504、行控制电路506、p-阱控制电路508及c-源极控制电路510控制。列控制电路504连接到存储器单元阵列502的位线以用于读取存储于存储器单元中的数据、用于在编程操作期间确定存储器单元的状态及用于控制位线的电位电平以促进或禁止编程及擦除。行控制电路506连接到字线以选择所述字线中的一者、施加读取电压、结合由列控制电路504控制的位线电位电平施加编程电压及施加擦除电压。在一个实施例中，行控制306及列控制304包括解码器以选择适当字线及位线。c-源极控制电路510控制连接到存储器单元的共用源极线(在图8中标记为“c-源极”)。p-阱控制电路508控制p-阱电压。

存储于存储器单元中的数据由列控制电路504读出且经由数据输入/输出缓冲器512输出到外部I/O线。存储于存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器512，且传送到列控制电路504。外部I/O线连接到控制器518。

用于控制快闪存储器装置的命令数据输入到控制器518。命令数据通知快闪存储器请求什么操作。将输入命令传送到状态机516，所述状态机516为控制电路515的部分。状态机516控制列控制电路504、行控制电路506、c-源极控制510、p-阱控制电路508及数据输入/输出缓冲器512。状态机516还可输出快闪存储器的状态数据，例如准备就绪/忙碌(READY/BUSY)或通过/失败(PASS/FAIL)。

控制器518连接到主机系统(例如个人计算机、数字相机或个人数字助理等)或可与主机系统连接。其与起始命令(例如将数据存储到存储器阵列502或从存储器阵列502读取数据)的主机通信，且提供或接收所述数据。控制器518将所述命令转换为可由命令电路514解释及执行的命令信号，命令电路514为控制电路515的部分。命令电路514与状态机516通信。控制器518通常含有缓冲存储器，其用于将用户数据写入到存储器阵列或从存储器阵列读取用户数据。

一个示范性存储器系统包含一个包括控制器518的集成电路芯片，及每一者含有存储器阵列及相关联控制、输入/输出及状态机电路的一个或一个以上集成电路芯片。系统的存储器阵列及控制器电路可集成于一个或一个以上集成电路芯片上。存储器系统可经嵌入作为主机系统的部分，或可包括于可移除地插入主机系统中的存储卡(或其它封装)中。所述卡可包括整个存储器系统(例如，包括控制器)或仅包括具有相关联外围电路(具有嵌入主机中的控制器或控制功能)的存储器阵列。因此，控制器可嵌入主机中或包括于可移除存储器系统内。

在一些实施方案中，可组合图7的一些组件。在各种设计中，除存储器单元阵列502以外，图7的组件中的一者或一者以上(单独或组合)可被认为是管理电路。举例来说，管理电路可包括控制电路515、命令电路514、状态机516、列控制电路504、行控制电路506、p-阱控制电路508、c-源极控制电路510及数据I/O512中的任何一者或组合。

参看图8，描述存储器单元阵列502的示范性结构。如一实例，描述被分割成1,024个块的NAND快闪EEPROM。可同时擦除存储于每一块中的数据。在一个实施例中，所述块为可被同时擦除的存储器单元的最小单位。在所述实例中，在每一块中存在8,512个列。每一块通常被分成可为编程单位的许多页。用于编程的数据的其它单位还为可能的。在一个实施例中，各个页可被分成段，且所述段可含有作为基本编程操作同时被写入的最小数目的单元。一页或一页以上数据通常存储于一行存储器单元中。

在图8中的实例的每一块中存在8,512个列，所述列被分成偶数位线(BLe)及奇数位线(BLo)。在奇数/偶数位线架构中，沿共用字线且连接到奇数位线的存储器单元在一时间经编程，而沿共用字线且连接到偶数位线的存储器单元在另一时间经编程。图8展示串联连接的四个存储器单元以形成NAND串。尽管展示四个单元包括于每一NAND串中，但可使用多于或少于四个(例如，16、32或另一数目)单元。NAND串的一个端子经由漏极选择栅极(连接到选择栅极漏极线SGD)连接到对应位线，且另一端子经由源极选择栅极(连接到选择栅极源极线SGS)连接到c-源极。

在其它实施例中，位线不被分成奇数及偶数位线。所述架构通常被称作全位线架构。在全位线架构中，可在读取及编程操作期间同时选择块的所有位线。沿共用字线且连接到任何位线的存储器单元可经同时编程。

在另一实施例中，位线被分成平面。举例来说，可存在左平面(最左的4256个位线)及右平面(最右的4256个位线)。每一平面可被单独编程或两个平面可被同时编程。在一些实施例中，可存在两个以上平面。还可使用其它布置。

在使用奇数/偶数位线架构的一个实施例的读取及编程操作期间，同时选择4,256个存储器单元。选定的存储器单元具有相同字线(例如，WL2-i)及相同种类的位线(例如，偶数位线)。因此，可同时读取或编程532字节的数据。经同时读取或编程的所述532字节的数据形成逻辑页。因此，在所述实例中，一块可存储至少八页。当每一存储器单元存储两个数据位(例如，多状态单元)时，一块存储16页。还可使用其它大小的块及页。另外，除图7及图8的架构以外的架构也可用以实施实施例。

在读取及验证操作中，将选定块的选择栅极升高到一个或一个以上选择电压且将选定块的未选定字线(例如，WL0、WL1及WL3)升高到读取通过电压(例如，4.5伏)以使晶体管操作为通过栅极。选定块的选定字线(例如，WL2)连接到参考电压，所述参考电压的电平专用于每一读取及验证操作以便确定有关存储器单元的阈值电压高于所述电平还是低于所述电平。举例来说，在二进制存储器单元的读取操作中，选定字线WL2为接地的，以使得检测阈值电压是否高于0V。在二进制存储器单元的验证操作中，选定字线WL2连接到0.8V，例如，以使得在编程进行时验证阈值电压是否已达到0.8V的目标电平。在读取及验证期间，源极及p阱处于0伏。使选定位线(BLe)预充电到(例如)0.7V的电平。由于相关联非传导存储器单元，如果阈值电压高于读取或验证电平，则有关位线(BLe)的电位电平保持高电平。另一方面，由于传导存储器单元，如果阈值电压低于读取或验证电平，则有关位线(BLe)的电位电平减小到低电平，例如，小于0.5V。存储器单元的状态由连接到位线且感测所得位线电压的读出放大器检测。存储器单元经编程还是擦除之间的差异取决于净负电荷是否存储于浮动栅极中。举例来说，如果负电荷存储于浮动栅极中，则阈值电压变得较高且晶体管可处于操作的增强型模式中。在另一实施例中，可通过检测由存储器单元传导的电流来读取存储器单元。

当在一个实例中编程存储器单元时，漏极及p阱接收0伏而控制栅极接收具有增加量值的一系列编程脉冲。在一个实施例中，所述系列中脉冲的量值在12伏到24伏范围内。在其它实施例中，所述系列中脉冲的范围可不同。脉冲的量值增加，其中每一脉冲增加预定步长。在一包括存储多个数据位的存储器单元的实施例中，示范性步长为0.2伏(或0.4伏)。在编程存储器单元期间，在编程脉冲之间的周期中进行验证操作。将经验证以经充分编程的单元锁定，例如在NAND单元中，通过对于所有随后编程脉冲将位线电压从0升高到VDD(例如，2.5伏)以终止所述存储器单元的编程过程。

在成功的编程过程结束时，存储器单元的阈值电压应在经编程存储器单元的阈值电压的一个或一个以上分布内，或在适当时在经擦除存储器单元的阈值电压的分布内。图9说明当每一存储器单元存储两个数据位时，所述存储器单元阵列的实例阈值电压分布。图9展示经擦除存储器单元的第一阈值电压分布E。还描绘经编程存储器单元的三个阈值电压分布A、B及C。在一实施例中，在E分布(还称作物理状态E)中的阈值电压为负的且在A、B及C分布(还称作物理状态A、B及C)中的阈值电压为正的。

图9的每一相异阈值电压范围对应于所述组数据位的预定值。经编程到存储器单元中的数据与存储器单元的阈值电压电平之间的特定关系取决于适合于存储器单元的数据编码方案。举例来说，美国专利第6,222,762号及美国专利公开案2004/0255090描述多状态快闪存储器单元的各种数据编码方案，所述两个专利的全文以引用的方式并入本文中。在一实施例中，使用格雷(Gray)码指派将数据值指派给阈值电压范围以使得在浮动栅极的阈值电压错误地偏移到其邻近物理状态时，仅将影响一个位。一实例指派“11”给阈值电压范围E(状态E)，指派“10”给阈值电压范围A(状态A)，指派“00”给阈值电压范围B(状态B)且指派“01”给阈值电压范围C(状态C)。然而，在其它实施例中，不使用格雷码。尽管图9展示四种状态，但本发明还可与其它多状态结构(包括具有多于或少于四种状态的那些结构)一起使用。

图9展示三个读取比较值——电压Vra、Vrb及Vrc——以用于从存储器单元读取数据。通过测试给定存储器单元的阈值电压高于还是低于Vra、Vrb及Vrc，系统可确定存储器单元处于什么状态。

图11展示三个验证目标电平——电压Vva2、Vvb2及Vvc2。当编程存储器单元到状态A时，系统将测试那些存储器单元具有大于还是等于Vva2的阈值电压。当编程存储器单元到状态B时，系统将测试存储器单元具有大于还是等于Vvb2的阈值电压。当编程存储器单元到状态C时，系统将确定存储器单元具有其大于还是等于Vvc2的阈值电压。

在一实施例中，称作全序列编程，可使存储器单元从擦除状态E直接编程到编程状态A、B或C中的任何一者。尽管一些存储器单元从状态E编程到状态A，但其它存储器单元从状态E编程到状态B及/或从状态E编程到状态C。

除上文所述的全序列编程外，图9还说明编程存储两个不同页(下部页及上部页)的数据的多状态存储器单元的两遍式技术的实例。对于状态E，两个页都存储“1”。对于状态A，下部页存储“0”且上部页存储“1”。对于状态B，两个页都存储“0”。对于状态C，下部页存储“1”且上部页存储“0”。应注意，尽管已将特定位模式指派给所述状态的每一者，但还可指派不同位模式。

在第一遍编程中，根据待经编程到下逻辑页中的位来设定存储器单元的阈值电压电平。如果所述位为逻辑“1”，则阈值电压未被改变，因为其因已较早被擦除而处于适当状态。然而，如果待经编程的位为逻辑“0”，则单元的阈值电平增加到状态A，如由箭头600所示。那就结束了所述第一遍编程。

在第二遍编程中，根据待经编程到上逻辑页中的位来设定存储器单元的阈值电压电平。如果上逻辑页位将存储逻辑“1”，则无编程发生，因为单元根据下部页位的编程而处于状态E或A中的一者中，两种状态均携载上部页位“1”。如果上部页位将为逻辑“0”，则阈值电压偏移。如果第一遍导致单元仍处于擦除状态E中，则在第二阶段中编程所述单元以使得阈值电压增加到状态C范围内，如由箭头604描绘。如果单元由于第一遍编程而已被编程到状态A中，则存储器单元在第二遍中经进一步编程以使得阈值电压增加到状态B范围内，如由箭头602描绘。第二遍的结果为将单元编程到指定上部页存储逻辑“0”的状态中而不改变下部页的数据。

在一实施例中，可在写入足够数据以填充一整页时设立系统以执行全序列写入。如果未写入足够数据以用于全页，则编程过程可编程在接收数据时编程的下部页。当接收随后数据时，系统将接着编程上部页。在又一实施例中，系统可在编程下部页的模式中开始写入且在随后接收足够数据以填充整个(或大部分)字线的存储器单元时转换为全序列编程模式。所述实施例的更多细节揭示于发明者塞吉·阿纳托利耶维奇·哥洛比特(SergyAnatolievich Gorobets)及李燕(Yan Li)在2004年12月14日申请的标题为“使用早期数据的非易失性存储器的管线编程(Pipelined Programming of Non-Volatile MemoriesUsing Early Data)”的美国专利申请案第11/013,125号中，所述申请案的全文以引用的方式并入本文中。

图10A到图10C揭示用于编程非易失性存储器的另一过程，对于任何特定存储器单元来说，所述过程通过在写入到先前页的邻近存储器单元之后写入到相对于特定页的所述特定存储器单元而减少浮动栅极与浮动栅极的耦合效应。在由图10A到图10C教示的过程的实施方案的一实例中，非易失性存储器单元使用四种数据状态每一存储器单元存储两个数据位。举例来说，假定状态E为擦除状态且状态A、B及C为编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。此为非格雷编码的实例，因为两个位在邻近状态A与B之间变化。还可使用到物理数据状态的数据的其它编码。每一存储器单元存储两个数据页。处于参考目的，所述数据页将被称作上部页及下部页；然而，其可被给出其它标记。关于图10A到图10C的过程的状态A，上部页数据为0且下部页数据为1。关于状态B，上部页数据为1且下部页数据为0。关于状态C，两个页均存储数据0。

图10A到图10C的编程过程为两个步骤的过程。在第一步骤中，编程下部页。如果下部页将保持数据1，则存储器单元状态保持处于状态E。如果数据将被编程到0，则升高存储器单元的阈值电压以使得存储器单元被编程到状态B′。因此，图10A展示存储器单元从状态E到状态B′的编程。在图10A中描绘的状态B′为临时状态B；因此，将验证目标电平描绘成Vvb2′，其低于Vvb2。

在一实施例中，在从状态E到状态B′编程存储器单元后，将接着相对于其下部页编程其在NAND串中的相邻存储器单元。举例来说，回头参看图2，在编程存储器单元106的下部页后，将编程存储器单元104的下部页。在编程存储器单元104后，如果存储器单元104具有从状态E升高到状态B′的阈值电压，则浮动栅极与浮动栅极的耦合效应将升高存储器单元106的表观阈值电压。此将具有使状态B′的阈值电压分布扩宽到如图10B的阈值电压分布620所描绘的阈值电压分布的效应。阈值电压分布的所述表观扩宽将在编程上部页时得以补救。

图10C描绘编程上部页的过程。如果存储器单元处于擦除状态E且上部页将保持为1，则存储器单元将保持处于状态E。如果存储器单元处于状态E且其上部页数据将被编程到0，则存储器单元的阈值电压将升高以使得存储器单元处于状态A。如果存储器单元在中间阈值电压分布620中且上部页数据将保持为1，则存储器单元将被编程到最终状态B。如果存储器单元在中间阈值电压分布620中且所述上部页数据将变成数据0，则将升高存储器单元的阈值电压以使得存储器单元处于状态C。因为在从E状态到A状态或从B状态到C状态而不是从图9中E状态到C状态编程单元时最大值Vt在上部页编程期间的偏移减少，所以由图10A到图10C描绘的过程减少浮动栅极与浮动栅极的耦合效应，因此，相邻存储器单元的上部页编程将对给定存储器单元的表观阈值电压具有较少影响。尽管图10A到图10C提供关于四种数据状态及两个数据页的实例，但由图10A到图10C所教示的概念可应用于具有多于或少于四种状态及多于或少于两页的其它实施方案。

应注意，存在用于编程各种页的各种次序。可以适于特定实施方案的用于编程各种页的许多不同次序使用本发明。关于编程的更多信息可在陈建(Jian Chen)在2005年4月5日申请的标题为“在非易失性存储器的读取操作期间补偿耦合(Compensating forCoupling During Read Operations of Non-Volatile Memory)”的美国专利申请案第11/099,133号中找到，所述申请案的全文以引用的方式并入本文中。

为了减少编程干扰的影响，不同目标验证电平可在编程过程的验证步骤期间用于特定字线(或存储元件的其它分组)。图11提供阐释对邻接源极选择栅极的字线及源极选择线使用一组目标电平且对其它字线使用另一组目标电平的过程的一实施例的流程图。在图11的步骤650中，使用第一组目标电平编程字线WL0，待经编程的第一字线及邻接源极选择线SGS(参见图2、3及8)的字线。即，使用第一组目标电平编程连接到WL0的所有或一子组存储器单元以验证相应存储器单元是否已完成编程。在步骤652中，使用第二组目标电平编程剩余(或另一子组)字线。即，举例来说，使用第二组目标电平编程连接到WL1到WL4的所有或一子组存储器单元以验证相应存储器单元是否已完成编程。回头参看图5，字线WL0在增压区域380的边缘处。

在一实施例中，第一组目标电平包括Vva1、Vvb1及Vvc1；且第二组目标电平包括Vva2、Vvb2及Vvc2。在一实例实施方案中，Vva1比对应Vva2低大约100到200mV，Vvb1比对应Vvb2低大约100到200mV，且Vvc1比对应Vvc2低大约100到200mV。

在其它实施例中，第一组目标电平的子组可与第二组目标电平的子组相同。这是因为在一些实施方案中，可发现编程干扰仅为对于处于一些编程状态(例如，状态A，或状态A及状态B)的存储器单元的问题。因此，在一些实施例中，第一组目标电平包括Vva1、Vvb2及Vvc2且第二组目标电平包括Vva2、Vvb2及Vvc2。在其它实施例中，第一组目标电平包括Vva1、Vvb1及Vvc2且第二组目标电平包括Vva2、Vvb2及Vvc2。还可实施其它排列。

第一及第二组目标电平中的目标电平为在编程过程期间使用的比较点以决定存储器单元已何时完成编程。举例来说，在WL0上的旨在编程到状态A的存储器单元将在其阈值电压已达到Vva1时完成编程过程且在WL3上的旨在编程到状态B的存储器单元将在其阈值电压已达到Vvb2时完成编程过程。

存在使用两相粗略/精细编程方法来编程的一些装置。第一相(粗略编程相)包括试图以较快方式升高阈值电压且相对较少地注意实现紧密阈值分布。第二相(精细编程相)试图以较慢方式升高阈值电压以实现目标阈值电压同时还实现较紧密的阈值分布。粗略/精细编程方法的实例可在如下专利文献中找到：美国专利公开案第2005/0162916号；美国专利第6,301,161号；美国专利第5,712,815号；美国专利第5,220,531号；及美国专利第5,761,222号，所述专利的全文以引用的方式并入本文中。当在编程期间验证存储器单元时，一些先前解决方案将首先使用中间验证电平执行粗略模式的验证过程且接着随后使用验证目标电平执行精细模式的验证过程。用于改变目标电平的本发明的解决方案应用于在精细模式期间的验证目标电平。在某些状况下，还可改变中间验证电平。

通过降低字线WL0的目标电平，在存储器单元的群体内，连接到WL0的经编程存储器单元的阈值电压同在目标电平不降低的情况下阈值电压所处的状态相比应降低了。举例来说，图12A展示一种编程状态(例如，状态A)的两个阈值分布。分布670代表连接到所有字线(字线WL0除外)的存储器单元的阈值电压分布(存储器单元的数目对阈值电压)的一实例。分布672代表当所有字线使用相同目标电平时，连接到字线WL0的存储器单元的阈值电压分布的一实例。由于上文所述的编程干扰，与分布670相比，分布672偏移到右侧且被扩宽。如所见，分布672在上端从分布670突出。

通过使用字线WL0的较小组目标电平(如按照步骤650及652)，与WL0相关联的经编程存储器单元的阈值电压分布偏移到左侧以使得其在完成编程过程时在与其它字线相关联的对应阈值电压分布的范围内。举例来说，图12B展示在完成编程过程(一或多页经编程以容纳一组数据(例如数字照片或其它文件)的存储)后，由于使用WL0的较低目标电平而偏移到左侧的分布672以使得分布672配合于分布670内。在另一实施例中，在完成编程过程(一或多页经编程以容纳一组数据(例如数字图片或其它文件)的存储)后，分布672由于使用WL0的较低目标电平而偏移到左侧以使得与图12A中的描绘相比，分布672在上端至少从分布670较少地突出。如果与图12A中的描绘相比，分布672在上端至少从分布670较少地突出，则在读取过程(例如，使用ECC)期间，任何剩余误差可为固定的。

应注意，分布672及分布670代表一种状态(例如，状态A、状态B、状态C，或不同状态)。在一实例中，在三种编程状态(外加一种擦除状态)的情况下，将存在与分布672及分布670类似的达三对的对应阈值电压分布。在涵盖将两个以上信息位存储于存储器单元中的实施例中，可存在与分布672及分布670类似的三个以上对的阈值电压分布。在某些状况下，少于所有状态将具有其在WL0上偏移的分布。

回头参看图11，在步骤660中，使用一组读取比较值读取连接到WL0的所有或一子组存储器单元。举例来说，读取比较值Vra、Vrb及Vrc(参见图9)可用以读取存储于存储器单元中的数据。在步骤662中，使用与步骤660中使用的相同组读取比较值读取连接到WL0以外的字线的所有或一子组存储器单元。应注意，步骤652与步骤660之间的箭头用虚线表示以代表可在不同于步骤650及652的时间及/或以与步骤651及652不相关的方式执行步骤660。

图13提供阐释对在增压区域的边缘处的字线使用一组目标电平且对其它字线使用另一组目标电平的过程的实施例的流程图。在上文所述的图11的过程中，WL0在增压区域的边缘处。然而，在其它实施例中，增压区域的边缘可定位于其它地方处。在图13的步骤680中，使用第二组目标电平编程连接到第一组字线的存储器单元以验证相应存储器单元是否已完成编程。在步骤682中，使用第一组目标电平编程连接到增压区域的边缘处的字线的存储器单元以验证相应存储器单元是否已完成编程。在步骤684中，使用第二组目标电平编程连接到剩余字线的存储器单元以验证相应存储器单元是否已完成编程。在其它实施例中，可包括额外组字线及额外边缘字线。

在步骤690中，使用一组读取比较值(例如，Vra、Vrb及Vrc)读取连接到第一组字线的存储器单元。在步骤692中，使用与步骤692中使用的相同组的读取比较值读取在编程期间连接到增压区域的边缘处的字线的存储器单元。在步骤694中，使用与步骤692中使用的相同组的读取比较值读取连接到剩余组字线的存储器单元。应注意，步骤684与步骤690之间的箭头用虚线表示以代表可在不同于步骤684的时间及/或以与步骤684不相关的方式执行步骤690。

图14提供阐释对与增压区域的边缘处的字线(例如，邻接源极选择线)相关联的不同数据页使用不同组目标电平且对其它字线使用另一组目标电平的过程的实施例的流程图。在步骤710中，对第一数据页使用第一组目标电平(Vva1、Vvb1、Vvc1)且对第二数据页使用不同组目标电平编程连接到字线WL0(或另一字线)的存储器单元。举例来说，不同组目标电平可包括目标电平Vva3、Vvb3、Vvc3，其中：

(1)Vva3≠Vva1，Vvb3≠Vvb1，Vvc3≠Vvc1；及

(2)Vva3<Vva2，Vvb3<Vvb2，Vvc3<Vvc2。

在其它实施例中，不同组目标电平可包括目标电平Vva3、Vva3及Vvb3中的一些，且剩余目标电平与第一组目标电平或第二组目标电平相同。

在步骤712中，如上文所述，使用第二组目标电平编程连接到WL0以外的额外字线的存储器单元。

在步骤720中，使用一组读取比较值(例如，Vra、Vrb及Vrc)读取连接到字线WL0的所有或一子组存储器单元。在步骤722中，使用与步骤720中使用的相同组读取比较值读取连接到字线WL0以外的字线的所有或一子组存储器单元。应注意，步骤712与步骤720之间的箭头用虚线表示以代表可在不同于步骤712及710的时间及/或以与步骤712及710不相关的方式执行步骤720。

图15提供阐释对连接到增压区域的边缘处的字线(例如，邻接源极选择线，例如WL0)的存储器单元的不同平面(或区段或群组)使用不同组目标电平且对其它字线使用另一组目标电平的过程的实施例的流程图。在步骤740中，对第一分组的存储器单元使用第一组目标电平且对第二分组的存储器单元使用不同组目标电平来编程连接到字线WL0(或不同字线)的存储器单元。在步骤742中，使用第二组目标电平编程连接到WL0以外的额外字线的存储器单元。

举例来说，回头参看图8，第一平面或分组可包括连接到位线Ble0到Ble2127的NAND串上的存储器单元且第二平面或分组可包括连接到位线Ble2128到Ble4255的NAND串上的存储器单元。在另一实施例中，第一平面或分组可包括连接到位线Blo0到Blo2127的NAND串上的存储器单元且第二平面或分组可包括连接到位线Blo2128到Blo4255的NAND串上的存储器单元。第一平面或分组的另一替代包括连接到位线0到(1/2(x)-1)的NAND串上的存储器单元且第二平面或分组的另一替代可包括连接到位线1/2(x)到(x-1)的NAND串上的存储器单元，其中x为用户数据的位线的总数目。第一平面或分组的另一替代可包括连接到奇数字线的NAND串上的存储器单元且第二平面或分组的另一替代可包括连接到偶数字线的NAND串上的存储器单元。还可使用其它分组，且可使用两个以上的分组。

在步骤750中，使用一组读取比较值(例如，Vra、Vrb及Vrc)读取连接到字线WL0(或另一字线)的所有或一子组存储器单元。在步骤752中，使用与步骤750中使用的相同组的读取比较值读取连接到字线WL0以外的字线的所有或一子组存储器单元。应注意，步骤742与步骤750之间的箭头用虚线表示以代表可在不同于步骤740及742的时间及/或以与步骤740及742不相关的方式执行步骤750。

图16为描述编程操作的一实施例的流程图。图16的过程可用以使用全序列编程来编程连接到字线的存储器单元。在不同时间编程不同页的实施例中，图16的过程可用以为一特定字线或特定组存储器单元编程一页或一遍。因为编程过程可包括编程多个页及连接到多个字线的存储器单元，所以编程过程可包括执行图16的编程操作多次。

在步骤840处擦除待经编程的存储器单元。步骤840可包括比待经编程的那些存储器单元(例如，在块或其它单元中)擦除更多存储器单元。在步骤842处，执行软编程以使擦除存储器单元的擦除阈值电压的分布变窄。由于擦除过程，一些存储器单元可比必要时处于更深的擦除状态。软编程可施加小的编程脉冲以移动擦除存储器单元的阈值电压较接近擦除验证电平。在图16的步骤850处，“数据加载”命令由控制器518发出且输入到命令电路514，从而允许数据输入到数据输入/输出缓冲器512。输入数据被认为是命令且由状态机516经由输入到命令电路514的命令锁存信号(未图示)而锁存。在步骤852处，将表示页地址的地址数据从控制器或主机输入到行控制器或解码器506。输入数据被认为是页地址且经由受输入到命令电路514的地址锁存信号影响的状态机516锁存。在步骤854处，将经寻址页的编程数据页输入到数据输入/输出缓冲器512以用于编程。举例来说，可在一实施例中输入582字节的数据。将所述数据锁存于选定位线的适当寄存器中。在一些实施例中，还将数据锁存于选定位线的第二寄存器中以用于验证操作。在步骤856处，“编程”命令由控制器518发出且输入到数据输入/输出缓冲器512。所述命令由状态机516经由输入到命令电路514的命令锁存信号而锁存。

在由“编程”命令触发后，通过使用向适当字线施加的步进脉冲，将在步骤854中锁存的数据编程到由状态机516控制的选定存储器单元中。在步骤858处，初始化Vpgm(向选定字线施加的编程电压脉冲)到起始量值(例如，约12V或另一适合电平)且在0处初始化由状态机516维持的编程计数器PC。在步骤860处，向选定字线施加第一Vpgm脉冲。如果逻辑“0”存储于指示应编程对应存储器单元的特定数据锁存器中，则对应位线接地。另一方面，如果逻辑“1”存储于指示对应存储器单元应保持处于其当前数据状态的特定锁存器中，则对应位线连接到VDD以禁止编程。如图4及图5中所描绘，未选定字线接收Vpass，在Vsgd处设定漏极选择信号且在0v处设定源极选择信号。在0伏或接近0伏处设定源极线。

在步骤862处，使用适当组目标电平来验证选定存储器单元的状态，如上文参看图11、13、14及15所论述。如果检测到选定单元的阈值电压已达到适当目标电平，则存储于对应数据锁存器中的数据改变到逻辑“1”。如果检测到阈值电压尚未达到适当目标电平，则存储于对应数据锁存器中的数据未被改变。以此方式，不必编程存储于其对应数据锁存器中的具有逻辑“1”的位线。当所有数据锁存器正存储逻辑“1”时，状态机知道已编程所有选定单元。在步骤864处，检查所有数据锁存器是否正存储逻辑“1”。如果是，则编程过程完成且为成功的，因为所有选定存储器单元经编程及验证到其目标状态。在步骤866处报告“通过”状态。应注意，在一些实施方案中，在步骤864处检查至少一预定数目的数据锁存器是否正存储逻辑“1”。所述预定数目可小于所有数据锁存器的数目。因此，允许编程过程在所有存储器单元已达到其适当验证电平之前停止。可在读取过程期间使用误差校正来校正未经成功编程的存储器单元。

如果在步骤864处，确定并非所有数据锁存器正存储逻辑“1”，则编程过程继续。在步骤868处，对照编程限制值来检查编程计数器PC。编程限制值的一实例为20；然而，在各种实施方案中可使用其它值。如果编程计数器PC不小于20，则在步骤869处确定未经成功编程的存储器单元的数目是否等于或小于预定数目。如果未成功编程的存储器单元的数目等于或小于所述预定数目，则编程过程被标记为通过且在步骤871处报告通过状态。在许多状况下，可在读取过程期间使用误差校正来校正未经成功编程的存储器单元。然而，如果未成功编程的存储器单元的数目大于所述预定数目，则编程过程被标记为失败且在步骤870处报告失败状态。如果编程计数器PC小于20，则Vpgm电平增加所述步长(例如，0.2到0.4伏步长)且在步骤872处编程计数器PC递增。在步骤872后，所述过程返回到步骤860以施加下一Vpgm脉冲。

图17为描绘在读取或验证操作的一迭代期间各种信号的行为的时序图。举例来说，如果存储器单元为二进制存储器单元，则在读取或验证过程期间针对每一存储器单元可并行地执行图17的过程。如果存储器单元为具有四种状态(例如，E、A、B及C)的多状态存储器单元，则在读取或验证过程期间针对每一存储器单元可并行地执行图17的过程三次。举例来说，当从具有四种状态的存储器单元读取数据时，可用Vcgr＝Vra执行读取过程一次，用Vcgr＝Vrb执行读取过程一次且用Vcgr＝Vrc执行读取过程一次，或其它组读取值。当为具有四种状态的存储器单元验证数据时，可用Vcgr＝Vva2执行读取过程一次，用Vcgr＝Vvb2执行读取过程一次且用Vcgr＝Vvc2执行读取过程一次，或其它组验证电平。

通常，在读取及验证操作期间，选定字线连接到一电压，所述电压的电平专用于每一读取及验证操作以便确定有关存储器单元的阈值电压是否已达到所述电平。在施加字线电压后，测量存储器单元的传导电流以确定是否响应于向字线施加的电压而接通存储器单元。如果测量传导电流大于特定值，则假定存储器单元接通且向字线施加的电压大于存储器单元的阈值电压。如果测量传导电流不大于所述特定值，则假定存储器单元未接通且向字线施加的电压不大于存储器单元的阈值电压。

存在在读取或验证操作期间测量存储器单元的传导电流的许多方法。在一实例中，存储器单元的传导电流可通过其在读出放大器中放电专用电容器的速率来测量。在一实施例中，使用所有位线编程的存储器阵列可通过其在读出放大器中放电专用电容器的速率而测量存储器单元的传导电流。在另一实例中，选定存储器单元的传导电流允许(或未能允许)包括存储器单元的NAND串放电位线。在时间周期后测量位线上的电荷以了解其是否已被放电。在一实施例中，使用奇数/偶数编程的存储器阵列可通过确定是否已放电位线来测量存储器单元的传导电流。

图17展示起始于Vss(约为0伏)的信号SGD、WL_未选定、WLn、SGS、选定BL及源极。SGD代表连接到漏极选择栅极的栅极的漏极选择线上的信号。SGS代表连接到源极选择栅极的栅极的源极选择线上的信号。WLn为经选定用于读取/验证的字线。WL_未选定代表未选定字线。选定_BL为经选定用于读取/验证的位线。源极为存储器单元的源极线。

图17描述通过确定是否已适当放电位线而测量存储器单元的传导电流的系统的行为。在图10的时间t1处，使SGD升高到Vdd(例如，约3.5伏)或另一电压(通常在3-5V范围中)，使未选定字线(WL_未选定)升高到Vread(例如，约5.5伏)，使选定字线WLn升高到Vcgr，且使选定位线选定BL预充电到约0.7伏。电压Vread充当通过电压(因为其引起未选定存储器单元接通)且充当通过栅极。在时间t2处，通过升高SGS到Vdd而接通源极选择栅极。此提供一路径以减少位线上的电荷。如果经选定用于读取的存储器单元的阈值电压大于Vcgr，则选定存储器单元将不接通(或至少将不充分地接通)且位线将不放电(或至少将不充分地放电)，如由信号线890所描绘。如果经选定用于读取的存储器单元中的阈值电压低于Vcgr，则经选定用于读取的存储器单元将接通(传导)且位线电压将减少，如由曲线892所描绘。在时间t2之后及时间t3之前的某个点处(如由特定实施方案确定)，适当读出放大器将确定位线电压是否已减少足够量。在时间t3处，将使所描绘信号降低到Vss(或用于备用或恢复的另一值)。应注意在其它实施例中，可改变一些信号的时序。

而不是或除通过改变验证目标电平而减少编程干扰的影响之外，可在读取过程期间针对特定字线(或存储元件的其它分组)使用不同读取比较值。举例来说，图18描述用于操作非易失性存储装置的过程的一实施例，所述方法包括针对一个或一个以上特定字线使用不同读取比较值。在步骤920中，使用上文所提及的第二组目标电平编程连接到WL0的存储器单元。在步骤922中，使用上文所提及的第二组目标电平编程连接到额外字线的存储器单元。在步骤930中，使用第一组读取比较值读取连接到WL0的存储器单元。即，经由适当字线将第二组读取比较值应用于适当控制栅极。在步骤932中，使用第二组读取比较值读取连接到额外字线的存储器单元。应注意，步骤922与步骤930之间的箭头用虚线表示以代表可在不同于步骤922及920的时间及/或以与步骤922及920不相关的方式执行步骤930。

在另一实施例中，可将步骤920及930应用于多个字线(例如，WL0及WL1、WL0-2或包括不包括WL0但可处于边缘处的分组的其它分组，如下文所阐释)。即，可存在两个群组的字线。将使用第一组读取比较值读取第一群组字线且将使用第二组读取比较值读取第二群组字线。

图19展示类似于图9中所描绘的分布的一实例组阈值电压分布。图19描绘每一状态的两个读取比较值。读取比较值Vra1及Vra2与状态A相关联。读取比较值Vrb1及Vrb2与状态B相关联。读取比较值Vrc1及Vrc2与状态C相关联。在一实施例中，第一组读取比较值包括Vra1、Vrb1及Vrc1；第二组读取比较值包括Vra2、Vrb2及Vrc2；且Vra1>Vra2，Vrb1>Vrb2且Vrc1>Vrc2。因此，当执行步骤930时，针对WL0用Vcgr＝Vra1执行图17的过程一次，针对WL0用Vcgr＝Vrb1执行图17的过程一次且针对WL0用Vcgr＝Vrc1执行图17的过程一次。当执行步骤932时，针对主字线(subject word line)的每一者用Vcgr＝Vra2执行图17的过程一次，针对主字线的每一者用Vcgr＝Vrb2执行图17的过程一次，且针对主字线的每一者用Vcgr＝Vrc2执行图17的过程一次。在其它实施例中，第一组读取比较值可包括Vra1、Vrb1及Vrc2；或第一组读取比较值可包括Vra1、Vrb2及Vrc2。还可实施其它排列。

在步骤930的另一实施例中，第一组读取比较值用以读取连接到字线WL0的第一子组存储器单元且第三组读取比较值用以读取连接到字线WL0的第二子组存储器单元。如上文所述，两个子组可为在不同平面或分组中的存储器单元。在一实施方案中，两个子组为分离的，例如，奇数及偶数位线；或第一平面或分组包括连接到位线0到(1/2(x)-1)的NAND串上的存储器单元且第二平面或分组可包括连接到位线1/2(x)到(x-1)的NAND串上的存储器单元，其中x为用户数据的位线的总数目。还可使用其它分组。应注意，第三组读取比较值与第二组读取比较值(部分或完全地)不同。

在步骤930的另一实施例中，第一组读取比较值用以读取存储于连接到字线WL0的存储器单元中的第一数据页的数据且第三组读取比较值用以读取存储于连接到字线WL0的存储器单元中的第二数据页的数据。第三组读取比较值与第二组读取比较值(部分或完全地)不同。

图20描述用于操作非易失性存储装置的过程的另一实施例，所述过程包括针对特定字线使用不同读取比较值。在步骤950中，使用上文所提及的第二组目标电平编程连接到第一组字线的存储器单元。在步骤952中，使用上文所提及的第二组目标电平编程连接到增压区域的边缘处的字线的存储器单元。在步骤954中，使用上文所提及的第二组目标电平编程连接到剩余字线的存储器单元。应注意，在增压区域的边缘处的字线不是第一组字线及剩余字线的部分。

在图20的步骤950、952及954期间，编程操作包括在字线或选择线上提供0伏信号(或其它适当信号)以断开对应晶体管以便形成增压区域。一实例包括向源极选择线SGS施加0伏以使得源极选择栅极断开，所述源极选择栅极从源极线切断沟道且有助于引起NAND串的增压。在一些实施例中，连接到NAND串的字线可接收0伏信号(或其它适当信号)以切断连接到所述字线的存储器单元以使得增压区域结束或起始于所述字线。此还可用以形成多个增压区域。

在步骤960中，使用上文所提及的第二组读取比较值读取连接到第一组字线的存储器单元。在步骤962中，使用上文所提及的第一组读取比较值读取连接到增压区域的边缘处的字线的存储器单元。在步骤964中，使用第二组读取比较值读取连接到剩余字线的存储器单元。应注意，步骤954与步骤960之间的箭头用虚线表示以代表可在不同于步骤954的时间及/或以与步骤964不相关的方式执行步骤960。

在步骤962的一些实施例中，不同组读取比较值可用以读取与增压区域的边缘处的字线相关联的不同数据页。不同组读取比较值可用以读取连接到增压区域的边缘处的字线的存储器单元的平面或分组。在两种替代中，不同组读取比较值还与第二组读取比较值(部分或完全地)不同。

尽管以上论述聚焦于减少对特定字线的编程干扰的影响，但本发明还可用以减少对由于任何其它原因而具有较宽Vt分布的字线的影响。在一些字线上较宽Vt分布出现的一种其它原因可为所谓的过编程，其是由于(例如)集中在一个或一限定数目的字线上的快速编程存储器单元造成的。过编程还产生如图12中所描绘的类似的Vt分布。通过将不同验证目标电平或读取比较值应用于所述字线，还可减少对在所述字线上Vt分布扩宽的影响。

出于说明及描述目的，已提供对本发明的以上详细描述。其并非意在为详尽的或将本发明限于所揭示的精确形式。根据以上教示许多修改及变化为可能的。选择所述实施例以便最好地阐释本发明的原理及其实际应用，从而使所属领域的其他技术人员能够在各种实施例中最好地利用本发明且并在适合于预期特定用途的各种修改下最好地利用本发明。希望本发明的范围由所附的权利要求书所界定。

Claims (20)

1.一种编程非易失性存储器的方法，其包含：

使用第一组目标电平将第一组非易失性存储元件的每一个非易失性存储元件编程到多个数据状态的一者，所述第一组非易失性存储元件连接到字线，所述字线与用于控制源极选择栅极的选择线相邻接；及

使用第二组目标电平将第二组非易失性存储元件的每一个非易失性存储元件编程到所述多个数据状态的一者，所述第一组目标电平中的至少一个目标电平低于所述第二组目标电平的对应目标电平，在编程到同一数据状态时使用所述第一组目标电平的所述至少一个目标电平和所述第二组目标电平的所述对应目标电平，所述第二组非易失性存储元件连接到其他字线，所述其他字线与所述用于控制源极选择栅极的选择线不邻接，其中所述第一组目标电平和所述第二组目标电平的所述目标电平是在编程过程期间使用的比较点以决定存储器单元已何时完成编程。

2.根据权利要求1所述的方法，其中：

执行所述非易失性存储元件的所述编程使得在完成所述编程过程后所述第一组非易失性存储元件对所述特定数据状态的阈值电压分布在所述第二组非易失性存储元件对所述特定数据状态的对应阈值电压分布内。

3.根据权利要求1所述的方法，其中：

所述第一组非易失性存储元件在所述第二组组非易失性存储元件之前编程。

4.根据权利要求1所述的方法，其中所述编程所述第一组非易失性存储元件包含：

对第一数据页使用所述第一组目标电平来编程所述第一组非易失性存储元件；及

对第二数据页使用一不同组目标电平来编程所述第一组非易失性存储元件。

5.根据权利要求1所述的方法，其进一步包含：

使用第一组读取比较值读取所述第一组非易失性存储元件；及

使用所述第一组读取比较值读取所述第二非易失性存储元件。

6.根据权利要求1所述的方法，其中：

所述第一组非易失性存储元件及所述第二组非易失性存储元件与一组位线连通，所述组位线与第一块相关联；

所述第二组非易失性存储元件及所述第一组非易失性存储元件为所述第一块中的多状态NAND快闪存储器装置；

所述编程过程包括编程所述第一块。

7.根据权利要求1所述的方法，其中：

所述第二组非易失性存储元件及所述第一组非易失性存储元件为快闪存储器装置。

8.根据权利要求1所述的方法，其中：

所述第二组非易失性存储元件及所述第一组非易失性存储元件为多状态快闪存储器装置。

9.根据权利要求8所述的方法，其中：

所述第二组非易失性存储元件及所述第一组非易失性存储元件为多状态NAND快闪存储器装置。

10.根据权利要求1所述的方法，其中：

所有所述第一组目标电平低于所述第二组目标电平中的对应目标电平。

11.一种非易失性存储系统，其包含：

非易失性存储元件，所述非易失性存储元件包括第一组非易失性存储元件及第二组非易失性存储元件，所述第一组非易失性存储元件连接到与用于控制源极选择栅极的选择线相邻接的字线，所述第二组非易失性存储元件连接到其他字线，所述其他字线与所述字线不邻接；及

用于使用第一组目标电平将所述第一组非易失性存储元件编程到多个数据状态的一者的装置；及

用于使用第二组目标电平将所述第二组非易失性存储元件编程到所述多个数据状态的一者的装置，以使得在完成所述编程过程后所述第一组非易失性存储元件的阈值电压分布在所述第二组非易失性存储元件的对应阈值电压分布内，所述第一组目标电平中的至少一个目标电平低于所述第二组目标电平中的对应目标电平，在编程到同一数据状态时使用所述第一组目标电平中的所述至少一个目标电平和所述第二组目标电平中的所述对应目标电平，所述第一组目标电平和所述第二组目标电平的所述目标电平是在所述编程过程期间使用的比较点以决定存储器单元已何时完成编程。

12.根据权利要求11所述的非易失性存储系统，其中：

所述第一组一者或一者以上非易失性存储元件及所述第二组一者或一者以上非易失性存储元件为多状态NAND快闪存储器装置。

13.根据权利要求11所述的非易失性存储系统，其中：

将所述非易失性存储元件布置于块中，每一块包括一组页，所述页界定编程的单位且块界定擦除的单位；

所述第一组非易失性存储元件连接到特定块的第一字线；

所述特定块包括一组位线；及

所述第一组非易失性存储元件的每一者连接到所述组位线的一不同位线。

14.根据权利要求11所述的非易失性存储系统，其中：

执行所述编程过程，藉此在完成所述编程过程后所述第一组非易失性存储元件的阈值电压分布在所述第二组非易失性存储元件的对应阈值电压分布内。

15.根据权利要求11所述的非易失性存储系统，其中：

所有所述第一组目标电平低于所述第二组目标电平中的对应目标电平。

16.根据权利要求11所述的非易失性存储系统，其中：

所述管理电路包括控制器、状态机、命令电路、控制电路及解码器中的任何一者或组合。

17.根据权利要求11所述的非易失性存储系统，其中：

所述第一组非易失性存储元件在所述第二组非易失性存储元件之前编程。

18.根据权利要求11所述的非易失性存储系统，其中：

一不同组非易失性存储元件连接到所述第一字线；

所述管理电路使用一不同组目标电平来编程所述不同组非易失性存储元件，以使得在完成所述编程过程后所述不同组非易失性存储元件的阈值电压分布在所述第二组非易失性存储元件的对应阈值电压分布内，所述不同组目标电平中的至少一者低于所述第二组目标电平中的对应目标电平。

19.根据权利要求11所述的非易失性存储系统，其中：

所述管理电路对第一数据页使用所述第一组目标电平且对第二数据页使用一不同组目标电平来编程所述第一组非易失性存储元件。

20.根据权利要求11所述的非易失性存储系统，其中：

所述管理电路使用第一组读取比较值读取所述第一组非易失性存储元件及使用所述第一组读取比较值读取所述第二组非易失性存储元件。

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