JP4884372B2 - 非揮発性メモリの可変プログラミング - Google Patents

Description

本出願は、一般的に、非揮発性メモリ装置をプログラミングするための技術に関する。

半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、非揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータデバイス、非モバイルコンピュータデバイス、及びその他の装置に使用されている。最も普及している非揮発性半導体メモリは、電気的消去プログラミングが可能な読み取り専用メモリ（ＥＥＰＲＯＭ）やフラッシュメモリである。

フラッシュメモリシステムの一例は、２つの選択ゲートの間に複数のトランジスタが直列に配列されたＮＡＮＤ構造を利用する。直列に配列されたトランジスタ群と選択ゲート群は、ＮＡＮＤストリングと呼ばれる。
図１は、１つのＮＡＮＤストリングの平面図を示す。図２は、そのＮＡＮＤストリングの等価回路を示す。図１と図２のＮＡＮＤストリングは、第１選択ゲート１２０と、第２選択ゲート１２２と、それらの間で直列に配列された４つのトランジスタ１００，１０２，１０４，１０６を含む。
選択ゲート１２０は、ＮＡＮＤストリングをビットライン１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適当な電圧を印加することによって制御される。選択ゲート１２２は、その選択ゲート１２２の制御ゲート１２２ＣＧに適当な電圧を印加することによって制御される。
各トランジスタ１００，１０２，１０４，１０６は、制御ゲートと浮遊ゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧを有する。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを有する。
制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。

図３は、上記のＮＡＮＤストリングの断面図を示す。図３に示されるように、ＮＡＮＤストリングの各トランジスタ（セル又はメモリセルとも呼ばれる）は、Ｐウェル領域１４０に形成されている。各トランジスタは、制御ゲート（１００ＣＧ，１０２ＣＧ，１０４ＣＧ，１０６ＣＧ）と浮遊ゲート（１００ＦＧ，１０２ＦＧ，１０４ＦＧ，１０６ＦＧ）を含む積層ゲート構造を有する。各浮遊ゲートは、酸化膜上のＰウェルの表面に形成される。制御ゲートは浮遊ゲートの上方に位置し、それらの間には制御ゲートと浮遊ゲートを分離する酸化膜が存在する。図３では、トランジスタ１２０，１２２のための制御ゲート及び浮遊ゲートが示されているように見える。しかしながら、トランジスタ１２０及び１２２においては、制御ゲートと浮遊ゲートは互いに接続されている。
メモリセル群（１００，１０２，１０４，１０６）の制御ゲート群は、ワードライン群を構成する。Ｎ＋拡散層１３０，１３２，１３４，１３６，１３８は、隣接するセルによって共有される。これにより、各セルが互いに直列に接続されたＮＡＮＤストリングが構成される。これらのＮ＋拡散層は、各セルのソース及びドレインを構成する。例えば、Ｎ＋拡散層１３０は、トランジスタ１２２のドレインであるとともに、トランジスタ１０６のソースである。Ｎ＋拡散層１３２は、トランジスタ１０６のドレインであるとともに、トランジスタ１０４のソースである。Ｎ＋拡散層１３４は、トランジスタ１０４のドレインであるとともに、トランジスタ１０２のソースである。Ｎ＋拡散層１３６は、トランジスタ１０２のドレインであるとともに、トランジスタ１００のソースである。Ｎ＋拡散層１３８は、トランジスタ１００のドレインであるとともに、トランジスタ１２０のソースである。Ｎ＋拡散層１２６は、ＮＡＮＤストリングのためのビットラインに接続される。Ｎ＋拡散層１２８は、複数のＮＡＮＤストリングのための共通ソースラインに接続される。

図１〜３は、ＮＡＮＤストリングに含まれる４個のメモリセルを示す。この４個のトランジスタの使用は例に過ぎない。ＮＡＮＤストリングは、４個より多いメモリセルを含んでいてもよいし、４個より少ないメモリセルを含んでもよい。例えば、ＮＡＮＤストリングは、８個のメモリセルを含むことができるし、１６個のメモリセルを含むこともできる。３２個のメモリセルを含むこともできる。ＮＡＮＤストリングに含まれるメモリセルの数は、本明細書の説明によって限定されることはない。

ＮＡＮＤ構造を用いるフラッシュメモリシステムに対する通常のアーキテクチャは、複数のＮＡＮＤストリングを含む。例えば、図４は、多数のＮＡＮＤストリングを有するメモリアレイの中の３つのＮＡＮＤストリング２０２，２０４，２０６を示す。図４の各ＮＡＮＤストリングは、２個の選択トランジスタと４個のメモリセルを含む。例えば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０，２３０と、メモリセル２２２，２２４，２２６，２２８を有する。ＮＡＮＤストリング２０４は、選択トランジスタ２４０，２５０と、メモリセル群２４２，２４４，２４６，２４８を有する。各ストリングは、各自の選択トランジスタ（例えば選択トランジスタ２３０と選択トランジスタ２５０）によってソースラインに接続される。
選択ラインＳＧＳは、ソース側の選択ゲートを制御するために利用される。各ＮＡＮＤストリングは、選択ラインＳＧＤによって制御される選択トランジスタ２２０，２４０等によって各自のビットラインに接続される。他の実施形態では、選択ラインは必ずしも共有されていなくてよい。
ワードラインＷＬ３は、メモリセル２２２の制御ゲートとメモリセル２４２の制御ゲートに接続される。ワードラインＷＬ２は、メモリセル２２４の制御ゲートとメモリセル２４４の制御ゲートに接続される。ワードラインＷＬ１は、メモリセル２２６の制御ゲートとメモリセル２４６の制御ゲートに接続される。ワードラインＷＬ０は、メモリセル２２８の制御ゲートとメモリセル２４８の制御ゲートに接続される。
図示されるように、各ビットラインとそれぞれのＮＡＮＤストリングは、メモリセル群のアレイの列を構成する。ワードライン（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）は、アレイの行を構成する。各ワードラインは、その行の各メモリセルの制御ゲート群を接続する。例えば、ワードラインＷＬ２は、メモリセル群２２４，２４４，２５２の制御ゲート群に接続される。

各メモリセルは、データ（アナログあるいはデジタル）を保存することができる。デジタルデータの1ビットを保存する場合、メモリセルの可能な閾電圧の範囲は、２つの範囲に分けられる。一方の範囲は論理データ「１」が割り当てられ、他方の範囲は論理データ「０」が割り当てられる。
ＮＡＮＤタイプのフラッシュメモリの一例では、メモリセルが消去された後の閾電圧は負であり、論理「１」と定義される。プログラミングオペレーション後の閾電圧は正であり、論理「０」と定義される。閾電圧が負の時に制御ゲートにゼロボルトを供給することによって読取りが行なわれると、メモリセルはターンオンし、論理「１」が保存されていることを示す。閾電圧が正の時に制御ゲートにゼロボルトを供給することによって読取が行なわれると、メモリセルはターンオンせず、論理「０」が保存されていることを示す。
メモリセルは、複数レベルの情報（例えば複数ビットのデジタルデータ）を保存することもできる。複数レベルのデータを保存する場合、可能な閾電圧の範囲は、データのレベルの数に分けられる。例えば、４つのレベルの情報が保存される場合、閾電圧は４つの範囲に分けられ、その４つの範囲はデータ値「１１」、「１０」、「０１」、「００」が割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去オペレーション後の閾電圧は負であり、「１１」と定義される。状態「１０」、「０１」、「００」には、正の閾電圧が使用される。

ＮＡＮＤタイプのフラッシュメモリとそれらのオペレーションの例は、米国特許第５５７０３１５号、同第５７７４３９７号、同第６０４６９３５号、同第６４５６５２８号、及び米国特許出願第０９／８９３２７７号（公報番号ＵＳ２００３／０００２３４８号）に記載されている。これらの内容は、本明細書に組み込まれる。
他のタイプのフラッシュメモリデバイスも本発明を利用することができる。例えば、米国特許第５０９５３４４号、同第５１７２３３８号、同第５８９０１９２号、及び同第６１５１２４８号には、ＮＯＲタイプのフラッシュメモリが開示されている。これらの内容の全体は、本明細書に組み込まれる。また、米国特許第６１５１２４８号には、フラッシュメモリタイプの他の例が開示されている。この内容の全体は、本明細書に組み込まれる。

フラッシュメモリセルにプログラミングする場合、制御ゲートにプログラム電圧が供給され、ビットラインが接地される。ｐウェルからの電子が浮遊ゲートに注入される。浮遊ゲート内に電子が蓄積すると、浮遊ゲートが負にチャージされ、メモリセルの閾電圧が上昇する。プログラムされるセルの制御ゲートにプログラム電圧を供給するためには、そのプログラム電圧は、適当なワードラインに供給される。上述したように、ワードラインは、同じワードラインを利用する他のＮＡＮＤストリングの中のそれぞれの１つのセルにも接続される。例えば、図４のプログラミングセル２２４の場合、そのプログラム電圧は、セル２４４の制御ゲートにも供給される。それらのセルは、同じワードラインを共有しているからである。同じワードラインに接続されている他のセルをプログラミングしないで、そのワードラインに接続されている１つのセルをプログラムしたい場合に問題が生じる。例えば、セル２４４をプログラムしないでセル２２４をプログラムしたい場合に問題が生じる。ワードラインに接続されている全てのセルにプログラム電圧が供給されるために、そのワード線上の非選択セル（プログラムされるべきでないセル）、特にプログラムのために選択されたセルに隣接するセルが、不当にプログラムされる可能性がある。例えば、セル２４４は、列方向においてセル２２４に隣接している。セル２２４をプログラミングする場合、セル２４４が非意図的にプログラムされることがあり得る。選択されたワードライン上の非選択セルに対する非意図的なプログラミングのことを「プログラム妨害」と呼ぶ。

プログラム妨害を防ぐために様々な技術が採用されている。「セルフブースト」として知られている１つの手法では、非選択ビットラインが電気的に絶縁され、プログラミングの間にパス電圧（例えば１０Ｖ）が非選択ワードラインに供給される。非選択ビットラインのチャネルに電圧（例えば８ボルト）が存在することを引き起こすために、非選択ビットラインに接続されている非選択ワードラインは、プログラム妨害が抑制される傾向にある。セルフブーストは、トンネル酸化膜を横切る電圧が低くなる傾向があるチャネルに電圧ブーストを引き起こすために、プログラム妨害を抑制する。

典型的にいうと（必ずではない）、ＮＡＮＤストリングは、ソース側からドレイン側にプログラムされる。例えば、メモリセル２２８からメモリセル２２２に向かってプログラムされる。
プログラミングプロセスがＮＡＮＤストリングの最後のセル（もしくはそれに近いセル）をプログラムする段階になると、禁止されるストリング（例えばストリング２０４）の全て又はほとんどのセルがプログラムされている場合は、前もってプログラムされたそれらのセル群の浮遊ゲートにはネガティブチャージが存在する。浮遊ゲートに存在するこのネガティブチャージによって、ブースト電位が十分に高くならず、最後のいくつかのワードラインにはプログラム妨害が変わることなく存在する可能性がある。例えば、セル２４２をプログラミングする場合にセル２４８，２４６，２４４がプログラムされていると、それらのトランジスタ（２４４，２４６，２４４）のそれぞれは、浮遊ゲートにネガティブチャージを有している。このネガティブチャージがセルフブーストプロセスのブーストレベルを制限し、セル２４２に対するプログラム妨害を許容する可能性がある。

セルフブーストに関する上記した問題は、ローカルセルフブースト（ＬＳＢ）や消去エリアセルフブースト（ＥＡＳＢ）のような様々なスキームによって対処されている。改善されたセルフブースト技術を含む様々なスキームの概要は、「Ｉｍｐｒｏｖｅｄ Ｓｅｌｆ Ｂｏｏｓｔｉｎｇ Ｔｅｃｈｎｉｑｕｅ」というタイトルの米国特許出願第１０／３７９６０８に開示されている。この内容の全体は、本明細書に組み込まれる。これらのスキームは、プログラム妨害の発生を抑制するための改善を提供するが、それを完全に防止することはできず、プログラム妨害を導く他の問題を引き起こすこともある。

従って、プログラム妨害を抑制あるいは防止するためのより優れたメカニズムが必要とされている。

本発明は、簡単に言うと、メモリデバイスの非揮発性記憶要素のプログラミング、ベリファイ、及び、読み込みのための技術に関する。様々な実施形態に対応するシステム及び方法は、メモリデバイスの選択記憶要素をプログラミング、ベリファイ、及び、読み込みする際に、可変のプログラムレベル（電圧）、可変のベリファイレベル(電圧)、可変の読み込みレベル(電圧)、及び可変のステップサイズ（プログラム電圧の増加幅）を利用する。これらのシステム及び方法は、選択記憶要素を目標とするフィジカル状態にプログラムするために、所定条件が成立する場合には、その他の場合よりも小さなプログラム電圧を利用することによって、プログラム妨害を抑制し、メモリデバイスにおける優れたデータ保存を実現する。プログラミング速度を上げるために、増加されたステップサイズも利用される。

一つの実施形態では、メモリシステムをプログラミングする際に、少なくとも２種類のベリファイレベル（電圧）が利用される。所定のワードラインをプログラミングする際に利用されるベリファイレベルは、他のワードラインをプログラミングする際に利用される通常のベリファイレベルと異なる。
例えば、記憶要素群のグループ内の最後のワードライン、又は、グループ内の最後のワードラインに近いワードラインは、第２のベリファイレベルを利用してプログラミングされる。上記の最後のワードラインは、プログラムオペレーションの間に、そのグループにおいて最後にプログラムされるラストワードラインでもよい。
第２のベリファイレベルは、マルチ式（３以上のフィジカル状態の間でプログラミングされる）記憶要素がプログラムされるそれぞれのフィジカル状態に関する第２レベルであってもよい。また、第２のベリファイ電圧は、最も高い閾電圧範囲に対応するフィジカル状態のように、選択されたフィジカル状態に関する第２レベルであってもよい。

最後のワードライン又は最後のワードラインに近いワードラインに接続されるメモリセルは、他のメモリセルよりタイトな閾区分（フィジカル状態を示す閾区分）を有していてもよい。第２セットのベリファイレベルは、これを利用してもよく、状態を示すより低い閾電圧に選択されたメモリセルがプログラムされるように選択されてもよい。よりタイトな区分は、状態間の適切なセパレーションをもたらすとともに、閾電圧範囲を小さくさせる。このために、選択された状態にメモリセルを上昇させるために利用されるプログラム電圧を低減させることができる。小さいプログラム電圧を利用することによって、メモリデバイスのためのプログラム妨害を抑制することができる。特に、記憶要素群のグループの中の最後のワードライン又は最後のワードラインに近いワードラインに接続される記憶要素によって引き起こされるプログラム妨害を抑制することができる。

一つの実施形態では、第２セットの読み込みレベルも利用される。第２セットの読み込みレベルは、選択されたフィジカル状態を示す低減された閾電圧分布を有するメモリセルを読み込むために選択されることができる。

一つの実施形態は、非揮発性メモリをプログラミングする方法を含む。この方法は、一又は複数の第１ワードラインに接続されている一又は複数の消去状態にある非揮発性記憶要素からなる第１セットを第１フィジカル状態にプログラミングすること、及び、一又は複数の第２ワードラインに接続されている一又は複数の消去状態にある非揮発性記憶要素からなる第２セットを上記の第１フィジカル状態にプログラミングすることを備える。第１セットが第１フィジカル状態にプログラミングされたことを確認するために印加される第１ベリファイレベルよりも、第２セットが第１フィジカル状態にプログラミングされたことを確認するために印加される第２ベリファイレベルの方が低い。また、第１フィジカル状態にプログラミングされた第１セットのミニマム閾電圧よりも、第１フィジカル状態にプログラミングされた第２セットのミニマム閾電圧の方が低い。

他の実施形態は、非揮発性メモリをプログラミングする方法を含む。この方法は、第１プログラム電圧を利用して第１セットを第１フィジカル状態にプログラミングすること、及び、第２プログラム電圧を利用して第２セットを上記の第１フィジカル状態にプログラミングすることを備える。第１プログラム電圧よりも、第２プログラム電圧の方が低い。

他の実施形態では、プログラムオペレーションの間にプログラムパルスを増加させるためのステップサイズは、グループの中の最後のワードラインのように、選択されたワードラインに対しては大きくなる。この実施形態では、第２セットのベリファイレベルは、必ずしも利用されなくてもよいし、利用されることもできる。
よりタイトな閾分布を有するメモリセル群のグループについて、選択された閾電圧範囲内に記憶要素を正確にプログラミングする間に、ステップサイズが増加されてもよい。
タイトな閾電圧区分によって、１つの状態の最も高い閾電圧と、次の状態の最も低い閾電圧との間に大きなセパレーションが存在する。
増加されるステップサイズは、選択されたグループの要素のためのプログラミング速度を上昇させ、メモリデバイス全体のためのプログラミング速度を上昇させる。

一つの実施形態では、本発明の実施形態に関連するシステムは、記憶要素群のアレイと管理回路を含む。管理回路は、専用のハードウェア、及び／又は、非揮発性メモリ（例えばフラッシュメモリやＥＥＰＲＯＭ等）あるいは他のメモリデバイスのような一又は複数の記憶装置に記憶されているソフトウェアによってプログラムされるハードウェアを含むことができる。
一つの実施形態では、管理回路は、コントローラと状態機械を含む。他の実施形態では、管理回路は、状態機械のみを含み、コントローラを含まない。管理回路は、様々な実施形態に対応する上記のステップを実行することができる。いくつかの実施形態に関連する方法は、状態機械によって実行される。いくつかの実施例では、状態機械は、記憶要素群のアレイと同じ集積回路チップ上に存在する。

本発明の他の要素、態様、及び目的は、明細書、図面、及び特許請求の範囲の内容から得られるであろう。

本発明は、実施例によって開示され、リファレンスが類似する要素を示す添付図面の図に限定されるものではない。本開示の中の実施形態のリファレンスは、同じ実施形態である必要は必ずしもなく、そのようなリファレンスは少なくとも１つを意味することに留意するべきである。

以下の記述に従って、本発明の様々な態様について説明する。しかしながら、本開示のいくつかのみの態様又は全ての態様において本発明が実施可能であるということは、当業者にとって明らかである。
本発明をよく理解することを目的として、特定の数字、物質、及び構成が記述される。しかしながら、そのような特定の詳細以外でも本発明が実施可能であることは、当業者にとって明らかである。
他の例では、本発明を不明瞭にしないために、よく知られた要素が省略又は簡単化される。

様々なオペレーションは、本発明の理解に最も適したマナーで、複数の分離したステップとして順に示される。しかしながら、詳細の順序は、これらのオペレーションが独立した順序を必要とすることを暗に意味するように解釈されるべきではない。

図５は、本発明を実施するために利用されることができるフラッシュメモリシステムの一例のブロック図を示す。メモリセルアレイ３０２は、列制御回路３０４、行制御回路３０６、ｃ−ソース制御回路３１０、及びｐ−ウェル制御回路３０８によって制御される。
メモリセルに記憶されているデータを読み込むため、プログラムオペレーションの間にメモリセルの状態を決定するため、及び、プログラミング促進又はプログラミングの禁止のためにビットライン群の電位レベルを制御するために、列制御回路３０４は、メモリセルアレイ３０２のビットライン群に接続される。
ワードライン群の中から１つを選択するため、読み込み電圧を供給するため、列制御回路３０４によって制御されるビットライン電位レベルに関連するプログラム電圧を供給するため、及び、消去電圧を供給するために、行制御回路３０６は、ワードライン群に接続される。
Ｃ−ソース制御回路３１０は、メモリセル群に接続される共通ソースライン（図６においてＣ−ｓｏｕｒｃｅとラベルされている）を制御する。Ｐ−ウェル制御回路３０８は、ｐ−ウェル電圧を制御する。

メモリセル群に記憶されているデータは、列制御回路３０４によって読み出され、データ入出力バッファ３１２を経由して外部Ｉ／Ｏラインに出力される。
メモリセル群に記憶されるべきプログラムデータは、外部Ｉ／Ｏラインを経由してデータ入出力バッファ３１２に入力され、列制御回路３０４に伝送される。
外部Ｉ／Ｏラインは、コントローラ３１８に接続されている。

フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ３１８に入力される。コマンドデータは、何のオペレーションがリクエストされているのかをフラッシュメモリに知らせる。入力コマンドは、列制御回路３０４、行制御回路３０６、ｃ−ソース制御３１０、ｐ−ウェル制御３０８、及びデータ入出力バッファ３１２を制御する状態機械３１６に伝送される。状態機械３１６は、ＲＥＡＤＹ／ＢＵＳＹあるいはＰＡＳＳ／ＦＡＩＬのようなフラッシュメモリの出力状態データも出力することができる。

コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナル・デジタル・アシスタント等のホストシステムに接続されるか、あるいは接続可能である。コントローラ３１８は、メモリアレイ３０２にデータを保存したり、メモリアレイ３０２からデータを読み込んだり、それらのデータを供給したり受け入れたりするためのコマンドを起動するホストに接続される。コントローラ３１８は、これらのコマンドを、コマンド回路３１４が処理又は実行することが可能なコマンド信号に変換する。コマンド回路３１４は、状態機械３１６に接続される。通常、コントローラ３１８は、メモリアレイに書き込まれる（又はメモリアレイから読み込まれる）ユーザデータのためのバッファメモリを含んでいる。

１つの例のメモリシステムは、コントローラ３１８を含む集積回路と、一又は複数の集積回路チップを有する。集積回路チップは、メモリアレイと、関連するコントローラと、入出力と、状態機械回路を含む。
システムのメモリアレイ群とコントローラ回路群を一又は複数の集積回路チップに一体化することがトレンドである。
メモリシステムは、ホストシステムの一部として埋め込まれていてもよいし、ホストシステムに取り外し可能に挿入されるメモリカード（又は他のパッケージ）に含まれていてもよい。このようなカードは、メモリシステム全体（例えばコントローラを含む）を含んでもいてもよいし、周辺回路（ホストにコントローラが埋め込まれている）に関連しているメモリアレイ（群）のみを含んでいてもよい。即ち、コントローラは、ホストに埋め込まれていてもよいし、取り外し可能なメモリシステム内に含まれていてもよい。

図６を参照して、メモリセルアレイ３０２の構造の一例を説明する。一つの例として、１０２４個のブロックに分割されているＮＡＮＤフラッシュＥＥＰＲＯＭについて説明する。
各ブロックに保存されたデータは、同時に消去される。１つの実施形態では、ブロックは、同時に消去されるセル群の最小単位である。この例では、各ブロックには、偶数列群と奇数列群に分けられた８５１２個の列が存在する。ビットライン群も、偶数ビットライン群（ＢＬｅ）と奇数ビットライン群（ＢＬｏ）に分けられる。
図６は、１つのＮＡＮＤストリングを形成するために直列に接続された４つのメモリセルを示す。各ＮＡＮＤストリングに４つのセルが含まれているが、４つ未満のセル又は４つを超えるセルが利用されてもよい。例えば、１６、３２、又は他の数字のセルが利用されてもよい。
ＮＡＮＤストリングの１つのターミナルは、第１選択トランジスタＳＧＤを介して、対応するビットラインに接続されている。他方のターミナルは、第２選択トランジスタＳＧＳを介して、ｃ−ソースに接続されている。

読み込みオペレーションとプログラミングオペレーションの間に、４２５６個のメモリセルが同時に選択される。選択されたメモリセル群は、同じワードライン（例えばＷＬ２−ｉ）と、同じ種類のビットライン（例えば偶数ビット線）を含む。このために、５３２バイトのデータが同時に読み込み又はプログラムされる。これらの同時に読み込まれる又はプログラムされる５３２バイトのデータが、１つの論理ページを形成する。従って、この例では、１つのブロックは、少なくとも８ページを保存することができる。各メモリセルが２ビットのデータ（例えばマルチレベルセル）を保存する場合、１つのブロックは、１６ページを保存する。

一実施例においては、ｐ−ウェルを消去電圧（例えば２０Ｖ）まで上昇するとともに、選択されたブロックのワードライン群を接地することによって、メモリセル群が消去される。ソースとビットライン群は、フローティングしている。消去は、メモリアレイの全体、別々のブロック、又はセル群の他の単位で実行されることができる。エレクトロンはフローティングゲートからｐ−ウェル領域に移動し、閾電圧が負になる。

読み込みオペレーションとベリファイオペレーションでは、トランジスタをパスゲートとして作動させるために、選択ゲート（ＳＧＤとＳＧＳ）と非選択ワードライン（例えばＷＬ０，ＷＬ１，ＷＬ３）が読み込みパス電圧（例えば４．５Ｖ）まで上げられる。選択されたワードライン（例えばＷＬ２）は、電圧に接続される。その電圧のレベルは、対応するメモリセルの閾電圧がそのレベルに達したのか否かを決定するために、読み込みとベリファイオペレーションのそれぞれに対して特定される。例えば、１ビットメモリセルの読み込みオペレーションでは、閾電圧がゼロボルトより高いのか否かを検知するために、選択されたワードラインＷＬ２が接地される。１ビットメモリセルのベリファイオペレーションでは、例えば、閾電圧が２．４Ｖ又は他の閾レベルに達しているのか否かをベリファイするために、選択されたワードラインＷＬ２が２．４Ｖに接続される。
ソースとｐ−ウェルは、ゼロボルトである。選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖのレベルにプリチャージされる。閾電圧が読み込みレベル又はベリファイレベルより大きい場合、非コンダクティブ性のメモリセルになるために、対応するビットライン（ＢＬｅ）の電位レベルは、高いレベルを維持する。一方において、閾電圧が読み込みレベル又はベリファイレベルより小さい場合、コンダクティブのメモリセル（Ｍ）になるために、対応するビット線（ＢＬｅ）は、例えば０．５Ｖ以下の低いレベルに下がる。
メモリセルの状態は、ビットラインに接続されるセンス増幅器によって検知される。メモリセルが消去されるのか又はプログラムされるのかの違いは、浮遊ゲートに負電荷が蓄積されているのか否かに依存する。例えば、浮遊ゲートに負電荷が蓄積されている場合、閾電圧は上昇し、トランジスタは増進モードになることができる。

上述した消去、読み込み、及びベリファイのオペレーションは、従来から知られている技術に従って実行される。このために、説明された詳細の多くは、当業者によって変更可能である。

一実施例においてメモリセルをプログラミングする場合、大きさが増加する一連のプログラミングパルス（図７参照）をコントロールゲートが受け入れる間に、ドレインとｐ−ウェルがゼロボルトを受け入れる。
一実施形態では、パルス範囲の大きさは、７ボルトから１５ボルトである。他の実施形態では、パルスの範囲は異なる。例えば、１２ボルトのスターティングボルトが採用される。
メモリセルのプログラミングの間に、パルス間の期間においてベリファイオペレーションが実行される。即ち、並列にプログラムされるセル群のグループの各セルのプログラミングレベルは、プログラムされているベリファイレベル以上であるのか否かを決定するために、各プログラミングパルスの間に読み込まれる。
プログラミングのベリファイの１つの手段は、特定の比較点においてテストコンダクションを実行することである。例えばＮＡＮＤセル群においては、十分にプログラムされたことがベリファイされたセル群は、それらのセル群のためのプログラミングプロセスを停止するためにビットライン電圧がゼロからＶｄｄ（例えば２．５ボルト）に上昇させることによって、ロックアウトされる。
セル群をロックアウトするための様々な技術が利用される。また、セルの浮遊ゲートに記憶されているチャージを変えるコンディションの下でプログラミングパルスの供給を除去する他の手法が利用される。いくつかのケースでは、パルス数が制限され（例えば２０）、与えられたメモリセルが最後のパルスによっても完全にプログラムされない場合は、エラーが推察される。いくつかの実施例では、メモリセル群は、プログラミングの前に（ブロック単位あるいは他の単位で）消去される。

フラッシュメモリセル群のアレイにおいて、複数のセル群は、並列的にベリファイされる。マルチ状態の（マルチ式あるいはマルチレベルともいい、浮遊ゲートの帯電量が多段階に調整可能であり、閾電圧が他段階に調整可能なものをいう。帯電量ないし閾電圧によって区分される段階を本明細書ではフィジカル状態という）フラッシュメモリセルのいくつかの実施形態では、どのフィジカル状態にメモリセルがいるのかを決定するために、個々のプログラムパルスの後に、メモリセルに対して一連のベリフィケーションステップが実行される。例えば、８つのフィジカル状態に切り換え可能で、マルチビットのデータを記憶することが可能であるマルチ状態メモリセルは、７つの比較点においてベリファイオペレーションを実行する必要がある。このために、２つの連続するプログラミングパルスの間に７回のベリファイオペレーションを実行するために、７個のベリファイパルスが供給される。７回のベリファイオペレーションに基づいて、システムは、メモリセル群のフィジカル状態を決定することができる。
ベリファイに必要な時間を短縮するための一つの手段は、より効果的なベリファイプロセスを利用する。この例は、２００２年１２月５日に出願された米国特許出願番号第１０／３１４０５５（タイトルは「Ｓｍａｒｔ Ｖｅｒｉｆｙ ｆｏｒ Ｍｕｌｔｉ−Ｓｔａｔｅ Ｍｅｍｏｒｉｅｓ」である）に開示されている。この内容の全体は、本明細書に組み込まれる。

図７には、プログラム電圧信号が示されている。この信号は、大きさが増加する一連のパルスを有する。パルスの大きさは、各パルスにおいて所定のステップサイズずつ増加される。マルチビットのデータを記憶するメモリセルを含む一つの実施形態では、ステップサイズの例は、０．２ボルトである。プログラムパルスの間には、ベリファイパルスが存在する。図７の信号は４つの状態のメモリセルを示し、そのために３つのベリファイパルスを含んでいる。例えば、プログラミングパルス４８０と４８２の間に、３つのベリファイパルスが存在する。第１ベリファイパルス（あるいは電圧レベル）４８４は、ゼロボルトである。第２ベリファイパルス４８６は、第１ベリファイパルス（あるいは電圧レベル）４８４に続く。第３ベリファイパルス４８８は、第２ベリファイパルス４８６に続く。

図８は、各メモリセルが４つのフィジカル状態の中で切り換え可能であり、２ビットのデータを記憶する場合において、メモリセルアレイのための閾電圧分布の一例を示す。
区分５０２は、消去状態（「１１」を保存している）のセル群の閾電圧の区分を示す。このセル群は、負の閾電圧レベルを持っている。区分５０４は、「１０」を保存しているフィジカル状態にあるセル群の閾電圧の区分を示す。区分５０６は、「００」を保存しているフィジカル状態にあるセル群の閾電圧の区分を示す。区分５０８は、「０１」を保存しているフィジカル状態にあるセル群の閾電圧の区分を示す。
この例では、２ビットのそれぞれが単一のメモリセルに保存され、２ビットのそれぞれは異なる論理ページに対応する。即ち、各メモリセルに記憶される２ビットのそれぞれのビットは、異なる論理ページアドレスをもたらす。
四角で示されるビットは、下側ページに対応する。丸で示されるビットは、上側ページに対応する。１つの実施形態では、これらの論理状態は、グレイコードオリエンテーション（１１、１０、００、０１）を利用してメモリセル群のフィジカル状態に割り当てられる。その結果、浮遊ゲートの閾電圧が誤ってシフトしても、１ビットのみが影響を受ける。

図９は、図８に示される閾電圧分布のアレイのメモリセルのような４状態ＮＡＮＤメモリセルをプログラミングするツー・パス技術の例を示す。
第１プログラミングパスでは、下側論理ページにプログラミングされるビットに従って、セルの閾電圧レベルが設定される。そのビットが論理「１」の場合、閾電圧は変更されない。そのビットが以前に消去されたことによって、既に適切な状態にあるためである。しかしながら、プログラミングされるビットが論理「０」の場合、矢印５１２で示されるように、セルの閾レベルが閾電圧区分５０４まで上げられる。これにより、第１プログラミングパスは完了する。

第２プログラミングパスでは、上側論理ページにプログラミングされるビットに従って、セルの閾電圧レベルが設定される。上側論理ページのビットが論理「１」を保存している場合、セルは閾電圧区分５０２又は５０４に対応するフィジカル状態にあるので、プログラミングは行われない。閾電圧区分５０２と５０４はどちらも上側ページビット「１」を有しており、セルの状態が閾電圧区分５０２と５０４のどちらに対応するのかは、下側ページビットのプログラミングに依存する。
しかしながら、上側ページビットが論理「０」の場合、セルは、２回目のプログラミングが実行される。第１パスの結果、セルが閾区分５０２に対応する消去状態のままだった場合、第２段階では、矢印５１６で示すように閾電圧が閾区分５０８内まで上げられるようにセルがプログラミングされる。第１パスの結果、セルが閾区分５０４に対応する状態にプログラミングされた場合、第２パスでは、矢印５１４で示すように閾電圧が閾区分５０６内まで上げられるようにセルがプログラミングされる。第２パスでは、第１プログラミングパスの結果を変更せずに、上側ページに論理「０」を保存するように指定された状態にプログラミングされる。

なお、４つのフィジカル状態より多いメモリがオペレートされる場合、メモリセル群の定義された閾電圧ウィンドウの中で、その状態の数に等しい閾電圧区分の数が存在する。
また、各区分やフィジカル状態には特定のビットパターンが割り当てられているが、これと異なるビットパターンが割り当てられてもよい。その場合、プログラミングが実行される状態は、図９や図１０に示されるものと異なってよい。

通常、並列的にプログラミングされるセル群は、ワードラインに沿って交互に配置されるセル群である。例えば、図４は、ワードラインＷＬ２に沿って配置されている多数のセルのうち３つのメモリセル２２４，２４４，２５２を示す。交互に配置されているセル群の１つのセットは、セル２２４と２５２を含んでおり、論理ページ０と２（偶数ページ）からのビットを保存する。一方、交互に配置されているセル群の別のセットは、セル２４４を含んでおり、論理ページ１と３（奇数ページ）からのビットを保存する。

タイトな区分は、幅広い読込みマージン及びプログラムマージン（状態間の距離）をもたらす。このために、信頼性を高めるためにはフィジカル状態の個々の閾区分をタイト（細い区分）にする方が好ましい。しかしながら、メモリセル群の浮遊ゲートの間にカップリングするチャージは、浮遊ゲート上に保存される「見かけ上のチャージ（ａｐｐａｒｅｎｔ ｃｈａｒｇｅ）」を増加させる。見かけ上のチャージの増加は、個々のメモリセルの閾電圧を増加させ、いくつかのフィジカル状態に対応する広い電圧の区分を引き起こす。

浮遊ゲートに保存される見かけ上のチャージのシフトが起こる。隣接する浮遊ゲートのチャージによって引き起こされる電界が存在するからである。現在読み込まれているセルがプログラムされた後に、隣接するメモリセル群が１回でプログラム又は消去されるのは難しい。例えば、セル群の１セットが、データの１セットに対応して、それらの浮遊ゲートにチャージのレベルを追加するようにプログラムされることを考える。セル群の第２セット（上記の第１セットのセル群に隣接する）がデータの第２セットにプログラムされた後に、セル群の第１セットの浮遊ゲートから読み込まれるチャージレベルは、プログラムされたものとしばしば異なる。上記の第２セットの浮遊ゲート群からの電界の影響があるからである。即ち、読み込まれているセルの浮遊ゲートの見かけ上の電圧レベルは、隣接する浮遊ゲート群からの電界の影響に起因する観測上のエラーが生じる。これは、ユピン効果（Ｙｕｐｉｎ Ｅｆｆｅｃｔ）として知られており、その詳細は、米国特許第５８６７４２９及び第５９３０１６７に開示されている。これらの内容の全体は、本明細書に組み込まれる。
ＮＡＮＤタイプのメモリデバイスにおいては、メモリセル群は、隣接ワードライン群の場合と同様に、隣接するビットライン群の浮遊ゲート群からのチャージカップリングの影響を受ける。しかしながら、ワードラインからワードラインのチャージカップリングの方が、ビットラインからビットラインのチャージカップリングよりも顕著である。

メモリアレイの所定のメモリセル群は、ユピン効果が低いレベルであるか、あるいは、全くないことがある。例えば、図４において、ＮＡＮＤストリングス群のプログラミングは、ソース側からドレイン側に行なわれるものとする。この場合、最後のワードラインＷＬ３に接続されるメモリセル群は、ユピン効果が低いレベルであるか、あるいは、全くないことがある。これらのセル群は、プログラムオペレーションの間に、ＮＡＮＤストリングにおいて最後にプログラムされるメモリセル群であるために、後にプログラムされる浮遊ゲート群からのチャージカップリングが少ないか、あるいは、全くない。
しかしながら、他のワードラインのメモリセルは、ワードライン０，１，又は２をプログラミングした後にプログラムされることがある。例えば、メモリセル２２８の浮遊ゲートに保存されるチャージは、そのメモリセル２２８を意図したフィジカル状態に切り換えるレベルにプログラムされる。メモリセル２２８のプログラミングの後に、ワードライン１に接続されているメモリセル群がプログラムされる。メモリセル２２６の浮遊ゲートに保存されるチャージは、メモリセル２２８に影響を及ぼす。メモリセル２２６の浮遊ゲートからの電界が、メモリセル２２８の浮遊ゲートの見かけ上のチャージレベルに影響を与えることがある。メモリセル２２８の浮遊ゲートの見かけ上のチャージの増加は、メモリセルの閾電圧を増加させる。セルアレイのメモリセル群の浮遊ゲート群における見かけ上のチャージの増加は、メモリセルのフィジカル状態の閾電圧区分を広げる。

しかしながら、ＷＬ３に接続されているメモリセル群は、同じＮＡＮＤストリングの他のメモリセル群の電界の影響によって、閾電圧がほとんど変わらない（あるいは全く変わらない）。上述したように、プログラムオペレーションの間において、ＷＬ３に接続されているメモリセルをプログラミングした後に特定のストリングのためにプログラムされるメモリセルは存在しない。従って、ＷＬ３に接続されているメモリセルの後にプログラムされる隣接する浮遊ゲート群からの影響はない。
例えば、偶数ビットラインから奇数ビットラインにプログラミングが行なわれる場合、偶数ビットラインに接続されているセルは、隣接する奇数ビットラインからの小さいチャージカップリングの影響を受ける。カップリングの量は、ワードラインからワードラインのカップリングと比較すると小さい。従って、ＷＬ３に接続されているメモリセル群の閾電圧区分は、他のワードラインに接続されているメモリセル群がチャージカップリングによって影響を受ける度合いほど広がらない。

図１０は、図４や図６に示されるようなメモリセルアレイの閾電圧区分を示す。各メモリセルは、２ビットのデータ（４つのフィジカル状態（０，１，２，３）の中の１つの状態）を記憶する。
図１０は、ワードライン群の第１セット（例えばＷＬ０〜ＷＬ２）に接続されているメモリセル群のための閾電圧区分を表す第１セットの区分５２２，５２４，５２６を示す。区分５２０は、消去状態にある全てのセルの区分を示す。最後のワードライン（例えばＷＬ３）に接続されているメモリセル群の閾電圧区分を表す第２セットの区分５３２，５３４，５３６も示されている。なお、他の構成を利用することができることは明らかである（例えば、３ビットあるいはより大きいデータを記憶するストリング毎に、１６、３２、あるいはより多いセル群を設けることもできる）。

ＷＬ３に接続されているメモリセルのための上記の第２セットの区分は、他のワードラインに接続されているメモリセルのための上記の第１セットの区分よりタイトである。例えば、区分５２２，５２４，５２６は、０．５Ｖあるいは０．４Ｖのオーダーの幅を有する。一方において、区分５３２，５３４，５３６は、０．３Ｖあるいは０．２Ｖのオーダーの幅を有する。これらの電圧値は、説明の目的のために例示したものである。
隣接するセル群の間での上記したチャージカップリングを原因として、第１セットの区分は、第２セットの区分より広くなっている。

信頼性の高いデータ保存は、マルチ状態メモリセルの複数範囲の閾電圧レベルが、十分なマージンによって互いに分けられていることを要求する。これにより、明確なマナーでメモリセルのレベルがプログラム又は読み込みされる。
典型的なメモリデバイスでは、メモリセルが接続されているワードラインを考慮せず、システムの全てのメモリセルにおいて、共通の読み込みレベル及びベリファイレベルが利用される。例えば、メモリセルをフィジカル状態２にプログラミングする場合、いずれのワードラインに接続されているかを問わないで、Ｖｖ２のような共通のプログラムベリファイレベルが利用される。これらのレベルは、閾電圧範囲群の明確なセパレーションを維持するポジションに設けられるとともに、隣接する浮遊ゲート群からのクロスカップリングによって引き起こされる閾電圧区分の幅広化の原因になる。例えば、プログラムベリファイレベルＶｖ２は、最も高い閾電圧に対応するフィジカル状態１と、最も低い閾電圧に対応するフィジカル状態２の間において、明確なセパレーションを維持するポジションに設けられる。このレベルは、ユピン効果を原因として広い閾電圧区分が与えられた状態の間において、明確なセパレーションを維持する。

図１０を見るとわかるように、メモリセルが接続されているワードラインを考慮せずに、１つの共通なベリファイレベルを利用すると、過剰な補償が導かれ、いくつかのメモリセル（特にストリングの最後のワードラインに接続されるメモリセル）のために必要とされるものよりも高いベリファイ及びターゲットレベル（閾電圧）が導かれる。
上述したように、最後のワードラインは、例えば不十分なブーストを原因として、他のワードラインよりも、プログラム妨害の量が大きくなる。プログラム妨害は、高いプログラム電圧やパルスによって、大きく引き起こされる。最後のワードラインに供給されるプログラム電圧のレベルを下げることによって、最後のワードラインにおけるプログラム妨害が抑制される。

一実施形態では、選択されたメモリセル群又は選択されたワードライン群のために、追加のベリファイレベル（ベリファイ電圧）及び／又は読み込みレベル（読み込み電圧）が設定される。例えば、プログラムされるセル群のグループの最後のワードラインを選択して、追加のベリファイレベルを利用することができる。追加のベリファイレベルは、最後のワードラインの隣のような他の選択セル群又はワードライン群にも利用することができる。
タイトな閾区分を有するいかなるワードラインでも、追加のターゲットレベル及びベリファイレベルを利用する利益を得ることができ、信頼性を得ることができる。それらのワードラインのための電圧区分は、他のワードラインのための電圧区分よりもタイトであるために、追加の（第２の）一又は複数のレベルは、第１のレベル（例えば閾電圧ベリフィケーションパラメータ）の中の対応するレベルよりも低くなる。
低いベリファイレベル（ベリファイ電圧）を利用することは、所定の状態に記憶素子をプログラムするために要求されるプログラム電圧を低減させる。低いプログラム電圧を利用することによって、メモリセルに起こるプログラム妨害の発生又は量が抑制される。

図１１は、２種類のベリファイレベルを利用した場合の閾電圧区分の一例を示す。フィジカル状態２及び３のための低いベリファイレベル（第２ベリファイレベル）は、ＷＬ３に接続されているセル群の閾電圧区分のシフトをもたらす。
ＷＬ０〜ＷＬ２に接続されているメモリセル群は、フィジカル状態１，２，３のそれぞれについて、符号５２２，５２４，５２６で示される閾電圧区分を有する。ＷＬ０〜ＷＬ２に接続されているメモリセルは、ベリファイ電圧Ｖｖ１（例えば０．４Ｖ）、Ｖｖ２＿ＷＬ０−２（例えば１．５Ｖ）、Ｖｖ３＿ＷＬ０−２（例えば２．８Ｖ）を利用して、フィジカル状態１，２，３にプログラムされる。例えば、ＷＬ０に接続されていてフィジカル状態２にプログラムされるべきであるメモリセルは、その閾電圧がベリファイレベルＶｖ２＿ＷＬ０−２を超えるようにプログラムされる。
一実施形態では、ベリファイレベルに等しい制御ゲート電圧をもたらすベリフィケーションパラメータが、メモリセルに供給される。レベルＶｖ３＿ＷＬ０−２に等しい制御ゲート電圧が供給されてメモリセルがコンダクティブになり、レベルＶｖ２＿ＷＬ０−２に等しい制御ゲート電圧が供給されてもコンダクティブにならない場合に、メモリセルがフィジカル状態２にプログラムされたものとベリファイされる。

ＷＬ３に接続されているメモリセル群は、フィジカル状態１，２，３のそれぞれについて、符号５３２，５３４，５３６で示される閾電圧区分を有している。最後のワードライン（例えばＷＬ３）に接続されていてフィジカル状態２及び３にプログラミングされているメモリセル群の閾電圧は、他のワードラインに接続されていてフィジカル状態２及び３にプログラミングされているメモリセル群の閾電圧よりも低い。この結果、図１１に示されるシフトされた区分５３４及び５３６が存在する。ＷＬ３に接続されているメモリセル群をプログラミングする場合に、より低いベリファイ電圧Ｖｖ２＿ＷＬ３（例えば１．３Ｖ）とＶｖ３＿ＷＬ３（例えば２．４Ｖ）が利用される。
例えば、最後のワードラインに接続されていてフィジカル状態２にプログラムされるべきメモリセルは、その閾電圧がベリファイ電圧Ｖｖ２＿ＷＬ３以上になるまでプログラムされる。最後のワードラインのための閾電圧区分がシフトしても、ＷＬ０−２のためのフィジカル状態２は、ＷＬ３のためのフィジカル状態２と同じフィジカル状態である。最後のワードラインのフィジカル状態２及び３は、より低いターゲットレベル（閾電圧範囲、例えばＶｖ２＿ＷＬ３とＶｖ２＿ＷＬ０−２を比較して）を有する。この結果、プログラムされる最後のワードライン（例えばＷＬ３）に接続されているメモリセルのミニマム閾電圧は、他のワードラインのためのミニマム閾電圧よりも低くなる。
他の実施形態では、最後のワードラインのための追加のベリファイ電圧が、フィジカル状態１にも利用される。

第２のベリファイレベル（ベリファイ電圧）を利用してプログラムされたワードライン（群）のために、第２の読み込みレベル（読み込み電圧）が利用される。図１１の例を再び参照すると、Ｖｒ２＿ＷＬ３（例えば０．９Ｖ）は、ＷＬ３に接続されているメモリセル群のためのフィジカル状態２の読み込みレベルである。一方において、Ｖｒ２＿ＷＬ０−２（例えば１．１Ｖ）は、ＷＬ０−ＷＬ２に接続されているメモリセル群のためのフィジカル状態２の読み込みレベルである。Ｖｒ３＿ＷＬ３（例えば１．８Ｖ）は、ＷＬ３に接続されているメモリセル群のためのフィジカル状態３の読み込みレベルである。一方において、Ｖｒ３＿ＷＬ０−２（例えば２．２Ｖ）は、ＷＬ０−ＷＬ２に接続されているメモリセル群のためのフィジカル状態３の読み込みレベルである。
図示されていないが、例えば、ゼロボルトの近傍に設けられている一又は複数のフィジカル状態１の読み込みレベルを利用することもできる。
ＷＬ３のための第２の読み込みレベルは、ＷＬ３のために利用される第２のベリファイレベルと併せて利用されることができる。しかしながら、第２の読み込みレベルは、必ずしても利用されなくてもよい。例えば、ＷＬ３に接続されているメモリセル群が第２のベリファイレベルを利用してプログラムされた場合であっても、ＷＬ０−ＷＬ２に対応する読み込みレベルをＷＬ３のために利用することができる。
第２のベリファイレベルを利用してプログラムされたメモリセル群は、当業者にとって明らかなように、第１の読み込みレベルを利用して読み込むことができる。

読み込みオペレーションの間の読み込みが特定のフィジカル状態を示す場合に、閾電圧の範囲は、追加の読み込みレベルが利用される際にもシフトする。例えば、ＷＬ３に接続されているセルのプログラムされた閾電圧がＶｒ２＿ＷＬ３とＶｒ３＿ＷＬ３の間にあると決定された場合、そのセルはフィジカル状態２が読み込まれる。しかしながら、ＷＬ０−２に接続されているセルは、そのプログラムされた閾電圧がＶｒ２＿ＷＬ０−２とＶｒ３＿ＷＬ０−２の間にあると決定された場合に、フィジカル状態２が読み込まれる。
電圧の範囲が異なっても、最後のワードラインのためのフィジカル状態は、他のワードラインのためのフィジカル状態と同じである。１セットの読み込みレベルが利用される実施形態では、読み込みが所定の状態を示す場合に、閾電圧群の範囲は、ワードラインにかかわらず同じである。しかしながら、追加のセットのベリファイ又はターゲットレベルを原因として、実施の閾電圧の区分はシフトされる。

一実施形態において、より低いベリファイレベルを有するメモリセル群をプログラミングする際に、より低いプログラム電圧が利用される。図４の例では、ＷＬ３のメモリセル群を選択状態にプログラムするために、より低いプログラム電圧を供給することができる。ＷＬ３をプログラミングする際に、状態２及び３のためにより低いベリファイ又はターゲットレベルが利用される。このために、セルが状態２又は３に到達する前に、より低いチャージがセルの中に保存されることが要求される。要求されるチャージ量が少ないために、セルに保存されるチャージを低い要求レベルに増加させるのに低いプログラム電圧が供給される。
一実施形態では、より低いプログラム電圧が利用されるように、ＷＬ３をプログラミングする際に、異なるプログラム電圧又はプログラム電圧信号が利用される。他の実施形態では、ＷＬ３をプログラミングする際に、他のワードラインの場合と同じ信号が利用される。

例えば、一実施形態では、図７に示されるインクリメンタルプログラム電圧が利用される。上述したように、ターゲット状態に到達したとしてベリファイされたセル群に対しては、インクリメンタル電圧の供給が停止される。ＷＬ３のためのベリファイレベル（従って、要求されるプログラムされる閾電圧）が低いために、ＷＬ３に接続されているセルが選択状態にプログラムされたことがベリファイされる前に、より少ないパルスが要求されることを可能とする。即ち、ＷＬ３に接続されているセルの保存されるチャージ又は閾電圧は、小さくなる。従って、これらのセル群は、他のワードラインのセル群よりも速くターゲット閾電圧レベルに到達する。プログラム電圧はそれらのセルから素早く除去され、この結果、より少ないプログラムパルスの供給、及び／又は、より低いピークプログラムパルスが達成される。

図１２は、一実施形態に従ってメモリシステムをプログラミングするための方法を示すフローチャートである。当業者にとっては、特定の出願又は実施例に基づいて、本開示のスコープと理念の範囲内において様々なステップを変更、追加、又は除去することができることは明らかである。
上記したツーパスプログラミングオペレーションにおいては、例えば、複数のプログラミングステップ又はベリフィケーションステップが反復して利用される。様々な実施例においては、メモリセル群は、（ブロック単位又は他の単位で）プログラミングの前に消去される。
図１２のステップ６０２において、データロードコマンドが、コントローラ３１８によって出力されて、データ入出力バッファ３１２に入力される。図示されていないコマンドラッチ信号がコマンド回路３１４に入力されるために、状態機械３１６によって、入力データがコマンドとして認識されてラッチされる。ステップ６０４では、ページアドレスを指定するアドレスデータが、コントローラ３１８からデータ入出力バッファ３１２に入力される。アドレスラッチ信号がコマンド回路３１４に入力されるために、状態機械３１６によって、入力データがページアドレスとして認識されてラッチされる。
ステップ６０６では、５３２バイトのプログラムデータが、データ入出力バッファ３１２に入力される。５３２バイトという数字のプログラムデータは、所定の実施例に適用されるものであり、他の実施例では、様々な他のサイズのプログラムデータを要求又は利用することができることに留意するべきである。このデータは、選択されたビットラインのためのレジスタにラッチされる。いくつかの実施形態では、データは、ベリファイオペレーションのために利用される選択されたビットラインのための第２レジスタにもラッチされる。
ステップ６０８では、プログラムコマンドが、コントローラ３１８によって出力され、データ入出力バッファ３１２に入力される。コマンドラッチ信号がコマンド回路３１４に入力されるために、このコマンドは、状態機械３１６によってラッチされる。

ステップ６１０では、Ｖｐｇｍがスタートパルス（例えば１２Ｖ）に初期化される。また、状態機械３１６によって保持されているプログラムカウンタＰＣがゼロに初期化される。
ステップ６１２では、どのワードラインがプログラムされるのかに関する決定がなされる。プログラムされるワードラインが、プログラムオペレーションの間にストリングのためにプログラムされるべき最後のワードラインである場合、フローチャートはステップ６１４に進む。プログラムされるワードラインが、プログラムオペレーションの間にストリングのためにプログラムされるべき最後のワードラインでない場合、フローチャートはステップ６１６に進む。
ステップ６１６では、通常のベリフィケーションパラメータ値又はターゲットレベルが検索される。この通常値は、メモリシステムをプログラミングする際に利用される典型的なベリフィケーション値である。上述したように、これらの値は、メモリセルのための閾電圧区分が広くなることを導くチャージカップリングの原因となる。一実施形態では、例えば、通常のプログラムベリフィケーション値は、図１１に示されるＶｖ１、Ｖｖ２＿ＷＬ０−２、及びＶｖ３＿ＷＬ０−２である。
ストリングの最後のワードラインがプログラムされる場合、最後のワードラインのためのベリフィケーションパラメータ値がステップ６１４において検索される。上述したように、最後のワードラインのためのベリフィケーションパラメータ値は、通常のワードラインのためのベリフィケーションパラメータ値（閾電圧ベリフィケーションパラメータとみなされる）よりも低くすることができる。これらの低いベリフィケーションパラメータ値は、最後のワードラインに接続されているメモリセル群のユピン効果の抑制によって、データ状態に利用される閾電圧範囲の間の適切なセパレーションを実現する。この結果、他のワードラインに接続されているメモリセル群よりもタイトな閾電圧区分になる。

ステップ６１８では、プログラム電圧（Ｖｐｇｍ）パルスが、選択されたワードラインに供給される。プログラムされるメモリセルを含むビットラインは接地される。他のビットラインは、プログラミングを禁止するためにＶＤＤに接続される。
ステップＳ６２０では、選択されたメモリセル群の状態がベリファイされる。選択されたメモリセル群は、ステップ６１６又は６１４で検索されたベリフィケーションパラメータ値を利用してベリファイされる。上述したように、様々なベリフィケーションパラメータがステップ６２０で利用される。例えば、一実施形態では、メモリセルの検知されたドレインソース電流のベリフィケーションパラメータが利用される。他の実施形態では、メモリセルに供給される制御ゲート電圧が、ベリフィケーションパラメータとして利用される。
選択されたセルのターゲット閾電圧が適切なレベル（例えば、論理「０」のためにプログラムされるレベル、又は、マルチ状態セルの特定の状態のためのレベル）に到達していることが検知された場合、選択されたセルは、そのターゲット状態にプログラムされたものとしてベリファイされる。選択されたセルのターゲット閾電圧が適切なレベルに到達していないことが検知された場合、選択されたセルは、そのターゲット状態にプログラムされたものとしてベリファイされない。ステップ６２０においてターゲット状態にプログラムされたものとしてベリファイされたセルは、さらなるプログラミングから除外される。
ステップ６２２では、適切なデータ記憶レジスタをチェックすること等によって、プログラムされるべき全てのセルがベリファイされたのか否かが判断される。もしそうであれば、全ての選択されたセルがプログラムされてベリファイされたので、プログラミングプロセスが成功して終了する。ステップ６２４において成功のステータスが報告される。ステップ６２２において全てのセルがベリファイされたと判断されなかった場合、プログラミングプロセスは継続する。
ステップ６２６では、プログラムカウンタＰＣが、プログラムリミット値と比較される。プログラムリミット値の一例は、２０である。プログラムカウンタＰＣが２０に達した場合、プログラムプロセスは失敗であり、ステップ６２８において失敗のステータスが報告される。プログラムカウンタＰＣが２０より小さい場合、ステップ６３０においてＶｐｇｍレベルがステップサイズだけ増加され、プログラムカウンタＰＣがインクリメントされる。ステップ６３０の後において、プロセスは、次のＶｐｇｍパルスを供給するためにステップ６１８にループバックする。

プログラムプロセスが終了すると、メモリセル群の閾電圧は、プログラム用の一又は複数の閾電圧区分の中、又は、消去用の閾電圧区分の中にあるはずである。一実施形態では、ストリングの最後のワードラインに接続されているメモリセルが、所定のフィジカル状態を表す第１電圧区分内にプログラムされる一方において、そのストリングの他のワードライン群の１つに接続されているメモリセルが、同じフィジカル状態を表す第２閾電圧区分内にプログラムされる。

選択されたメモリセル又はメモリセル群にプログラム電圧又はパルスを供給した後に、実施形態に従って様々なベリフィケーションパラメータが利用される。メモリセルのプログラム可能な閾電圧が所定のフィジカル状態のためのミニマムベリファイレベル以上にあること又はターゲットレベルにあることをベリファイすることによって、メモリセルがそのターゲット状態に到達したのか否か決定するために、ベリフィケーションパラメータを利用することができる。一実施形態では、例えば、メモリセルの検知されたドレインソース電流が、ベリフィケーションパラメータとして利用される。

一実施形態によると、ＮＡＮＤストリングのようなグループの最後のワードライン又はそれに近いワードラインをプログラムする際に、プログラムパルスを増加させるためにより大きなステップサイズが利用される。この実施形態では、最後のワードラインに接続されているメモリセル群のためのベリファイレベルは、それらがそうなることが必ずしも要求されているわけではないけれども、他のワードワインに接続されているメモリセル群のためのベリファイレベルと同じにすることができる。
図１０に示されるように、最後のワードラインに接続されているメモリセル群のための閾電圧区分は、それに対応する「他のワードラインに接続されているメモリセル群のための閾区分」よりもタイトである。これにより、第１状態におけるメモリセルの最大の可能閾電圧と、次の状態におけるメモリセルの最小の可能閾電圧との間に、より大きなセパレーションがもたらされる。例えば、ワードラインＷＬ３に接続されているメモリセルのための状態２及び３を表すポテンシャル閾電圧レベルの間のセパレーション５４２は、他のワードラインに接続されているメモリセルのための状態２及び３を表すポテンシャル閾電圧の間のセパレーション５４０より大きい。一実施形態では、セパレーション５４０は０．９Ｖのオーダーであり、セパレーション５４２は１．１Ｖのオーダーである。

図１１のＷＬ０−２のように、約３００ミリボルトの区分を有する典型的なメモリセル群には、３００ミリボルトのプログラム電圧ステップサイズが利用されてもよい。オーバープログラミングされることなくターゲット閾電圧範囲内にメモリセルが正確にプログラムされるように、プログラム電圧パルスを増加させるために小さいステップサイズが利用されることがある。増加されたステップサイズはプログラミング回数を増加させるけれども、増加されたサイズは閾電圧区分を広くする結果をもたらし、これにより、様々な状態を表す電圧間のセパレーションが小さくなる。しかしながら、異なる状態を表すポテンシャル閾電圧の間の大きなセパレーションによると、正確なセパレーションを維持しながら、より大きなステップサイズを利用することができる。例えば、ストリングの最後のワードラインは、正確なプログラミングと正確なセパレーションを維持しながら、より大きいプログラムステップサイズでプログラムされることができる。一実施形態では、最後のワードラインのメモリセル群のためのインクリメントパルスに、５００ミリボルトのプログラム電圧ステップサイズが利用されてもよい。５００ミリボルトのステップサイズは、ターゲット状態にメモリセルを正確にプログラミングすることを維持する。ＷＬ３の閾電圧区分の幅が増加する結果になるが、他のワードラインのものと同様の程度まで増加するだけである。
増加されたプログラムステップサイズを利用することによって、メモリセル又はワードラインのためのプログラム時間を低減させることができる。最後のワードラインに接続されているもののような選択メモリセル群のためのプログラミング時間が低減されることによって、メモリシステム全体のための全プログラミング時間を低減させることができる。

図１３は、一実施形態に従ってメモリシステムをプログラミングする方法を示すプローチャートである。メモリセルが接続されているワードラインに従って異なるプログラムステップサイズが利用される。
ステップ６０２から６１０は、図１２のステップ６０２から６１０に対応する。ステップ６６２では、例えば図４のＷＬ２やＷＬ３のような選択されたワードラインにプログラムパルスが供給される。プログラムされるべきメモリセルを含むビットラインは接地され、他のビットラインはプログラミングを禁止するためにＶＤＤに接続される。

ステップ６６４では、選択されたメモリセルの状態がベリファイされる。選択されたセルのターゲット閾電圧が適切なレベル（例えば、論理「０」のためにプログラムされるレベル、又は、マルチ状態セルの特定の状態のためのレベル）に到達していることが検知された場合、選択されたセルは、そのターゲット状態にプログラムされたものとしてベリファイされる。閾電圧が適切なレベルに到達していないことが検知された場合、選択されたセルは、そのターゲット状態にプログラムされたものとしてベリファイされない。ステップ６６４においてベリファイされたセルは、さらなるプログラミングから除外される。
ステップ６６６では、適切なデータ記憶レジスタをチェックすること等によって、プログラムされるべき全てのセルがベリファイされたのか否かが判断される。もしそうであれば、全ての選択されたセルがプログラムされてベリファイされたので、プログラミングプロセスが成功して終了する。ステップ６６８において成功のステータスが報告される。ステップ６６６において全てのセルがベリファイされたと判断されなかった場合、プログラミングプロセスは継続する。
ステップ６７０では、プログラムカウンタＰＣが、プログラムリミット値と比較される。プログラムリミット値の一例は、２０である。プログラムカウンタＰＣが２０に達した場合、プログラムプロセスは失敗であり、ステップ６７２において失敗のステータスが報告される。

ステップ６７４では、プログラムされている選択されたワードラインが、プログラムオペレーションの間にプログラムされるべきストリングの最後のワードラインであるのか否かが判断される。選択されたワードラインがストリングの最後のワードラインでない場合、ステップ６７６においてＶｐｇｍが第１ステップサイズだけ増加され、ＰＣがインクリメントされる。ＶｐｇｍのステッピングとＰＣのインクリメントの後に、フローチャートのオペレーションは、ステップ６６２に進む。
一方、選択されたワードラインがストリングの最後のワードラインであるとステップ６７４において決定された場合、ステップ６７８においてＶｐｇｍが第２ステップサイズだけ増加される。このステップでは、ＰＣもインクリメントされる。ステップ６７８で利用される第２ステップサイズは、ステップ６７６で利用される第１ステップサイズより大きい。ＶｐｇｍのステッピングとＰＣのインクリメントの後に、フローチャートのオペレーションは、ステップ６６２に進む。

本開示の多くは、制御ゲートに特定の電圧を供給してメモリセルがターンオンするのか否かを決定することによってベリフィケーションプロセスが実行されることが前提となっている。しかしながら、本発明のスピリットの範囲内において、メモリセルの状態を決定するための他のベリフィケーションパラメータや、メモリセルをベリファイする他の手法が利用されてもよい。例えば、所定の読み込みコンディションの下で記憶ユニットの電流がリファレンス電流のセットと比較される電流センシングシステムが利用されてもよい。
他の実施形態では、多くの異なるパラメータを利用して記憶ユニットの状態が決定されてもよい。例えば、セルの保存されているチャージレベルの決定は、電流センシングによって実行されてもよい。この場合、そのコンディションの強度が、固定されたバイアスコンディションを利用して検知される。また、その決定は、閾電圧のセンシングを通じてなされてもよい。この場合、そのようなコンディションのオンセットが、様々なステアリングゲートバイアスコンディションを利用して検知される。
また、ドライバストレングスが決定されたセルのチャージレベルが、ダイナミックに保持されるセンスノードの放電レートをコントロールすることによって、ダイナミックに決定が実行されてもよい（例えばプリチャージキャパシタ）。与えられた放電レベルまで到達する時間を検知することによって、保存されているチャージレベルが決定される。この場合、セルコンディションのパラメータインディケーティブが１回である。このアプローチは、米国特許第６２２２７６２号に開示されている。この内容の全体は、本明細書に組み込まれる。
他の技術では、パラメータとして周波数を利用して記憶ユニットの状態が決定される。これについては、米国特許第６０４４０１９号に開示されている。この内容の全体は、本明細書に組み込まれる。
電流検知アプローチは、米国特許第５１７２３３８号により詳細に開示されている。この内容の全体は、本明細書に組み込まれる。

上記の実施例は、ＮＡＮＤタイプフラッシュメモリに関するものである。しかしながら本発明の原理は、現在存在しているもの及び発達している新しいテクノロジーに利用されることが予期されるものを含む他のタイプの非揮発性メモリに適用することができる。
上記実施例は、非揮発性メモリをプログラミングする方法であり、一又は複数の第１ワードラインに接続されている一又は複数の消去状態にある非揮発性記憶要素からなる第１セットを第１フィジカル状態にプログラミングすること、及び、一又は複数の第２ワードラインに接続されている一又は複数の消去状態にある非揮発性記憶要素からなる第２セットを第１フィジカル状態にプログラミングすることを備えている。ここでいう第１フィジカル状態とは、浮遊ゲートが帯電しているフィジカル状態をいい、帯電していない状態と対比すべきものである。すなわち、図１０、図１１に示されているフィジカル状態１，２，３のうちのいずれかをいう。本実施例では、パルス状のプログラム電圧を加えてからパルス状のベリファイ電圧を加えるという一連の動作を繰り返すことでプログラミングする。すなわち、プログラミングのためにベリファイ電圧を加える。本実施例では、第１セットが第１フィジカル状態にプログラミングされたことを確認するためのベリファイレベルよりも、第２セットが第１フィジカル状態にプログラミングされたことを確認するためのベリファイレベルの方を低くする。この結果、第１フィジカル状態にプログラミングされた第１セットのミニマム閾電圧（第１セットのメモリセルがコンダクティブになるのに必要な最小の制御ゲート電圧）よりも、第１フィジカル状態にプログラミングされた第２セットのミニマム閾電圧の方が低くなる。本実施例では、ベリファイレベルに等しい制御ゲート電圧をもたらすベリフィケーションパラメータを用いる。この結果、ベリファイレベルとミニマム閾電圧が等しくなる。本実施例は、図１０、図１１に示されているフィジカル状態３、すなわち、閾電圧が最も高い電圧となるように浮遊ゲートが帯電している状態にプログラミングするときに特に有用性を発揮する。図１１に示すように、フィジカル状態３にプログラミングする場合に、ベリファイレベルを大きく低減することができるからである。本実施例では、ＮＡＮＤストリングの一部であって、最後にプログラミングされるワードライン、またはその近傍のワードラインに接続されているメモリセルを第２セットとする。ただし、本発明は、その実施例に限定されない。段落００５２に記載されているように、タイトでない閾電圧を有するワードラインとタイトな閾区分を有するワードラインが混在する場合に、タイトでない閾電圧を有するワードラインに接続されているメモリセルを第１セットとし、タイトな閾電圧を有するワードラインに接続されているメモリセルを第２セットとすることで有用性を発揮する。また強いユピン効果を受けるワードラインに接続されているメモリセルを第１セットとし、弱いユピン効果を受けるかあるいはユピン効果を受けないワードラインに接続されているメモリセルを第２セットとすることで有用性を発揮する。
本実施例では、マルチ式（３以上のフィジカル状態の間でプログラミングされる）メモリセルを対象としているが、バイナリ式（２種類のフィジカル状態の間でプログラミングされる）のメモリセルを対象とすることもできる。

上記した本発明の詳細な説明は、例証及び説明を目的として提示されたものである。上記に開示された形態に本発明を制限することを意図するものではない。当業者によって多くの改良及び応用が可能である。上記の実施形態は、当業者が本発明を様々な実施形態において考えられる特定の使用に適した様々な改良を加えて利用できるように、本発明の原理とその実用的な用途を最良に説明するものとして選択された。本発明の技術的範囲は、添付された特許請求の範囲及びそれらの均等によって定義されるものとする。

ＮＡＮＤストリングの平面図を示す。 図１のＮＡＮＤストリングの等価回路図を示す。 図１のＮＡＮＤストリングの断面図を示す。 ３つのＮＡＮＤストリング群の回路図を示す。 本発明の様々な態様が実施される非揮発性メモリシステムの一例のブロック図を示す。 メモリアレイの構成を例示する。 実施形態に対応する選択ワードラインに供給されることができるプログラム／ベリファイ電圧信号の一例を示す。 ４つのフィジカル状態のデータの２つのビットを記憶する記憶要素の閾分布を例示する。 記憶要素の閾電圧分布を例示する。４つのフィジカル状態にマルチ状態メモリセルをプログラミングするための技術の一例を示す。 ４つのフィジカル状態にプログラムされる記憶要素群のグループの閾電圧分布の一例を示す。 一実施形態に従ってプログラムされるメモリセルアレイのための閾電圧分布とベリファイレベルの一例を示す。 一実施形態のプログラミングプロセスのフローチャートを示す。 一実施形態のプログラミングプロセスのフローチャートを示す。

Claims (23)

1. 非揮発性メモリをプログラミングする方法であり、
   一又は複数の第１ワードラインに接続されている一又は複数の消去状態にある非揮発性記憶要素からなる第１セットを第１ベリファイレベルを用いて第１フィジカル状態にプログラミングすること、及び
   一又は複数の第２ワードラインに接続されている一又は複数の消去状態にある非揮発性記憶要素からなる第２セットを第２ベリファイレベルを用いて前記第１フィジカル状態にプログラミングすることを備えており、
   前記第１ベリファイレベルより前記第２ベリファイレベルの方が低いことを特徴とする方法。
2. 前記第１セットが前記第２セットより強いユピン効果を受けることを特徴とする請求項１の方法。
3. 前記第１フィジカル状態にプログラミングされた前記第１セットのミニマム閾電圧より前記第１フィジカル状態にプログラミングされた前記第２セットのミニマム閾電圧の方が低いことを特徴とする請求項１または２の方法。
4. 前記第１セットを前記第１フィジカル状態にプログラミングするステップは、前記第１フィジカル状態へプログラミングされたことをベリファイすることを含み、
   そのベリファイすることが、前記第１セットの閾電圧が前記第１ベリファイレベルに到達したのか否かを決定することを含み、
   前記第２セットを前記第１フィジカル状態にプログラミングするステップは、前記第１フィジカル状態へプログラミングされたことをベリファイすることを含み、
   そのベリファイすることが、前記第２セットの閾電圧が前記第２ベリファイレベルに到達したのか否かを決定することを含むことを特徴とする請求項３の方法。
5. 前記第１ベリファイレベルが、前記第１セットのミニマム閾電圧に等しく、
   前記第２ベリファイレベルが、前記第２セットのミニマム閾電圧に等しいことを特徴とする請求項３または４の方法。
6. 前記第２セットをプログラミングするステップが、前記第１セットをプログラミングするステップの後に実行されることを特徴とする請求項１から５のいずれか１項に記載の方法。
7. 前記第１セットと前記第２セットの各々が、ＮＡＮＤストリングの一部であることを特徴とする請求項１から６のいずれか１項に記載の方法。
8. 前記第２ワードラインが、前記ＮＡＮＤストリングにおいてプログラミングされる最後のワードラインであることを特徴とする請求項７の方法。
9. 前記第１セットを前記第１フィジカル状態にプログラミングするために印加する第１プログラム電圧より、前記第２セットを前記第１フィジカル状態にプログラミングするために印加する第２プログラム電圧の方が低いことを特徴とする請求項１から８のいずれか１項に記載の方法。
10. 前記第１セットのフィジカル状態を読み込むことと、
    前記第２セットのフィジカル状態を読み込むことをさらに備えており、
    前記第１セットのフィジカル状態を読み込むステップは、前記第１セットが前記第１フィジカル状態にプログラミングされたか否かを決定するために、一又は複数の第１読み込み電圧を印加することを含み、
    前記第２セットのフィジカル状態を読み込むステップは、前記第２セットが前記第１フィジカル状態にプログラミングされたか否かを決定するために、一又は複数の第２読み込み電圧を印加することを含み、
    前記第１読み込み電圧より前記第２読み込み電圧の方が低いことを特徴とする請求項１から９のいずれか１項に記載の方法。
11. 前記第１フィジカル状態は、マルチ式（３以上のフィジカル状態の間でプログラミングされる）非揮発性記憶要素の閾電圧が最大である状態であることを特徴とする請求項１から１０のいずれか１項に記載の方法。
12. 前記第１セットと前記第２セットの各々が、一又は複数のバイナリ式（２種類のフィジカル状態の間でプログラミングされる）非揮発性記憶要素のセットであることを特徴とする請求項１から１１のいずれか１項に記載の方法。
13. 前記第１セットと前記第２セットの各々が、一又は複数のマルチ式（３以上のフィジカル状態の間でプログラミングされる）非揮発性記憶要素のセットであることを特徴とする請求項１から１１のいずれか１項に記載の方法。
14. 前記第１セットと前記第２セットの各々が、フラッシュメモリ装置であることを特徴とする請求項１から１３のいずれか１項に記載の方法。
15. 前記第１セットと前記第２セットの各々が、フラッシュメモリ装置のアレイの一部であり、
    そのフラッシュメモリ装置が、ホストシステムに着脱可能であることを特徴とする請求項１から１４のいずれか１項に記載の方法。
16. 非揮発性メモリシステムであり、
    一又は複数の第１ワードラインに接続されている一又は複数の非揮発性記憶要素群からなっており、第１ベリファイレベルを用いて消去状態から第１フィジカル状態にプログラミングすることが可能な第１セットと、
    一又は複数の第２ワードラインに接続されている一又は複数の非揮発性記憶要素群からなっており、第２ベリファイレベルを用いて消去状態から前記第１フィジカル状態にプログラミングすることが可能な第２セットと、
    前記第１セットと前記第２セットに接続されている管理回路を備えており、
    前記第１ベリファイレベルより前記第２ベリファイレベルの方が低いことを特徴とする非揮発性メモリシステム。
17. 前記第１フィジカル状態にプログラミングされた前記第１セットのミニマム閾電圧より前記第１フィジカル状態にプログラミングされた前記第２セットのミニマム閾電圧の方が低いことを特徴とする請求項１６の非揮発性メモリシステム。
18. 前記管理回路は、前記第１セットを前記第１フィジカル状態にプログラミングするために一又は複数の第１ベリファイレベルを利用するとともに、前記第２セットを前記第１フィジカル状態にプログラミングするために一又は複数の第２ベリファイレベルを利用するものであり、第１ベリファイレベルより第２ベリファイレベルの方が低いことを特徴とする請求項１６または１７の非揮発性メモリシステム。
19. 前記第１セットと前記第２セットの各々が、一又は複数のバイナリ式（２種類のフィジカル状態の間でプログラミングされる）非揮発性記憶要素のセットであることを特徴とする請求項１６から１８のいずれか１項に記載の非揮発性メモリシステム。
20. 前記第１セットと前記第２セットの各々が、一又は複数のマルチ式（３以上のフィジカル状態の間でプログラミングされる）非揮発性記憶要素のセットであることを特徴とする請求項１６から１８のいずれか１項に記載の非揮発性メモリシステム。
21. 前記第１セットが前記第２セットよりも強いユピン効果を受けることを特徴とする請求項１６から２０のいずれか１項に記載の非揮発性メモリシステム。
22. 前記管理回路は、コントローラと状態機械の少なくとも一方を含むことを特徴とする請求項１６から２１のいずれか１項に記載の非揮発性メモリシステム。
23. 前記非揮発性記憶要素群が、フラッシュメモリ装置のアレイの一部であり、
    そのフラッシュメモリ装置が、ホストシステムに着脱可能であることを特徴とする請求項１６から２２のいずれか１項に記載の非揮発性メモリシステム。

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