JP7398841B2 - 情報処理装置および情報処理装置の駆動方法 - Google Patents

情報処理装置および情報処理装置の駆動方法 Download PDF

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Description

本発明は、情報処理装置および情報処理装置の駆動方法に関する。特に、アナログ抵抗変化素子を用いた脳型情報処理装置および脳型情報処理装置の駆動方法に関する。
ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）技術は、各種分野に適用されてきており、インターネットに流入するデータ量が加速度的に増大している。これにより、情報の収集および蓄積、解析、通信などのあらゆるプロセスにおいて消費される電力が大幅に増大する。
従来のコンピュータのように、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒоｃｅｓｓｉｎｇ Ｕｎｉｔ）が都度メモリにアクセスして演算処理する場合、データ転送が律速となって消費電力の増大を抑制できない。近年のニューロコンピュータ（脳型情報処理装置、脳型回路）では、例えば、プロセッサとメモリが一体化されたインメモリ・コンピューティングにより、脳内の情報処理を模倣することで、演算効率が高く、消費電力を低減化できる。
脳型の情報処理では、例えば、神経細胞をモデル化し多入力１出力の素子とし、パーセプトロンにより入力のパターンを学習、あるいは推論する。脳型情報処理装置では、例えば、パーセプトロンにアナログ抵抗変化素子を用い、ワード線およびビット線でクロスバー接続させたアレイ構造を積和演算に用いる。アナログ抵抗変化素子は、メモリスタ、ＲＡＮＤ（Ｒｅｓｉｓｔｉｖｅ Ａｎａｌｏｇ Ｎｅｕｒｏ Ｄｅｖｉｃｅ）とも呼ばれる。
アナログ抵抗変化素子は、絶縁性の酸化物被膜への電圧印加で電流値が非線形に変化する抵抗スイッチ効果を有し、電流によって誘起される酸化還元反応により抵抗値がアナログ的に変化する。アナログ抵抗変化素子の低抵抗化（ＳＥＴ）過程、高抵抗化（ＲＥＳＥＴ）過程は、所定電圧の駆動パルス印加によってもたらせる。
脳型情報処理システムの消費電力を低減するためには、パルス印加に必要な電力の低減や、アナログ抵抗変化を平坦化して、学習結果を反映する処理における修正回数の低減が求められている。ここにおいて平坦化とは、低抵抗化過程のパルス印加時に高抵抗化が起きてしまう、あるいは高抵抗化過程のパルス印加時に低抵抗化が起きてしまう事象が起きないことを意味する。一般的には、ノイズを低減する、あるいは、ノイズに対する耐性を高度化するという技術に包含されることもある。
現在、アナログ抵抗変化素子の抵抗変化を平坦化、すなわち滑らかにする有効な技術は開示されていない。このため、本願発明には直接関連しないが、電子機器や情報処理装置における入力信号や電源出力のゆらぎ、あるいはノイズに対する耐性の強化により、データの信頼性を確保する技術を挙げておく。
例えば、不揮発性メモリに対し、アドレスが連続する２つのページに割り当てられた異なるメモリセルに同一のデータを書き込むことで、隣接メモリセル相互間で発生するカップリングノイズ、およびこのカップリングノイズによるしきい値電圧の変動を抑える技術が開示されている（例えば、下記特許文献１参照。）。
また、外来ノイズに対する耐性が異なる不揮発性メモリセルおよび揮発性メモリセルに同じデータを書き込み、データの整合性を判断することで、セル領域の増大を伴うことなく、データの信頼性を向上させる技術が開示されている（例えば、下記特許文献２参照。）。
また、配線の交差部にメモリセルを設けたメモリセルアレイにおいて、メモリセルが縦列接続された２つのセルユニットを含み、縦列セルの両方のセルユニットが第２の状態でないときに第１の値を記憶した状態、縦列セルの一方のセルユニットのみが第２の状態であるときに第２の値を記憶した状態、縦列セルの両方のセルユニットが第２の状態であるときに第３の値を記憶した状態、となるよう縦列セルに状態遷移を生じる擾乱が発生しない電圧設定により、リテンション特性が良好な不揮発性を備えた技術が開示されている（例えば、下記特許文献３参照。）。
特開２００８－２３４７１４号公報 特開２００９－２１７８７５号公報 特開１１１３－１６１４８６号公報
特許文献１～３等に開示されているように、従来技術は、外来のノイズや擾乱の発生を抑制するにとどまっている。これら従来技術による外来のノイズ対策等を単に脳型情報処理システムに適用しても、パルス印加に必要な電力の低減、アナログ抵抗変化の平坦化を実現することはできない。
脳型情報処理装置に用いるアナログ抵抗変化素子では、低抵抗化（ＳＥＴ）過程、および高抵抗化（ＲＥＳＥＴ）過程をより省電力で行い、さらに抵抗変化を滑らかに平坦化する手段が望まれている。これらが実現できれば、例えば、脳型情報処理の基本的な構成要素である積和回路の低消費電力化や高速化が期待できる。
本発明は、上記課題を解決するため、アナログ抵抗変化素子の低消費電力化と抵抗変化の平坦化を、簡単な構成で抑制できる情報処理装置および情報処理装置の駆動方法を得ることを目的とする。
上記の課題を解決するために、本発明の情報処理装置は、一対の電極と、前記一対の電極間に設けられる酸化物層と、からなるアナログ抵抗変化素子と、前記アナログ抵抗変化素子の駆動信号にゆらぎ成分を有する電圧ゆらぎを重畳して供給する駆動回路と、を備えたことを特徴とする。
また、前記駆動回路は、アナログ抵抗変化に必要な所定電圧の駆動パルスによってもたらされる素子の電流変化に比して、十分に小さな電流ゆらぎを生じさせる電圧ゆらぎを生成する、ことを特徴とする。
また、前記駆動パルスは数Ｖ程度の一定電圧であり、前記ゆらぎは前記駆動パルスの１／１０程度の電圧であることを特徴とする。
また、前記駆動パルスは、より好ましくは、ＩｏＴ用電子デバイスに用いられる０．３Ｖ～５Ｖ程度の前記駆動パルスに対し、前記電圧ゆらぎはその１／１０程度の電圧であることを特徴とする。
また、前記駆動パルスは、数Ｖ程度の電圧であり、初期電圧から所定のステップ電圧で終了電圧まで電圧可変させ、前記電圧ゆらぎは前記駆動パルスの１／１０００程度の電圧であることを特徴とする。
また、前記電圧ゆらぎは、ホワイトノイズや電子回路で発生させることが容易であるところのガウシアンノイズ、正弦波、三角波、矩形波、のいずれかであることを特徴とする。また、抵抗変化を駆動する電圧の駆動パルスに対してゆらぎをあたえるものであれば、この限りではない。また、電圧ゆらぎの周波数は、その逆数として定められる時間が、駆動パルス幅と同程度、あるいはそれ以下であることが望ましい。
また、前記アナログ抵抗変化素子は、メモリセル単位で選択トランジスタに接続され、前記駆動回路は、前記選択トランジスタに対し、前記電圧ゆらぎを重畳した前記駆動信号を供給する、ことを特徴とする。
また、前記アナログ抵抗変化素子は、ワード線およびビット線が交差する複数のクロスポイントにそれぞれ配置され、ワード線デコーダおよびビット線デコーダにより前記アナログ抵抗変化素子が駆動選択され、前記駆動回路は、前記ワード線デコーダあるいは前記ビット線デコーダのうち一方に対し、前記電圧ゆらぎを重畳した前記駆動信号を供給する、ことを特徴とする。
また、本発明の情報処理装置の駆動方法は、一対の電極と、前記一対の電極間に設けられる酸化物層と、からなるアナログ抵抗変化素子を駆動する駆動信号に、ゆらぎ成分を有する電圧を重畳する、ことを特徴とする。
また、前記駆動信号は、アナログ抵抗変化に必要な電圧の駆動パルスによってもたらされる素子の電流変化に比して、十分に小さな電流ゆらぎを生じさせる電圧ゆらぎであることを特徴とする。
また、前記駆動パルスは数Ｖ程度の一定電圧であり、前記電圧ゆらぎは前記駆動パルスの１／１０程度の電圧であることを特徴とする。
また、前記駆動パルスは、数Ｖ程度の電圧であり、初期電圧から所定のステップ電圧で終了電圧まで電圧可変させ、前記電圧ゆらぎは、前記駆動パルスの１／１０００程度の電圧であることを特徴とする。
上記のように、アナログ抵抗変化素子を駆動する駆動信号にゆらぎ成分を有する電圧を重畳して供給することで、より大きな抵抗変化を実現する。すなわち、より低い電圧の駆動パルスで抵抗変化を生じさせることができるので、低消費電力化が実現される。また、低抵抗化（ＳＥＴ）過程、および高抵抗化（ＲＥＳＥＴ）過程の平坦化を実現する。抵抗変化が滑らかになることで制御性が高まり、脳型情報処理過程における修正処理、例えば、素子や回路に対する各種エラー訂正の効率化が図られ、結果として脳型情報処理回路の低消費電力化と高速化を実現することができる。駆動信号は、一定電圧の駆動パルスを連続的に印加する方法のほか、駆動パルスの電圧をステップ電圧ごとに可変して印加することができる。
本発明によれば、アナログ抵抗変化素子の低消費電力化と、抵抗変化の平坦化を、簡単な構造で実現できるという効果を奏する。
図１は、実施の形態にかかる抵抗変化素子の構造例を示す図である。 図２は、実施の形態にかかる情報処理装置が有するアナログ抵抗変化素子の構造例を示す平面図である。 図３は、図２のＣ点部分に位置するコンタクトホール部分の断面図である。 図４は、図３に示す酸化物層部分を拡大した断面ＴＥＭ像を示す図である。 図５は、実施の形態にかかるアナログ抵抗変化素子の駆動信号に電圧ゆらぎを重畳した場合の特性測定結果を示す図表である。 図６は、実施の形態にかかる電圧ゆらぎの重畳効果の再現性を説明する図表である。（その１） 図７は、実施の形態にかかる電圧ゆらぎの重畳効果の再現性を説明する図表である。（その２） 図８は、実施の形態のアナログ抵抗変化素子の実装例を示す図である。（その１） 図９は、実施の形態のアナログ抵抗変化素子の実装例を示す図である。（その２） 図１０は、他の実施の形態にかかるアナログ抵抗変化素子を他の駆動方法で駆動した場合の特性測定結果を示す図表である。
図１は、実施の形態にかかるＲＡＮＤの構造例を示す図である。ＲＡＮＤ１０１は、絶縁性の酸化物層を電極で挟んだ構造からなる。例えば、上部電極（ＴＥ）１１１と、下部電極（ＢＥ）１１２は、それぞれ窒化チタンＴｉＮであり、酸化物層（ＭＯ）１１３は、ＴａＯｘ（酸化タンタル）である。
酸化物層（ＭＯ）１１３は、１層あるいは２層以上の複数の層を有する。図２の例では、ＭＯ１１３は、ＭＯ１（ＴａＯｘ－Ｌ）１１３－１と、ＭＯ２（ＴａＯｘ－Ｈ）１１３－２の２層で構成している。ＴａＯｘ－Ｌ、ＴａＯｘ－Ｈは抵抗率が異なるＴａ酸化膜であり、抵抗率は、ＴａＯｘ－Ｌ＜ＴａＯｘ－Ｈである。
酸化物層（ＭＯ）１１３を複数の抵抗率の層とすることで、より所望する抵抗変化特性を得ることができるようになる。
ＲＡＮＤ１０１における抵抗変化は、電流によって誘起される酸化還元反応に基づく。ＲＡＮＤは、低抵抗化（Ｓｅｔ）の過程でコンダクタンスが増加し、高抵抗化（Ｒｅｓｅｔ）の過程でコンダクタンスが減少する。
例えば、低抵抗化したＲＡＮＤ１０１の下部電極（ＢＥ）１１２に正電圧を印加すると、酸化物層ＭＯ１１３内で酸素イオンが移動し、酸化が進むことでＭＯ２層が高抵抗化し、ＲＡＮＤ１０１全体ではコンダクタンスが減少する。
図２は、実施の形態にかかる情報処理装置が有するアナログ抵抗変化素子の構造例を示す平面図である。アナログ抵抗変化素子１００は、Ｓｉ基板２００上にＲＡＮＤ１０１が配置される。ＲＡＮＤ１０１のＴＥ１１１にはＤｒｉｖｅ電圧が印加される。
ＲＡＮＤ１０１のＴＥ１１１とＢＥ１１２との間には酸化物層（ＭＯ）１１３が設けられる。ＭＯ１１３は、図２のＢ点－Ｃ点間に位置する。ＲＡＮＤ１０１のＢＥ１１２は、接地（ＧＮＤ）に接続される。
図３は、図２のＣ点部分に位置するコンタクトホール部分の断面図である。
図３の断面図において、Ｓｉ基板２００上には、１００ｎｍの熱酸化膜（ＳｉＯ2）３
００が形成されている。例えば、１００ｎｍの熱酸化膜付きＳｉ基板２００を用いることができる。熱酸化膜付きＳｉ基板２００上には、ＲＡＮＤ１０１のＢＥ１１２が設けられる。このＢＥ１１２上には、酸化物層（ＭＯ）１１３として図１に示した抵抗率が異なる２層のＭＯ１（ＴａＯｘ－Ｌ）１１３－１と、ＭＯ２（ＴａＯｘ－Ｈ）１１３－２が設けられる。Ｓｉ基板２００上には、酸化シリコン（ＳｉＯ2）等の絶縁膜３０５が設けられ
、この絶縁膜３０５は、ＢＥ１１２とＭＯ１１３の間に設けられ、また、ＴＥ１１１上を被覆する。なお、不図示であるが、ＴＥ１１１の一部、およびＢＥ１１２の一部は、それぞれ絶縁膜３０５のおもて面上まで導出されている。
図３に示すＭＯ１１３は、２層のＭＯ１１３－１，１１３－２からなり、Ｃ点に凹部（コンタクトホール）を有し、ＢＥ１１２に接合されている。ＲＡＮＤ１０１は、図２のＡ点～Ｅ点にわたる１つの回路系を形成する。
図４は、図３に示す酸化物層部分を拡大した断面ＴＥＭ像を示す図である。透過型電子顕微鏡ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の撮像画像を示し、図３のＣ点部分の酸化物層１１３を拡大した状態である。ＢＥ１，ＢＥ２（１１２）に相当するＴｉＮ層上に、酸化物層（ＭＯ）１１３として２層のＭＯ１（ＴａＯｘ－Ｌ）１１３－１と、ＭＯ２（ＴａＯｘ－Ｈ）１１３－２が積層されている。
酸化物層（ＭＯ）１１３は、所望の抵抗値が得られるように適宜選択することができる。このＭＯ１１３上には、ＴＥ１１１に相当するＴｉＮ層が積層され、この上に絶縁膜４０５（ＳｉＯ2）と、保護用のカーボン膜（Ｃ膜）が形成される。
例えば、ＴＥ１１１の層厚は６０ｎｍ、２層のＭＯ１（ＴａＯｘ－Ｌ）１１３－１と、ＭＯ２（ＴａＯｘ－Ｈ）１１３－２の層厚はそれぞれ３０ｎｍ、ＢＥ１１２の層厚は２０ｎｍである。また、例えば、凹部（図２のＣ点、コンタクトホール）は平面でみて１００ｎｍ×１００ｎｍである。
アナログ抵抗変化素子１００を上述したホール構造（コンタクトホール）Ｃで下部電極ＢＥ（１１２）に接合形成した場合、例えば、酸化物層（ＭＯ）１１３は、下部電極（ＢＥ）１１２側のＴａ酸化膜の抵抗率を大きく設定する。
一方、ホール構造Ｃを有さない酸化物層（ＭＯ）１１３の構造、たとえば、図２に記載した構造では、酸化物層（ＭＯ）１１３は、上部電極ＴＥ（１１１）および下部電極（ＢＥ）１１２との界面の面積が同じ構造である。
図１に記載したホール構造Ｃを有さない酸化物層（ＭＯ）１１３の構造では、例えば、酸化物層ＭＯ１（１１３－１）と、酸化物層ＭＯ２（１１３－２）の一方を１０００ｍＯｈｍ（ｍΩ）ｃｍ以上、他方を１０００ｍＯｈｍ（ｍΩ）ｃｍ未満に設定する。また、酸化物層ＭＯ１（１１３－１）と、酸化物層ＭＯ２（１１３－２）は上下層のいずれに配置してもよい。
酸化物層（ＭＯ）１１３の抵抗率は、ＴａＯｘのｘと正の相関があり、膜厚を薄くすることができる。例えば、ＭＯ１（１１３－１）、ＭＯ２（１１３－２）のうち、抵抗率が高い酸化物層（ＴａＯｘ－Ｈ）は、ＴａＯｘのｘが２以上２．２以下の場合、膜厚を２０～４０ｎｍ、ＴａＯｘのｘが２．２を超える場合は、３～１０ｎｍに設定することができる。一方、抵抗率が低い酸化物層（ＴａＯｘ－Ｌ）は、ＴａＯｘのｘが２未満となる。
酸化物層（ＭＯ）１１３は、反応性スパッタリングガス中の酸素の量をＭＯ１（１１３－１）と、ＭＯ２（１１３－２）とで異なる条件とし、２層のＭＯ１（１１３－１）とＭＯ２（１１３－２）とを連続して成膜する。このほか、酸素を含むアルゴンガスにＲＦ電力を印加して発生したラジカルによりアシストされた状態で、基板を１００～３００℃に加熱するアニール処理をおこなってもよい。また、酸化物層（ＭＯ）１１３は、ＭＯ１（１１３－１）、ＭＯ２（１１３－２）のうち酸素が多い側はｘを２より大きく設定すればよい。
上記の構成例では、一対の電極ＴＥ（１１１），ＢＥ（１１２）をＴｉＮとし、酸化物層（ＭＯ）１１３をＴａＯｘとしたが、これに限らない。例えば、電極ＴＥ，ＢＥは、Ｐｔ、Ａｕ、Ｃｕ、ＴｉＡｌＮ、ＴａＮ、Ｗ、Ｉｒ、Ｒｕの金属から適宜選定でき、酸化物層ＭＯについてもＴｉＯｘのほかに、ＨｆＯｘ、ＡｌＯｘ、ＳｉＯｘ、ＷＯｘ、ＺｒＯｘらの誘電体とこれらの化合物、あるいは電極の酸化物や酸窒化物を選定できる。
次に、アナログ抵抗変化素子１００（ＲＡＮＤ１０１）の製造方法を簡単に説明しておく。アナログ抵抗変化素子１００は、Ｓｉ基板２００上にＲＡＮＤ１０１を形成する。ＲＡＮＤ１０１のＴＥ１１１にはＤｒｉｖｅ電圧が印加され、ＢＥ１１２は接地される。
下部電極（ＢＥ）１１２としてのＴｉＮ膜は、例えば、Ｔｉターゲットを使用してＡｒ／Ｎ2ガスによる反応性スパッタリングで形成できる。このほか、ＴｉＮセラミックスタ
ーゲットを使用したスパッタリング、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成することもできる。下部電極（ＢＥ）１１２は、ＴｉＮに限らず、ＴａＮや、Ｗ、Ｐｔ、Ｉｒを用いてもよい。
つぎに、フォトリソグラフィと反応性イオンエッチングにより下部電極（ＢＥ）１１２をパターン形成する。つぎに、例えば、ＣＶＤにより下部電極（ＢＥ）１１２のパターンを含むおもて面全面をＳｉＯ2の絶縁膜３０５で被膜する。
つぎに、下部電極（ＢＥ）１１２上の絶縁膜（ＳｉＯ2）３０５上に、素子となるホー
ル構造（コンタクトホール）Ｃを形成する。このホール構造Ｃは、絶縁膜３０５に対するリソグラフィとエッチングにより形成できる。
つぎに、ホール構造（コンタクトホール）Ｃが形成された絶縁膜３０５上に酸化物層（ＭＯ）１１３として抵抗率の異なる２層のＭＯ１（１１３－１）と、ＭＯ２（１１３－２）を膜形成し、その上に上部電極（ＴＥ）１１１の一部となる上部電極層１１１を成膜する。
つぎに、酸化物層（ＭＯ）１１３および上部電極１１１をリソグラフィと反応性イオンエッチングによりパターン形成する。つぎに、酸化物層（ＭＯ）１１３および上部電極１１１を含むおもて面全面をＳｉＯ2の絶縁膜３０５で被膜する。
つぎに、絶縁膜３０５に対するエッチング加工後、上部電極（ＴＥ）および下部電極（ＢＥ）の一部となるコンタクト電極をおもて面にそれぞれ形成する。コンタクト電極は、基板側にＴｉ密着層、このＴｉ密着層上にＡｕを積層したＡｕ／Ｔｉ積層構造を有する。このほか、ＡｕとＴｉの混合物、あるいはＡｌ等でも形成できる。
上記の製造方法では、フォトリソグラフィを用いる例を説明した。これに限らず、電子ビームリソグラフィやナノインプリンティング等の手法を用いたパターン描画を行ってもよい。また、反応性イオンエッチング過程における化学反応によるダメージを防ぐ必要がある場合には、イオンミリングによる研磨加工を行ってもよい。さらには、単に削るに限らず、リフトオフで素子構造を形成してもよい。
（アナログ抵抗変化素子に対する駆動信号への電圧ゆらぎの重畳について）
実施の形態では、アナログ抵抗変化素子１００を駆動する駆動電圧（Ｓｅｔ／Ｒｅｓｅｔパルス）に対し、この駆動電圧の電圧値に対し微小な電圧高さを持つ電圧ゆらぎを重畳する。電圧ゆらぎは、駆動電圧よりも十分に低い電圧、例えば、駆動電圧の１／１０に満たない電圧値で十分な効果を得ることができる。
従来技術で説明したように、電子機器、情報処理装置に関して、入力信号や電源出力のゆらぎ、あるいはノイズに対する耐性を強化するための技術は数多く開示されている。これら従来技術は、ノイズ等の外乱の影響を除去する技術である。これに対し、発明者らはアナログ抵抗変化素子１００の駆動信号に対し、積極的に電圧ゆらぎを重畳することで、低消費電力化と、抵抗変化過程の平坦化が実現されることを見出した。
駆動信号に重畳する電圧ゆらぎは、例えば、ホワイトノイズや電子回路で発生させることが容易であるガウシアンノイズ（Ｇａｕｓｓｉａｎ Ｎｏｉｓｅ）であり、例えば、周波数帯域（Ｂａｎｄｗｉｄｔｈ）が３０ＭＨｚ、電圧振幅（Ａｍｐｌｉｔｕｄｅ）が１００ｍＶｐｐ（ｐｅａｋ ｔｏ ｐｅａｋ）である。電圧ゆらぎの種別としては、ホワイトノイズの他、所定波形の繰り返し、例えば、正弦波（サイン波）、三角波、矩形波等各種波形であってもよい。電圧ゆらぎは、抵抗変化を駆動する電圧の駆動パルスに対してゆらぎをあたえるものであれば、この限りではない。また、電圧ゆらぎの周波数は、その逆数として定められる時間が、駆動パルス幅と同程度、あるいはそれ以下であることが望ましい。
（電圧ゆらぎ重畳による特性測定結果）
つぎに、アナログ抵抗変化素子１００に対し駆動信号に電圧ゆらぎを重畳した場合の特性測定結果について説明する。
図５は、実施の形態にかかるアナログ抵抗変化素子に対する駆動信号に電圧ゆらぎを重畳した場合の特性測定結果を示す図表である。横軸は時間（パルス数）、縦軸は電流値（μＡ）である。アナログ抵抗変化素子１００に供給する駆動信号（パルス条件）は、Ｓｅｔが１．９５Ｖ、Ｒｅｓｅｔが－２．０５Ｖ、１００ｎｓ周期とした。この図５において、駆動信号に重畳する電圧ゆらぎは、Ｇａｕｓｓｉａｎ Ｎｏｉｓｅであり、周波数帯域は３０ＭＨｚ、電圧振幅は１００ｍＶｐｐとした。
図５（ａ）は、アナログ抵抗変化素子１００に駆動信号のみを供給した状態（すなわち、既存の駆動状態）であり、３周期分の駆動電圧（Ｓｅｔ／Ｒｅｓｅｔ）の印加状態を示している。図５（ａ）に示すように、１周期中のＳｅｔパルスによって低抵抗化が進み、対応して電流値が連続的に上昇する特性を示す。また、Ｒｅｓｅｔパルスによって高抵抗化が進み、電流値が連続的に減少する。この様子は、電流値を横軸としたパルス回数に対して、鋸歯状に変化するという現象として測定される。Ｓｅｔ過程およびＲｅｓｅｔ過程での電流変化量ｉＯＦＦは１μＡ以下である。また、この電流変化量、即ちアナログ抵抗変化の大きさは、素子が破壊されない範囲であれば、パルス状の電圧値が大きいほどに大きくなる傾向が示されている。
図５（ａ）に示した既存の駆動状態の波形を部分拡大してみると、印加するパルスＰ１～Ｐｎ毎の電流波形は連続的になっていない。低抵抗化過程のパルス印加時に高抵抗化が起きてしまう場合がある。部分拡大したＳｅｔ過程においては、パルス印加ごとに電流値が上昇及び下降を繰り返している。例えば、パルスＰ１後のパルスＰ２で電流値が上昇した後、パルスＰ３で電流値が下降し、その後、パルスＰ４で電流値が上昇する、という乱れた（不規則な）波形となっている。
このように、Ｓｅｔ過程で電流値は滑らかには上昇（増加）せずに非連続的な（不規則な）変化を示している。Ｒｅｓｅｔ過程においても、Ｓｅｔ過程と同様に、電流値は滑らかには下降（減少）せず不規則な変化を示している。
図５（ｂ）には、駆動信号に電圧ゆらぎを重畳（ＯＮ）した場合の特性を示す。電流変化量ｉＯＦＦが１μＡ以下にしかならない駆動信号（パルス条件）においても、１００ｍＶｐｐというわずかな振れ幅の電圧ゆらぎを重畳することで電流変化量ｉＯＮが大きくなったことが示されている。この場合、電圧ゆらぎとして印加する電圧（１００ｍＶｐｐ）は、駆動電圧（Ｓｅｔが１．９５Ｖ、Ｒｅｓｅｔが－２．０５Ｖ）よりも十分に低い電圧、例えば、駆動電圧の１／１０に満たない電圧値で十分な効果が得られている。そして、図５に示すパルス条件では、測定を重ねるたびに、図５（ｂ）、図５（ｃ）に示すように、電流値の変化状態がより滑らか（連続的で、鋸歯状波形の一辺が平坦に）になっていく様子が観察された。
電圧ゆらぎの振れ幅は、例えば、図５（ａ）の部分拡大に示した非連続的な波形での電流変動値（例えば、一対の駆動パルスＰ１－Ｐ２印加時の電流変動値）よりも大きく設定することで、Ｓｅｔ過程およびＲｅｓｅｔ過程での電流変化を連続的にできるようになる。すなわち、電圧ゆらぎは、アナログ抵抗変化に必要な電圧の駆動パルスによってもたらされる素子の電流変化に比して、十分に小さな電流ゆらぎを生じさせる電圧ゆらぎであればよい。
アナログ抵抗変化素子１００の抵抗値は、電流値の変化の逆数として表れる。したがって、実施の形態によれば、駆動信号に電圧ゆらぎを重畳することにより、アナログ抵抗変化素子１００の抵抗値の変化を滑らかにすることができる。同時に電流変化量を大きくすることができる。
これにより、実施の形態によれば、アナログ抵抗変化素子１００における抵抗変化成分のノイズの除去による滑らかな抵抗変化が得られ、積和回路の低消費電力化と高速化を図ることができるようになる。
図６は、実施の形態にかかる電圧ゆらぎの重畳効果の再現性を説明する図表である。電圧ゆらぎの印加条件は、図５同様にＧａｕｓｓｉａｎ Ｎｏｉｓｅで周波数帯域（Ｂａｎｄｗｉｄｔｈ）が３０ＭＨｚ、電圧振幅（Ａｍｐｌｉｔｕｄｅ）が１００ｍＶｐｐとした。
図６では、アナログ抵抗変化素子１００の駆動電圧（Ｓｅｔ／Ｒｅｓｅｔ電圧）は、図５の例（最適条件）よりも低電圧の条件に設定しており、Ｓｅｔが１．８５Ｖ、Ｒｅｓｅｔが－１．９５Ｖ、１００ｎｓ周期としている。
ここで、図６（ａ）は駆動信号に電圧ゆらぎを重畳した状態（ＯＮ）、図６（ｂ）は駆動信号に電圧ゆらぎを重畳しない状態（ＯＦＦ）である。駆動電圧（Ｓｅｔ／Ｒｅｓｅｔ）の印加は３周期分（１３回測定）の状態を示している。以降の図６（ｃ）～図６（ｅ）では高電圧ゆらぎの重畳（ＯＮ）を継続した状態を示す。図６（ｄ）は駆動電圧の印加を３周期分（１５回測定）の状態、図６（ｅ）は駆動電圧の印加を８周期分（８回測定）の状態を示している。
図６（ａ）に示す電圧ゆらぎの重畳がＯＮの状態から、図６（ｂ）に示す電圧ゆらぎの重畳をＯＦＦに切り替えた場合、この図６（ｂ）に示すように、駆動電圧が図５の条件より低いことに対応して電流変化量ｉＯＦＦは図５（ａ）に示した電流変化量ｉＯＦＦよりもさらに小さくなる。
しかし、図６（ｃ）に示すように、再度、電圧ゆらぎを重畳（ＯＮ）し、この後、図６（ｄ）、図６（ｅ）に示すように、電圧ゆらぎの重畳（ＯＮ）を継続することで、アナログ抵抗変化素子１００の電流値の変化が次第に滑らかで安定した鋸状の波形になっていくことが示されている。そして、図６に示したように、アナログ抵抗変化素子１００の駆動電圧（Ｓｅｔ／Ｒｅｓｅｔ電圧）を図５の例（最適条件）よりも低電圧に設定した場合においても、電圧ゆらぎの重畳（ＯＮ）を継続することで、アナログ抵抗変化素子１００の電流値の変化が滑らかで安定した鋸状の波形にでき、電流変化量を大きくできることが示されている。
図７は、実施の形態にかかる電圧ゆらぎの重畳効果の再現性を説明する図表である。電圧ゆらぎの印加条件は、正弦波（Ｓｉｎ Ｎｏｉｓｅ）で周波数帯域（Ｂａｎｄｗｉｄｔｈ）が３０ＭＨｚ、電圧振幅（Ａｍｐｌｉｔｕｄｅ）が１００ｍＶｐｐとした。
図７では、図７（ａ）に示す電圧ゆらぎの重畳がＯＮの状態とし、以降、図７（ｂ）が電圧ゆらぎの重畳をＯＦＦとして、重畳のＯＮ／ＯＦＦを繰り返した状態を示す。なお、図７（ｆ）と図７（ｇ）は、ＯＮを継続した状態である。
加えて、図７では、アナログ抵抗変化素子１００の駆動電圧（Ｓｅｔ／Ｒｅｓｅｔ電圧）は、図６の例よりもさらに低電圧の条件に設定しており、Ｓｅｔが１．８０Ｖ、Ｒｅｓｅｔが－１．８５Ｖ、２００ｎｓ周期としている。
図７に示すように、電圧ゆらぎの重畳のＯＮ／ＯＦＦを繰り返した場合においても、電圧ゆらぎの重畳をＯＮにする毎に、このＯＮの期間中は、アナログ抵抗変化素子１００の電流値の変化が滑らかで安定した鋸状の波形にできることが示されている。そして、図７に示したように、アナログ抵抗変化素子１００の駆動電圧（Ｓｅｔ／Ｒｅｓｅｔ電圧）を図６の例よりもさらに低電圧に設定した場合においても、電圧ゆらぎを重畳（ＯＮ）している期間は、アナログ抵抗変化素子１００の電流値の変化が滑らかで安定した鋸状の波形にでき、電流変化量を大きくできることが示されている。
図６および図７の測定結果から、電圧ゆらぎの重畳のＯＮを継続した場合、およびＯＮ／ＯＦＦを繰り返した場合のいずれにおいても、電圧ゆらぎの重畳がＯＮの期間中は、アナログ抵抗変化素子１００の電流値の変化が滑らかで安定した鋸状の波形にできることが示されている。
図８、図９は、実施の形態のアナログ抵抗変化素子の実装例を示す図である。図８は、選択トランジスタ８０２を用いる構成例であり、積和回路等に用いられる典型的な回路構成になっている。ビット線（ＢＬ）とソース線（ＳＬ）間に、メモリセルを構成するアナログ抵抗変化素子１００と選択トランジスタ８０２を接続する。ソース線（ＳＬ）に選択トランジスタ８０２のソースを接続し、ドレインをアナログ抵抗変化素子１００の一端に接続し、アナログ抵抗変化素子１００の他端をビット線（ＢＬ）に接続する。選択トランジスタ８０２のゲートにワード線（ＷＬ）を介して駆動ドライバ（ＷＬ Ｄｒｉｖｅｒ）８０１を接続する。
駆動ドライバ８０１は、選択トランジスタ８０２に対し、駆動信号（Ｓｅｔ／Ｒｅｓｅｔパルス）と電圧ゆらぎを重畳して供給する。すなわち、駆動ドライバは８０１、既存の駆動信号（Ｓｅｔ／Ｒｅｓｅｔパルス）の生成機能に、上述した電圧ゆらぎを発生し駆動信号に重畳する機能を追加して構成できる。
上述した実施の形態では、アナログ抵抗変化素子１００のアナログ抵抗変化動作に関する実証結果を記載した。しかしながら、本発明は、抵抗変化がアナログ式であるか、デジタル式であるかに依存しないので、通常の不揮発性メモリに対しても、駆動信号に電圧ゆらぎを重畳する構成とすることで、不揮発性メモリの動作電圧の低減化に有効である。
また、図９は、クロスポイント型のセル構成例であり、互いに交差する複数のワード線（ＷＬ）と複数のビット線（ＢＬ）の各クロスポイントにアナログ抵抗変化素子１００がマトリクス状に配置される。供給されるアドレスに対応してビット線デコーダ９０２は、一つのビット線（ＢＬ）を選択し、ワード線デコーダ９０３は一つのワード線（ＷＬ）を選択する。
電圧パルス・ゆらぎ発生回路９０１は、クロスポイント上で選択されたアナログ抵抗変化素子１００に対し、駆動信号（Ｓｅｔ／Ｒｅｓｅｔパルス）と電圧ゆらぎを重畳して供給する。すなわち、電圧パルス・ゆらぎ発生回路９０１は、既存の駆動信号（Ｓｅｔ／Ｒｅｓｅｔパルス）の生成機能に、上述した電圧ゆらぎを発生し駆動信号に重畳する機能を追加して構成できる。ここで、電圧パルス・ゆらぎ発生回路９０１は、ワード線（ＷＬ）あるいはビット線（ＢＬ）の両方、あるいはいずれか一方に電圧ゆらぎを重畳させればよい。例えば、ビット線（ＢＬ）側に電圧ゆらぎを重畳させることによって、アドレス指定したアナログ抵抗変化素子１００に対し、駆動信号に電圧ゆらぎを重畳して供給でき、このアナログ抵抗変化素子１００の抵抗を変化させることができる。
例えば、基板上に複数のＲＡＮＤが隣接して配置されている既存のメモリスタの構造を用いてＲＡＮＤ単位で複数のアナログ抵抗変化素子を形成し、クロスポイントごとに任意のアナログ抵抗変化素子１００を選択および動作させることができる。
なお、図８、図９の実装例に限らず、本願発明は、駆動信号に電圧ゆらぎを重畳する機能を有する各種の駆動回路に適用することができる。ここで、上述したように、電圧ゆらぎは、駆動電圧よりも十分に低い電圧、例えば、駆動電圧の１／１０に満たない電圧値であるため、アナログ抵抗変化素子１００の駆動に必要な電力の増大を抑制できるものであり、駆動回路さらには情報処理装置の消費電力の増加を抑制できる。
（他の実施の形態）
以上説明した実施の形態では、アナログ抵抗変化素子１００に対し、所定周期で一定電圧の駆動パルスを連続して印加する駆動方法とした。これに対し、以下に説明する他の実施の形態では、アナログ抵抗変化素子１００の駆動方法が異なる。他の実施の形態の駆動方法では、アナログ抵抗変化素子１００に対する駆動パルスの印加条件として、所定パルス幅の印加電圧を初期値から所定のステップ電圧ごとに終了電圧まで可変させる。
例えば、Ｓｅｔ過程での駆動パルスの印加条件は、初期値（Ｉｎｉｔｉａｌ Ｖｏｌｔａｇｅ）が１Ｖ、ステップ電圧（Ｖｏｌｔａｇｅ Ｓｔｅｐ）が０．０５Ｖ、供給パルス数（Ｎｏ．ｏｆ Ｐｕｌｓｅ）が１３個、終了電圧（Ｆｉｎｉｓｈ Ｖｏｌｔａｇｅ）が１．６Ｖ、パルス幅（Ｐｕｌｓｅ Ｗｉｄｔｈ）が５μｓ、である。ところで、この他の実施の形態においても上記の実施の形態と同様、駆動信号に高周波ノイズ等の電圧ゆらぎを重畳する。
他の実施の形態では、例えば、Ｓｅｔ過程の駆動パルスは、Ｒｅｓｅｔ状態のアナログ抵抗変化素子１００に対し、初めのパルスは１Ｖ，次のパルスは１．０５Ｖ、１．１Ｖ、…、１．５５Ｖと０．０５Ｖずつ上昇し、最後のパルスは１．６Ｖとなる。なお、Ｒｅｓｅｔ過程では、Ｓｅｔ過程とは逆の駆動パルスの印加条件で電圧を印加すればよい。
図１０は、他の実施の形態にかかるアナログ抵抗変化素子を他の駆動方法で駆動した場合の特性測定結果を示す図表である。横軸は、上記駆動パルスの印加条件としたときのアナログ抵抗変化素子１００の抵抗値（Ｒｅｓｉｓｔａｎｃｅ［ｋΩ］、縦軸は、ワイブルプロット（Ｌｎ ［Ｌｎ（１／（１－Ｆ（Ｒ＿ｉ）））］）である。
そして、高抵抗状態のアナログ抵抗変化素子１００に対し駆動パルスを０．０５Ｖステップで１Ｖから１．６Ｖまで印加することで、アナログ抵抗変化素子１００は低抵抗状態となった。ここで、高周波ノイズの有り、無しの条件で繰り返し測定を行った。図１０には、その後、駆動電圧が１．３Ｖ時点の抵抗値をワイブルプロットし、抵抗値のばらつきを評価した。
測定は、１．高周波ノイズ無し５０回、２．高周波ノイズ（ガウシアンノイズ１ｍＶ，２０ＭＨｚ）有り５５回、３．高周波ノイズ無し５０回、４．高周波ノイズ（ガウシアンノイズ１ｍＶ，２ＭＨｚ）有り５０回とした。１．２．３．４．の順番の測定、すなわち、高周波ノイズ無し、高周波ノイズ有りの測定を交互に行うことで、測定の再現性を持たせた。
図１０に示す測定結果について、１．高周波ノイズ無し（図中■印）と、２．高周波ノイズ有り（図中□）とを対比すると、実施の形態に相当する２．高周波ノイズ有り（□）の方が、１．高周波ノイズ無し（■）よりも抵抗値の分布が狭くなっている。同様に、３．高周波ノイズ無し（図中●印）と、４．高周波ノイズ有り（図中〇印）とを対比すると、実施の形態に相当する４．高周波ノイズ有り（〇）の方が、３．高周波ノイズ無し（●）よりも抵抗値の分布が狭くなっている。
このように、他の実施の形態のアナログ抵抗変化素子１００では、駆動条件がノイズ有りの条件２．４．の場合には、ノイズ無しの条件１．３．よりも低抵抗化が進むとともに、抵抗分布が小さくなることが明らかになった。このように、抵抗分布が小さいことにより、他の実施の形態のアナログ抵抗変化素子１００は、電流ばらつきを抑えることができるようになる。
加えて、図１０に示した他の実施の形態の駆動方式では、上述した実施の形態よりも高周波ノイズの電圧をより低電圧化できる。上述した実施の形態では、駆動パルスは数Ｖ程度（例えば±２Ｖ）、電圧ゆらぎ（高周波ノイズ）は駆動パルスの１／１０程度（例えば±１００ｍＶ）とした。これに対し、図１０では駆動パルスが数Ｖ（例えば±１Ｖ～±１．６Ｖ）であるのに対し、電圧ゆらぎ（高周波ノイズ）は駆動パルスの１／１０００（例えば±１ｍＶ）とはるかに低くすることができる。
また、図１０のワイブルプロットに示すように、他の実施の形態の駆動方式によりアナログ抵抗変化素子１００の駆動パルスの印加電圧をステップ電圧ごとに可変することで、ステップ電圧それぞれに対応する抵抗値を再現性良く得ることができるようになる。例えば、Ｓｅｔ／Ｒｅｓｅｔを繰り返しても、駆動パルスが１．２Ｖのときには、この１．２Ｖに対応する所定の抵抗値を常に得ることができるようになる。
以上説明したように、本実施の形態によれば、情報処理装置は、一対の電極と、前記一対の電極間に設けられる酸化物層と、からなるアナログ抵抗変化素子と、アナログ抵抗変化素子の駆動信号にゆらぎ成分を有する電圧ゆらぎを重畳して供給する駆動回路と、を備えてなる。このような構成によれば、アナログ抵抗変化素子の駆動時における低抵抗化（ＳＥＴ）過程、および高抵抗化（ＲＥＳＥＴ）過程での急激な抵抗変化を抑制できるようになる。
また、駆動回路は、駆動信号として所定電圧を有する駆動パルスを生成し、電圧ゆらぎとして、駆動パルスに基づきアナログ抵抗変化素子の抵抗値が変化した際に生じる非連続な波形での電流変動値よりも大きな振れ幅に相当する電圧値を生成する構成とすることができる。これにより、抵抗変化素子駆動時の低消費電力化と、抵抗変化過程の平坦化を達成できるようになる。
また、駆動パルスは数Ｖ程度の一定電圧であり、電圧ゆらぎは駆動パルスの１／１０程度の電圧とすることができる。例えば、上述のように、駆動パルスは±２Ｖ程度、電圧ゆらぎは３０ＭＨｚの周波数で±１００ｍＶ程度でよく、駆動電圧を抑制することができる。
また、駆動パルスは、数Ｖ程度の電圧であり、初期電圧から所定のステップ電圧で終了電圧まで電圧可変させ、電圧ゆらぎは前記駆動パルスの１／１０００程度の電圧とすることができる。
また、高周波ノイズは、ガウシアンノイズ、ホワイトノイズ、正弦波、三角波、矩形波、のいずれかとすることができる。このように、電圧ゆらぎとしては、汎用の各種ノイズを用いることができる。
また、アナログ抵抗変化素子は、メモリセル単位で選択トランジスタに接続され、駆動回路は、選択トランジスタに対し、電圧ゆらぎを重畳した駆動信号を供給する、構成とすることができる。このほか、アナログ抵抗変化素子は、ワード線およびビット線が交差する複数のクロスポイントにそれぞれ配置され、ワード線デコーダおよびビット線デコーダによりアナログ抵抗変化素子が駆動選択され、駆動回路は、ワード線デコーダあるいはビット線デコーダのうち一方に対し、電圧ゆらぎを重畳した駆動信号を供給する、構成とすることができる。これらのように、汎用の回路構成を用いて簡単に複数のアナログ抵抗変化素子を選択駆動することができる。
以上のことから、本実施の形態によれば、アナログ抵抗変化素子を駆動する駆動信号に電圧ゆらぎを重畳して供給するだけの簡単な構成で、駆動時における低消費電力化と抵抗変化過程の平坦化が実現できる。不規則な抵抗変化特性の抑制により、抵抗変化成分のノイズが除去でき、滑らかな抵抗変化となり、積和回路の低消費電力化と高速化を図ることができるようになる。また、アナログ抵抗変化素子の低消費電力性と高信頼性を同時に得ることができるようになる。
本発明は、人工知能を備えた電子機器や情報処理装置、特に、エッジコンピューティング分野で用いられる脳型情報処理装置に適用することができる。
１００ アナログ抵抗変化素子
１０１ ＲＡＮＤ
１１１ 上部電極（ＴＥ）
１１２ 下部電極（ＢＥ）
１１３ 酸化物層（ＭＯ，ＭＯ１，ＭＯ２）
２００ Ｓｉ基板
３０５ 絶縁膜
８０１ 駆動ドライバ
９０１ 電圧パルス・ゆらぎ発生回路

Claims (12)

  1. 一対の電極と、前記一対の電極間に設けられる酸化物層と、からなるアナログ抵抗変化素子と、
    前記アナログ抵抗変化素子の駆動信号にゆらぎ成分を有する電圧ゆらぎを重畳して供給する駆動回路と、
    を備えたことを特徴とする情報処理装置。
  2. 前記駆動回路は、アナログ抵抗変化に必要な電圧の駆動パルスによってもたらされる素子の電流変化に比して、十分に小さな電流ゆらぎを生じさせる電圧ゆらぎを生成する、ことを特徴とする請求項１に記載の情報処理装置。
  3. 前記駆動パルスは数Ｖ程度の一定電圧であり、前記電圧ゆらぎは前記駆動パルスの１／１０程度の電圧であることを特徴とする請求項２に記載の情報処理装置。
  4. 前記駆動パルスは、ＩｏＴ用電子デバイスに用いられる０．３Ｖ～５Ｖ程度の前記駆動パルスに対し、前記電圧ゆらぎはその１／１０程度の電圧であることを特徴とする請求項３に記載の情報処理装置。
  5. 前記駆動パルスは、数Ｖ程度の電圧であり、初期電圧から所定のステップ電圧で終了電圧まで電圧可変させ、前記電圧ゆらぎは前記駆動パルスの１／１０００程度の電圧であることを特徴とする請求項２に記載の情報処理装置。
  6. 前記電圧ゆらぎは、ガウシアンノイズ、ホワイトノイズ、正弦波、三角波、矩形波、のいずれかであることを特徴とする請求項１に記載の情報処理装置。
  7. 前記アナログ抵抗変化素子は、メモリセル単位で選択トランジスタに接続され、
    前記駆動回路は、前記選択トランジスタに対し、前記電圧ゆらぎを重畳した前記駆動信号を供給する、ことを特徴とする請求項１に記載の情報処理装置。
  8. 前記アナログ抵抗変化素子は、ワード線およびビット線が交差する複数のクロスポイントにそれぞれ配置され、ワード線デコーダおよびビット線デコーダにより前記アナログ抵抗変化素子が駆動選択され、
    前記駆動回路は、前記ワード線デコーダあるいは前記ビット線デコーダのうち一方に対し、前記電圧ゆらぎを重畳した前記駆動信号を供給する、
    ことを特徴とする請求項１～７のいずれか一つに記載の情報処理装置。
  9. 一対の電極と、前記一対の電極間に設けられる酸化物層と、からなるアナログ抵抗変化素子を駆動する駆動信号に、電圧ゆらぎを重畳する、
    ことを特徴とする情報処理装置の駆動方法。
  10. 前記駆動信号は、アナログ抵抗変化に必要な電圧の駆動パルスによってもたらされる素子の電流変化に比して、十分に小さな電流ゆらぎを生じさせる電圧ゆらぎであることを特徴とする請求項９に記載の情報処理装置の駆動方法。
  11. 前記駆動パルスは数Ｖ程度の一定電圧であり、前記電圧ゆらぎは前記駆動パルスの１／１０程度の電圧であることを特徴とする請求項１０に記載の情報処理装置の駆動方法。
  12. 前記駆動パルスは、数Ｖ程度の電圧であり、初期電圧から所定のステップ電圧で終了電圧まで電圧可変させ、前記電圧ゆらぎは、前記駆動パルスの１／１０００程度の電圧であることを特徴とする請求項１０に記載の情報処理装置の駆動方法。
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