TWI422025B - 應用於電阻式隨機存取記憶體之電脈衝電壓操作方法 - Google Patents

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Description

應用於電阻式隨機存取記憶體之電脈衝電壓操作方法
本發明主張美國臨時專利申請案第61/050,774號之優先權，其發明名稱為”Operation Method of Electrical Pulse Voltage for RRAM Application”，申請日為2008年5月6日。本發明將該案之內容全部併入本文作參考。
本發明係關於應用金屬-氧化物之記憶裝置，以及操作與製造該裝置之方法。
當施加可應用於積體電路之電脈衝至金屬-氧化物時，有些金屬-氧化物的電阻會產生變化，並在兩個以上(含本數)的穩定電阻範圍內改變，而這類的金屬-氧化物正可應用於非揮發性電阻式隨機存取記憶體(RRAM)。因為具有結構簡單、速度快、低耗能及相容於標準CMOS製程等優點，應用金屬-氧化物的RRAM也日益受到關注。
在應用金屬-氧化物的記憶體中，資料的儲存是利用施加電脈衝至金屬-氧化物材料，進而使其電阻在兩個以上的電阻狀態之間變化。而多位元操作則是讓金屬-氧化物材料的電阻在三個以上的電阻狀態之間變化，由於多位元記憶體可增加資料儲存密度並降低製程成本，是目前較受偏好的結構。
曾有研究人員指出，某些金屬-氧化物需透過成形製程(forming process)來引發由高電阻狀態至低電阻狀態的崩潰，進而形成材料的電阻切換性質。如第1圖所示，成形製程通常是利用將施加至金屬-氧化物材料的直流電壓提高，直至引發由高電阻狀態至低電阻狀態的崩潰。成形製程發生於成形電壓(V成形 )，其通常遠大於誘發金屬-氧化物電阻變化的設置脈衝(V設置 )與重置脈衝(V重置 )之大小。相對較大的成形電壓(V成形 )會增加採用此類金屬-氧化物材料之記憶裝置電路的複雜度。此外，由於施加直流電壓的成形製程需要一段較長的時間(如大於60微秒)，裝置的測試時間會因而大幅增加。下表記載了幾種金屬-氧化物的成形電壓。
曾有研究顯示，使用鎢-氧化物WOx 之RRAM在沒有進行成形步驟的情形下，仍具有良好的電阻切換特性，並可在兩個以上的電阻範圍進行切換。此部分可參考美國專利申請案第11/955,137號，其發明名稱為”Memory Devices Having an Embedded Resistance Memory with Tungsten Compound and Manufacturing Methods”，申請日為2007年12月12日。本發明將該案之內容全部併入本文作參考。
為了能夠更可靠的區分出不同的電阻狀態，並判斷記憶胞所儲存的資料值，有必要在不同電阻狀態之間維持相對較大的電阻區間。此外，為了能進行多位元操作，亦有必要於表示資料的最高與最低電阻狀態之間維持較大的電阻區間。
過去增加最高與最低電阻狀態間電阻區間的方式，乃是增加施加至金屬-氧化物材料的重置脈衝的電壓大小。然而，由於金屬-氧化物材料的電阻不穩定，過高的重置脈衝會造成耐久性問題，並引發可靠性的問題而造成裝置故障。
因此，有必要提供一種應用金屬-氧化物的記憶裝置及製造與操作該裝置的方法，進而解決前述的耐久性問題，並改善裝置的可靠性與資料儲存性能。
此處所載之製造記憶裝置之方法包括形成一金屬-氧化物記憶元件，並施加活化能至該金屬-氧化物記憶元件。於某些實施例中，活化能之施加方式可藉由施加電能及/或熱能至金屬-氧化物記憶元件來達成。於第1圖中的成形步驟中，高電阻材料乃成形至低電阻狀態以實現電阻切換的特質。本發明與第1圖不同，其活化能可移除金屬-氧化物材料內的漏電路徑，並提高金屬-氧化物材料的初始電阻。
此處所載之記憶裝置包括金屬-氧化物記憶元件，其係可程式化至複數包括低電阻狀態與高電阻狀態之電阻狀態，此外，記憶裝置尚包括偏壓電路，用以施加穿越該金屬-氧化物記憶元件之調整偏壓，該調整偏壓包括用以施加活化能至金屬-氧化物記憶元件之活化調整偏壓。
於本發明中，藉由活化能的施加，可利用較低的操作電壓來程式化金屬-氧化物記憶元件。因此，可降低記憶元件之電應力，並增加元件的操作耐久性。此外，目前已知施加活化能可改善讀取干擾並增加不同電阻狀態之間的電阻區間，進而可進行多位元操作。
本發明之其他特色與優點可配合圖式、實施方式及申請專利範圍來了解。
以下揭露之內容大多需配合參考特定結構實施例及方法，然而，揭露內容之範圍並不僅限於該些特定結構實施例及方法，且揭露內容亦可透過其他特徵、元件、方法及實例來實施。本發明所揭露之內容雖可透過較佳實施例來說明，但該些實施例不可用來限制本發明之範圍，本發明專利權之範圍須由申請專利範圍為準。本領域具有通常知識者於參考本發明揭露之內容後，應可了解其他可能的均等實施方式。此外，於後述之內容中，不同實施例之相同元件乃以相同元件符號表示。
如前所述，由於金屬-氧化物材料的電阻不穩定，且其最高及最低電阻狀態間的電阻區間會減少，若使用過大的脈衝將可能造成耐久性問題，進而引發可靠性的問題，且造成裝置故障。
第2圖為本發明應用金屬-氧化物之記憶胞100之剖面圖，其於製造過程中，乃施加前述活化能至金屬-氧化物記憶元件140。如後詳述，活化能之施加可藉由施加電能及/或熱能至金屬-氧化物材料來達成，以移除金屬-氧化物材料內的漏電路徑。而透過活化能的施加，程式化金屬-氧化物記憶元件140所需的操作電壓將可降低。因此，記憶元件140之電應力將可降低，同時增加操作耐久性。
記憶胞100包括於介電質160內延伸之導電元件150，其可將下電極110耦接至記憶元件140。於本實施例中，介電質160可包括氧化矽，但其亦可使用其他介電材料。
記憶元件140包括至少一個可程式化金屬-氧化物。於本實施例中導電元件150包括鎢，而記憶元件140包括鎢-氧化物WOx 。於不同實施例中，記憶元件140之WOx 化合物從上表面146起算之深度可有不同的氧含量分布，進而形成均勻遞減之離子價(W+6 、W+5 、W+4 及W0 )以及深入區的低氧含量。於其他實施例中，記憶元件140可包括其他金屬-氧化物，如選自下列群組之金屬氧化物：鎳氧化物、鋁氧化物、鎂氧化物、鈷氧化物、鈦氧化物、鈦-鎳氧化物、鋯氧化物以及銅氧化物。
下電極110為導電性元件，舉例來說，其可為摻雜半導體材料，像是存取電晶體或二極體之端點。此外，舉例來說，下電極110也可包括一或多種選自下列群組的元素：鈦、鎢、鉬、鋁、鉭、銅、鉑、鑭、鎳、氮、氧、釕及其組合。於其他實施例中，下電極110可包括兩層以上。
記憶胞100還包括上電極120，其位於記憶元件140上。舉例來說，上電極120(在某些實施例中是位元線的一部分)可包括和下電極相同的材料，同時可包括兩層以上。
欲形成金屬-氧化物記憶元件140，可採用各種沉積及氧化製程。可先進行傳統後段的鎢栓塞製程以於介層窗內沉積鎢材料以及CMP製程，再進行氧化製程，以於導電元件150及後續形成的上電極120材料之間形成記憶元件140。形成鎢-氧化物記憶元件140的方法包括直接電漿氧化、下游電漿氧化、濺鍍、反應性濺鍍。電漿氧化製程之實施例包括使用純氧氣或混合物質，如氧氣/氮氣或氧氣/氮氣/氫氣。於下游電漿之一實施例中，下游電漿之施加條件為壓力約1500毫托、功率約1000瓦特、氧氧氣/氮氣氮氣流量約為3000sccm/200sccm，溫度約150℃、反應時間約400秒。此部分請參見美國專利申請號第11/955,137號，其乃併入本文作參考。
第3A-3D圖為施加活化能以製造記憶胞100之各步驟剖面圖。
第3A圖顯示第一步驟，包括在下電極110上形成介電質160，並蝕刻介電質160以形成貫穿介電質160至下電極110之介層窗190。於本實施例中，介電質160包括二氧化矽，但其亦可使用其他材料。
之後，將導電元件150形成於介層窗190內，而產生如第3B圖所示之結構。於本實施例中，導電元件150包括鎢，且其可利用CVD製程形成於介層窗190內，之後並進行平面化製程，如CMP。
接著，氧化部分導電元件150以形成記憶元件140，記憶元件140並與導電元件150剩餘的部分自動對準，形成如第3C圖所示之結構。於本實施例中，導電元件150包括鎢，而記憶元件140包括氧化鎢。於其他實施例中，記憶元件140可包括其他金屬-氧化物，如選自下列群組之金屬氧化物：鎳氧化物、鋁氧化物、鎂氧化物、鈷氧化物、鈦氧化物、鈦-鎳氧化物、鋯氧化物以及銅氧化物。
之後則於第3C圖所示之結構上形成上電極120，進而得到如第3D圖所示之結構。
之後，施加電及/或熱活化能至金屬-氧化物記憶元件140，以移除金屬-氧化物材料內不必要的漏電路徑。配合參考第4-15圖可知，於此步驟中施加活化能，可使之後金屬-氧化物記憶元件140僅需較低的能量調整偏壓即可進行程式化，進而降低記憶元件140之電應力，同時增加操作耐久性。此外，活化能還可提升金屬-氧化物材料的電阻切換性能，並改善其讀取干擾性能。而由於活化能還可增加電阻狀態之間的電阻區間，其亦可達成多位元操作。
如後配合第4-13B圖所詳述，電活化能可由活化調整偏壓之方式來施加，該活化調整偏壓包括一個以上施加至金屬-氧化物記憶元件140之脈衝。偏壓電路，如供應電壓及/或電流源，可形成於同一積體電路上，並耦接至下電極110與上電極120，以施加活化調整偏壓至記憶元件140。於其他實施例中，活化調整偏壓可利用製程中於生產線上與積體電路連接的設備來施加。於另外的實施例中，活化調整偏壓則可在積體電路製造完成後由使用者施加。
如後配合第14-15圖所詳述，熱活化能可利用活化退火製程方式施加。
請再參見第2圖，欲讀取或寫入記憶胞時，可施加穿越記憶元件140之適當調整偏壓，進而誘發穿越記憶元件140之電流。各調整偏壓可包括一個以上施加至記憶元件140之脈衝，其係施加脈衝至下電極110與上電極120或二者之一，而各實施例脈衝的強度與施加時間可由經驗法則求得。至於施加的是一或多個脈衝，端視所進行的操作而定，如讀取操作或程式化操作。
調整偏壓之脈衝可具有由上電極120至下電極110之正電壓(此處稱為穿越記憶元件140之正電壓)及/或具有由上電極120至下電極110之負電壓(此處稱為穿越記憶元件140之負電壓)。由於金屬-氧化物之電阻係由所施加之功率或能量所決定，穿越記憶元件140之脈衝電壓高度及脈衝寬度可決定鎢-氧化物之電阻。
於讀取(或感應)儲存於記憶胞100之資料數值之操作中，耦接至上電極120與下電極110之偏壓電路(舉例來說，參見第16圖之偏壓電路電壓及電流源1636)可施加穿越記憶元件140之調整偏壓，其強度與時間可誘發電流且不會使記憶元件140發生電阻狀態改變。記憶元件140之電流係由記憶元件140之電阻及儲存於記憶胞100之資料數值所決定。
於程式化欲儲存於記憶胞100之資料數值之操作中，耦接至上電極120與下電極110之偏壓電路(舉例來說，參見第16圖之偏壓電路電壓及電流源1636)可施加穿越記憶元件140之調整偏壓，其強度足以誘發記憶元件140電阻狀態之可程式化改變，進而將資料數值儲存於記憶胞100內。於此處，記憶元件140之電阻係由儲存於記憶胞100內之資料數值所決定。
第4圖及第5A-5C圖為金屬-氧化物記憶元件之電阻狀態改變情形之示意圖，以及施加活化調整偏壓之第一實施例的示意圖。應注意的是，第5A-5C圖之脈衝僅供示意之用，並未按比例繪製。
於第4圖中，記憶元件140係程式化至低電阻狀態450及高電阻狀態460。通常來說，記憶元件140可程式化至複數電阻狀態，且還可包括一個以上額外的程式化電阻狀態。
各程式化電阻狀態對應至記憶元件140非重疊之電阻區間，因此所儲存的資料數值可藉由其在記憶元件140內之電阻狀態而確定。於第4圖中，低電阻狀態450為用以表示記憶元件140資料之最低電阻狀態，而高電阻狀態460為用以表示記憶元件140資料之最高電阻狀態。
如第4圖之箭號所示，第4圖之操作包括先施加穿越記憶元件140之活化調整偏壓400，以誘發記憶元件140之電阻由低電阻狀態450轉變至高電阻狀態460。活化調整偏壓400可誘發流經金屬-氧化物記憶元件140之電流，並提供第一能量至記憶元件140。如後詳述，活化調整偏壓400只需施加一次(但也可施加不只一次)，其條件可依經驗判斷，且可活化金屬-氧化物記憶元件140，並達成以低能量調整偏壓來於最高及最低電阻狀態間轉變之功效。
於施加活化調整偏壓400後，乃施加穿越記憶元件140之程式化調整偏壓，以於低電阻狀態450及高電阻狀態460之間改變記憶元件140之電阻狀態。程式化調整偏壓包括第一調整偏壓410及第二調整偏壓420，第一調整偏壓410係用以誘發穿越記憶元件140之電流，並將記憶元件140之電阻狀態由高電阻狀態460轉變至低電阻狀態450，第二調整偏壓420係用以將記憶元件140之電阻狀態由低電阻狀態450轉變至高電阻狀態460。由於活化調整偏壓400可活化金屬-氧化物記憶元件140，故第二調整偏壓420會誘發穿越金屬-氧化物記憶元件140之電流，並提供一個可小於第一能量的第二能量至記憶元件140。
於第5A-5C圖所示之實施例中，活化調整偏壓400包括單一脈衝，其具有穿越記憶元件140之脈衝高度V活化 及脈衝寬度500；第一調整偏壓410包括單一脈衝，其具有穿越記憶元件140之脈衝高度V偏壓1 及脈衝寬度510；第二調整偏壓420包括單一脈衝，其具有穿越記憶元件140之脈衝高度V偏壓2 及脈衝寬度520。應了解的是，也可使用其他不同的調整偏壓。一般來說，各調整偏壓可包括穿越記憶元件140的一個以上之脈衝。而各實施例中各調整偏壓之脈衝的數量及形狀，包括脈衝高度、穿越記憶元件140之電壓極性、脈衝寬度等，均可依經驗法則求得。
第5D-5F圖為第二實施例，其使用單極操作。如圖所示，活化調整偏壓400包括單一脈衝，其具有穿越記憶元件140之脈衝高度V活化 及脈衝寬度530；第一調整偏壓410包括單一脈衝，其具有穿越記憶元件140之脈衝高度V偏壓 及脈衝寬度540；第二調整偏壓420包括單一脈衝，其具有穿越記憶元件140之脈衝高度V偏壓 及脈衝寬度550。如圖所示，脈衝寬度550小於脈衝寬度540。
於某些實施例中，記憶元件140於製造時具有不同於低電阻狀態之初始電阻狀態。於此種情形中，可施加活化調整偏壓以誘發初始電阻狀態轉變至高電阻狀態，進而活化記憶元件140。抑或是可施加調整偏壓，以先將初始電阻狀態轉變至低電阻狀態。
第6圖為第2圖中記憶胞結構之鎢-氧化物記憶元件140之電阻量測結果圖，其可用以依經驗法則決定適當的活化調整偏壓。此處所示之鎢-氧化物記憶元件140之製程包括先進行後段的鎢栓塞製程以於介層窗內沉積鎢材料以及CMP製程，再進行下游電漿氧化，以於鎢栓塞及後續形成的上電極材料之間形成記憶元件。此處形成鎢-氧化物記憶元件所使用之製程為下游電漿氧化，其溫度為150℃、時間為400秒、氧氣/氮氣比例為20。
於第6圖中，可看出記憶元件140電阻與脈衝電壓高度之量測結果關係，其中脈衝寬度為80奈秒、升降時間均為5奈秒。雖然未於第6圖中繪製，但若施加大於3.5伏特、寬度80奈秒的脈衝，將會導致電阻突降，並使記憶元件失去電阻切換之特性。因此，在脈衝寬度為80奈秒的情形下，記憶元件140之最高可得電阻係以3.5伏特之脈衝高度達成。
此處所述鎢-氧化物記憶元件140之活化製程可包括施加活化調整偏壓，以於記憶元件中產生第一能量，進而將記憶元件140之電阻狀態由最低電阻(於第6圖中之初始電阻約為600歐姆)轉變至最高可得電阻(於第6圖中約為1萬2千歐姆)。因此，於實施例及相關數據中，活化調整偏壓選定為高度3.5伏特、寬度80奈秒。但應了解的是，亦可選定其他不同的活化調整偏壓。於其他實施例中，活化調整偏壓係足以將電阻狀態轉變至異於最高可得電阻的高電阻狀態。舉例來說，此高電阻狀態可為第6圖中的中間高電阻狀態，其可以是用以在記憶元件140中表示資料的最高電阻狀態。
第7A、7B圖為施加活化調整偏壓前後，鎢-氧化物記憶元件之電阻切換性質量測結果圖，其中活化調整偏壓包括單一脈衝，其高度為3.5伏特、寬度為80奈秒。
於第7A、7B圖之數據中，高度介於-1.3伏特及2伏特之間、寬度為80奈秒的脈衝乃施加至鎢-氧化物記憶元件。如第7A圖所示，在施加活化調整偏壓之前，這些脈衝並不足改變電阻值，故其並未展現任何電阻切換的特性，且電阻維持在低電阻狀態(約600歐姆)。
在施加脈衝高度3.5V、脈衝寬度80奈秒之單一脈衝活化調整偏壓後，如第7B圖所示，此時若再施加與第7A圖相同之脈衝電壓與脈衝寬度，記憶元件會展現出電阻切換的特性。此些結果顯示，施加活化調整偏壓可活化鎢-氧化物材料，使其可藉由低電壓而在高、低電阻狀態之間轉變。
第8A、8B圖為施加活化調整偏壓前後，鎢-氧化物記憶元件之電阻切換性質量測結果圖，其中所使用的脈衝其高度介於3伏特與-1.5伏特之間、寬度為80奈秒。如第8A圖所示，若使用高度介於3伏特與-1.5伏特之脈衝，將會產生較窄的電阻區間，其高、低電阻狀態(HRS與LRS)係介於5千歐姆與1千歐姆之間。
在施加脈衝高度3.5V、脈衝寬度80奈秒之單一脈衝活化調整偏壓後，如第8B圖所示，此時若再施加與第7A圖相同之脈衝電壓與脈衝寬度，可將記憶元件之最高電阻提升至原來的2.5倍，成為1萬2千歐姆。
雖然施加至第8A圖未活化裝置之高電壓剛開始可產生高於5千歐姆之電阻，但此些高電壓卻也會產生高電應力，進而損毀裝置並造成故障。相較之下，由於裝置在施加活化調整偏壓後，即可以3伏特電壓的脈衝達成1萬2千歐姆之電阻，由此可知，施加活化調整偏壓可有效增加高電阻狀態的電阻值。此外，由於可利用較低的脈衝電壓進行程式化，所以也可以降低裝置的電應力。
第9圖為單一脈衝之活化脈衝電壓與形成有鎢-氧化物記憶元件之鎢栓塞剖面大小兩者之關係圖，數據量測使用的脈衝時間為80奈秒，且數據係藉由將各裝置切換至最高可得電阻量測而得。不同大小的裝置其最高可得電阻可能有些微不同(如差距在1千歐姆以下)，但如圖所示，活化脈衝電壓隨著尺寸變小而大幅降低，代表日後仍有縮小尺寸的可能性。裝置的活化脈衝電壓係與脈衝寬度有關，且目前已知脈衝寬度越大，所需的脈衝電壓也越大。
第10A-10B圖分別為無/有利用本發明施加活化調整偏壓之活化製程之鎢-氧化物記憶元件其操作耐久性量測結果圖。
第10A圖顯示未經活化製程處理之鎢-氧化物記憶元件，其電阻與循環次數之關係。如圖所示，3.4伏特/80奈秒的脈衝乃施加至記憶元件，以誘發由低電阻狀態350至高電阻狀態360之轉變；-2.1伏特/80奈秒的脈衝乃施加至記憶元件，以誘發由高電阻狀態360至低電阻狀態350之轉變。
如第10A圖所示，未經活化製程處理之裝置其操作結果並不穩定，且隨著循環次數增加，高電阻狀態有明顯的降低情形出現。一般認為此降低是由於鎢-氧化物材料的電應力所造成，而其係起因於利用過高的電壓來誘發電阻狀態由低電阻狀態450轉變至高電阻狀態460。
相較之下，第10B圖繪製的則是施加脈衝高度3.5伏特、脈衝寬度80奈秒的單一脈衝活化調整偏壓後，所測得的鎢-氧化物記憶元件操作耐久性。兩者相比，可發現在第10B圖，高電阻狀態的電阻及高、低電阻狀態之間的電阻區間都增加了，且隨著循環次數增加仍相對穩定。此外，第10B圖中使用的脈衝電壓大小(V重置 為2.4伏特/80奈秒；V設置 為-1.2伏特/80奈秒)還比第10A圖中使用的脈衝電壓大小(V重置 為3.4伏特/80奈秒；V設置 為-2.1伏特/80奈秒)來的小。
第11A、11B圖分別為第10A、10B圖數據之高、低電阻狀態的電阻分布圖。
如第10A、10B圖與第11A、11B圖所示，活化製程不但可改善高電阻狀態的電阻分布，使高電阻狀態更為穩定，還可使高/低電阻狀態的比例提高至10，因而可增加電阻區間。這些結果顯示，活化製程可有效改善切換穩定性以及應用鎢-氧化物之RRAM的性能。
從第10A、10B圖與第11A、11B圖也可看出，兩個裝置在高電阻狀態的分布都比低電阻狀態來的廣，這可能是因為在切換過程中，鎢-氧化物材料中剩餘的漏電路徑數量不一所造成。
第12A、12B圖分別為無/有活化製程之裝置於高電阻狀態時之讀取干擾量測結果圖，其中活化製程係以脈衝高度3.5伏特、脈衝寬度80奈秒之單一脈衝進行。如第12B圖所示，有進行活化製程的裝置可有效阻絕0.6伏特以下的讀取干擾，這代表活化製程可以有效改善高電阻狀態的讀取干擾問題。
第13A、13B圖分別為無/有活化製程之裝置於低電阻狀態時之讀取干擾量測結果圖。如第13B圖所示，有進行活化製程的裝置可有效阻絕0.6伏特以下的讀取干擾，這代表活化製程也可有效改善低電阻狀態的讀取干擾問題。雖然在0.8伏特時仍有出現讀取干擾，但由於此電壓大小相當接近於高、低電阻狀態間進行切換的電壓，故此現象應屬合理。
於活化調整偏壓施加後，即可使用較低能量的調整偏壓來程式化鎢-氧化物記憶元件。活化調整偏壓同時也可改善鎢-氧化物材料的電阻切換性能，包括提升操作耐久性與改善讀取干擾問題。此外，活化調整偏壓還可擴大高、低電阻狀態之間的電阻區間，進而可進行多位元操作。
在前述第4-13B圖所描述的方法中，活化製程乃是透過施加活化調整偏壓400以提供活化能至金屬-氧化物記憶元件140。第14圖為施加活化退火製程1400以進行活化之金屬-氧化物記憶元件140其電阻狀態變化性質示意圖。
如第14圖之箭頭所示，於形成金屬-氧化物記憶元件140後，乃進行活化退火製程1400，以將熱活化能提供至記憶元件140。活化退火製程1400可移除金屬-氧化物材料中不需要的漏電路徑，並將記憶元件140剛形成時的初始電阻提高。然而，如第14圖之箭頭所示，記憶元件140於活化退火製程1400仍處於低電阻狀態。
在進行活化退火製程1400後，乃施加一穿越記憶元件140的程式化調整偏壓，以改變介於高、低電阻狀態460、450之間的電阻狀態。程式化調整偏壓包括第一調整偏壓1410，其係用以誘發穿越記憶元件140之電流，並將電阻狀態由低電阻狀態450轉變至高電阻狀態460。第一調整偏壓1410可以是第4圖中的第二調整偏壓420，但不以此為限。程式化調整偏壓包括第二調整偏壓1420，其係用以將電阻狀態由高電阻狀態460轉變至低電阻狀態450。第二調整偏壓1420可以是第4圖中的第一調整偏壓410，但不以此為限。
活化退火製程可由任一種包括如高溫爐或快速熱退火(RTA)系統之高溫系統來進行，製程之溫度與時間取決於許多因素，且各實施例之條件可能有所不同。舉例來說，溫度可介於100℃至400℃之間，而時間可介於10分鐘至60分鐘之間。舉例來說，活化退火製程可以在含有金屬-氧化物記憶元件的積體電路之製造過程任一階段進行。舉例來說，活化退火製程可在其他電路(如偏壓電路)形成於同一積體電路之前先進行。此外，活化退火製程也可在其他電路形成於積體電路後再進行。
活化退火製程只需進行一次(但也可進行不只一次)，其可活化金屬-氧化物記憶元件140，並達成以低能量調整偏壓來於最高及最低電阻狀態間改變電阻之功效。
第15圖為有/無進行活化退火製程之鎢-氧化物記憶元件，其電阻與寬度80奈秒脈衝電壓之關係圖。如圖所示，沒有進行活化退火製程的裝置其初始電阻約為600歐姆，且需要3.7伏特的電壓脈衝來將電阻提升至12千歐姆。於第15圖中，更包括進行150℃退火10分鐘與250℃退火10分鐘的兩條曲線，其中，可以看出退火製程後的初始電阻有上升的情形，且電阻只需以2.7伏特的電壓就可升高。
於第14圖所述之活化製程中，活化的方式為進行活化退火製程1400。於其他實施例中，活化的方式可同時包括活化退火製程1400與第4圖所述的活化調整偏壓。
此處所述之活化方法是以鎢-氧化物記憶元件為例，然而，如後所述，該方法亦可適用於其他金屬-氧化物，如鎳氧化物、鋁氧化物、鎂氧化物、鈷氧化物、鈦氧化物、鈦-鎳氧化物、鋯氧化物以及銅氧化物。根據理論，鎢-氧化物與其他金屬-氧化物會具有此種電阻特性，可能是因為電流路徑(可由離子或空隙構成)的破裂與形成所造成的，且剩餘的電流路徑將決定鎢-氧化物的電阻。此處所述施加活化製程以活化金屬-氧化物之方法，可移除金屬-氧化物材料內不必要的漏電路徑。因此，金屬-氧化物記憶元件之程式化操作電壓將可降低，進而降低記憶元件之電應力。因此，此處所述之方法也可適用於其他金屬-氧化物，只要其電阻切換特性與電流路徑的破裂與形成相關。
第16圖為積體電路1610之簡化方塊圖，其可應用此處所述切換金屬-氧化物記憶元件電阻之操作方法。積體電路1610包括記憶胞陣列1612，且記憶胞具有可程式化至複數電阻狀態之金屬-氧化物記憶元件，其中，電阻狀態包括低電阻狀態與高電阻狀態。具有活化、讀取及程式化模式之字元線解碼器1614乃耦接至複數沿記憶胞陣列1612之列排列的字元線1616，並與字元線1616電性連接。位元線(行)解碼器1618係耦接並電性連接至複數條沿著記憶胞陣列1612之行排列之位元線1620，以活化及程式化陣列1612內具有金屬-氧化物之記憶胞(圖未示)。
位址係透過匯流排1622提供至字元線解碼器及驅動器1614與位元線解碼器1618。方塊1624中的感應電路(感應放大器)與資料輸入結構包括活化、讀取與程式化模式之電壓及/或電流來源，其係透過資料匯流排1626耦接至位元線解碼器1618。資料係由積體電路1610上的輸入/輸出埠或其他內部或外部之資料來源，透過資料輸入線1628傳送至方塊1624之資料輸入結構。積體電路1610亦可包括其他電路1630，如一般用途之處理器、特定用途的應用電路或是可提供此陣列1612所支持之系統單晶片功能之複數模組的組合。資料係由方塊1624中的感應放大器，透過資料輸出線1632，傳送至積體電路1610上的輸入/輸出埠，或其他積體電路1610內或外之資料目的地。
積體電路1610具有控制器1634，其係用於陣列1612內記憶胞之活化、讀取與程式化模式。於本實施例中，控制器1634係以偏壓調整狀態機構來控制偏壓電路電壓及電流源1636，以施加包括活化、讀取及程式化之調整偏壓至字元線1616、位元線1620及某些實施例之源極線。控制器1634可利用技術領域中已知的特殊目的邏輯電路來實作。於其他實施方式中，控制器1634可包括一般用途之處理器以執行電腦程式來控制元件的操作，而該處理器可以實作於相同的積體電路上。於另外的實施方式中，控制器1634可利用特殊目的邏輯電路與一般用途之處理器的組合來實作。
如第16圖所示，外部電壓源1680耦接至積體電路1610，以提供裝置操作時所需的供應電壓。如前所述，由於活化製程可達成以低電壓切換鎢-氧化物記憶元件，故電壓源1680可提供相對較低之電壓。於實施例中，電壓源1680之供應電壓可大於或大致等於程式化使用的脈衝高度，且小於活化製程所使用的脈衝高度。因此，方塊1636的偏壓電路可包括電荷幫浦，以獲得活化製程所需的較高電壓。於其他實施例中，活化製程可利用製程中於生產線上與積體電路1610連接的設備來施加，如測試設備，進而將活化調整偏壓施加至陣列1612之金屬-氧化物記憶元件。
如第17圖所示，陣列1612之各記憶胞均包括存取電晶體(或其他存取裝置，如二極體)以及金屬-氧化物記憶元件。如圖所示，四個記憶胞1730、1732、1734、1736分別具有記憶元件1740、1742、1744、1746，其係用以代表可包括數百萬記憶胞之陣列的一部分。記憶元件可程式化至複數電阻狀態，包括低電阻狀態與高電阻狀態。
各記憶胞1730、1732、1734、1736之存取電晶體之源極，共同連接至終止於源極線終端電路1755之源極線1754，其係作為接地端。於其他實施例中，存取裝置之源極線並未電性連接，而是可獨立控制。源極線終端電路1755可包括偏壓電路，如電壓源與電流源，於其他實施例中，其可包括施加調整偏壓至源極線1754之解碼電路。
包括字元線1756、1758在內的複數字元線沿第一方向延伸，字元線1756、1758與字元線解碼線1614電性連接。記憶胞1730、1734之存取電晶體之閘極係連接至字元線1756，且記憶胞1732、1736之存取電晶體之閘極乃共同連接至字元線1758。
包括位元線1760、1762在內的複數位元線沿第二方向延伸，並與位元線解碼器1618電性連接。於實施例中，各記憶元件係排列於對應存取裝置之汲極與對應位元線之間。此外，記憶元件亦可位於對應存取裝置之源極側上。
應了解的是，記憶胞陣列1612並不僅限於第17圖所示之結構組態，其亦可採用其他結構組態。此外，除了MOS電晶體外，某些實施例也可使用雙極電晶體或二極體來作為存取裝置。
於操作過程中，陣列1612之記憶胞可根據記憶元件之電阻來儲存資料。欲確定資料數值，可透過感應電路之感應放大器1624比較選定記憶胞位元線之電流與適當之參考電流。而參考電流係可使使特定範圍內的電流被邏輯判斷為0，而不同範圍內的電流被邏輯判斷為1。於具有三個以上狀態的記憶胞內，參考電流則可使不同範圍的位元線電流分別對應至各狀態。
欲對陣列1612之記憶胞進行活化、讀取或寫入操作時，可施加適當大小的電壓至字元線1756或1758，並使位元線1760或1762耦接至一電壓，而使電流流經該記憶胞。舉例來說，流經選定記憶胞(於本例中為記憶胞1730，其具有記憶元件1740)之電流路徑1780之建立，是透過施加足以開啟記憶胞1730之電晶體的電壓至位元線1760、字元線1756與源極線1754，而讓路徑1780內的電流由位元線1760流向源極線1754，或由源極線1754流向位元線1760。至於電壓的大小與施加時間，則視所進行的操作而定。
於記憶胞1730之記憶元件1740的活化操作中，偏壓電路(如第16圖的偏壓電路電壓及電流源1636)係耦接至陣列1612，並可施加前述具有一個以上脈衝之活化調整偏壓至位元線1760及/或字元線1756及/或源極線1754，以誘發路徑1780內的電流。而穿越記憶元件1740的脈衝可提供活化能至記憶元件1740，以改變記憶元件1740之電阻狀態，使之由低電阻狀態轉變至高電阻狀態。於其他活化製程的實施例中，脈衝可利用生產線上與晶片連接的設備來施加，如測試設備。
於活化操作後，可施加適當的電壓至位元線1760、字元線1756與源極線1754，以於路徑內形成電流而讀取及寫入記憶胞1730。
於記憶胞1730之讀取(或感應)操作中，字元線解碼器1614可協助提供適當電壓至字元線1756，以開啟記憶胞1730之存取電晶體。位元線解碼器1618可於一段適當的時間內協助提供適當大小的電壓至位元線1760，以誘發路徑1780內的電流，且此電流並不會改變記憶元件1740之電阻狀態。於位元線1760上且流經記憶元件1740之電流係與記憶元件1740之電阻大小及記憶胞1730內儲存的資料數值有關。因此，欲確定儲存於記憶胞1730內的資料數值為何，可透過感應電路之感應放大器1624比較位元線1760之電流與適當之參考電流。
於程式化欲儲存於記憶胞1730之資料數值之操作中，耦接陣列1612之偏壓電路(舉例來說，參見第16圖之偏壓電路電壓及電流源1636)將施加如前所述包括一個以上脈衝之程式化調整偏壓至位元線1760及/或字元線1756及/或源極線1754，以誘發路徑1780內的電流。而穿越記憶元件1740的脈衝可改變記憶元件1740之電阻狀態，使之在複數電阻狀態，如低電阻狀態及高電阻狀態之間轉變。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
100、1730、1734、1732、1736．．．記憶胞
110．．．下電極
120．．．上電極
140、1740、1744、1742、1746．．．記憶元件
146．．．記憶元件上表面
150．．．導電元件
160．．．介電質
190．．．介層窗
400．．．活化調整偏壓
410、1410．．．第一調整偏壓
420、1420．．．第二調整偏壓
450．．．低電阻狀態
460．．．高電阻狀態
500、510、520、530、540、550．．．脈衝寬度
1400．．．活化退火製程
1610．．．積體電路
1612．．．記憶胞陣列
1614．．．字元線解碼器及驅動器
1618．．．位元線解碼器
1624．．．感應放大器
1628．．．資料輸入線
1630．．．其他電路
1632．．．資料輸出線
1634．．．控制器
1636．．．偏壓電路電壓及電流源
1680．．．電壓源
1754．．．源極線
1755．．．源極線終端電路
1780．．．電流路徑
1616、1756、1758．．．字元線
1620、1760、1762．．．位元線
1622、1626．．．匯流排
第1圖為DC成形製程。
第2圖為應用金屬-氧化物之記憶胞之剖面圖。
第3A-3D圖為第2圖之記憶胞製造過程各步驟之剖面圖。
第4圖及第5A-5C圖為金屬-氧化物記憶元件之電阻狀態改變情形之示意圖，以及施加活化調整偏壓之第一實施例的示意圖。
第5D-5F圖為包括活化調整偏壓之第二實施例示意圖。
第6圖為第2圖記憶胞結構之鎢-氧化物記憶元件之電阻量測結果圖。
第7A-7B圖為施加活化調整偏壓前後，鎢-氧化物記憶元件之電阻切換性質量測結果圖。
第8A-8B圖為施加活化調整偏壓前後，鎢-氧化物記憶元件之電阻切換性質量測結果圖。
第9圖為單一脈衝之活化脈衝電壓與形成有鎢-氧化物記憶元件之鎢栓塞剖面大小兩者之關係圖。
第10A-10B圖分別為無/有活化製程之鎢-氧化物記憶元件操作耐久性量測結果圖。
第11A-11B圖分別為第10A-10B圖之資料的高、低電阻狀態之電阻分布圖。
第12A-12B圖分別為無/有活化製程之裝置於高電阻狀態時之讀取干擾量測結果圖。
第13A-13B圖分別為無/有活化製程之裝置於低電阻狀態時之讀取干擾量測結果圖。
第14圖為本發明一實施例中，施加活化退火製程之金屬-氧化物記憶元件之電阻狀態變化性質示意圖。
第15圖為有/無進行活化退火製程之金屬-氧化物記憶元件之電阻與脈衝電壓關係圖。
第16圖為可進行本發明所述之切換鎢-氧化物記憶元件電阻操作之積體電路簡化方塊圖。
第17圖為第16圖之記憶胞陣列之部分示意圖。
100．．．記憶胞
110．．．下電極
120．．．上電極
140．．．記憶元件
146．．．記憶元件上表面
150．．．導電元件
160．．．介電質

Claims (31)

  1. 一種製造一記憶裝置之方法，該方法包括：形成一金屬-氧化物記憶元件；在該形成步驟後，施加一活化能至該金屬-氧化物記憶元件；以及形成一偏壓電路，該偏壓電路係耦接至該金屬-氧化物記憶元件，該偏壓電路係更用以施加穿越該金屬-氧化物記憶元件之複數調整偏壓，以在該高電阻狀態與該低電阻狀態之間改變該電阻狀態，該複數調整偏壓包括：一第一調整偏壓，用以將該金屬-氧化物記憶元件之該電阻狀態由該高電阻狀態轉變至該低電阻狀態；以及一第二調整偏壓，用以將該金屬-氧化物記憶元件之該電阻狀態由該低電阻狀態轉變至該高電阻狀態。
  2. 如申請專利範圍第1項所述之方法，其中：該金屬-氧化物記憶元件於形成後具有一初始電阻；以及施加該活化能之步驟可增加該金屬-氧化物記憶元件之該初始電阻。
  3. 如申請專利範圍第1項所述之方法，其中施加該活化能之步驟包括進行一活化退火製程。
  4. 如申請專利範圍第1項所述之方法，其中：施加該活化能之步驟包括，施加一穿越該金屬-氧化物記憶元件之活化調整偏壓，以將該電阻狀態由該低電阻狀態轉變至該高電阻狀態。
  5. 如申請專利範圍第4項所述之方法，其中該高電阻狀態為該金屬-氧化物記憶元件用以表示資料之最高電阻狀態。
  6. 如申請專利範圍第4項所述之方法，其中，並係用以施加該活化調整偏壓。
  7. 如申請專利範圍第4項所述之方法，其中：該活化調整偏壓提供一第一能量至該金屬-氧化物記憶元件；以及該第二調整偏壓提供一第二能量至該金屬-氧化物記憶元件，且該第二能量小於該第一能量。
  8. 如申請專利範圍第4項所述之方法，其中：該活化調整偏壓包括一穿越該金屬-氧化物記憶元件之第一脈衝，該第一脈衝具有一脈衝寬度與一脈衝高度；以及該第二調整偏壓包括一穿越該金屬-氧化物記憶元件之第二脈衝，該第二脈衝具有一脈衝寬度與一脈衝高度，且該第二脈衝之該脈衝高度小於該第一脈衝之該脈衝高度。
  9. 如申請專利範圍第8項所述之方法，其中該第一及第二脈衝分別具有一穿越該金屬-氧化物記憶元件之電壓極性，且該第一脈衝之該電壓極性與該第二脈衝之該電壓極性相同。
  10. 如申請專利範圍第8項所述之方法，其中該第一調整偏壓包括一穿越該金屬-氧化物記憶元件之第三脈衝，該第三脈衝具有一脈衝寬度與一脈衝高度，且該第三脈衝之該脈衝高度小於該第一脈衝之該脈衝高度。
  11. 如申請專利範圍第10項所述之方法，其中： 該第一及第二脈衝具有一穿越該金屬-氧化物記憶元件之第一電壓極性；以及該第三脈衝具有一穿越該金屬-氧化物記憶元件之第二電壓極性，且該第二電壓極性與該第一電壓極性相反。
  12. 如申請專利範圍第10項所述之方法，其中該第一、第二及第三脈衝穿越該金屬-氧化物記憶元件之電壓極性相同。
  13. 如申請專利範圍第10項所述之方法，其中該第三脈衝之該脈衝寬度大於該第二脈衝之該脈衝寬度。
  14. 如申請專利範圍第10項所述之方法，其中該第一、第二及第三脈衝之脈衝寬度大致相同。
  15. 如申請專利範圍第8項所述之方法，其中：該第一脈衝之該脈衝高度大於一耦接至該記憶裝置之供應電壓；以及該第二脈衝之該脈衝高度小於耦接至該記憶裝置之該供應電壓。
  16. 如申請專利範圍第1項所述之方法，其中該金屬-氧化物記憶元件包括鎢-氧化物。
  17. 如申請專利範圍第1項所述之方法，其中該金屬-氧化物記憶元件包括一選自下列群組之金屬氧化物：鎳氧化物、鋁氧化物、鎂氧化物、鈷氧化物、鈦氧化物、鈦-鎳氧化物、鋯氧化物以及銅氧化物。
  18. 一種記憶裝置，包括：一金屬-氧化物記憶元件，其係可程式化至複數電阻狀態，包括一低電阻狀態與一高電阻狀態；以及一偏壓電路，用以施加穿越該金屬-氧化物記憶元件之調整偏壓，該調整偏壓包括：一活化調整偏壓，該活化調整偏壓係用以施加一活化能至該金屬-氧化物記憶元件；一第一調整偏壓，用以將該金屬-氧化物記憶元件之該電阻狀態由該高電阻狀態轉變至該低電阻狀態；以及一第二調整偏壓，用以將該金屬-氧化物記憶元件之該電阻狀態由該低電阻狀態轉變至該高電阻狀態。
  19. 如申請專利範圍第18項所述之裝置，其中該高電阻狀態為該金屬-氧化物記憶元件用以表示資料之最高電阻狀態。
  20. 如申請專利範圍第18項所述之裝置，其中該活化調整偏壓係用以將該金屬-氧化物記憶元件之該電阻狀態由該低電阻狀態轉變至該高電阻狀態。
  21. 如申請專利範圍第20項所述之裝置，其中：該活化調整偏壓提供一第一能量至該金屬-氧化物記憶元件；以及該第二調整偏壓提供一第二能量至該金屬-氧化物記憶元件，且該第二能量小於該第一能量。
  22. 如申請專利範圍第20項所述之裝置，其中：該活化調整偏壓包括一穿越該金屬-氧化物記憶元件之第一脈衝，該第一脈衝具有一脈衝寬度與一脈衝高度；以及 該第二調整偏壓包括一穿越該金屬-氧化物記憶元件之第二脈衝，該第二脈衝具有一脈衝寬度與一脈衝高度，且該第二脈衝之該脈衝高度小於該第一脈衝之該脈衝高度。
  23. 如申請專利範圍第22項所述之裝置，其中該第一及第二脈衝分別具有一穿越該金屬-氧化物記憶元件之電壓極性，且該第一脈衝之該電壓極性與該第二脈衝之該電壓極性相同。
  24. 如申請專利範圍第22項所述之裝置，其中該第一調整偏壓包括一穿越該金屬-氧化物記憶元件之第三脈衝，該第三脈衝具有一脈衝寬度與一脈衝高度，且該第三脈衝之該脈衝高度小於該第一脈衝之該脈衝高度。
  25. 如申請專利範圍第24項所述之裝置，其中：該第一及第二脈衝具有一穿越該金屬-氧化物記憶元件之第一電壓極性；以及該第三脈衝具有一穿越該金屬-氧化物記憶元件之第二電壓極性，且該第二電壓極性與該第一電壓極性相反。
  26. 如申請專利範圍第24項所述之裝置，其中該第一、第二及第三脈衝穿越該金屬-氧化物記憶元件之電壓極性相同。
  27. 如申請專利範圍第24項所述之裝置，其中該第三脈衝之該脈衝寬度大於該第二脈衝之該脈衝寬度。
  28. 如申請專利範圍第24項所述之裝置，其中該第一、第二及第三脈衝之脈衝寬度大致相同。
  29. 如申請專利範圍第22項所述之裝置，其中：該第一脈衝之該脈衝高度大於一耦接至該記憶裝置之供應電壓；以及該第二脈衝之該脈衝高度小於耦接至該記憶裝置之該供應電壓。
  30. 如申請專利範圍第18項所述之裝置，其中該金屬-氧化物記憶元件包括鎢-氧化物。
  31. 如申請專利範圍第18項所述之裝置，其中該金屬-氧化物記憶元件包括一選自下列群組之金屬氧化物：鎳氧化物、鋁氧化物、鎂氧化物、鈷氧化物、鈦氧化物、鈦-鎳氧化物、鋯氧化物以及銅氧化物。
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