TW201804468A - 電阻式隨機存取記憶體裝置 - Google Patents

電阻式隨機存取記憶體裝置 Download PDF

Info

Publication number
TW201804468A
TW201804468A TW106114703A TW106114703A TW201804468A TW 201804468 A TW201804468 A TW 201804468A TW 106114703 A TW106114703 A TW 106114703A TW 106114703 A TW106114703 A TW 106114703A TW 201804468 A TW201804468 A TW 201804468A
Authority
TW
Taiwan
Prior art keywords
rram
macro
rram cell
memory
signal
Prior art date
Application number
TW106114703A
Other languages
English (en)
Inventor
鄒宗成
池育德
朱文定
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201804468A publication Critical patent/TW201804468A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

本揭露係關於一種記憶體架構，其包括：一第一記憶體巨集，其包括第一複數個記憶體單元；一第二記憶體巨集，其包括第二複數個記憶體單元；及一控制邏輯，其耦合至該第一記憶體巨集及該第二記憶體巨集。該控制邏輯經組態以藉由分別使用第一信號位準及第二信號位準而將一邏輯狀態寫入至該第一複數個記憶體單元及該第二複數個記憶體單元之各者，藉此引起該第一記憶體巨集及該第二記憶體巨集分別用於第一應用及第二應用中，該第一信號位準與該第二信號位準不同且該第一應用與該第二應用不同。該第一記憶體巨集及該第二記憶體巨集形成於一單一晶片上，且其中該第一複數個該等記憶體單元及該第二複數個該等記憶體單元包括使用一單一程序配方形成之一可變電阻介電層。

Description

電阻式隨機存取記憶體裝置
本發明實施例係有關電阻式隨機存取記憶體裝置。
充當記憶體裝置或包含記憶體部分之積體電路非常風行且在電子器件世界中用於各種功能。電阻式隨機存取記憶體(RRAM)裝置係使用半導體製造方法形成之非揮發性記憶體類型裝置。RRAM裝置具有與導電橋接RAM (CBRAM)及相變記憶體裝置之一些類似性。 一般言之，RRAM裝置按可使通常絕緣之一介電質透過在施加一足夠高電壓之後形成之一細絲或導電路徑導電之原理操作。導電路徑形成可起因於不同機制，包含(但不限於)缺陷、金屬遷移、氧空位等。可在RRAM裝置中使用各種不同介電材料。一旦形成細絲或導電路徑，其可藉由一適當施加電壓而分別經重設(即，斷裂)，從而導致一高電阻狀態(HRS)或經設定(即，重新形成)，從而導致一較低電阻(LRS)。
根據本發明之一實施例，一種記憶體架構包括：一第一記憶體巨集，其包括第一複數個記憶體單元；一第二記憶體巨集，其包括第二複數個記憶體單元；及一控制邏輯，其耦合至該第一記憶體巨集及該第二記憶體巨集，且經組態以藉由分別使用第一信號位準及第二信號位準而將一邏輯狀態寫入至該第一複數個記憶體單元及該第二複數個記憶體單元之各者，藉此引起該第一記憶體巨集及該第二記憶體巨集分別用於第一應用及第二應用中，該第一信號位準與該第二信號位準不同且該第一應用與該第二應用不同，其中該第一記憶體巨集及該第二記憶體巨集形成於一單一晶片上，且其中該第一複數個記憶體單元及該第二複數個記憶體單元包括使用一單一程序配方形成之一可變電阻介電層。 根據本發明之一實施例，一種電阻式隨機存取記憶體(RRAM)架構包括：一第一RRAM單元陣列，其包括第一複數個RRAM單元；一第二RRAM單元陣列，其包括第二複數個RRAM單元，且耦合至該第一RRAM單元陣列；一位元線(BL)驅動器，其耦合至該第一RRAM單元陣列及該第二RRAM單元陣列；及一控制邏輯，其耦合至該第一RRAM單元陣列、該第二RRAM單元陣列及該BL驅動器，且經組態以藉由分別使用第一信號位準及第二信號位準而透過該BL驅動器將一邏輯狀態寫入至該第一複數個RRAM單元及該第二複數個RRAM單元之各者，藉此引起該第一RRAM單元陣列及該第二RRAM單元陣列分別用於第一應用及第二應用中，該第一信號位準與該第二信號位準不同且該第一應用與該第二應用不同，其中該第一RRAM單元陣列及該第二RRAM單元陣列作為一RRAM巨集形成於一單一晶片上，且其中該第一複數個RRAM單元及該第二複數個RRAM單元包括一實質上相同可變電阻介電層。 根據本發明之一實施例，一種形成一記憶體之方法包括：提供至少兩個單元陣列；在該至少兩個單元陣列上提供一通用可變電阻介電層；選擇一第一單元陣列以用於一第一應用中；選擇一第二單元陣列以用於一第二應用中；使用一第一信號位準將一第一邏輯狀態寫入至該第一單元陣列；及使用一第二信號位準將一第二邏輯狀態寫入至該第二單元陣列。
下列揭露內容描述用於實施標的物之不同構件之各種例示性實施例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，應瞭解，當將一元件稱為「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至該另一元件，或可存在一或多個中介元件。 近年來，已出現非習知非揮發性記憶體(NVM)裝置，諸如鐵電隨機存取記憶體(FRAM)裝置、磁性隨機存取記憶體(MRAM)裝置、相變隨機存取記憶體(PRAM)裝置及電阻式隨機存取記憶體(RRAM)裝置。特定言之，展現一高電阻狀態與一低電阻狀態之間之一切換行為之RRAM裝置具有優於習知NVM裝置之各種優點。此等優點包含(例如)與當前互補金屬氧化物半導體(CMOS)技術相容之製造步驟、低成本製造、一緊密結構、靈活可擴縮性、快速切換、高整合密度等。 一般言之，一RRAM裝置(或更特定言之，一RRAM單元)包含一上(陽極)電極及一下(陰極)電極，其中一可變電阻介電層插置於上電極與下電極之間。在一些實例中，一RRAM單元可進一步包含一罩蓋層，其插置於上電極與可變電阻介電層之間，藉此引起RRAM單元具有一雙極切換行為。如本文中使用之術語「雙極」係指展現具有跨上電極及下電極施加之電壓之一第一極性之一第一導電行為及具有跨上電極及下電極施加之電壓之一第二極性(與第一極性相反之一極性)之一第二導電行為之一RRAM單元之兩個電壓極性。如上文描述，在至RRAM單元之一寫入操作期間，跨上電極及下電極施加一「設定」電壓以將可變電阻介電層自一第一電阻率(例如，一高電阻狀態(HRS))改變至一第二電阻率(例如，一低電阻狀態(LRS))。類似地，跨上電極及下電極施加一「重設」電壓(例如，極性與設定電壓相反)以將可變電阻介電層自第二電阻率改變回至第一電阻率(例如，自LRS至HRS)。因此，在其中LRS及HRS分別對應於邏輯「1」狀態及邏輯「0」狀態(或反之亦然)之例項中，可使用「設定」電壓及「重設」電壓以在RRAM單元中儲存數位資料。 使用各種優質數以評估一RRAM單元之效能。特定言之，在各種優質數當中，通常使用一RRAM單元之耐久性以評估RRAM單元適合於哪一應用。將一RRAM單元之耐久性稱為在RRAM單元之HRS及LRS變得無法區分之前RRAM單元可耐受之循環(自HRS至LRS，或反之亦然)之數目。取決於將使用一RRAM單元之應用之類型，可針對一特定應用選擇具有一特定耐久性位準或範圍之一RRAM單元。舉例而言，當一RRAM單元用於一電熔絲(eFuse)時，eFuse RRAM單元之耐久性通常小於約1,000個循環。在另一實例中，當一RRAM單元用作一可多次程式化(MTP)記憶體裝置時，MTP RRAM裝置之耐久性通常在約1,000個循環與10,000個循環之間。又在另一實例中，當使用一RRAM單元(例如，一快閃記憶體裝置)以儲存資料時，此一RRAM單元之耐久性通常在約10,000個循環與100,000個循環之間。可藉由選擇一RRAM單元中之可變電阻介電層之一特定厚度及/或晶體結構而判定RRAM單元之優質數(例如，耐久性、保持時間等)，如下文進一步詳細描述。 為了製造可在多個應用(例如，eFuse、MTP、資料儲存等)中使用之具有在一單一晶片/晶粒上之複數個RRAM單元之一RRAM裝置，習知地，通常使用多個配方以形成各具有不同厚度及/或晶體結構之多個可變電阻介電層。因而，可使用額外量之時間/成本/製造步驟以製造可用於兩個或兩個以上應用中之一RRAM裝置。因此，習知RRAM裝置未在每一態樣中完全令人滿意。 本揭露之實施例提供一種新穎RRAM架構，其包含形成於一單一晶片上之複數個RRAM巨集且可藉由將一各自信號位準施加至各RRAM巨集而同時在一各自應用中使用各RRAM巨集。在一些實施例中，複數個RRAM巨集之各者可分別包含一RRAM單元陣列、一字線(WL)驅動器、一位元線(BL)驅動器及整合於其中之一或多個多工器。此外，複數個RRAM巨集之各者使用在其之各自RRAM單元陣列中之具有一特定厚度及/或晶體結構之一通用可變電阻介電層。更特定言之，藉由使用一單一配方而形成具有一預定厚度及/或晶體結構之此一可變電阻介電層。即，在一些實施例中，即使當僅使用一單一配方以形成可變電阻介電層時，所揭示RRAM架構仍可藉由使用單一配方而在一單一晶片上併入適合於多個應用(例如，eFuse、MTP、資料儲存等)之多個不同結構或RRAM巨集。與需要多個配方用於在一晶片上整合多個巨集之習知RRAM裝置形成鮮明對比，具有用於多個不同應用中之多個不同巨集之所揭示RRAM架構可僅使用一個單一配方而形成於一單一晶片上(以形成具有一特定厚度及/或晶體結構之一可變電阻介電層)。 圖1繪示根據各項實施例之一所揭示RRAM架構100之一例示性方塊圖。在圖1之所繪示實施例中，RRAM架構100形成於一單一晶片/晶粒102上，且RRAM架構100包含一控制邏輯104、耦合至控制邏輯104之一信號源106及各分別耦合至控制邏輯104及信號源106之複數個RRAM巨集108、110及112。在一些實施例中，信號源106可由一電壓轉換器(例如，一電荷泵)提供，此將參考圖6B及圖6C進一步詳細論述。雖然任何數目個RRAM巨集可整合至RRAM架構100中且保持在本揭露之範疇內，但為了清楚論述起見，在圖1之所繪示實施例中展示三個RRAM巨集。 如上文描述，一RRAM巨集可包含其之RRAM單元陣列、WL驅動器、BL驅動器及分別對應於WL驅動器及BL驅動器之多工器。且一RRAM單元陣列可包含複數個RRAM單元，其中各RRAM單元包含一可變電阻介電層。將在下文參考圖2提供RRAM巨集之一些實施例之細節。為了將用於多個應用(例如，eFuse、資料儲存、MTP等)中之多個RRAM巨集整合至一個單一晶片中，習知地，各RRAM巨集之RRAM單元陣列可藉由使用一各自配方形成一特定可變電阻介電層(其經引導以用於該特定RRAM巨集/RRAM單元陣列中)而加以製造。使用圖1之所繪示實施例作為一實例，若各RRAM巨集經組態以用於一不同各自應用中，則習知RRAM架構通常使用三個不同配方以形成分別用於RRAM巨集108、110及112之RRAM單元陣列之三個不同可變電阻介電層。然而，所揭示RRAM架構100之實施例僅使用一單一配方以形成可由RRAM巨集108、110及112之RRAM單元陣列普遍使用之一可變電阻介電層。在一些實施例中，代替針對一特定巨集使用一特定配方，所揭示RRAM架構100之控制邏輯104控制信號源106以施加一不同信號位準以分別存取(例如，設定或重設)不同RRAM巨集108、110及112，藉此實現各RRAM巨集用於一不同應用中同時仍使用一單一配方以形成由複數個RRAM巨集108、110及112普遍共用之一可變電阻介電層。以此方式，所揭示RRAM架構100可同時用於多個應用中而不需要額外量之時間/成本以製造RRAM架構100。在下文參考圖2至圖6C進一步詳細描述一例示性RRAM巨集及其之操作、一例示性可變電阻介電層及一例示性RRAM架構之操作。 圖2繪示根據一些實施例之一例示性RRAM巨集200之一方塊圖。圖1之RRAM巨集108、110及112之一或多者可實質上類似於圖2之所繪示實施例中之RRAM巨集200。因此，圖2之RRAM巨集200可用作圖1之巨集108、110及112之一或多者。如圖2中展示，RRAM巨集200包含一RRAM單元陣列202、一位元線(BL)驅動器204、一字線(WL)驅動器206、一(電流)槽208、耦合於RRAM單元陣列202與槽208之間之一多工器210及耦合於BL驅動器204與RRAM單元陣列202之間之一多工器212。在一些實施例中，BL驅動器204經組態以自信號源106 (圖1)接收其之信號位準由控制邏輯104 (圖1)判定之信號205，且WL驅動器206經組態以自信號源106接收其之信號位準由控制邏輯104判定之信號207。根據一些實施例，信號205及207可係電壓信號，且因此，由控制邏輯104判定之信號位準可係電壓位準。然而，在一些替代實施例中，信號205及207可係電流信號同時保持在本揭露之範疇內。現參考槽208以及多工器210及212，在一些實施例中，槽208以及多工器210及212之各者可包含一或多個開關/電晶體，此將在下文參考圖3進一步詳細描述。 圖3繪示根據一些實施例之圖2之RRAM巨集200之一例示性電路300。在圖3之所繪示實施例中，RRAM單元陣列202包含以一行-列組態配置之複數個RRAM單元301、311、321、331、341及至多351，各單元包括與至少一個電阻器串聯連接之至少一個電晶體，如所展示。舉例而言，RRAM單元301、311及至多321配置於一第一行中且各配置於彼此不同之一列中；RRAM單元331、341及至多351配置於一第二行(不同於第一行)中且各配置於彼此不同之一列中。類似地，複數個RRAM單元301至331配置於一第一列中且各配置於一不同行中，其中任何所要數目個單元放置於第一列中單元301與單元331之間。為了易於論述，在圖3之所繪示實施例中未展示放置且配置於單元301與單元331之間之RRAM單元。複數個RRAM單元311至341配置於一第二列中且各配置於一不同行中，其中任何所要數目個單元放置於第二列中單元311與單元341之間。另外複數個RRAM單元321至351配置於一第三列中且各配置於一不同行中，其中任何所要數目個單元放置於第三列中單元321與單元351之間。為了清楚起見，雖然在RRAM單元陣列202之一行方向或列方向中可包含任何數目個RRAM單元，但在圖3之所繪示實施例中僅展示六個RRAM單元。 在圖3中展示之實施例中，將各RRAM單元實施為一1T1R (1個電晶體-1個電阻器)結構。即，各RRAM單元具有一電晶體及具備一可變電阻之一電阻器。舉例而言，如圖3中所繪示，RRAM單元301具有具備一可變電阻之一電阻器302及與電阻器302串聯耦合之一電晶體304。在一些實施例中，將電阻器302形成為一多層堆疊，其中電阻器302之電阻隨著施加至電阻器302之不同電壓而變動，如在下文參考圖4A進一步詳細描述。 仍參考圖3之RRAM單元301，串聯耦合至電阻器302之電晶體304通常稱為一「選擇電晶體」或一「啟用電晶體」，其經組態以啟用一導電路徑以流動通過經耦合電阻器302，如下文進一步詳細描述。如圖3中展示，將1T1R結構(即，RRAM單元301、311、321、331、341及351之各者)形成為耦合至三個信號線之一三終端裝置。由於各RRAM單元實質上類似，因此為了簡潔起見，在下文僅提供RRAM單元301之描述。 在圖3之所繪示實施例中，RRAM單元301之三個終端301A、301B及301C之各者分別耦合至信號線306、308及310。信號線306通常稱為第一行之「位元線(BL)」(包含RRAM單元301)；信號線308通常稱為第一行之「源極線(SL)」，信號線310通常稱為第一列之「字線(WL)」(包含RRAM單元301)。在一些實施例中，信號線306、308及310分別稱為RRAM單元301之BL、SL及WL。仍參考圖3之所繪示實施例，BL 306透過多工器210耦合至BL驅動器204；SL 308亦透過多工器210耦合至BL驅動器204；WL 310耦合至WL驅動器206。在一些實施例中，可在例示性電路300中包含另一多工器(未展示)，其耦合於WL驅動器206與包含WL 310之陣列202之字線之間。 仍參考圖3中之例示性電路300，在一些實施例中，BL驅動器204包含兩個電晶體330及332，多工器210包含複數對電晶體(312、314)及至多(316、318)，多工器212包含複數對電晶體(320、324)及至多(326、328)，且槽208包含兩個電晶體334及336。特定言之，BL驅動器204之電晶體332經組態以自信號源106接收電壓信號205且耦合至電晶體對之一者312、BL 306、第一行中之RRAM單元(例如，301、311及321)之至少一者、電晶體320及槽208之電晶體336。且BL驅動器204之電晶體330經組態以自信號源106接收電壓信號205且耦合至電晶體314、SL 308、第一行中之RRAM單元(例如，301、311及321)之至少一者、電晶體324及槽208之電晶體334。 在一些實施例中，BL驅動器204、多工器210及212及槽208之電晶體(312、314、316、318、320、324、326、328、330、332、334及336)之各者具有耦合至控制邏輯104之一閘極終端，使得控制邏輯104可選擇性開啟/關閉各電晶體，如在下文進一步詳細論述。舉例而言，仍參考圖3之所繪示實施例，BL驅動器204之電晶體330之一閘極終端經展示以耦合至控制邏輯104。為了簡潔起見，雖然僅將電晶體330展示為耦合至控制邏輯104，但其他電晶體312、314、316、318、320、324、326、328、332、334及336之各者可以一實質上類似方式耦合至控制邏輯104。 雖然在圖3中，RRAM單元陣列202之RRAM單元(例如，301)經實施為1個電晶體-1個電阻器(1T1R)結構，但展現可變電阻之特性之各種結構(諸如(例如)1個二極體-1個電阻器(1D1R)結構、1個電晶體-許多電阻器(1T-許多R)結構、一交叉結構等)之任何者可包含在RRAM單元中同時保持在本揭露之範疇內。 如上文描述，一RRAM單元通常包含一可變電阻介電層，其藉由在RRAM單元上分別施加重設及設定電壓而使RRAM單元能夠在HRS與LRS之間切換。因此，在其中LRS及HRS分別對應於邏輯「1」狀態及邏輯「0」狀態(或反之亦然)之例項中，可使用「設定」電壓及「重設」電壓以在RRAM單元中儲存數位資料。 圖4A繪示根據一些實施例之圖3之RRAM單元(1T1R結構)之一例示性結構400。在圖4之所繪示實施例中，例示性結構400包含一電阻器402及串聯耦合至電阻器402之一電晶體404，其等可用於分別提供RRAM單元301之電阻器302及電晶體304。如圖4A中展示，將電阻器402形成為包含一頂部電極412、一罩蓋層422、一可變電阻介電層432及一底部電極442之一多層堆疊。在一些實施例中，頂部電極412可由選自Pt、TiN/Ti、TiN、Ru、Ni及其等之組合之材料之至少一者形成：；罩蓋層422可由諸如Ti、Ni、Hf、Nb、Co、Fe、Cu、V、Ta、W、Cr及其等之組合之過渡金屬材料之至少一者形成；可變電阻介電層432可由諸如TiOx 、NiOx 、HfOx 、NbOx 、CoOx 、FeOx 、CuOx 、VOx 、TaOx 、WOx 、CrOx 及其等之組合之過渡金屬氧化物材料之至少一者形成；且底部電極442可由選自：TiN、TaN、W、Pt及其等之組合之材料之至少一者形成。在一些實施例中，可變電阻介電層432可包含一高k介電層。 現參考圖4B及圖4C，在一些實施例中，RRAM單元400具有一雙極切換行為。即，藉由改變施加至RRAM單元之兩個終端(即，如圖4B及圖4C中展示之BL及SL)之電壓之一極性，流動通過RRAM單元之一電流之一方向將相應地改變。首先參考圖4B，為了操作RRAM單元400，藉由通過WL之一啟用/選擇信號而啟動(即，接通)電晶體404，且接著跨RRAM單元400施加具有一第一極性(例如，BL具備一正電壓且SL接地)之一電壓。因而，BL處之較高電壓牽引氧離子435以自過渡金屬氧化物層432行進至過渡金屬層422且因此在過渡金屬氧化物層432處留下氧空位433，此容許存在於底部電極442中之(若干)電子自底部電極442通過層432及422行進(跳躍)至頂部電極412。因此，將可變電阻器402置於一LRS狀態中且一相對較高量值之電流自BL流動至SL。 現參考圖4C，藉由通過WL之一啟用/選擇信號而啟動(即，接通)電晶體404，且接著跨RRAM單元400施加具有一第二極性(例如，SL具備一正電壓且BL接地)之一電壓。因而，SL處之較高電壓將氧離子435自過渡金屬層422牽引回至過渡金屬氧化物層432且因此塡充過渡金屬氧化物層432處之一些氧空位433，此防止存在於底部電極442中之(若干)電子自底部電極442通過層432及422行進(跳躍)至頂部電極412。因此，可變電阻器402處在一HRS狀態中且一較低量值之電流自SL流動至BL。一般言之，當在BL處施加高於SL處之電壓之一正電壓時(即，圖4B)，可變電阻層432展現引起RRAM單元400處在LRS或處在一邏輯「1」之一較低電阻率。因此，施加於BL處之電壓通常稱為一「設定」電壓。類似地，當在SL處施加高於BL處之電壓之一正電壓時(即，圖4C)，可變電阻層432展現引起RRAM單元400處在HRS或處在一邏輯「0」之一較高電阻率。因此，施加於SL處之電壓通常稱為一「重設」電壓。 一般言之，使用一特定配方藉由沈積(例如，原子層沈積(ALD)、化學氣相沈積(CVD)、金屬有機物化學氣相沉積(MOCVD)等)形成可變電阻介電層(例如，一過渡金屬氧化物層) 432以具有一特定厚度及晶體結構。一配方可包含各種控制參數以控制沈積設備，(例如)氣體流動速率、腔室壓力、一氣體管線之部分壓力、溫度等。為了形成具有一特定厚度及晶體結構之一可變電阻介電層，可選擇各種控制參數之各者之一特定值。 習知地，為了使一RRAM架構能夠在一單一晶片上用於多個應用中(例如，一第一RRAM巨集用作一MTP裝置；一第二RRAM巨集用作一資料儲存裝置；一第三RRAM巨集用作一eFuse裝置)，各RRAM巨集可包含具有一各自厚度及/或晶體結構之一可變電阻介電層。換言之，在各RRAM巨集之RRAM單元陣列中之可變電阻介電層可具有一相異厚度及/或晶體結構以便適合一指定應用。因此，通常使用多個配方。然而，所揭示RRAM架構100之實施例僅使用一個單一配方以形成可由RRAM巨集108、110及112之複數個RRAM單元陣列普遍使用(共用)之一可變電阻介電層同時各RRAM巨集經指定用於一各自應用中。 雖然本揭露之實施例係關於實施由複數個RRAM巨集共用之一可變電阻介電層(由一單一配方形成)，但可在諸如(例如)磁阻隨機存取記憶體(MRAM)、相變隨機存取記憶體(MRAM)、導電橋接隨機存取記憶體(CBRAM)等之各種NVM架構之任何者中使用使用一單一配方以形成由複數個NVM巨集/單元共用之一可變電阻介電層之實施例。 返回參考圖3，論述其中一單一RRAM巨集(108、110或112)之一RRAM單元經存取且經寫入以處在一邏輯「1」之一實例。以下論述將結合圖1、圖2、圖4B及圖4C。當控制邏輯104 (圖1)判定在RRAM巨集108 (圖2)之RRAM單元301上寫入一邏輯「1」時，控制邏輯104引起信號源106 (圖1)透過RRAM巨集108之WL驅動器206而在第一列之WL 310上施加一啟用信號(例如，207)。藉由啟用信號207啟動(接通)第一列上之所有選擇電晶體(包含選擇電晶體304)。控制邏輯104接著啟動(接通) BL驅動器204之電晶體332、多工器210之電晶體312、多工器212之電晶體324及槽208之電晶體334。隨後或同時，控制邏輯104引起信號源106透過BL驅動器204之電晶體332及多工器210之電晶體312而將一正「設定電壓」 (例如，205)提供至第一列之BL 306。因而，在BL上施加一較高正電壓，使得形成自BL流動至SL之一電流路徑(即，RRAM單元處在LRS)，如圖4B中繪示。在此實例中，電流可自BL 306流動至SL 308且繼續流動通過多工器212之電晶體324至槽208之電晶體334。 仍參考圖3，論述其中一單一RRAM巨集(108、110或112)之一RRAM單元經存取且經寫入以處在一邏輯「0」之一實例。以下論述將結合圖1、圖2、圖4B及圖4C。當控制邏輯104判定在RRAM巨集108之RRAM單元301上寫入一邏輯「0」時，控制邏輯104引起信號源106透過RRAM巨集108之WL驅動器206而在第一列之WL 310上施加一啟用信號(例如，207)。藉由啟用信號207啟動(接通)第一列上之所有選擇電晶體(包含選擇電晶體304)。控制邏輯104接著啟動(接通)BL驅動器204之電晶體330、多工器210之電晶體314、多工器212之電晶體320及槽208之電晶體336。隨後或同時，控制邏輯104引起信號源106透過BL驅動器204之電晶體330及多工器210之電晶體314而將一正「重設電壓」 (例如，205)提供至第一列之SL 308。因而，在SL上施加一較高正電壓，使得形成自SL流動至BL之一電流路徑(即，RRAM單元處在HRS)，如圖4C中繪示。在此實例中，電流可自SL 308流動至BL 306且繼續流動通過多工器212之電晶體320至槽208之電晶體336。 如上文論述，一RRAM單元之耐久性係通常用於評估RRAM單元適合於哪一應用之優質數之一者。一般言之，施加至一RRAM單元之信號位準(例如，設定電壓、重設電壓)愈高，RRAM單元具有之耐久性愈短，且反之亦然。因此，根據一些實施例，在使用一個單一配方以形成可整合至多個RRAM巨集(例如，108、110及112)中之一可變電阻層之情況下，所揭示RRAM結構100使用控制邏輯104以同時提供施加至不同RRAM巨集之不同信號位準，以便引起各RRAM巨集具有一各自耐久性。因而，所揭示RRAM架構100中之各RRAM巨集可用於一各自應用中。 圖5繪示根據一些實施例之一例示性方塊圖，其中RRAM架構100包含共用一個可變電阻介電層(由一單一配方形成)且藉由施加不同信號位準而分別用於不同應用中(即，不同耐久性)之多個RRAM巨集108、110及112。將結合圖1至圖3提供圖5之以下論述。如圖5之實施例中繪示，RRAM巨集108實質上類似於參考圖2之實施例。在一些實施例中，RRAM巨集110及112實質上類似於RRAM巨集108。即，如在圖5之例示性方塊圖中所繪示，RRAM巨集110亦包含RRAM單元陣列502、BL驅動器504、WL驅動器506、槽508以及多工器510及512，其中RRAM巨集110之各組件之功能性可類似於RRAM巨集108之對應組件，如圖2中描述。類似地，RRAM巨集112亦包含RRAM單元陣列602、BL驅動器604、WL驅動器606、槽608以及多工器610及612，其中各組件之各功能性可類似於RRAM巨集108之對應組件，如圖2中描述。舉例而言，RRAM巨集110之BL驅動器504具有分別類似於RRAM巨集108之BL驅動器204及RRAM巨集112之BL驅動器604之一功能性。 仍參考圖5，控制邏輯104可引起信號源106提供啟用信號207以啟動RRAM單元陣列202之一個選定列上之(若干)選擇電晶體(例如，圖3之304)，且透過BL驅動器204將設定/重設電壓信號205提供至選定列上之RRAM單元之一者(例如，圖3之301)。類似地，控制邏輯104可引起信號源106提供另一啟用信號507以啟動RRAM單元陣列502之一個選定列上之(若干)選擇電晶體，且透過BL驅動器504將設定/重設電壓信號505提供至選定列上之RRAM單元之一者；且控制邏輯104亦可引起信號源106提供另一啟用信號607以啟動RRAM單元陣列602之一個選定列上之(若干)選擇電晶體，且透過BL驅動器604將設定/重設電壓信號605提供至選定列上之RRAM單元之一者。在一些實施例中，分別施加至RRAM巨集108、110及112之各設定/重設電壓信號205、505及605之信號位準可彼此不同。因而，儘管使用一個單一配方以形成具有一個特定晶體結構及厚度之一可變電阻層，但該可變電阻層可由RRAM單元陣列202、502及602使用(共用)，且同時，各RRAM巨集108、110及112可仍用於一各自不同應用中。舉例而言，當RRAM巨集108用作一eFuse裝置(需要最短耐久性)時，設定/重設電壓信號205之信號位準可在約2.2伏特至約3.5伏特之間；當RRAM巨集110用作一資料儲存裝置(需要最長耐久性)時，設定/重設電壓信號505之信號位準可在約0.5伏特至約2.5伏特之間；當RRAM巨集112用作一MTP裝置(需要一中間耐久性)時，設定/重設電壓信號605之信號位準可在約0.5伏特至3.5伏特之間。上文列舉之電壓位準及電壓範圍僅係為了例示性目的。可使用(若干)任何電壓位準/範圍以針對一特定應用操作一RRAM巨集同時保持在本揭露之範疇內。 圖6A繪示根據各項實施例之形成於一單一晶片/晶粒701上之另一例示性RRAM架構700，其中一RRAM巨集702包含多個RRAM單元陣列712、722及732，其等共用一個可變電阻介電層(由一單一配方形成)且藉由將不同信號位準施加至各自不同RRAM單元陣列712、722及732而分別用於不同應用中(例如，具有不同耐久性)。RRAM架構700實質上類似於圖5之RRAM架構100，惟多個RRAM單元陣列712、722及732整合於具有共用BL驅動器-多工器(BLD-MUX) 742以及共用槽752T及752B之一個單一RRAM巨集702中除外。在圖6A之所繪示實施例中，RRAM架構700包含一控制邏輯704、信號源706B及706W、共用BLD-MUX 742、共用槽752T及752B以及分別耦合至RRAM單元陣列712、722及732之WL驅動器716、726及736。 仍參考圖6A，RRAM單元陣列712、722及732之各者包含至少一個RRAM單元。在圖6A中繪示之實例中，RRAM單元陣列712包含形成為1T1R結構之一RRAM單元714，如參考圖3描述；RRAM單元陣列722包含形成為1T1R結構之一RRAM單元724，如參考圖3描述；RRAM單元陣列732包含形成為1T1R結構之一RRAM單元734，如參考圖3描述。在一些實施例中，槽752T及752B可具有與參考圖2之RRAM巨集200之槽208實質上類似之功能性，且類似地包含各由控制邏輯704選擇性控制以接通/關斷之一或多個電晶體753、754、755、756、757及758。在一些實施例中，圖6A中展示之BLD-MUX 742可具有與參考圖2之RRAM巨集200之多工器210及212以及BL驅動器204實質上類型之功能性。更具體言之，BLD-MUX 742可進一步包含一電晶體743、複數個多工器745、746、747及748以及一感測放大器(SA) 749。在圖6A之所繪示實施例中，BLD-MUX 742經由SL 763及BL 761而耦合至RRAM單元陣列712、722及732。此外，RRAM單元陣列714、724及734分別透過WL驅動器716、726及736經由對應WL 715、725及735而耦合至信號源706W。在一些實施例中，各WL驅動器包含彼此串聯耦合之一上拉電晶體及一下拉電晶體。舉例而言，WL驅動器716包含一上拉電晶體716U及一下拉電晶體716D；WL驅動器726包含一上拉電晶體726U及一下拉電晶體726D；WL驅動器736包含一上拉電晶體736U及一下拉電晶體736D。WL驅動器中之上拉電晶體及下拉電晶體兩者耦合至控制邏輯704 (為了簡潔起見未展示)且由控制邏輯704選擇性控制以接通/關斷。 類似於如參考圖5描述之RRAM架構100之操作，為了操作RRAM架構700，控制邏輯704可首先判定/選擇設定/重設哪些RRAM單元陣列/單元。控制邏輯704引起信號源706W透過一對應WL驅動器及WL將一啟用信號提供至選定RRAM單元陣列/單元，以便啟動(接通)選定RRAM單元之一選擇電晶體。控制邏輯704接著引起信號源706B透過BLD-MUX 742將具有一第一信號位準之一設定/重設電壓信號提供至選定RRAM單元，以便將一邏輯1或0寫入至選定RRAM單元。隨後，控制邏輯704可接著本文中描述之操作以藉由使用具有一第二信號位準之一設定/重設電壓信號而將一邏輯1或0寫入至另一選定RRAM單元且藉由使用具有一第三信號位準之一設定/重設電壓信號而將一邏輯1或0寫入至又一選定RRAM單元，其中第一信號位準、第二信號位準及第三信號位準彼此不同。 在一些實施例中，控制邏輯704首先針對一eFuse應用選擇RRAM單元陣列712、單元714以儲存一邏輯1或0。控制邏輯704引起信號源706W透過WL驅動器716及WL 715將一啟用信號771提供至RRAM單元714，藉此啟動選定RRAM單元714之選擇電晶體717。控制邏輯704接著引起信號源706B透過BLD-MUX 742及SL 763/BL 761將具有一第一信號位準(例如，針對一eFuse應用之約2.2伏特至約3.5伏特)之一設定/重設電壓信號773提供至RRAM單元714以將一邏輯1或0寫入至RRAM單元714。隨後，控制邏輯704引起信號源706W透過WL驅動器726及WL 725將啟用信號771提供至RRAM單元724，藉此啟動選定RRAM單元724之選擇電晶體727。控制邏輯704接著引起信號源706B透過BLD-MUX 742及SL 763/BL 761將具有一第二信號位準(例如，針對一資料儲存應用之約0.5伏特至約2.5伏特)之一設定/重設電壓信號773提供至RRAM單元724以將一邏輯1或0寫入至RRAM單元724。最終，控制邏輯704可進一步引起信號源706W透過WL驅動器736及WL 735將啟用信號771提供至RRAM單元734，藉此啟動選定RRAM單元734之選擇電晶體737。控制邏輯704接著引起信號源706B透過BLD-MUX 742及SL 763/BL 761將具有一第三信號位準(例如，針對一MTP應用之約0.5伏特至約3.5伏特)之一設定/重設電壓信號773提供至RRAM單元734以將一邏輯1或0寫入至RRAM單元734。如上文描述，雖然僅使用一個配方以在RRAM單元陣列712、722及732中形成可變電阻介電層，但此等RRAM單元陣列可仍用於多個不同應用中。即，在圖6A之所繪示實施例中，單一RRAM巨集702可藉由將不同信號位準施加至不同RRAM單元陣列(例如，712、722及732)而用於多個應用中，同時不同RRAM單元陣列使用(共用)由一相同配方形成之一可變電阻介電層。 圖6B繪示根據各項實施例之圖7A之信號源706W之一例示性方塊圖。在圖7B之所繪示實施例中，信號源706W包含一電壓轉換器780 (例如，一電荷泵)、一電晶體782、一比較器784 (例如，一放大器)、一第一多工器786及一第二多工器788。在一些實施例中，比較器784具有兩個輸入終端及一輸出終端，其中輸入終端之一者經組態以接收一第一參考電壓783。比較器784之輸出終端耦合至電晶體782之一閘極終端，且電晶體782包含耦合至一第二參考電壓781之一源極或一汲極終端及耦合至比較器784之輸入終端之一者及第一多工器786之另一汲極或源極終端。在一些實施例中，第一多工器786經組態以基於第二參考電壓781提供啟用信號771。在一些其他實施例中，電荷泵780經組態以在啟用信號771之一所要信號位準高於第二參考電壓781時透過第二多工器788提供啟用信號771。在一些實施例中，當啟用信號771之所要信號位準不大於第二參考電壓781時，啟用信號771可等於第二參考電壓781。儘管未展示，但多工器786及788可各包含一或多個額外輸入。額外輸入可耦合至不同於第一參考電壓783及電荷泵780之一額外電壓源。因而，多工器786可能夠使用額外電壓源選擇啟用信號771之一所要信號位準，且類似地，多工器788可能夠使用額外電壓源選擇啟用信號771之一所要信號位準。 圖6C繪示根據各項實施例之信號源706B之一例示性方塊圖。在圖6C之所繪示實施例中，信號源706B包含一電壓轉換器790 (例如，一電荷泵)、一電晶體792、一比較器794 (例如，一放大器)、一第一多工器796及一第二多工器798。在一些實施例中，比較器794具有兩個輸入終端及一輸出終端，其中輸入終端之一者經組態以接收一第一參考電壓793。比較器794之輸出終端耦合至電晶體792之一閘極終端，且電晶體792包含耦合至一第二參考電壓791之一源極或一汲極終端及耦合至比較器794之輸入終端之一者及第一多工器796之另一汲極或源極終端。在一些實施例中，第一多工器796經組態以基於第二參考電壓791提供設定/重設電壓773。在一些其他實施例中，電荷泵790經組態以在設定/重設電壓773之一所要信號位準高於第二參考電壓791時透過第二多工器798提供設定/重設電壓773。在一些實施例中，當設定/重設電壓773之所要信號位準不大於第二參考電壓791時，設定/重設電壓773可等於第二參考電壓791。儘管未展示，但多工器796及798可各包含一或多個額外輸入。額外輸入可耦合至不同於第一參考電壓793及電荷泵790之一額外電壓源。因而，多工器796可能夠使用額外電壓源選擇啟用信號773之一所要信號位準，且類似地，多工器798可能夠使用額外電壓源選擇啟用信號771之一所要信號位準。 在一些替代實施例中，代替針對不同應用將設定/重設電壓之不同信號位準施加至不同RRAM巨集及不同RRAM單元陣列，如圖5及圖6A中分別論述，不同RRAM巨集/RRAM單元陣列之RRAM單元可使用具有一不同幾何形狀及/或具有一不同幾何形狀參數(例如，一直徑)之一可變電阻介電層，如圖9中繪示。圖9繪示來自兩個可變電阻介電層之一俯視圖之一實例，其中兩個可變電阻介電層皆具有實質上類似幾何形狀但各具有一各自直徑。在一實例中，參考圖9且返回參考圖5，RRAM巨集108之各RRAM單元具有含具備一第一直徑「D1」之一曲線可變電阻介電層922，且RRAM巨集110之各RRAM單元具有具備一第二直徑「D2」之一曲線可變電阻介電層924，其中第一直徑D1不同於第二直徑D2。因而，歸因於直徑之差異，RRAM巨集108可適合於一個應用且RRAM巨集110可適合於另一應用。在另一實例中，參考圖6A之RRAM巨集702且仍使用圖9作為一實例，RRAM單元陣列712之各RRAM單元(例如，714)具有具備一第一直徑D1之一曲線可變電阻介電層922，且RRAM單元陣列722之各RRAM單元(例如，724)具有具備一第二直徑D2之一曲線可變電阻介電層924，其中第一直徑不同於第二直徑。因而，歸因於直徑之差異，RRAM單元陣列712可適合於一個應用且RRAM單元陣列722可適合於另一應用。 圖7繪示根據一或多項實施例中之本揭露之各種態樣的用於操作圖1及圖5之RRAM架構100之一方法800之一例示性流程圖。應瞭解，可在方法800之前、期間及/或之後提供額外步驟，且可根據各項替代實施例替換、消除及/或移除一些步驟。 現參考圖7，方法800開始於操作802，其中提供包含共用一通用可變電阻介電層之兩個或兩個以上RRAM巨集之一RRAM架構。在一個實例中，此一RRAM架構可包含RRAM架構100。如參考圖6論述，RRAM架構100包含放置於單一晶片102上之至少三個RRAM巨集108、110及112，且各RRAM單元陣列/RRAM巨集中之RRAM單元包含由一單一配方形成之一通用可變電阻介電層(例如，432，參考圖4A至圖4C)。 方法800繼續操作804，其中選擇欲在一第一應用(例如，eFuse)中使用之一第一RRAM巨集。在一些實施例中，同時或隨後，方法800繼續操作806，其中選擇欲在一第二應用(例如，MTP或資料儲存)中使用之一第二RRAM巨集。在一些實施例中，第二應用不同於第一應用。舉例而言，可選擇第一RRAM巨集以用於一eFuse應用中，且可選擇第二RRAM巨集以用於一資料儲存應用中。在一些實施例中，此選擇可由控制邏輯104執行。 仍參考圖7，回應於操作804，方法800繼續操作808，其中藉由使用具有一第一信號位準之一電壓信號將一邏輯1或0寫入至第一RRAM巨集之RRAM單元陣列。類似地，回應於操作806，方法800繼續操作810，其中藉由使用具有一第二信號位準之一電壓信號將一邏輯1或0寫入至第二RRAM巨集之RRAM單元陣列。如上文描述，在一些實施例中，可同時執行操作804及806 (即，同時選擇第一RRAM巨集及第二RRAM巨集以分別用於第一應用及第二應用中)。因此，在此等實施例中，可分別回應於操作804及806同時執行操作808及810。在一些實施例中，可在操作804之後隨後執行操作806。因而，回應於操作804執行操作808且接著在操作808之後隨後執行操作810。 繼續上文使用之實例且參考圖5，耦合至RRAM巨集108、110及112以及信號源106之RRAM架構100之控制邏輯經組態以控制各RRAM巨集且透過信號源106提供欲施加至各RRAM巨集之一設定/重設電壓之一特定信號位準，使得各RRAM巨集可展現耐久性之一不同位準(例如，＜ 1,000個循環、介於1,000個循環與10,000個循環之間、介於10,000個循環與100,000個循環之間等)，如上文描述。同時參考圖5及圖7，在一些實施例中，控制邏輯104可在操作804選擇RRAM巨集108以用於一eFuse應用中，且可在操作806選擇RRAM巨集110以用於一資料儲存應用中。回應於在操作804之選擇，在操作808，控制邏輯104引起信號源106透過RRAM巨集108之組件(204、206、208、210及212)將具有第一信號位準之設定/重設電壓207提供至RRAM巨集108，如上文描述。因而，可使用具有第一信號位準之設定/重設電壓207將一邏輯1或0寫入RRAM單元陣列202之RRAM單元。 隨後或同時，回應於在操作806之選擇，在操作810，控制邏輯104引起信號源106將具有第二信號位準之設定/重設電壓507提供至RRAM巨集110。類似地，可使用具有第二信號位準之設定/重設電壓507透過RRAM巨集110之組件(504、506、508、510及512)將一邏輯1或0寫入RRAM單元陣列502之RRAM單元。 圖8繪示根據一或多項實施例中之本揭露之各種態樣之用於操作圖6A之RRAM架構700之一方法900之一例示性流程圖。應瞭解，可在方法900之前、期間及/或之後提供額外步驟，且可根據各項替代實施例替換、消除及/或移除一些步驟。 現參考圖8，方法900開始於操作902，其中提供包含共用一通用可變電阻介電層之兩個或兩個以上RRAM單元陣列之一RRAM架構。在一些實施例中，兩個或兩個以上RRAM單元陣列可共用一BL驅動器及一或多個多工器但各RRAM單元陣列對應於一各自WL驅動器。在一個實例中，此一RRAM架構可包含RRAM架構700。如參考圖6A論述，RRAM架構700包含放置於單一晶片701上之至少三個RRAM單元陣列712、722及732，且各RRAM單元陣列中之RRAM單元包含由一單一配方形成之一通用可變電阻介電層(例如，432，參考圖4A至圖4C)。 方法900繼續操作904，其中選擇一第一RRAM單元陣列以用於一第一應用(例如，eFuse)中。在一些實施例中，隨後，方法900繼續操作906，其中選擇一第二RRAM單元陣列以用於一第二應用(例如，MTP或資料儲存)中。在一些實施例中，第二應用不同於第一應用。舉例而言，可選擇第一RRAM單元陣列以用於一eFuse應用中，且可選擇第二RRAM單元陣列以用於一資料儲存應用中。在一些實施例中，此選擇可由控制邏輯104執行。 在一些實施例中，如圖8中繪示，在對第一RRAM單元陣列及第二RRAM單元陣列之應用之選擇(即，操作904及906)之後，方法900可繼續操作908，其中藉由使用具有一第一信號位準之一電壓信號將一邏輯1或0寫入至第一RRAM單元陣列之RRAM單元，且隨後繼續操作910，其中藉由使用具有一第二信號位準之一電壓信號將一邏輯1或0寫入至第二RRAM單元陣列之RRAM單元。 仍參考圖8，在一些實施例中，回應於選擇第一RRAM單元陣列以用於第一應用中之操作904，方法900可路由至操作908，其中藉由使用具有一第一信號位準之一電壓信號將一邏輯1或0寫入至第一RRAM單元陣列之RRAM單元。類似地，回應於選擇第二RRAM單元陣列以用於第二應用中之操作906，方法900可路由至操作910，其中藉由使用具有一第二信號位準之一電壓信號將一邏輯1或0寫入至第二RRAM單元陣列之RRAM單元陣列。因而，可在操作906之前執行操作908 (回應於操作904)且接著隨後執行操作910 (回應於操作906)。在一些實施例中，可在操作904之後隨後執行操作906。 繼續上文使用之實例且參考圖6A，耦合至RRAM單元陣列712、722及732、槽752T及752B、BLD-MUX 742以及信號源706B及706W之RRAM架構700之控制邏輯704經組態以控制槽752T及752B以及BLD-MUX 742且透過信號源706B提供欲施加至各RRAM單元陣列之一設定/重設電壓之一特定信號位準，使得各RRAM單元陣列可展現耐久性之一不同位準(例如，＜ 1,000個循環、1,000個循環與10,000個循環之間、10,000個循環與100,000個循環之間等)，如上文描述。 返回參考圖8且同時參考圖6A，在一些實施例中，控制邏輯704可在操作904選擇RRAM單元陣列712以用於eFuse應用中，且可在操作906選擇RRAM單元陣列722以用於資料儲存應用中。回應於在操作904之選擇，在操作908，控制邏輯704藉由引起信號源706W透過RRAM單元陣列712之對應WL驅動器716將啟用信號771提供至RRAM單元陣列712而啟動RRAM單元陣列712，且引起信號源706B透過共用組件(742、752T及752B)將具有第一信號位準之設定/重設電壓773提供至經啟動RRAM單元陣列712。因而，可使用具有第一信號位準之設定/重設電壓773將一邏輯1或0寫入RRAM單元陣列712之RRAM單元(例如，714)。隨後，回應於在操作906之選擇，在操作910，控制邏輯704藉由引起信號源706W透過RRAM單元陣列722之對應WL驅動器726將啟用信號771提供至RRAM單元陣列722而啟動RRAM單元陣列722，且引起信號源706B透過共用組件(742、752T及752B)將具有第二信號位準之設定/重設電壓773提供至經啟動RRAM單元陣列722。因而，可使用具有第二信號位準之設定/重設電壓773將邏輯1或0寫入RRAM單元陣列722之RRAM單元(例如，724)。 在一實施例中，一種記憶體架構包括：一第一記憶體巨集，其包括第一複數個記憶體單元；一第二記憶體巨集，其包括第二複數個記憶體單元；及一控制邏輯，其耦合至該第一記憶體巨集及該第二記憶體巨集，且經組態以藉由分別使用第一信號位準及第二信號位準而將一邏輯狀態寫入至該第一複數個記憶體單元及該第二複數個記憶體單元之各者，藉此引起該第一記憶體巨集及該第二記憶體巨集分別用於第一應用及第二應用中，該第一信號位準與該第二信號位準不同且該第一應用與該第二應用不同。此外，該第一記憶體巨集及該第二記憶體巨集形成於一單一晶片上，且其中該第一複數個該等記憶體單元及該第二複數個該等記憶體單元包括使用一單一程序配方形成之一可變電阻介電層。 在另一實施例中，一種電阻式隨機存取記憶體(RRAM)架構包括：一第一RRAM單元陣列，其包括第一複數個RRAM單元；一第二RRAM單元陣列，其包括第二複數個RRAM單元，且耦合至該第一RRAM單元陣列；一位元線(BL)驅動器，其耦合至該第一RRAM單元陣列及該第二RRAM單元陣列；及一控制邏輯，其耦合至該第一RRAM單元陣列、該第二RRAM單元陣列及該BL驅動器，且經組態以藉由分別使用第一信號位準及第二信號位準而透過該BL驅動器將一邏輯狀態寫入至該第一複數個RRAM單元及該第二複數個RRAM單元之各者，藉此引起該第一RRAM單元陣列及該第二RRAM單元陣列分別用於第一應用及第二應用中，該第一信號位準與該第二信號位準不同且該第一應用與該第二應用不同。該第一RRAM單元陣列及該第二RRAM單元陣列作為一RRAM巨集形成於一單一晶片上，且其中該第一複數個RRAM單元及該第二複數個RRAM單元包括一實質上相同可變電阻介電層。 又在另一實施例中，一種形成一記憶體之方法包括：提供至少兩個單元陣列；在該至少兩個單元陣列上提供一通用可變電阻介電層；選擇一第一單元陣列以用於一第一應用中；選擇一第二單元陣列以用於一第二應用中；使用一第一信號位準將一第一邏輯狀態寫入至該第一單元陣列；及使用一第二信號位準將一第二邏輯狀態寫入至該第二單元陣列。 上文概述若干實施例之特徵，使得一般技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、取代及更改而不脫離本揭露之精神及範疇。
100‧‧‧電阻式隨機存取記憶體(RRAM)架構
102‧‧‧單一晶片/晶粒
104‧‧‧控制邏輯
106‧‧‧信號源
108‧‧‧電阻式隨機存取記憶體(RRAM)巨集
110‧‧‧電阻式隨機存取記憶體(RRAM)巨集
112‧‧‧電阻式隨機存取記憶體(RRAM)巨集
200‧‧‧電阻式隨機存取記憶體(RRAM)巨集
202‧‧‧電阻式隨機存取記憶體(RRAM)單元陣列
204‧‧‧位元線(BL)驅動器
205‧‧‧信號/電壓信號/設定/重設電壓信號
206‧‧‧字線(WL)驅動器
207‧‧‧信號/啟用信號
208‧‧‧槽
210‧‧‧多工器
212‧‧‧多工器
300‧‧‧例示性電路
301‧‧‧電阻式隨機存取記憶體(RRAM)單元
301A‧‧‧終端
301B‧‧‧終端
301C‧‧‧終端
302‧‧‧電阻器
304‧‧‧電晶體/選擇電晶體
306‧‧‧信號線
308‧‧‧信號線
310‧‧‧信號線
311‧‧‧電阻式隨機存取記憶體(RRAM)單元
312‧‧‧電晶體
314‧‧‧電晶體
316‧‧‧電晶體
318‧‧‧電晶體
320‧‧‧電晶體
321‧‧‧電阻式隨機存取記憶體(RRAM)單元
324‧‧‧電晶體
326‧‧‧電晶體
328‧‧‧電晶體
330‧‧‧電晶體
331‧‧‧電阻式隨機存取記憶體(RRAM)單元
332‧‧‧電晶體
334‧‧‧電晶體
336‧‧‧電晶體
341‧‧‧電阻式隨機存取記憶體(RRAM)單元
351‧‧‧電阻式隨機存取記憶體(RRAM)單元
400‧‧‧例示性結構/電阻式隨機存取記憶體(RRAM)單元
402‧‧‧電阻器
404‧‧‧電晶體
412‧‧‧頂部電極
422‧‧‧罩蓋層/過渡金屬層
432‧‧‧可變電阻介電層/過渡金屬氧化物層
433‧‧‧氧空位
435‧‧‧氧離子
442‧‧‧底部電極
502‧‧‧電阻式隨機存取記憶體(RRAM)單元陣列
504‧‧‧位元線(BL)驅動器
505‧‧‧設定/重設電壓信號
506‧‧‧字線(WL)驅動器
507‧‧‧啟用信號
508‧‧‧槽
510‧‧‧多工器
512‧‧‧多工器
602‧‧‧電阻式隨機存取記憶體(RRAM)單元陣列
604‧‧‧位元線(BL)驅動器
605‧‧‧設定/重設電壓信號
606‧‧‧字線(WL)驅動器
607‧‧‧啟用信號
608‧‧‧槽
610‧‧‧多工器
612‧‧‧多工器
700‧‧‧例示性電阻式隨機存取記憶體(RRAM)架構
701‧‧‧單一晶片/晶粒
702‧‧‧電阻式隨機存取記憶體(RRAM)巨集
704‧‧‧控制邏輯
706B‧‧‧信號源
706W‧‧‧信號源
712‧‧‧電阻式隨機存取記憶體(RRAM)單元陣列
714‧‧‧電阻式隨機存取記憶體(RRAM)單元
715‧‧‧字線(WL)
716‧‧‧字線(WL)驅動器
716D‧‧‧下拉電晶體
716U‧‧‧上拉電晶體
717‧‧‧選擇電晶體
722‧‧‧電阻式隨機存取記憶體(RRAM)單元陣列
724‧‧‧電阻式隨機存取記憶體(RRAM)單元
725‧‧‧字線(WL)
726‧‧‧字線(WL)驅動器
726D‧‧‧下拉電晶體
726U‧‧‧上拉電晶體
727‧‧‧選擇電晶體
732‧‧‧電阻式隨機存取記憶體(RRAM)單元陣列
734‧‧‧電阻式隨機存取記憶體(RRAM)單元
735‧‧‧字線(WL)
736‧‧‧字線(WL)驅動器
736D‧‧‧下拉電晶體
736U‧‧‧上拉電晶體
737‧‧‧選擇電晶體
742‧‧‧BL驅動器-多工器(BLD-MUX)
743‧‧‧電晶體
745‧‧‧多工器
746‧‧‧多工器
747‧‧‧多工器
748‧‧‧多工器
749‧‧‧感測放大器(SA)
752B‧‧‧共用槽
752T‧‧‧共用槽
753‧‧‧電晶體
754‧‧‧電晶體
755‧‧‧電晶體
756‧‧‧電晶體
757‧‧‧電晶體
758‧‧‧電晶體
761‧‧‧位元線(BL)
763‧‧‧源極線(SL)
771‧‧‧啟用信號
773‧‧‧設定/重設電壓信號
780‧‧‧電壓轉換器
781‧‧‧第二參考電壓
782‧‧‧電晶體
783‧‧‧第一參考電壓
784‧‧‧比較器
786‧‧‧第一多工器
788‧‧‧第二多工器
790‧‧‧電壓轉換器
791‧‧‧第二參考電壓
792‧‧‧電晶體
793‧‧‧第一參考電壓
794‧‧‧比較器
796‧‧‧第一多工器
798‧‧‧第二多工器
800‧‧‧方法
802‧‧‧操作
804‧‧‧操作
806‧‧‧操作
808‧‧‧操作
810‧‧‧操作
900‧‧‧方法
902‧‧‧操作
904‧‧‧操作
906‧‧‧操作
908‧‧‧操作
910‧‧‧操作
922‧‧‧曲線可變電阻介電層
924‧‧‧曲線可變電阻介電層
D1‧‧‧第一直徑
D2‧‧‧第二直徑
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，各種構件不必按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。 圖1繪示根據一些實施例之一電阻式隨機存取記憶體(RRAM)架構之一例示性方塊圖。 圖2繪示根據一些實施例之圖1之RRAM架構之一RRAM巨集之一例示性方塊圖。 圖3繪示根據一些實施例之圖2之RRAM巨集之一例示性電路示意圖。 圖4A繪示根據一些實施例之圖3之RRAM巨集之一RRAM單元之一例示性混合佈局圖及示意圖。 圖4B繪示根據一些實施例之圖4A之RRAM單元之一例示性設定操作。 圖4C繪示根據一些實施例之圖4A之RRAM單元之一例示性重設操作。 圖5繪示根據一些實施例之圖1之RRAM架構之一進一步方塊圖。 圖6A繪示根據一些實施例之另一RRAM架構之一例示性示意圖。 圖6B繪示根據一些實施例之圖6A之RRAM架構之一信號源之一例示性混合方塊及示意圖。 圖6C繪示根據一些實施例之圖6A之RRAM架構之另一信號源之一例示性混合方塊及示意圖。 圖7繪示根據一些實施例之操作圖5之RRAM架構之一例示性方法之一流程圖。 圖8繪示根據一些實施例之操作圖6A之RRAM架構之一例示性方法之一流程圖。 圖9繪示根據一些實施例之各具有一各自直徑之兩個曲線可變電阻介電層之一例示性俯視圖。
100‧‧‧電阻式隨機存取記憶體(RRAM)架構
102‧‧‧單一晶片/晶粒
104‧‧‧控制邏輯
106‧‧‧信號源
108‧‧‧電阻式隨機存取記憶體(RRAM)巨集
110‧‧‧電阻式隨機存取記憶體(RRAM)巨集
112‧‧‧電阻式隨機存取記憶體(RRAM)巨集

Claims (1)

  1. 一種記憶體架構，其包括： 一第一記憶體巨集，其包括第一複數個記憶體單元； 一第二記憶體巨集，其包括第二複數個記憶體單元；及 一控制邏輯，其耦合至該第一記憶體巨集及該第二記憶體巨集，且經組態以藉由分別使用第一信號位準及第二信號位準而將一邏輯狀態寫入至該第一複數個記憶體單元及該第二複數個記憶體單元之各者，藉此引起該第一記憶體巨集及該第二記憶體巨集分別用於第一應用及第二應用中，該第一信號位準與該第二信號位準不同且該第一應用與該第二應用不同， 其中該第一記憶體巨集及該第二記憶體巨集形成於一單一晶片上，且其中該第一複數個該等記憶體單元及該第二複數個該等記憶體單元包括使用一單一程序配方形成之一可變電阻介電層。
TW106114703A 2016-07-21 2017-05-03 電阻式隨機存取記憶體裝置 TW201804468A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/216,520 2016-07-21
US15/216,520 US9792987B1 (en) 2016-07-21 2016-07-21 Resistive random access memory device

Publications (1)

Publication Number Publication Date
TW201804468A true TW201804468A (zh) 2018-02-01

Family

ID=60021773

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106114703A TW201804468A (zh) 2016-07-21 2017-05-03 電阻式隨機存取記憶體裝置

Country Status (3)

Country Link
US (2) US9792987B1 (zh)
CN (1) CN107644935A (zh)
TW (1) TW201804468A (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10176866B1 (en) * 2017-09-25 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Recap layer scheme to enhance RRAM performance
US10762960B2 (en) 2017-11-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
CN108111162B (zh) * 2017-12-17 2020-12-08 华中科技大学 一种运算电路及操作方法
US10340267B1 (en) * 2017-12-29 2019-07-02 Micron Technology, Inc. Semiconductor devices including control logic levels, and related memory devices, control logic assemblies, electronic systems, and methods
US10297290B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US11476416B2 (en) * 2018-03-29 2022-10-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US10861547B1 (en) 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-step reset technique to enlarge memory window
US11411049B2 (en) * 2020-12-21 2022-08-09 International Business Machines Corporation Symmetric read operation resistive random-access memory cell with bipolar junction selector
US20220351774A1 (en) * 2021-04-29 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with different word lines

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5100554B2 (ja) * 2008-07-30 2012-12-19 株式会社東芝 半導体記憶装置
US20130135919A1 (en) * 2011-11-25 2013-05-30 Makoto Hamada Semiconductor storage device
US9847478B2 (en) 2012-03-09 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for resistive random access memory (RRAM)
US8593854B1 (en) 2012-05-21 2013-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming conductive path in resistive random-access memory device
JP2013254545A (ja) * 2012-06-08 2013-12-19 Sharp Corp 不揮発性半導体記憶装置、及び、可変抵抗素子の抵抗制御方法
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
US9431604B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9331277B2 (en) 2013-01-21 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive random access memory (RRAM) structure with spacer
US8869436B2 (en) 2013-02-27 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory structure and method to recreate filament and recover resistance window
US9478638B2 (en) 2013-03-12 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory with asymmetric source and drain
US9312482B2 (en) 2013-03-15 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US9299927B2 (en) 2013-08-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having resistance variable film and method of making the same
US9286973B2 (en) 2013-09-24 2016-03-15 Taiwan Semiconductor Manufacturing Company Limited Device and method for forming resistive random access memory cell
US9076522B2 (en) 2013-09-30 2015-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cells breakdown protection
US9286974B2 (en) 2013-10-23 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices
US9576656B2 (en) 2013-10-23 2017-02-21 Taiwan Semiconductor Manufacturing Company Limited Device and method for setting resistive random access memory cell
US9153343B2 (en) 2013-11-13 2015-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having RRAM-based non-volatile storage array
US9275732B2 (en) 2013-12-13 2016-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Write buffer for resistive random access memory
US9196360B2 (en) 2014-01-22 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Operating resistive memory cell
US9330746B2 (en) 2014-03-19 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory array
US20150380063A1 (en) 2014-06-29 2015-12-31 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and methods of use
US9224470B1 (en) 2014-08-05 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of programming memory circuit

Also Published As

Publication number Publication date
CN107644935A (zh) 2018-01-30
US9792987B1 (en) 2017-10-17
US20180033484A1 (en) 2018-02-01
US9966139B2 (en) 2018-05-08

Similar Documents

Publication Publication Date Title
US9966139B2 (en) Resistive random access memory device
US11915754B2 (en) Resistive random access memory device
US9997244B1 (en) RRAM-based authentication circuit
TWI434408B (zh) 電阻式記憶體及處理電阻式記憶體之方法
JP6014753B2 (ja) スイッチングデバイスの構造および方法
US9412940B2 (en) Resistive switching element and use thereof
US8957399B2 (en) Nonvolatile memory element and nonvolatile memory device
US7964869B2 (en) Memory element, memory apparatus, and semiconductor integrated circuit
KR20100104860A (ko) 비휘발성 메모리 소자
JP2014146406A (ja) 半導体記憶装置
KR101999342B1 (ko) 저항 변화 소자 및 이를 포함하는 메모리 장치
JPWO2019054001A1 (ja) 不揮発性記憶装置、及び駆動方法
US11978509B2 (en) Semiconductor memory devices with differential threshold voltages
TWI733520B (zh) 記憶胞、記憶體裝置以及使用記憶胞的選擇器元件來放大資料的方法
US20170271404A1 (en) Resistive change element, non-volatile storage device, and programmable logic device
TW202407704A (zh) 一次性可編程記憶體及其操作方法及半導體裝置