TWI450392B - 具有高功函數電極的金氧電阻基半導體記憶體裝置 - Google Patents

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Description

具有高功函數電極的金氧電阻基半導體記憶體裝置
本案是關於一種金氧記憶體裝置、製造此記憶體裝置之方法及運作此記憶體之方法。
記憶體裝置可以說是一種很普及的電子產品，雖然相關的技術甚多，但是卻有不少缺點，例如：高形成電流、高切換電流、電阻範圍甚小、滯留特性較差...等。這些缺點皆造成使用記憶體裝置的不方便。因此，還需要更有效能且壽命更久的記憶體裝置來改善此一困境。
職是之故，申請人鑑於習知技術中所產生之缺失，經過悉心推論與研究，構思出本案「具有高功函數電極的金氧電阻基半導體記憶體裝置」，能夠克服上述之缺點，以下為本案之簡要說明。
各種實施例係針對以下中的一或多個：降低形成電流(forming current)、降低切換電流(switching current)、增加電阻範圍(resistance window)及增加滯留特性(retention property)。一些實施例被稱為電阻式(resistance)RAM或ReRAM或RRAM。
根據上述構想，本案提出一種具有金氧記憶體元件的記憶體裝置。
該金氧記憶體元件係以電串聯配置於沿著在至少一第一電極及一第二電極間的一電流路徑，一金氧記憶體元件鄰近於該第一電極。該第一電極包括具有一第一功函數的一電極材料。該金氧記憶體元件包括具有一第二功函數的一金氧材料。該第一功函數大於該第二功函數。
在一實施例中，該第一電極是一上電極，而該第二電極是一下電極(bottom electrode)。
在一實施例中，穿過該電流路徑的電流是以熱離子放射為特徵。
在一實施例中，該電極材料包括下列金屬的其中至少之一：Yb、Tb、Y、La、Sc、Hf、Zr、Al、Ta、Ti、Nb、Cr、V、Zn、W、Mo、Cu、Re、Ru、Co、Rh、Pd及Pt。
在一實施例中，該電流路徑更包括至少一金屬元件在該金氧記憶體元件和該第二電極之間。
在一實施例中，所述的記憶體裝置更包括至少約為100的一係數(factor)的一電阻範圍。
在一實施例中，該電極材料更包括具有形成一氧化物的一第一自由能的一金屬，該第一自由能與形成該金氧記憶體元件中的該金氧材料的一第二自由能相似。
在一實施例中，該電極材料更包括具有形成一氧化物的一第一自由能的一金屬，該第一自由能的範圍是在形成該金氧記憶體元件中的該金氧材料的一第二自由能的大約0.1eV內。
在一實施例中，所述的記憶體裝置更包括不大於約300微安培的一重設電流及不大於約200微安培的一設置電流。
在一實施例中，所述的記憶體裝置更包括不大於約每平方公分1.2百萬安培的一重設電流密度及不大於約每平方公分0.75百萬安培的一設置電流密度。
根據上述構想，本案提出另一種記憶體裝置。該記憶體裝置包括：複數字線；複數位線；以及受該等字線及該等位線所存取的複數記憶體胞元。
在該等記憶體胞元中的記憶體胞元包括：一金氧記憶體元件，係以電串聯配置於沿著在該等字線的至少一字線及該等位線的至少一位線間的一電流路徑。該金氧記憶體元件係鄰近於具有有一第一功函數的一電極材料的一第一電極。該金氧記憶體元件包括具有一第二功函數的一金氧材料。該第一功函數大於該第二功函數。
在一實施例中，該第一電極是一上電極，而該第二電極是一下電極。
在一實施例中，穿過該電流路徑的電流是以熱離子放射為特徵。
在一實施例中，該電極材料包括下列金屬的其中至少之一：Yb、Tb、Y、La、Sc、Hf、Zr、Al、Ta、Ti、Nb、Cr、V、Zn、W、Mo、Cu、Re、Ru、Co、Rh、Pd及Pt。
在一實施例中，該電流路徑更包括至少一金屬元件在該金氧記憶體元件和該第二電極之間。
在一實施例中，在該等記憶體胞元中的記憶體胞元更包括至少約為100的一係數(factor)的一電阻範圍。
在一實施例中，該電極材料更包括具有形成一氧化物的一第一自由能的一金屬，該第一自由能與形成該金氧記憶體元件中的該金氧材料的一第二自由能相似。
在一實施例中，該電極材料更包括具有形成一氧化物的一第一自由能的一金屬，該第一自由能的範圍是在形成該金氧記憶體元件中的該金氧材料的一第二自由能的大約0.1eV內。
在一實施例中，在該等記憶體胞元中的記憶體胞元更包括不大於約300微安培的一重設電流及不大於約200微安培的一設置電流。
在一實施例中，在該等記憶體胞元中的記憶體胞元更包括不大於約每平方公分1.2百萬安培的一重設電流密度及不大於約每平方公分0.75百萬安培的一設置電流密度。
根據上述構想，本案提出一種製造方法，其包括：提供一金氧記憶體元件，其係以電串聯配置於沿著在至少一第一電極及一第二電極間的一電流路徑，一金氧記憶體元件係鄰近於該第一電極，其中，該第一電極包括具有一第一功函數的一電極材料，該金氧記憶體元件包括具有一第二功函數的一金氧材料，以及該第一功函數大於該第二功函數。
為讓本發明之上述目的、特徵和功效能明顯易懂，特別舉出較佳實施例，並配合所附圖式，作詳細說明如下：
請參閱第1圖，其為使用記憶體胞元(memory cell)來完成的交點記憶體陣列(cross-point memory) 100之部份示意圖。當中每一個記憶體胞元包含一二極體存取裝置(diode access device)及一金氧記憶體元件(metal-oxide memory element)。
如同第1圖所示，該陣列100中的每個記憶體胞元包含沿著相對應字線(corresponding word lines) 110及相對應位線(corresponding bit lines) 120間之電流路徑(current path)而串聯的一二極體存取裝置及一金氧記憶體元件(每個金氧記憶體元件於第1圖中藉由可變電阻來表示)。如以下更詳盡地敘述，在一給定的記憶體胞元中的該記憶體元件對於複數電阻狀態(resistance states)係可編程的(programmable)，該等電阻狀態包括一第一電阻狀態及一第二電阻狀態。
該陣列100包括複數字線110及複數位線120，該等字線110包括平行於第一方向而延伸的字線110a、110b及110c，該等位線120包括平行於第二方向而延伸的位線120a、120b及120c，且該第二方向垂直於該第一方向。因為該等字線110及該等位線120互相橫跨(cross)且並沒有物理上地相交(physically intersect)，所以該陣列100係關於如交點記憶體陣列之陣列，且該記憶體胞元係位於該等字線110與該等位線120的交點位置(cross-point locations)。
記憶體胞元115代表該陣列100內的記憶體胞元，且配置於該等字線110與該等位線120的交點位置，而該記憶體胞元115包括以串聯配置的一二極體130及一記憶體元件140。該二極體130電耦接於該字線110b，而該記憶體元件140電耦接於該位線120b。
對陣列100的記憶體胞元115的讀取(reading)或寫入(writing)可藉由施加一適當之電壓脈衝(voltage pulses)至相對應的字線110b及位線120b以感應(induce)一穿過被選擇的記憶體胞元115的電流來達成。依據所執行的操作，施加電壓(applied voltage)的電位(level)和脈寬/延時(duration)是獨立或不同的，例如：一讀取操作(reading operation)或一程式化操作(programming)。
在儲存於該記憶體胞元115中的該資料值(data value)之讀取或感應(sense)操作中，偏壓電路(bias circuitry)耦接至該對應的字線110a及位線110b以應用偏壓配置(bias arrangement)至該記憶體胞元115，並以合適的振幅跟延時來感應電流，其不會造成該記憶體元件140在阻性狀態(resistive state)中改變(第7圖中的偏壓配置供應電壓、電流源(biasing arrangement supply voltages,current source)36可作為該偏壓電路)。穿過該記憶體胞元115的該電流係依據該記憶體元件140的電阻，因而該資料值儲存在該記憶體胞元115中。舉例來說，該資料值可藉由比較該位線120b上的電流與感應放大器(sense amplifier)的一合適的參考電流而決定(例如：第7圖中的感應放大器/資料輸入結構(sense amplifiers/data in structure)24)。
在儲存於該記憶體胞元115中的該資料值之程式化操作中，偏壓電路(第7圖中的偏壓配置供應電壓、電流源(biasing arrangement supply voltages,current source)36可作為該偏壓電路)耦接至該對應的字線110b及位線120b以應用偏壓配置至該記憶體胞元115，並以合適的振幅跟延時來感應在該記憶體元件140中的可編程改變(programmable change)，以在該記憶體胞元115中儲存該資料值，其中該記憶體元件140的電阻對應於儲存在該記憶體胞元115中的該資料值。
該偏壓配置包括一第一偏壓配置，該第一偏壓配置足夠以順偏(forward bias)該二極體130並將該記憶體元件140的電阻狀態，從對應於一第一已程式狀態(a first programmed state)的電阻改變至對應於一第二已程式狀態的電阻。該偏壓配置也包括一第二偏壓配置，該第一偏壓配置足夠以順偏(forward bias)該二極體130並將該記憶體元件140的電阻狀態，從對應於一第二已程式狀態(a first programmed state)的電阻改變至對應於一第一已程式狀態的電阻。在實施例中，用於該記憶體元件140的單極操作(unipolar operation)之每個偏壓配置可以包括一或多個電壓脈衝，以及可以對每個實施例經驗地決定該電壓電位與脈衝時間。
在一些實施例中，因為一高功函數接觸點(high work function contact)與該金氧記憶體元件之間的介面(interface)所形成的位障(barrier)作為一具有不夠充分高的位障(insufficiently high barrier)以防止漏電流(leakage current)之二極體或蕭特基接面存取裝置(Schottky junction access device)來操作，所以分離的二極體元件(separate diode element)需要被當作一存取裝置。
在第2a及2b圖中，其說明配置在交點記憶體陣列100中的記憶體胞元(包含代表性的記憶體胞元115)實施例之一部份之剖面圖，第2a圖取自沿著該等位線120的剖面圖，而第2b圖取自沿著該等字線110的剖面圖。
參閱第2a及2b圖，該記憶體胞元115包括在該字線110b內的一摻雜半導體區域(doped semiconductor region)132。該等字線110包含摻雜半導體材料(doped semiconductor material)，該摻雜半導體材料具有與該摻雜半導體區域132導電型(conductivity type)相反的材料。因此，該摻雜半導體區域132與該字線110b在其之間定義了一PN接面(pn junction)134，該二極體130包括該摻雜半導體區域132與鄰近於該摻雜半導體區域132的該字線110b之一部份。在說明的實施例中，該等字線110包括P型摻雜半導體材料，如：多晶矽(polysilicon)，而該摻雜半導體區域132包括N型摻雜半導體材料。
在替代實施例中，該等字線110可以包括其他導電材料，如：W、TiN、TaN、Al，而二極體可以由在該等字線110上具有不同導電型材料的第一和第二摻雜區域來形成。在另一替代實施例中，二極體可以由較高摻雜區域之間的相反導電型(opposite conductivity，例如：N型和P型)的一輕摻雜區域來形成，因為據觀察如此形成的二極體可以改善崩潰電壓(breakdown voltage)。又在另一實施例中，該等字線可以包括一高功函數金屬材料，討論如下。
該記憶體胞元115包括一導電元件(conductive element)150，該導電元件150延伸穿過介電質(dielectric)170以將該二極體130與記憶體元件140耦接。
在此說明的實施例中，該導電元件150包括鎢(tungsten)，而該記憶體元件140包括氧化鎢(tungsten-oxide WOx )。
用於形成該記憶體元件140的多個包含氧化鎢的實施例可以包括直流電漿氧化(direct plasma oxidation)、下游電漿氧化(down-stream plasma oxidation)、熱擴散氧化(thermal diffusion oxidation)、濺鍍(sputtering)、活性濺射(reactive sputtering)。電漿氧化過程的多個實施例可以包括一純氧氣體化學(pure O2 gas chemistry)或者混合化學(mix chemistries)，如：O2 /N2 或O2 /N2 /H2 。在下游電漿氧化的一實施例中，約1500mtorr的壓力、約1000W的功率、範圍從0.1到100的O2 /N2 流體比率(rate of O2 /N2 flow)、約150℃的溫度以及範圍從10到2000秒的延時的條件被應用到該下游電漿氧化。舉例來說，美國專利申請案的No. 11/955,137或No. 2008/0304312皆在此納為參考。
在替代實施例中，該記憶體元件140可以包括一或多個金屬氧化物，該一或多個金屬氧化物可以選自包含氧化鈦(titanium oxide)、氧化鎳(nickel oxide)、氧化鋁(aluminum oxide)、氧化銅(copper oxide)、氧化鋯(zirconium oxide)、鈦鎳氧化物(titanium nickel oxide)、鍶鋯氧化物(strontium zirconium oxide)及鐠鈣錳氧化物(praseodymium calcium manganese oxide)的群組中。
該等位線120係電耦接至該記憶體元件140，並且延伸進出第2b圖說明的剖面，該等位線120包括作為該記憶體胞元115的上電極(top electrode)的位線120b。該等位線120包括一或多個導電材料層。該等位線120可以包括Ni或Pt或其他高功函數的導電材料。
介電質170將該等鄰近的位線120分離。在此實施例說明中，介電質170及172包括氧化矽(silicon oxide)。此外，也可以使用其它介電材料。
如同在第2a及2b圖說明的剖面所示，該陣列100的記憶體胞元於該等字線110與該等位線120的交點位置。記憶體胞元115代表且配置於該字線110b與該位線120b的交點位置。此外，在第2a圖中，該記憶體元件140與導電元件150具有一第一寬度，該第一寬度實質相等於該等字線110的寬度114。再者，在第2b圖中，該記憶體元件140與導電元件160具有一第二寬度，該第二寬度實質相等於該等位線120的寬度124。使用於此的術語“實質”意指容許製造上誤差(manufacturing tolerance)。因此，該陣列100的記憶體胞元的剖面區域係完全被該等字線110與該等位線120的尺度所決定，其用於允許該陣列100具有一高記憶密度(high memory density)。
該等字線110具有字線寬度114，並且藉由字線分離距離112來和鄰近的字線分離，請參閱第2a圖。同樣地，該等位線120具有位線寬度124，並且藉由位線分離寬度122來分離鄰近的位線，請參閱第2b圖。在較佳實施例中，該字線寬度114和該字線分離距離112的總和等於兩倍特徵尺寸(feature size)F，該特徵尺寸F係在形成該陣列100的過程中所使用。該位線寬度124和該位線分離寬度122的總和等於兩倍特徵尺寸(feature size)F。此外，F較佳為用於形成該等位線120與該等字線110的過程中之一最小特徵尺寸，以使得該陣列100的記憶體胞元具有大小4F2 的記憶體胞元區域。
第2a及2b圖所說明的該記憶體陣列100中，該記憶體元件140會自我對齊(self-aligned)於該導電元件150或導電塞(conductive plug)。在後續詳盡的製造實施例中，該記憶體元件140是由該導電元件150的材料之氧化物來形成。
在操作中，耦接至該對應的字線110b及位線120b的偏壓電路(bias circuitry)應用偏壓配置(bias arrangement)至該記憶體胞元115，以順偏該二極體130及在該記憶體元件140的電阻狀態中感應或產生可編程改變，其中，該記憶體元件140的電阻指明儲存在該記憶體胞元115中的該資料值。此外，第7圖中的偏壓配置電壓電流供應源可作為該偏壓電路。
第3~6圖說明用於製造如圖2a及2b所述之記憶體胞元的交點陣列100之製造順序(fabrication sequence)中的步驟。
請參閱第3 a及3b圖，其為在一基板及介電質170上形成該等字線110的第一步驟之剖面圖。該等字線110以一第一方向延伸進出如第3a圖所示之剖面，且在說明的實施例中其包含摻雜半導體材料。該等字線110具有字線寬度114，並且藉由字線分離距離112來和鄰近的字線分離。
接下來，具有寬度610的孔道(vias)600之陣列被形成在該介電質170中以曝露出該等字線110的一部分，且該摻雜半導體區域132被形成在該等字線110內，例如：藉由離子佈植(ion implantation)，而導致如第4a及4b圖剖面圖所示之結構。該摻雜半導體區域132具有與該等字線110相反的導電型。因此，該摻雜半導體區域132與該字線110b定義了PN接面134，而該二極體130包括該摻雜半導體區域132與鄰近該摻雜半導體區域132的該字線110之一部份。
在一些實施例中，因為一高功函數接觸點與該金氧記憶體元件之間的介面所形成的位障作為一二極體或蕭特基接面存取裝置來操作，其係不夠充分地高以防止漏電流，所以該分離/獨立的二極體元件需要被當作一存取裝置。此外，該二極體或蕭特基接面存取裝置可以具有被配置在或靠近該字線端點的該高功函數接觸點端點(contact end)，或者是具有被配置在或靠近該位線端點的該高功函數接觸點端點。
接下來，導電元件150被形成於第4a及4b圖的孔道600內，而形成如第5a及5b圖剖面圖所示之結構。實施例所述的該導電元件150包括鎢材料，且可以藉由鎢材料的化學氣相沉積(Chemical Vapor Deposition，CVD)被形成於孔道600內，隨後接著一個平坦化(planarization)步驟，例如：化學機械研磨(Chemical Mechanical Polishing，CMP)。
接下來，該導電元件150的一部份的氧化物形成會自我對準於該對應導電元件150的剩餘部份之記憶體元件140，而導致如第6a及6b圖剖面圖所示之結構。該氧化可以包含電漿氧化及一光學熱氧化(optical thermal oxidation)步驟。舉例來說，可以使用直流氧氣電漿氧化(direct oxygen plasma oxidation)、下游氧氣電漿氧化(down-stream oxygen plasma oxidation)。多個實施例可以包括一純氧氣體化學或混合化學，如：O2 /N2 或O2 /N2 /H2 。因為該導電元件150的氧化物形成該記憶體元件140，所以不需要額外的光罩來形成該記憶體元件140。
接下來，透過將該金屬氧化記憶體元件140在超過攝氏100度的溫度下暴露(expose)於包含氮(nitrogen)、氫(hydrogen)及氬(argon)的至少其中之一的氣體來選擇性地處理(cure)該金屬氧化記憶體元件140。較佳地，該金屬氧化記憶體元件140是在超過攝氏150度的溫度下暴露於該氣體。可以使用任何合適的高溫系統(high temperature system)來執行將該金屬氧化記憶體元件140暴露於該氣體，舉例來說，該高溫系統可以包括爐系統(furnace system)或快速熱脈衝(rapid thermal pulse，RTP)系統。暴露過程中的時間、溫度及壓力將會依照參數的數字而定(包括使用過的系統)，並隨著實施例的不同而變化，舉例來說，在介於10-5 與10-2 torr之間的一壓力，10~10,000秒的一時間下，該溫度的範圍可以從攝氏150度到攝氏500度。如同下面會詳細討論到關於第11圖的內容，在此所描述的處理該金屬氧化記憶體元件係顯示來改善電阻切換效能(resistive switching performance)及該金屬氧化記憶體元件140的循環耐久(cycle endurance)。
接下來，由介電質170分開以及藉由使用如物理氣相沉積過程來形成的多個高功函數位線130係形成於第6a及6b圖所示的結構上，而形成如第2a及2b圖所示之交點陣列100。在一些實施例中，上述討論中與4a及4b圖有關的該記憶體元件140的選擇性暴露過程是可以替代地在該等位線120上來執行。如電壓電流供應源般的偏壓電路可以在與該記憶體元件相同的設備上被形成，並耦接到如此所述的該等字線110和該等字線120以用於提供偏壓配置。藉由在第4a及4b圖的結構上圖形化(pattern)一位線材料、在該等位線130上形成介電質、執行如CMP般的一平坦化過程，可以來形成該等位線120和介電質170。
請參閱第7圖，其為具有記憶體胞元的交點記憶體陣列100的一積體電路10之簡易區塊圖，該記憶體胞元的交點記憶體陣列100具有如此所述的以金屬氧化物為基礎的一記憶體元件及一二極體存取裝置。一字線解碼器(word line decoder)14被耦接到複數字線16，並與該等字線16電子通訊。一位線(欄)解碼器18與複數位線20電子通訊，以從陣列100的記憶體胞元(未顯示)中讀取資料及寫入資料到陣列100的記憶體胞元。位址(address)在匯流排(bus)22上被提供至字線解碼器及驅動器14與位線解碼器18。具有感應放大器/資料輸入結構(Sense amplifiers and data-in structures)之區塊24透過資料匯流排26耦接至位線解碼器18。資料透過一資料輸入線(data-in line)28從積體電路10上的輸入/輸出埠(input/output ports)或從積體電路10的內部或外部的其他資料源被提供至區塊24中的輸入結構。其他電路30可以被包含在積體電路10中，如：一般目的的處理器(a general purpose processor)或特殊應用的電路(special application circuitry)或提供陣列100所支援的單晶片系統功能性(system-on-a-chip functionality)的多個模組之組合。資料透過一資料輸出線(data-out line)32從區塊24中的感應放大器被提供至輸入積體電路10上的輸入/輸出埠(input/output ports)或至積體電路10的內部或外部的其他資料目的地。
在本例中被使用的控制器34，使用一偏壓配置狀態機(state machine)來控制偏壓配置電壓提供36的應用，如：讀取、編程及程式驗證電壓(program verify voltages)。控制器34可以使用本領域所知的特殊目的邏輯電路(special-purpose logic circuitry)來執行。在另一實施例中，控制器34可以包括一般目的處理器，該一般目的處理器可以在相同積體電路上被使用，以執行用以控制該裝置操作的一電腦程式。又在另一實施例中，特殊目的邏輯電路與一般目的處理器的組合可以被使用於控制器34的執行。
如上所描述關於第6a及6b圖的內容，在製造具有二極體存取裝置的記憶體胞元的期間中，可以藉由將該金屬氧化記憶體元件暴露於包含氮(nitrogen)、氫(hydrogen)及氬(argon)的至少其中之一的氣體來處理該金屬氧化記憶體元件140。
其他金屬氧化物可以被使用於高功函數的上電極材料，例如：氧化鈦、氧化鎳、氧化鋁、氧化銅、氧化鋯、鈮氧化物(niobium oxide)、鉭氧化物(tantalum oxide)、鈦鎳氧化物、摻雜SrZrO3 的Cr、摻雜SrTiO3 的Cr、PCMO及LaCaMnO。
該裝置可以被使用在雙極操作(bipolar operation)及單極操作。雙極操作表示該裝置可以被相反極性的電場(opposite polarity electrical field)來操作，用以設置(SET)或重置(RESET)。單極操作表示該裝置可以被相同極性的電場(opposite polarity electrical field)來操作，用以設置或重置。
除了金屬氧化的ReRAM之外，其他不同實施例的應用可以為自旋矩轉移(spin torque transfer)的MRAM。
該電極的功函數(WF)是針對WOx ReRAM來決定該傳導機制(conduction mechanism)的主要元件。該空間電荷限制電流(space charge limit current，SCLC)機制與熱離子發射(thermionic emission)機制被識別為低WF和高WF電極。再者，軟性崩潰(soft breakdown)的形成過程與第一RE SET大電流的反形成過程(anti-forming process)分別被高與低WF的電極所觀察到。藉由選擇適當的電極，該裝置的效能可以被大大地改善。實驗結果顯示，Ni/WOx /W的裝置具有低工作電流(operation current)、大的電阻範圍(large resistance window)及極高的熱穩定，合適用於非揮發性記憶體(nonvolatile memory)上的應用。除了鎳(Ni)外，替代實施例所指的電極可以包含下列其中的至少之一：Yb、Tb、Y、La、Sc、Hf、Zr、Al、Ta、Ti、Nb、Cr、V、Zn、W、Mo、Cu、Re、Ru、Co、Rh、Pd及Pt。
以電阻為基礎的記憶體非常具有吸引力，原因在於它具有小的胞元尺度、簡單的結構、高速度及3D堆疊(stacking)的潛力，如在Z. Wei等人在2008年的IEDM.中第293至296頁的12.2章及W.C. Chen等人在2009年的SSDM.中第1206至1207頁的G-7-3章中所討論的內容，此兩篇也納為參考。然而，用於金屬氧化物的ReRAMs的傳導機制並不清楚。WOx ReRAM已經被報導其具有好的電學特性(electrical properties)及簡單的過程(simple process)，如同在W.C. Chen等人在2009年的SSDM.中第1206至1207頁的G-7-3章、C.H. Ho等人在2007年的Symp. VLSI Tech.中第228至229頁及W.C. Chen等人在2009年的IMW.中第15至16頁的2B-1章中所討論的內容，以上也納為參考。該電極材料對WOx ReRAM的特性產生影響。該傳導機制強烈地依據電極的WF而決定。此外，WF也極大地影響該形成過程。在一實施例中，ReRAM使用Ni電極。Ni/WOx /W ReRAM不僅降低反形成電流(anti-forming current)十倍及切換電流(switching current)三倍，而且還提供了更大的電阻範圍。再者，在85℃且電阻範圍在至少一次方(at least 1 order)的熱穩定度被大大地改善至300年。
請參閱第8圖，其為ReRAM胞元的結構和裝置之製造程序。一個示範的WOx 胞元被顯示於其中。該接觸點大小是0.18μm，而一500℃的快速熱氧化(Rapid thermal oxidation，RTO)過程是用來形成該WOx ，如在W.C. Chen等人在2009年的SSDM.中第1206至1207頁的G-7-3章中所討論的內容，此篇也納為參考。不同的上電極(TEs)由物理氣相沉積(PVD)來形成。
WOx ReRAMs的不同上電極之傳導機制上電極已被研究。對於一低WF的TE，如：TiN，其初始的IV曲線、RESET和SET狀態都遵循SCLC機制，如第9圖所示。在25℃、50℃、75℃和100℃的溫度關係(temperature dependence)，證實了在第10圖中的SCLC方程式(1)良好地描述了第11圖的IV曲線圖。藉由使用第10圖中的方程式(2)，分別得到0.17eV和0.12eV的RESET和SET狀態的傳導行為之活化能(activation energy)Ea，如第12圖所示。該RESET狀態顯示了對應之前結果的一較強的溫度關係，如同在W.C. Chen等人在2009年的IMW.中第15至16頁的2B-1章中所討論的內容，此篇也納為參考。
請參閱第13圖，其為作為上電極WF之函數的電阻範圍。具有Pt或/及Ni上電極的裝置表現出較高的RESET電阻及大於2的數量級(2 orders of magnitude)的良好電阻範圍，其表明上電極在電學特性中扮演了很重要的角色。第14圖顯示了最初的電阻是上電極的WF的一個函數，當上電極的WF增加，初始狀態電阻也會增加。由於高WF Pt上電極，一形成過程是必需的。相較下，對於一低WF上電極，一反形成過程是必需的，如在W.C. Chen等人在2009年的SSDM.中第1206至1207頁的G-7-3章中所討論的內容，此篇也納為參考。第16圖顯示了用於具有Pt、Ni及TiN上電極的胞元之初始狀態IV曲線圖。Pt和Ni兩種裝置與在第15圖的方程式(3)中的熱離子放射互相良好地匹配。然而，TiN裝置與SCLC互相良好地匹配。第17圖更支持用於Pt/WOx /W與Ni/WOx /W胞元的熱離子放射機制。ln(J/T2 )-1/kB T圖(plot of ln(J/T2 )versus 1/kB T)產生在0.15V、0.2V、0.25V、0.3V、0.35V、0.4V、0.45V及0.5V偏壓下的不同電場下之多條直線，如同在S.M. Sze在1985年的Physics of Semiconductor Devices第二版(John Willey ＆ Sons/Central Book Company)中第403頁中所討論的內容，此篇也納為參考。Pt裝置的位障高0.44eV和Ni裝置的位障高0.18eV可以用第15圖的方程式(4)來計算出來。當電極的功函數超過了金氧記憶體材料的功函數時，位障高是電極材料和金氧記憶體材料間功函數差異的函數。具有Pt、Ni及TiN的WOx ReRAM的傳導機制圖顯示在第18圖中。從以上討論的實驗中，一個高WF電極會產生一個大的電阻範圍，如：Ni及Pt。一實施例可以為Pt鉑電極，儘管這可能很難處理且很昂貴。Ni/WOx /W ReRAM可以是另一個實施例，進一步的數據如下。
如在此所使用的高功函數電極材料是指一個材料，在該材料中功函數建立了一個如第18圖所示相對於在記憶體元件中的功函數的位障，因此，該傳導機制展現了熱離子放射的行為特徵。
裝置的特點討論如下。
第19圖顯示Ni(200nm)/WOx (70nm)/W胞元的剖面TEM。用於Ni/WOx /W胞元的反形成過程的I-t曲線及RESET與SET過程的暫態(transient)I-t曲線顯示在第20圖中。該反形成電流約為2mA。經過反形成過程後，RESET(2V/50ns)電流約為300uA，而SET(-1.8/50ns)電流約為200uA。第21圖說明了10k次(times)的循環耐久。為了獲得嚴密的電阻分佈，一個程式驗證演(program-verify)算法被使用，如在W.C. Chen等人在2009年的SSDM.中第1206至1207頁的G-7-3章中所討論的內容，此篇也納為參考。針對10k期間的循環，該RESET/SET電阻範圍在約1 megohm/20 kilohms中被良好地分離，差不多2的數量級。這兩個SET和RESET狀態顯示對讀取擾亂有良好的免疫能力，而在施加(stress)高達0.6V持續1000秒後並沒有顯著的損害(degradation)，如第22圖所示。在150℃烘乾後的滯留(retention)結果顯示在第23圖中。經過兩個星期(106 秒)的烘乾(baking)後，以至少10倍的電阻範圍良好地分離該RESET/SET，而該裝置在烘乾後繼續正常地運行。進一步的滯留研究被顯示於第24圖中。1.34eV的活化能Ea可以從阿瑞尼氏圖(Arrhenius plot)推論出來，被推斷的滯留時間預測為：在115℃時大於10年及在85℃時大於300年。用於SET的失效標準(failure criteria)是小於100 kilohms。
不同電極的比較被顯示在第25圖中。Ni和Pt上電極皆減少來自TiN/WOx /W裝置的工作電流。Ni/WOx /W胞元展現優等的具有大電阻範圍及低工作電流的熱穩定度，有好熱穩定度的原因在於形成W(-2.7eV)和Ni(-2.6eV)氧化物的自由能(free energy)是相似的，因此沒有下降(degradation)的驅動力(driving force)(如在Z. Wei等人在2008年的IEDM.中第293至296頁的12.2章及O. Sharia等人在2009年的Rev. B.第79期中第125305頁中所討論的內容，此篇也納為參考)。第26圖繪出了形成的自由能(free energies of formation)與功函數的關係圖。
總結地說，對於WOx ReRAM，上電極的WF扮演了很重要的角色。高WF的Ni/WOx /W結構展現了低工作電流、大電阻範圍、適當的耐久力、好的讀取干擾(read disturbance)及極佳的熱穩定度。
此外，Ni/WOx /W也展現了好的熱穩定度，其原因在於形成W(-2.7eV)和Ni(-2.6eV)氧化物的自由能(free energy)是相近的。
以上所述之實施例僅為說明本發明之原理及其功效，而非限制本發明。因此，熟悉本技藝人士可在不違背本發明之精神對上述實施例進行修改及變化，然皆不脫如附申請專利範圍所欲保護者。
10．．．積體電路
14．．．字線解碼器及驅動器
16．．．複數字線
18．．．元線解碼器
20．．．複數位線
22．．．匯流排
24．．．具有感應放大器/資料輸入結構之區塊
26．．．匯流排
28．．．資料輸入線
30．．．其他電路
32．．．資料輸出線
34．．．控制器
36．．．偏壓配置供應電壓電流源
100．．．交點記憶體陣列
110．．．複數字線
110a．．．字線
110b．．．字線
110c．．．字線
112．．．字線分離距離
114．．．字線寬度
115．．．記憶體胞元
120．．．複數位線
120a．．．位線
120b．．．位線
120c．．．位線
122．．．位線分離距離
124．．．位線寬度
130．．．二極體
132．．．摻雜半導體區域
134．．．PN接面
140．．．記憶體元件
150．．．導電元件
170．．．介電質
172．．．介電質
600．．．孔道
610．．．孔道寬度
800．．．孔道
810．．．孔道寬度
第1圖：藉由記憶體胞元來完成的交點記憶體陣列之部份示意圖。
第2a及2b圖：配置在交點記憶體陣列中的記憶體胞元實施例之部分剖面圖。
第3~6圖：製造如圖2a及2b所述之記憶體胞元的交點陣列之製造順序步驟。
第7圖：具有記憶體胞元的交點記憶體陣列的積體電路之簡易區塊圖，該記憶體胞元的交點記憶體陣列具有以金屬氧化物為基礎的記憶體元件及二極體存取裝置。
第8圖：ReRAM胞元的結構和裝置之製造流程。
第9圖：針對具有TiN上電極的ReRAM胞元的初始狀態、RESET和SET狀態之IV曲線圖，其遵循空間電荷限制電流(space charge limit current，SCLC)機制。
第10圖：SCLC機制的方程式。
第11圖：針對在25℃、50℃、75℃和100℃下具有TiN上電極的ReRAM胞元的RESET和SET狀態之IV曲線圖，其遵循空間電荷限制電流(space charge limit current，SCLC)機制。
第12圖：SCLC機制方程式要素圖，其用來找尋具有TiN上電極的ReRAM胞元的RESET和SET狀態之活化能Ea。
第13圖：具有不同上電極的圖ReRAM胞元之電阻範圍。
第14圖：初始電阻與上電極ReRAM胞元的功函數之關係圖。
第15圖：熱離子放射電流機制的方程式。
第16圖：用於具有Pt、Ni及TiN上電極的ReRAM胞元之初始狀態IV曲線圖，其顯示了Pt及Ni上電極的熱離子放射及TiN上電極的SCLC。
第17圖：熱離子放射電流機制方程式要素圖，其用於在不同電壓偏壓下的Pt/WOx /W與Ni/WOx /W ReRAM胞元。
第18圖：上電極與WOx 金氧記憶體元件的能隙(bandgap)圖，其用於具有Pt、Ni及TiN上電極的WOx ReRAM。
第19圖：Ni(200nm)/WOx (70nm)/W ReRAM胞元的剖面TEM。
第20圖：用於Ni/WOx /W ReRAM胞元的反形成過程之I-t曲線以及RESET與SET過程之暫態(transient)I-t曲線。
第21圖：電阻與循環特徵之關係圖，其用於Ni/WOx /W ReRAM胞元的RESET與SET狀態。
第22圖：讀取干擾測試的電阻與施壓時間之關係圖，其用於Ni/WOx /W ReRAM胞元的RESET與SET狀態。
第23圖：熱穩定測試的電阻與烘乾時間之關係圖，其用於Ni/WOx /W ReRAM胞元的RESET與SET狀態。
第24圖：Ni/WOx /W ReRAM胞元的滯留測試圖。
第25圖：比較TiN/WOx /W、Pt/WOx /W與Ni/WOx /W ReRAM胞元之不同特徵表。
第26圖：形成金屬氧化物的自由能與該金屬氧化物的金屬之功函數的關係圖，其用於不同金屬。
100．．．交點記憶體陣列
110a．．．字線
110b．．．字線
110c．．．字線
112．．．字線分離距離
114．．．字線寬度
115．．．記憶體胞元
120b．．．位線
130．．．二極體
132．．．摻雜半導體區域
134．．．PN接面
140．．．記憶體元件
150．．．導電元件
170．．．介電質
170．．．介電質

Claims (19)

  1. 一種記憶體裝置，包括：一金氧記憶體元件，係以電串聯配置於沿著通過至少一第一電極、鄰近於該第一電極的該金氧記憶體元件、鄰近於該金氧記憶體元件的一金屬元件及一第二電極間的一電流路徑，其中，該第一電極包括具有一第一功函數的一電極材料，該金屬元件包括一金屬材料，該金氧記憶體元件包括具有一第二功函數的一金氧材料，該金氧材料係該金屬材料的一氧化物，以及該第一功函數大於該第二功函數。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中，該第一電極是一上電極，而該第二電極是一下電極。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中，穿過該電流路徑的電流是以熱離子放射為特徵。
  4. 如申請專利範圍第1項的記憶體裝置，其中，該電極材料包括下列金屬的其中至少之一：Yb、Tb、Y、La、Sc、Hf、Zr、Al、Ta、Ti、Nb、Cr、V、Zn、W、Mo、Cu、Re、Ru、Co、Rh、Pd及Pt。
  5. 如申請專利範圍第1項所述的記憶體裝置，更包括至少約為100的一係數的一電阻範圍。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中，該電極材料更包括具有形成一氧化物的一第一自由能的一金屬，該第一自由能與形成該金氧記憶體元件中的該金氧材料的一第二自由能相似。
  7. 如申請專利範圍第1項所述的記憶體裝置，其中，該電極材料更包括具有形成一氧化物的一第一自由能的一金屬，該第一自由能的範圍是在形成該金氧記憶體元件中的該金氧材料的一第二自由能的大約0.1eV內。
  8. 如申請專利範圍第1項所述的記憶體裝置，更包括不大於約300微安培的一重設電流及不大於約200微安培的一設置電流。
  9. 如申請專利範圍第1項所述的記憶體裝置，更包括不大於約每平方公分1.2百萬安培的一重設電流密度及不大於約每平方公分0.75百萬安培的一設置電流密度。
  10. 一種記憶體裝置，包括：複數字線；複數位線；以及受該等字線及該等位線所存取的複數記憶體胞元，在該等記憶體胞元中的記憶體胞元包括：一金氧記憶體元件，係以電串聯配置於沿著通過該等字線的至少一字線、鄰近於一第一電極的該金氧記憶體元件、鄰近於該金氧記憶體元件的一金屬元件及該等位線的至少一位線間的一電流路徑，其中，該第一電極具有有一第一功函數的一電極材料，該金屬元件包括一金屬材料，該金氧記憶體元件包括具有一第二功函數的一金氧材料，該金氧材料係該金屬材料的一氧化物，以及該第一功函數大於該第二功函數。
  11. 如申請專利範圍第10項所述的記憶體裝置，其中，該第一電極是一上電極，而該第二電極是一下電極。
  12. 如申請專利範圍第10項所述的記憶體裝置，其中，穿過該電流路徑的電流是以熱離子放射為特徵。
  13. 如申請專利範圍第10項的記憶體裝置，其中，該電極材料包括下列金屬的其中至少之一：Yb、Tb、Y、La、Sc、Hf、Zr、Al、Ta、Ti、Nb、Cr、V、Zn、W、Mo、Cu、Re、Ru、Co、Rh、Pd及Pt。
  14. 如申請專利範圍第10項所述的記憶體裝置，其中，在該等記憶體胞元中的記憶體胞元更包括至少約為100的一係數(factor)的一電阻範圍。
  15. 如申請專利範圍第10項所述的記憶體裝置，其中，該電極材料更包括具有形成一氧化物的一第一自由能的一金屬，該第一自由能與形成該金氧記憶體元件中的該金氧材料的一第二自由能相似。
  16. 如申請專利範圍第10項所述的記憶體裝置，其中，該電極材料更包括具有形成一氧化物的一第一自由能的一金屬，該第一自由能的範圍是在形成該金氧記憶體元件中的該金氧材料的一第二自由能的大約0.1eV內。
  17. 如申請專利範圍第10項所述的記憶體裝置，其中，在該等記憶體胞元中的記憶體胞元更包括不大於約300微安培的一重設電流及不大於約200微安培的一設置電流。
  18. 如申請專利範圍第10項所述的記憶體裝置，其中，在該等記憶體胞元中的記憶體胞元更包括不大於約每平方公分1.2百萬安培的一重設電流密度及不大於約每平方公分0.75百萬安培的一設置電流密度。
  19. 一種製造方法，包括：提供一金氧記憶體元件，其係以電串聯配置於沿著通過至少一第一電極、鄰近於該第一電極的該金氧記憶體元件、鄰近於該金氧記憶體元件的一金屬元件及一第二電極間的一電流路徑，其中，該第一電極包括具有一第一功函數的一電極材料，該金屬元件包括一金屬材料，該金氧記憶體元件包括具有一第二功函數的一金氧材料，該金氧材料係該金屬材料的一氧化物，以及該第一功函數大於該第二功函數。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593352A (zh) * 2012-02-21 2012-07-18 北京大学 一种阻变存储器的制备方法
US8860002B2 (en) 2012-12-20 2014-10-14 Intermolecular, Inc. Limited maximum fields of electrode-switching layer interfaces in Re-RAM cells
US8907314B2 (en) 2012-12-27 2014-12-09 Intermolecular, Inc. MoOx-based resistance switching materials
US9047940B2 (en) 2013-01-10 2015-06-02 Intermolecular, Inc. Resistive random access memory cells having variable switching characteristics
US9246094B2 (en) 2013-12-26 2016-01-26 Intermolecular, Inc. Stacked bi-layer as the low power switchable RRAM
US9577191B2 (en) 2014-04-02 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell bottom electrode formation
US9876167B2 (en) * 2014-04-02 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. High yield RRAM cell with optimized film scheme
EP3221892A4 (en) * 2014-09-25 2018-05-30 Intel Corporation Rare earth metal&metal oxide electrode interfacing of oxide memory element in resistive random access memory cell
CN106206449B (zh) * 2015-01-08 2019-05-24 台湾积体电路制造股份有限公司 具有优化的膜方案的高良率rram单元
US10096654B2 (en) * 2015-09-11 2018-10-09 Sandisk Technologies Llc Three-dimensional resistive random access memory containing self-aligned memory elements
US10193063B2 (en) 2016-12-01 2019-01-29 Arm Ltd. Switching device formed from correlated electron material

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070200158A1 (en) * 2006-02-27 2007-08-30 Samsung Electronics Co., Ltd. Electrode structure having at least two oxide layers and non-volatile memory device having the same
US7394680B2 (en) * 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101239962B1 (ko) * 2006-05-04 2013-03-06 삼성전자주식회사 하부 전극 상에 형성된 버퍼층을 포함하는 가변 저항메모리 소자
US7524722B2 (en) * 2006-10-12 2009-04-28 Macronix International Co., Ltd. Resistance type memory device and fabricating method and operating method thereof
US7960224B2 (en) * 2007-04-03 2011-06-14 Macronix International Co., Ltd. Operation method for multi-level switching of metal-oxide based RRAM

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394680B2 (en) * 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
US20070200158A1 (en) * 2006-02-27 2007-08-30 Samsung Electronics Co., Ltd. Electrode structure having at least two oxide layers and non-volatile memory device having the same

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