TWI442561B - 一種以高密度電阻材料為主的半導體裝置 - Google Patents

Description

一種以高密度電阻材料為主的半導體裝置

本發明係有關於記憶裝置及用來製造記憶裝置的方法，更特別是在具有複數個以金屬氧化物化合物為主之電阻記憶元件的高密度三維空間(3D)記憶裝置。

金屬氧化物材料為主的非揮發電阻隨機存取記憶體(RRAM)深獲極大的重視在於其簡單的結構以及卓越的特性，像是低功率、高速度及在電阻狀態之間較大的記憶操作區間。

以氧化鎢(WOx)材料為主的電阻隨機存取記憶體(RRAM)藉著電性脈衝的施加在適合實施於積體電路上的程度時，可以造成在兩種或更多的電阻穩定範圍間改變，以及該電阻可被讀取或被寫入隨機存取以指示儲存的資料。可參見“Memory Devices Having as Embedded Resistance Memory with Tungsten Compound and Manufacturing Methods”於2007年12月12日申請之美國專利申請號第11/955,137號，在此列為參考引證案。

多階操作包含改變該金屬氧化物材料的該電阻在多於兩種電阻狀態之間，因為可以增加資料儲存的密度而需要多階操作。

此外，為了達到更高的密度因此需要將記憶胞陣列中個別記憶胞的截面面積的大小或是佔據的面積縮減。然而，在製造非常小尺寸的裝置上，以及符合大型高密度記憶裝置之更嚴格容忍度之製程變異規範需求，會產生一些問題。

因此，需要提供一種以金屬氧化物材料為主的記憶胞結構使用在具有多階操作上的高密度記憶裝置，以及可以符合大型高密度記憶裝置上更嚴格容忍度需求之製造方法。

本發明揭露一種記憶裝置，包含複數條字元線以及複數條位元線。該裝置包含複數個記憶胞位在該字元線及該位元線之間。每一記憶胞包含一二極體，以及複數個記憶元件，每一記憶元件包含一種或多種金屬氧化物化合物，該二極體及該複數個記憶元件沿著一電流路徑以電性串聯安置在該複數個字元線之一對應的字元線和該複數個位元線之一對應的位元線之間。

本發明揭露一種用來製造一記憶裝置之方法，該方法包含形成複數條具有第一導電類型的字元線，形成一第一介電質覆蓋於該字元線及之上，以及形成一第一介層孔陣列在該第一介電質內以露出該字元線的部位。形成複數個半導體區域在該字元線之該露出部位，該半導體區域具有一不同於該第一導電類型之導電類型。形成複數個第一記憶元件在該第一介層孔陣列內，該第一記憶元件包含一種或多種金屬氧化物化合物。形成一第二介電質覆蓋該第一記憶元件。形成一第二介層孔陣列在該第二介電質內以露出該第一記憶元件之頂表面。形成複數個第二記憶元件在該第二介層孔陣列內，該第二記憶元件包含一種或多種金屬氧化物化合物。形成複數條位元線覆蓋該第二記憶陣列。

本發明所揭露的記憶陣列具有記憶胞並得到高密度記憶體及提供多階操作。在實施例中，該鎮另的該記憶胞的截面 面積係由字元線和位元線來決定，而允許對於該陣列的高密度。該字元線具有字元線寬度，以及跟鄰近的字元線以一字元線分隔距離所隔開，而該位元線具有位元線寬度，以及跟鄰近的位元線以一為元線分隔距離所隔開，在較佳的實施例中，該字元線距離和該字元線分隔距離總和係等於用來形成該記憶胞陣列製程上的特徵尺寸F的兩倍，以及該位元線距離和該位元線分隔距離總和係等於該特徵尺寸F的兩倍。此外，F係較佳為用來形成該位元線及該字元線之一製程(通常為一微影製程)之一最小特徵尺寸，使得該記憶胞陣列之該記憶胞具有一4F² 的記憶胞面積。

舉凡本發明之特徵、目的及優點等將可透過下列說明所附圖式、實施方式及申請專利範圍獲得充分瞭解。

本發明之下述實施方式一般將參照特定結構實施例及方法。將為吾人所了解的本發明創作並未受限於其詳細描述內容特別是對於所接露的實施例及方法，同時本發明亦可使用其他特徵、元件、方法、和實施例來實施。本發明本發明所述之較佳實施例並不侷限其範圍，而由申請專利範圍中定義。熟習此項技藝之人士亦可了解本發明實施方式中的各種等同變化。像是在各實施例中所使用的元件係共同地參考類似的元件編號。

第1圖繪示一使用本發明所述之三維空間記憶胞之交點記憶胞陣列100的簡單圖式，其中每一記憶胞具有複數個以金屬氧化物材料為主的記憶元件及一二極體存取裝置。在第1圖中每一記憶胞包含兩種金屬氧化物材料為主的記憶元件。替代地，每一記憶胞可包含多餘兩種金屬氧化物材料為主的 記憶元件。在一些實施例中，該記憶元件的該材料包含至少一種氧化鎢(WO_x )、NiO、Nb₂ O₅ 、CuO₂ 、Ta₂ O₅ 、Al₂ O₅ 、CoO、Fe₂ O₃ 、HfO₂ 、TiO₂ 、SrTiO₃ 、SrZrO₃ 以及(BaSr)TiO₃ 。

如第1圖所繪示的簡單圖式，每一該記憶胞陣列100包含一二極體存取裝置以及複數個金屬氧化物材料為主的記憶元件(在第1圖中以一可變電阻表示)沿著一電流路經串聯安置在一對應的字元線110及一對應的位元線120之間。在下述會更詳盡的揭露，在一給定的記憶胞該記憶元件係程式化至複數個電阻狀態，並且對於施壓在該記憶胞上的電壓會具有不同的電阻狀態變化特性，而使得該記憶胞程式化至三種或更多種的電阻狀態。因此，在該記憶胞施加一電壓脈衝可以導致在該記憶胞一記憶元件經歷一電阻狀態變化，而該第二記憶元件會經歷不同的電阻狀態變化，或著甚至是跟本沒有電阻狀態變化。所有的該記憶元件之該總電阻指示儲存在該記憶胞中的資料對於每一記憶元件在電阻狀態變化行為上的不同允許每一記憶胞儲存多位元資料，而成為記憶胞陣列100之高密度資料儲存。

該記憶胞陣列100包含複數條字元線110包含字元線110a、110b以及110c在一第一方向上平行延伸，以及複數條位元線120包含位元線120a、120b以及120c在垂直於該第一方向之一第二方向上平行延伸。由於該字元線110及該位元線120有這樣安置上的特性(一給定的字元線110和一給定的位元線120彼此交錯，但無物理上的交叉，而且該記憶胞位在該字元線110及位元線120的交點位置上)，故該記憶胞陣列100係一交點陣列。

記憶胞115係記憶胞陣列100之一代表的記憶胞，且安 置在該字元線110b及該位元線120b的交點位置上，該記憶胞115包含一二極體130以及第一記憶元件140a及第二記憶元件140b串聯的安置。該二極體130係電性耦接至該字元線110b，以及該第二記憶元件140b係電性耦接至該位元線120b。

讀取或寫入至記憶胞陣列100之記憶胞115，可以藉由施加合適的電壓脈衝至該對應的字元線110b和位元線120b，來引起一電流穿過該被選擇的記憶胞115而達成。而施加電壓的程度和時間則取決於該執行的操作，像是一讀取操作或一程式化操作。

對於儲存在該記憶胞115該資料值的一讀取(感測)操作上，偏壓電路(例如，參見第14圖之偏壓調整提供電壓、電流源36)耦接至該對應的字元線110b及位元線120b以施加偏壓調整合適的幅度及時間至該記憶胞115，以引起不會讓任何該記憶元件140經歷一電阻狀態改變的電流。該電流通過該記憶胞115係取決於該記憶元件140的總電阻，也就是儲存於該記憶胞115中的資料值。

對於儲存在該記憶胞115該資料值的一程式化操作上，偏壓電路(例如，參見第14圖之偏壓調整提供電壓、電流源36)耦接至該對應的字元線110b及位元線120b以施加偏壓調整合適的幅度及時間至該記憶胞115，以引起在一個或多個該記憶元件140中之一可程式化變化，來儲存該資料值至該記憶胞115中。該記憶元件140的總電阻係與儲存於該記憶胞115中的資料值對應。

第2圖概念性地繪示一單金屬氧化物材料為主記憶元件程式化至複數個電阻狀態的該電阻狀態變化特性。如第2圖 所繪示，該記憶元件在一電阻範圍內具有一初始電阻狀態，對應為初始電阻狀態”A”。舉例來說，該初始電阻可為約1000歐姆。

施加至該記憶元件之一第一電流脈衝具有一強度為V1係足以引起該記憶元件之該電阻狀態由該初始電阻狀態”A”至一電阻範圍內一電阻值對應為一第二電阻狀態”B”。舉例來說，該第一電壓脈衝的強度V1可為5伏特，而該記憶元件之該電阻可改變至10,000歐姆。

同時，施加至該記憶元件之一第二電流脈衝具有一強度為V2係足以引起該記憶元件之該電阻狀態由該初始電阻狀態”A”至一電阻範圍內一電阻值對應為一第三電阻狀態”C”。舉例來說，該第二電壓脈衝的強度V2可為7伏特，而該記憶元件之該電阻可改變至100歐姆。

在本實施例中，該第一電壓脈衝的該強度V1係不同於第二電壓脈衝的該強度V2。一般來說該第一及第二電壓脈衝可具有不同的電壓強度及/或脈衝長度。

因為該電阻狀態A、B及C相當於該記憶元件之該電阻的非重疊電阻範圍，藉著量測該記憶元件的該電阻可以決定儲存在該記憶元件的一資料值。

第3圖及第4圖概念性地繪示具有串聯安置之一第一金屬氧化物材料為主記憶元件140a及一第二金屬氧化物材料為主記憶元件140b的該電阻狀態變化特性。本發明所揭露之金屬氧化物為主的記憶元件允許用於該記憶胞的單極操作。單極操作包含使用施加在該記憶胞具有該相同電壓極性之程式 化和抹除。

如第2圖所繪示，該記憶胞115之該記憶元件140a、140b對於施加的電壓具有不同的電阻狀態變化特性。因此，在該記憶胞施加一偏壓調整來儲存一資料值，可以導致在該記憶胞一記憶元件經歷一電阻狀態變化，而該第二記憶元件會經歷不同的電阻狀態變化，或著甚至是跟本沒有電阻狀態變化。

下表歸納出在該第一記憶元件140a及第二記憶元件140b概念上的電阻狀態變化，如第3圖至第4圖中所繪示各種施加電壓以及該記憶胞115之記憶元件140a、140b的總電阻對應的改變。可理解的是，該下表的該電阻值，以及第3圖及第4圖係為了要說明本發明的例子，而真正的電阻值則需要取決於實際使用的記憶元件和記憶胞，以及施加通過該記憶胞的電壓脈衝。

該第一記憶元件140a在一電阻範圍內具有一初始電阻對應為一初始電阻狀態”A1”，該第二記憶元件140b在一電阻範圍內具有一初始電阻對應為一初始電阻狀態”A2”。第一記憶元件140a和第二記憶元件140b在一電阻範圍內的初始電阻總 和對應為該記憶胞115的一初始電阻狀態”A1+A2”，如第4圖所繪示。在該繪示的實例中該第一記憶元件140a的該初始電阻為2000歐姆，該第二記憶元件140b的該初始電阻為1000歐姆，因此總電阻為3000歐姆。

如第3圖及第4圖所示，一第一偏壓調整儲存一第一資料值包含對該記憶胞施加具有一強度V1之一第一電壓脈衝，在一電阻範圍內建立該第一記憶元件140a之一電阻，對應為一高電阻狀態”B1”。該第一偏壓調整並未在該第二記憶元件140b引起一電阻狀態改變，而因此該第二記憶元件140b在一電阻範圍內維持一電阻，對應為初始電阻狀態”A2”。第一記憶元件140a和第二記憶元件140b在一電阻範圍內的初始電阻總和對應為該記憶胞115的一電阻狀態”B1+A2”。在該繪示的實施例中該第一記憶元件140a的該電阻改變為20,000歐姆，該第二記憶元件140b維持在1000歐姆，因此該總電阻改變為21,000歐姆。

如第3圖及第4圖所示，施加一第二偏壓調整儲存一第二資料值包含對該記憶胞施加具有一強度V2之一第二電壓脈衝，在一電阻範圍內建立該第一記憶元件140a之一電阻，對應為一低電阻狀態”C1”。該第二偏壓調整並未在該第二記憶元件140b引起一電阻狀態改變，而因此該第二記憶元件140b在一電阻範圍內維持一電阻，對應為初始電阻狀態”A2”。第一記憶元件140a和第二記憶元件140b在一電阻範圍內的初始電阻總和對應為該記憶胞115的一電阻狀態”C1+A2”。在該繪示的實施例中該第一記憶元件140a的該電阻改變為200歐姆，該第二記憶元件140b維持在1000歐姆，因此該總電阻改變為1200歐姆。

如第3圖及第4圖所示，施加一第三偏壓調整儲存一第三資料值包含對該記憶胞施加具有一強度V3之一第三電壓脈衝，在一電阻範圍內建立該第一記憶元件140a之一電阻，對應為一低電阻狀態”C1”。該第三偏壓調整對該第二記憶元件140b在一電阻範圍內建立一電阻，對應為一高電阻狀態”B2”。第一記憶元件140a和第二記憶元件140b在一電阻範圍內的初始電阻總和對應為該記憶胞115的一電阻狀態”C1+B2”。在該繪示的實施例中該第一記憶元件140a的該電阻改變為200歐姆，該第二記憶元件140b維持在10,000歐姆，因此該總電阻改變為10,200歐姆。

如第3圖及第4圖所示，施加一第四偏壓調整儲存一第四資料值包含對該記憶胞施加具有一強度V4之一第四電壓脈衝，在一電阻範圍內建立該第一記憶元件140a之一電阻，對應為一低電阻狀態”C1”。該第四偏壓調整對該第二記憶元件140b在一電阻範圍內建立一電阻，對應為一低電阻狀態”C2”。第一記憶元件140a和第二記憶元件140b在一電阻範圍內的初始電阻總和對應為該記憶胞115的一電阻狀態”C1+C2”。在該繪示的實施例中該第一記憶元件140a的該電阻改變為200歐姆，該第二記憶元件140b維持在100歐姆，因此該總電阻改變為300歐姆。

對於該第一記憶元件140a及第二記憶元件140b施加電壓與該不同的電阻狀態變化行為，導致該記憶胞115具有非重疊的電阻範圍對於該記憶胞115的各種狀態。因為所有該記憶元件140之該總電阻表示儲存在該記憶胞115的該資料值，對於每一記憶元件140在電阻狀態變化行為上的差異提供了儲存多位元資料的多位元操作。

第4圖繪示該記憶胞在電阻狀態由該初始狀態至各種程式化狀態之一的變化。此外，該記憶胞的該電阻狀態可以藉著使用合適的電壓和脈衝寬度在各種程式化狀態間做變化。舉例來說，施加該第二偏壓調整可以改變該記憶胞的電阻狀態由該”B1+A2”程式化狀態至該”C1+A2”程式化狀態。

第3圖及第4圖繪示對於該記憶胞115具有兩個記憶元件140施加四種偏壓調整之五種電阻狀態(A1+A2、B1+A2、C1+B2、C1+B2、C1+C2)。誠如上述，本發明包含記憶胞包括N個記憶元件(N>1)每一記憶元件具有一不同的電阻狀態變化行為。因此，對於N個記憶元件對於該記憶胞的電阻狀態的總數可以等於或大於2N+1並且需要2N個不同的電壓脈衝。

在第3圖及第4圖的該電阻狀態改變，係由施加具有不同電壓強度電壓脈衝以及相同脈衝長度的偏壓調整所引起。舉例來說，V1可為1伏特，V2可為3.4伏特，V3可為5伏特，V4可為6伏特，而該脈衝長度可為80ns，而其上升時間為10ns，其下降時間為10ns。

替代地，該脈衝的該強度可為相同，以及改變該脈衝時間來引起該狀態的改變，例如：施加5伏特的電壓可以施加80nsec、200nsec、500nsec、2000nsec之一來設定該記憶胞至該所需的電阻狀態。

一般來說，該電阻狀態改變可以取決於實施的方式，藉著施加具有不同電壓強度及/或不同脈衝寬度之單極性電壓脈衝來引起。

第5A圖及第5B圖繪示安置在該交點陣列100上一記憶胞(包含代表的記憶胞115)一實施例的一部位之剖視圖，第5A圖係繪示沿著該位元線120的剖面，而第5B圖係繪示沿著該字元線110的剖面。

參考第5A圖及第5B圖，該記憶胞115包含在該字元線110b內之一摻雜半導體區域132。該字元線110包含具有不同於該摻雜半導體區域132之導電類型的摻雜半導體材料。因此在該摻雜半導體區域132及該字元線110b之間定義了一pn接面134，以及該二極體130包含該摻雜半導體區域132和在鄰近於該摻雜半導體區域132之該字元線110b的一部位。在該繪示的實施例中，該字元線110包含摻雜P-型半導體材料像是多晶矽，以及該摻雜的半導體區域132包含摻雜N-型半導體材料。

在一替代地實施例，該字元線130可包含其他導電材料像是W、TiN、TaN、Al以及該二極體可由具有不同導電類型之第一及第二摻雜區域形成在該字元線110之上。在另一替代實施例中，該二極體可由一輕摻雜區域形成在不同導電性的高摻雜區域之間，因此也可以發現該二極體的崩潰電壓被改善了。

該記憶胞115包含一第一導電栓塞150包含鎢延伸通過介電質170以耦接該二極體130至一第一記憶元件140a，以及一第二導電栓塞160包含鎢延伸通過介電質173、172以耦接該第一記憶元件140a至一第二記憶元件140b。其後會有更詳盡的揭露，該介電質173、172相較於其他較佳地包含可以製程上選擇(像是，選擇性蝕刻)的材料。替代地，該介電質173可以省略。

該記憶元件140a、140b包含一種或多種氧化鎢化合物WO_x ，例如：一種或多種的WO₃ 、W₂ O₅ 、WO₂ 。該第一記憶元件140a係自動對準於該第一導電栓塞150，以及該第二記憶元件140b係自動對準於該第一導電栓塞160。在一替代的實施例中該記憶元件140a、140b可以包含一種或多種NiO、Nb₂ O₅ 、CuO₂ 、Ta₂ O₅ 、Al₂ O₅ 、CoO、Fe₂ O₃ 、HfO₂ 、TiO₂ 、SrTiO₃ 、SrZrO₃ 以及(BaSr)TiO₃ 。

製造該第一記憶元件140a及該第二記憶元件140b使得第一記憶元件140a和該第二記憶元件140b具有不同的電阻狀態變化行為，允許該記憶胞執行多階操作及儲存多位元資料值。在實施例中，該第一記憶元件140a及該第二記憶元件140b可以藉由該第一導電栓塞150及第二導電栓塞個別地氧化製程來形成，以及該不同的電阻狀態變化行為可以在用來製造該第一記憶元件140a及該第二記憶元件140b之該個別的氧化製程中，使用不同氧化時間及/或不同的氧化分壓而獲得。在實施例中，第一記憶元件140a及該第二記憶元件140b係使用相同的條件來製造，可以藉由具有如第5C圖至第5D圖所繪示之不同寬度(在某些實施例中係直徑)之第一記憶元件140a和該第二記憶元件140b來達到該不同電阻狀態變化行為。

對於該記憶胞115該位元線120包含位元線120b做為一頂電極，係電性耦接於該第二記憶元件140b延伸進出第5B圖所繪示的該剖面。該位元線120包含一種或多種導電材料層。例如，該位元線120可包含鈦、鎢、鉬、鋁、鉭、銅、鉑、銥、鑭、鎳、氮、氧、釕及其結合。

介電質174分隔了鄰近的位元線120。在該繪示的實施例 中，介電質170、172、174包含氧化矽。以及介電質173包含氮化矽。替代地，其他介電材料亦可以使用。

在操作上，偏壓電路(參見例如第14圖的偏壓調整供應電壓、電流源36)耦接至該對應的字元線110b和位元線120b以施加偏壓調整至該記憶胞115並可在一個或多個該記憶元件140上引起一程式化改變，該記憶元件140之該種電阻指示儲存在該記憶胞115的該資料值。

如繪示在第5A圖及第5B圖之該剖面所能參見。該記憶胞陣列100之該記憶胞係安置在該字元線110及該位元線120之該交點位置上。記憶胞115係一代表的記憶胞並安置在該字元線110b及該位元線120b的交點上。此外，該記憶陣列140及導電栓塞150、160具有實質地與該字元線110之該寬度114相同之一第一寬度(參見第5A圖)。更者，該記憶陣列140及導電栓塞150、160具有實質地與該位元線120之該寬度124相同之一第二寬度(參見第5A圖)。在本發明中所使用『實質地』一詞彙係指能夠符合製程上容忍度。因此，對於一高記憶密度的記憶胞陣列100，該記憶胞陣列100之該記憶胞的剖面區域係全由該字元線110及該位元線120的尺寸來決定。

該字元線110具有字元線寬度114，以及跟鄰近的字元線以一字元線分隔距離112所隔開(參見第5A圖)，而該位元線120具有位元線寬度122，以及跟鄰近的位元線以一位元線分隔距離122所隔開(參見第5B圖)，在較佳的實施例中，該字元線距離114和該字元線分隔距離112總和係等於用來形成該記憶胞陣列100製程上的特徵尺寸F的兩倍，以及該位元線距離124和該位元線分隔距離122總和係等於該特徵尺 寸F的兩倍。此外，F係較佳為用來形成該位元線120及該字元線110之一製程(通常為一微影製程)之一最小特徵尺寸，使得該記憶胞陣列100之該記憶胞具有一4F² 的記憶胞面積。

在第5A圖及第5B圖所繪示的該記憶胞陣列中，該第一記憶元件140a係自動對準於該導電栓塞150，以及該第二記憶陣列140b係自動對準於該導電栓塞160。該製程上實施例將更詳盡地在後述中揭露，該記憶元件140係藉由該栓塞150、160之鎢材料氧化來形成。也可藉由如第5C圖至第5D圖所繪示之不同寬度(在某些實施例中係直徑)之第一記憶元件140a和該第二記憶元件140b來達到該不同電阻狀態變化行為。

第6圖繪示量測該記憶胞115的第一記憶元件140a以及第二記憶元件140b之電阻狀態變化行為的資料，而每一該記憶胞115包含一種或多種氧化鎢化合物像是WO₃ 、W₂ O₅ 、WO₂ 。此外，下表總結了該第一記憶元件140a及第二記憶元件140b的量測電阻變化，如第6圖所繪示，對於各種施加的電壓和其對應的該記憶胞總電阻的變化。

該第一記憶元件140a具有一1689歐姆之初始電阻，以 及該第二記憶元件140b具有一884歐姆之初始電阻，因此總電阻為2573歐姆。

施加具有3.4伏特的強度的一第一電壓脈衝以及一80ns的脈衝時間在該字元線110b及該位元線120b之間而引起該第一記憶元件140a電阻狀態變化，由一1689歐姆電阻變成44,642歐姆。該第一電壓脈衝亦引起該第二記憶元件140b電阻變化，由一884歐姆電阻變成1440歐姆。然而，在第一電壓脈衝後，該第二記憶元件140b的該電阻係仍然在該第二記憶元件140b的該初始狀態的電壓範圍內。因此，在此該第一電壓脈衝並無引起該第二記憶元件140b的該電阻狀態改變。

施加具有4.4伏特的強度的一第二電壓脈衝以及一80ns的脈衝時間在該字元線110b及該位元線120b之間而引起該第一記憶元件140a電阻狀態變化，由一1689歐姆電阻變成147歐姆。該第二電壓脈衝亦引起該第二記憶元件140b電阻變化，由一884歐姆電阻變成2247歐姆。然而，在第二電壓脈衝後，該第二記憶元件140b的該電阻係仍然在該第二記憶元件140b的該初始狀態的電壓範圍內。因此，在此該第二電壓脈衝並無引起該第二記憶元件140b的該電阻狀態改變。

施加具有5.2伏特的強度的一第三電壓脈衝以及一80ns的脈衝時間在該字元線110b及該位元線120b之間而引起該第一記憶元件140a電阻狀態變化，由一1689歐姆電阻變成117歐姆。該第三電壓脈衝亦引起該第二記憶元件140b電阻變化，由一884歐姆電阻變成11,614歐姆。

施加具有6.0伏特的強度的一第四電壓脈衝以及一80ns的脈衝時間在該字元線110b及該位元線120b之間而引起該 第一記憶元件140a電阻狀態變化，由一1689歐姆電阻變成221歐姆。該第四電壓脈衝亦引起該第二記憶元件140b電阻變化，由一884歐姆電阻變成47歐姆。

該不同的電阻狀態變化行為和對於該第一記憶元件140a和第二記憶元件140b施加的電壓，導致該記憶胞115的電阻狀態上具有非重疊的總電阻範圍。由於所有該記憶元件140的該總電阻指示儲存在該記憶胞115的該資料值，對於每一記憶元件140該電阻狀態變化行為的不同允許該記憶胞115儲存多位元資料。在第6圖中，本發明所揭露的記憶胞具有五種不同的電阻狀態，而可知曉地藉由合適增加的偏壓調整的選擇，可以得到多餘五種的不同電阻狀態。

在第5A圖至第5B圖繪示的實施例中，給一記憶胞具有兩個記憶元件140a、140b。然而，本發明並未就此限制，而是包含記憶胞具有兩種或更多的記憶元件。

第7圖至第13圖繪示用來製造第5A圖至第5B圖所述之記憶胞交點陣列100的製造流程。

第7A圖至第7B圖繪示第一步驟的剖面視圖，形成字元線在一基板上，並形成介電質170在該字元線110上。該字元線110在一第一方向上延伸進入並穿出第7A圖所繪示的剖面，以及在該繪示的實施例中包含了摻雜的半導體材料。該字元線110具有字元線寬度114以及與以字元線分隔距離112來鄰近的字元線分隔開來。

接著，一第一介層孔800陣列具有一寬度810被形成在該介電質170之上以露出該字元線110部位，以及形成該摻 雜的半導體區域132在該字元線110內，例如使用離子植佈，而得到第8A圖至第8B圖所繪示的剖面結構。該摻雜半導體區域130具有一不同於該字元線110的導電性，因而該摻雜的半導體區域132及字元線110定義出pn接面134，以及該二極體130包含該摻雜的半導體區域132以及鄰近於該摻雜半導體區域132的該字元線之一部位。

接著，一第一導電栓塞150包含在第8A圖至第8B圖的該第介層孔800內形成鎢，而得到第9A圖至第9B圖所繪示的剖面結構。可以藉著鎢材料的化學氣相沈積法CVD來形成導電栓塞150在該介層孔內接著使用像是化學機械研磨法CMP來進行一平坦化製程。

接著，氧化該導電栓塞150的一部位來形成第一記憶元件140a並自動對準於該對應的導電栓塞150的該剩餘部位，而得到第10A圖至第10B圖所繪示的剖面結構。該氧化步驟包含電漿氧化及一選擇的熱氧化步驟。舉例來說，可以使用直接氧電漿氧化或下游氧電漿氧化。在實施例中，包含純氧氣體化學反應或混合的化學反應像是氧氣/氮氣，或是氧氣/氮氣/氫氣。因為該記憶元件140a係藉著該導電栓塞150的氧化來形成，不需要額外的罩幕來形成該記憶元件140a。

接著，在第10A圖至第10圖所繪示的該結構上形成介電質173，介電質172係形成在介電質173上以及具有一寬度或直徑1110的一第二介層孔陣列形成在該介電質173、172之上，以露出該第一記憶元件140a的頂表面，而得到第11A圖至第11B圖所繪示的剖面結構。

該介層孔1100可以藉著選擇性蝕刻穿過介電質172(包 含例如氧化矽)來形成，以及使用介電質173(包含例如氮化矽)做為一蝕刻終點，以及接著選擇性蝕刻穿過介電質173以露出該第一記憶元件140的頂表面。在這樣的一個實施例中，介電質173做為一無邊界的蝕刻終點並且對於該介層孔1110改善該製程操作區間。在一些實施例中，介電質173可以省略。

接著，一第二導電栓塞160包含在第11A圖至第11B圖的該第介層孔1100內形成鎢，而得到第12A圖至第12B圖所繪示的剖面結構。可以藉著在第11A圖至第11B圖鎢材料的化學氣相沈積法CVD來形成該第二導電栓塞在該介層孔內接著使用像是化學機械研磨法CMP來進行一平坦化製程。

接著，氧化該第二導電栓塞160的一部位來形成第二記憶元件140b並自動對準於該對應的該第二導電栓塞160的該剩餘部位，而得到第13A圖至第13B圖所繪示的剖面結構。該氧化步驟包含電漿氧化及一選擇的熱氧化步驟。舉例來說，可以使用直接氧電漿氧化或下游氧電漿氧化。在實施例中，包含純氧氣體化學反應或混合的化學反應像是氧氣/氮氣，或是氧氣/氮氣/氫氣。因為該記憶元件140b係藉著該第二導電栓塞160的氧化來形成，不需要額外的罩幕來形成該記憶元件140b。該不同的電阻狀態變化形成可以由該第一記憶元件140a及第二記憶元件140b而得到，並在製造第一記憶元件140a及第二記憶元件140b個別的氧化製程上面使用不同的氧化時間及或不同的氧化分壓。在一替代實施例中，該不同的電阻狀態變化行為可以藉著具有不同寬度810、110的該介層孔800、1100而使得該第一記憶元件140a及該第二記憶元件140b具有不同的寬度來實現。舉例來說，在一些實施例中該介電層的該寬度可為次微影尺寸。

接著，位元線130可被介電質174所分隔而形成在第13A圖至第13B圖所繪示的結構上，而得到在第5A圖至第5B圖所繪示的交點陣列100。該位元線130及介電質174可藉著圖案化一位元線材料在第13A圖至第13B圖的該結構上來形成，形成介電質在該位元線130上。並實施像是化學機械研磨法CMP的平坦化製程。

請參照第14圖，其係顯示依據本發明一實施例之一積體電路10的簡化方塊圖。該積體電路10包括一交點記憶陣列100，其係使用本發明所揭露之複數個金屬氧化物材料為主的記憶元件及二極體存取裝置。一字元線解碼器12係電性耦接至複數條字元線16。一位元線(或行)解碼器18係電性耦接至複數條位元線20，以記憶陣列100中之該記憶胞(未示)讀取資料或寫入資料。位址係經由一匯流排22而提供至一字元線解碼器及驅動器14與一位元線解碼器18。在方塊24中的感測放大器與資料輸入結構係經由一資料匯流排26而耦接至位元線解碼器18。資料係從積體電路10的輸入/輸出埠、或積體電路內部與外部之其他資料來源，而經由資料輸入線28以將資料傳輸至方塊24中的資料輸入結構。其他電路30係包括於此積體電路10中，例如一泛用目的處理器或特定目的應用電路、或可提供單晶片系統功能之模組組合其係由系統於單晶片之記憶陣列所支援。資料係從方塊24中的感測放大器、經由資料輸出線32、而傳輸至積體電路10之輸入/輸出埠或其他位於積體電路10內部或外部之資料目的地。

在本實施例中所使用的控制器34，使用了偏壓調整狀態機構，並控制了偏壓調整供應電壓及電流源36的應用，例如讀取、程式化、抹除、抹除確認與程式化確認電壓。該控制器 34可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，控制器34包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，控制器34係由特殊目的邏輯電路與通用目的處理器組合而成。

雖然本發明係已參照較佳實施例來加以描述，將為吾人所瞭解的是，本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，並且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，根據本發明之結構與方法，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

10‧‧‧積體電路

12‧‧‧字元線解碼器

14‧‧‧驅動器

16‧‧‧字元線

18‧‧‧位元線(或行)解碼器

20‧‧‧位元線

22‧‧‧匯流排

24‧‧‧方塊

26‧‧‧資料匯流排

28‧‧‧資料輸入線

30‧‧‧其他電路

32‧‧‧資料輸出線

34‧‧‧控制器

36‧‧‧電流源

100‧‧‧交點記憶胞陣列

110、110a、110b、110c‧‧‧字元線

112‧‧‧字元線分隔距離

114‧‧‧字元線寬度

115‧‧‧記憶胞

120、120a、120b、120c‧‧‧位元線

122‧‧‧位元線分隔距離

124‧‧‧位元線寬度

130‧‧‧二極體

132‧‧‧摻雜半導體區域

134‧‧‧pn接口

140a‧‧‧第一記憶元件

140b‧‧‧第二記憶元件

150‧‧‧第一導電栓塞

160‧‧‧第二導電栓塞

170、172、173、174‧‧‧介電質

800、1100‧‧‧介層孔

810、1110‧‧‧寬度

第1圖繪示一使用本發明所述之三維空間記憶胞之交點記憶胞陣列的簡單圖式。

第2圖概念性地繪示一單金屬氧化物材料為主記憶元件程式化至複數個電阻狀態的該電阻狀態變化特性。

第3圖及第4圖概念性地繪示具有串聯安置一第一氧化鎢材料為主的記憶元件和一第二氧化鎢材料為主的記憶元件的一記憶胞的該電阻狀態變化行為。

第5A圖及第5B圖繪示安置在該交點陣列上一記憶胞一實施例的一部位之剖視圖。

第5C圖及第5D圖繪示不同寬度之第一記憶元件和該第二記憶元件達到該不同電阻狀態變化行為。

第6圖繪示量測該記憶胞該第一記憶元件及第二記憶元件之該電阻狀態變化行為資料。

第7圖至第13圖繪示用來製造第5A圖至第5B圖所述之記憶胞交點陣列的製造流程。

第14圖其係一積體電路的簡化方塊圖，包括一記憶胞交點陣列，其係使用本發明所揭露之複數個金屬氧化物材料為主的記憶元件及二極體存取裝置。

110a、110b、110c‧‧‧字元線

130‧‧‧二極體

132‧‧‧摻雜半導體區域

134‧‧‧pn接口

140a‧‧‧第一記憶元件

140b‧‧‧第二記憶元件

150‧‧‧第一導電栓塞

160‧‧‧第二導電栓塞

170‧‧‧介電質

Claims (24)

1. 一種記憶裝置，包含：複數條字元線；複數條位元線；以及複數個記憶胞位在該字元線及該位元線之間，每一記憶胞包含：一二極體；以及複數個記憶元件，每一記憶元件包含一種或多種金屬氧化物化合物，該二極體及該複數個記憶元件係沿著一介於該複數個字元線之一對應的字元線和該複數個位元線之一對應的位元線之間的一電流路徑以電性串聯安置，該複數記憶元件包含具有不同元件寬度的記憶元件，其中，該複數個記憶元件之每一記憶元件具有一不同的電阻狀態變化行為，據以使用2N個不同的電壓脈衝而使每一記憶胞的電阻狀態的總數為等於或大於2N+1，N為該複數個記憶元件之數量。
2. 如申請專利範圍第1項所述之記憶裝置，其中：該位元線覆蓋在該字元線之上並與該字元線在交點位置上交錯；以及該記憶胞係安置在該交點位置上。
3. 如申請專利範圍第1項所述之記憶裝置，其中該一種或多種金屬氧化物化合物包含氧化鎢(WO_x )、NiO、Nb₂ O₅ 、CuO₂ 、Ta₂ O₅ 、Al₂ O₃ 、CoO、Fe₂ O₃ 、HfO₂ 、TiO₂ 、SrTiO₃ 、SrZrO₃ 以及(BaSr)TiO₃ 至少一種。
4. 如申請專利範圍第1項所述之記憶裝置，其中：該字元線包含具有一第一導電類型之摻雜半導體材料；以及 每一記憶胞之該二極體包含一摻雜半導體區域在該對應的字元線之內，以及在鄰近於該摻雜半導體區域之該對應的字元線之一部位，該摻雜的半導體區域具有一不同於該第一導電類型之一第二導電類型。
5. 如申請專利範圍第1項所述之記憶裝置，其中每一記憶胞更包含：一第一導電栓塞在該二極體之上，並電性耦接該二極體至該複數個記憶元件中的一第一記憶元件；以及一第二導電栓塞覆蓋該第一記憶元件，並電性耦接該第一記憶元件至該複數個記憶元件中的一第二記憶元件。
6. 如申請專利範圍第5項所述之記憶裝置，其中：該第一導電栓塞及該第二導電栓塞包含鎢；該第一記憶元件係對齊於該第一導電栓塞；以及該第二記憶元件係對齊於該第二導電栓塞。
7. 如申請專利範圍第5項所述之記憶裝置，其中該對應的位元線覆蓋該第二導電栓塞。
8. 如申請專利範圍第1項所述之記憶裝置，其中：該字元線具有字元線寬度，且鄰近的字元線被一字元線分隔距離所隔開；該位元線具有位元線寬度，且鄰近的位元線被一位元線分隔距離所隔開；以及在該複數個記憶胞內的每一該記憶胞具有一記憶胞區域，該記憶胞區域具有沿著該第一方向之一第一側邊，以及沿著該第二方向之一第二側邊，該第一側邊具有一長度等於該位元線寬度及該位元線分隔距離的總和，該第二側邊具 有一長度等於該字元線寬度及該字元線分隔距離的總和。
9. 如申請專利範圍第8項所述之記憶裝置，其中該第一側邊之該長度係等於一特徵尺寸F之兩倍，以及該第二側邊之該長度係等於一特徵尺寸F之兩倍，使得該記憶胞面積等於4F² 。
10. 如申請專利範圍第1項所述之記憶裝置，更包含偏壓電路其用來施加跨越該二極體與在該複數個記憶胞中之一被選擇的記憶胞的該複數個記憶元件之該串聯安置的偏壓調整，以儲存一多位元資料值於該被選擇的記憶胞中，該偏壓調整包含：一第一偏壓調整以建立一高電阻狀態於該複數個記憶元件中之一第一記憶元件中，以及一初始電阻狀態在該複數個記憶元件中之一第二記憶元件中，以儲存該多位元資料值之一第一資料值在該被選擇的記憶胞中；以及一第二偏壓調整以建立一低電阻狀態於該一第一記憶元件中，以及該初始電阻狀態在該第二記憶元件中，以儲存該多位元資料值之一第二資料值在該被選擇的記憶胞中。
11. 如申請專利範圍第10項所述之記憶裝置，其中：該第一偏壓調整用來改變該第一記憶元件之該電阻狀態由一初始電阻狀態至該高電阻狀態，並維持該第二記憶元件之該初始電阻狀態；以及該第二偏壓調整用來改變該第一記憶元件之該電阻狀態由該初始電阻狀態及該高電阻狀態之一至該低電阻狀態，並維持該第二記憶元件之該初始電阻狀態。
12. 如申請專利範圍第10項所述之記憶裝置，該偏壓調整 包含：一第三偏壓調整以建立一低電阻狀態於該第一記憶元件中以及一高電阻狀態在該第二記憶元件中，以儲存該多位元資料值之一第三資料值於該選擇的記憶胞中；以及一第四偏壓調整以建立一低電阻狀態於該第一記憶元件中以及一低電阻狀態在該第二記憶元件中，以儲存該多位元資料值之一第四資料值於該選擇的記憶胞中。
13. 一種用來製造一記憶裝置之方法，該方法包含：形成複數條字元線；形成複數條位元線；以及形成複數個記憶胞位在該字元線及該位元線之間，每一記憶胞包含：一二極體；以及複數個記憶元件，每一記憶元件包含一種或多種金屬氧化物化合物，該二極體及該複數個記憶元件係沿著一介於該複數個字元線之一對應的字元線和該複數個位元線之一對應的位元線之間的一電流路徑以電性串聯安置，該複數記憶元件包含具有不同元件寬度的記憶元件，其中，該複數個記憶元件之每一記憶元件具有一不同的電阻狀態變化行為，據以使用2N個不同的電壓脈衝而使每一記憶胞的電阻狀態的總數為等於或大於2N+1，N為該複數個記憶元件之數量。
14. 如申請專利範圍第13項所述之方法，其中：該位元線覆蓋在該字元線之上並與該字元線在交點位置上交錯；以及該記憶胞係安置在該交點位置上。
15. 如申請專利範圍第13項所述之方法，其中該一種或多 種金屬氧化物化合物包含氧化鎢(WO_x )、NiO、Nb₂ O₅ 、CuO₂ 、Ta₂ O₅ 、Al₂ O₃ 、CoO、Fe₂ O₃ 、HfO₂ 、TiO₂ 、SrTiO₃ 、SrZrO₃ 以及(BaSr)TiO₃ 至少一種。
16. 如申請專利範圍第13項所述之方法，其中：該字元線包含具有一第一導電類型之摻雜半導體材料；以及每一記憶胞之該二極體包含一摻雜半導體區域在該對應的字元線之內，以及在鄰近於該摻雜半導體區域之該對應的字元線之一部位，該摻雜的半導體區域具有一不同於該第一導電類型之一第二導電類型。
17. 如申請專利範圍第13項所述之記憶裝置，其中每一記憶胞更包含：一第一導電栓塞在該二極體之上，並電性耦接該二極體至該複數個記憶元件中的一第一記憶元件；以及一第二導電栓塞覆蓋該第一記憶元件，並電性耦接該第一記憶元件至該複數個記憶元件中的一第二記憶元件。
18. 如申請專利範圍第17項所述之方法，其中：該第一導電栓塞及該第二導電栓塞包含鎢；該第一記憶元件係對齊於該第一導電栓塞；以及該第二記憶元件係對齊於該第二導電栓塞。
19. 如申請專利範圍第17項所述之方法，其中該對應的位元線覆蓋該第二導電栓塞。
20. 如申請專利範圍第13項所述之方法，其中：該字元線具有字元線寬度，且鄰近的字元線被一字元線分隔距離所隔開；該位元線具有位元線寬度，且鄰近的位元線被一位元線分隔距離所隔開；以及在該複數個記憶胞內的每一該記憶胞具有一記憶胞區域，該記憶胞區域具有沿著該第一方向之一第一側邊，以及沿著該第二方向之一第二側邊，該第一側邊具有一長度等於該位元線寬度及該位元線分隔距離的總和，該第二側邊具有一長度等於該字元線寬度及該字元線分隔距離的總和。
21. 如申請專利範圍第20項所述之方法，其中該第一側邊之該長度係等於一特徵尺寸F之兩倍，以及該第二側邊之該長度係等於一特徵尺寸F之兩倍，使得該記憶胞面積等於4F² 。
22. 一種用來製造一記憶裝置之方法，該方法包含：形成複數條具有第一導電類型的字元線；形成一第一介電質覆蓋於該字元線及之上，以及形成一第一介層孔陣列在該第一介電質內以露出該字元線的部位；形成複數個半導體區域在該字元線之該露出部位，該半導體區域具有一不同於該第一導電類型之導電類型；形成複數個第一記憶元件在該第一介層孔陣列內，該第一記憶元件包含一種或多種金屬氧化物化合物；形成一第二介電質覆蓋該第一記憶元件；形成一第二介層孔陣列在該第二介電質內以露出該第一記憶元件之頂表面；形成複數個第二記憶元件在該第二介層孔陣列內，該第二記憶元件包含一種或多種金屬氧化物化合物，該第一與 第二記憶元件，其元件寬度不同；以及形成複數條位元線覆蓋該第二記憶陣列。
23. 如申請專利範圍第22項所述之方法，其中：該形成複數個第一記憶元件步驟包含：沈積導電材料在該第一介層孔陣列內以及實施一平坦化製程來形成複數個第一導電栓塞；以及氧化該複數個第一導電栓塞的一部分以形成該複數個第一記憶元件；以及該形成複數個第二記憶元件步驟包含：沈積導電材料在該第二介層孔陣列內以及實施一平坦化製程來形成複數個第二導電栓塞；以及氧化該複數個第二導電栓塞的一部分以形成該複數個第二記憶元件。
24. 如申請專利範圍第22項所述之方法，其中該形成複數個半導體區域在該字元線之該露出的部位之內的步驟包含一離子佈植製程。