TWI582907B - 包括具一供電性隔離柱構成之二極體用的共用二極體組件部分之軌條堆疊的非揮發性記憶體陣列 - Google Patents

Description

包括具一供電性隔離柱構成之二極體用的共用二極體組件部分之軌條堆疊的非揮發性記憶體陣列

根據本發明之實施例係關於含有非揮發性記憶體單元陣列且特定而言含有併入被動元件記憶體單元之彼等陣列之積體電路。

具有一可偵測位準之狀態改變(例如，一電阻或相位改變)之材料用於形成各種類型之基於非揮發性半導體之記憶體裝置。舉例而言，簡單反熔絲藉由將一記憶體單元之一較低電阻初始實體狀態指派給一第一邏輯狀態(例如邏輯「0」)且將該單元之一較高電阻實體狀態指派給一第二邏輯狀態(例如邏輯「1」)而用於一次場可程式化(OTP)記憶體陣列中之二進制資料儲存。某些材料可沿其初始電阻之方向將其電阻切換回。此等類型之材料可用於形成可覆寫記憶體單元。材料中之多個位準之可偵測電阻可進一步用於形成可覆寫或不可覆寫之多狀態裝置。

具有一記憶體效應(例如一可偵測位準之電阻)之材料通常與一引導元件串聯放置以形成一記憶體單元。具有一非線性導電電流之二極體或其他裝置通常用作該引導元件。通常稱該單元之該記憶體效應為狀態改變要素。在諸多實施方案中，一組字線與位元線係配置成一大致垂直組態，每一字線與位元線之交叉點處有一記憶體單元。可在該等交叉點處構造若干雙端子記憶體單元，其中一個端子(例如，該單元之端子部分或該單元之單獨層)與形成相應字線之導體接觸且另一端子與形成相應位元線之導體接觸。有時稱此等單元為被動元件記憶體單元。

具有電阻性狀態改變元件之雙端子記憶體單元之所以已用於三維場可程式化非揮發性記憶體陣列中乃係因其設計與其他三端子記憶體裝置(例如快閃EEPROM)相比更為簡單。三維非揮發性記憶體陣列之所以具有吸引力乃係因其具有極大地增加可製造於一既定晶圓區中之記憶體單元之數目之潛能。在三維記憶體中，可在一基板上方製造多個層階之記憶體單元，而無需中間基板層。一種類型之三維記憶體包含形成於上部導體與下部導體之交叉點處之若干層構成之若干柱。該等柱可呈現各種組態，其中包含在一個實例中一與一狀態改變元件(例如一反熔絲或其他狀態改變材料)串聯之引導元件(例如一二極體)。

柱結構之形成通常包含沿一第一方向將一第一複數個層蝕刻成若干條帶、用一介電材料填充該等條帶之間的間隙、沈積一第二複數個層且接著沿一正交於該第一方向之第二方向蝕刻該兩個複數個層。此等柱結構之形成可包含要求準確對準地形成該等結構之小特徵大小之若干製造製程。此等製程可出現一系列困難。舉例而言，該第二蝕刻製程通常係選擇性的以便不蝕刻介電填充材料。因由留在電介質下面且未藉由該第二蝕刻移除之一部分材料所形成之桁條，此有時可導致毗鄰結構之無意短路。

仍存在對經改良柱設計及用於以非揮發性記憶體陣列技術形成柱之對應製造製程之需要。

本發明提供一種包含位於導體之間的垂直定向之二極體結構之積體電路及製造該積體電路之方法。雙端子裝置(例如被動元件記憶體單元)可包含一與一反熔絲及/或其他狀態改變元件串聯之二極體引導元件。藉由使用上部與下部導體組之交叉點處之柱結構而形成該等裝置。藉由用該等導體中之一者形成用於一軌條堆疊中之每一柱之該二極體之一部分來降低該等柱結構之高度。在一個實施例中，一二極體可包含一第一導電類型之一第一二極體組件及一第二導電類型之一第二二極體組件。該等二極體組件中之一個二極體組件之一部分分為第一與第二部分，其中一個部分位於形成於該軌條堆疊中之部分上，該部分在該軌條堆疊處與藉由使用該軌條堆疊處之柱所形成之其他二極體共用。

根據一個實施例，一積體電路裝置包含：一第一導體，其沿一第一方向在一基板上方伸長；一第一組條帶，其包含一第二導體及一第一二極體組件之一第一部分；及一柱，其形成於該第一導體與該第一組條帶之間。該第一組條帶沿一第二方向在該基板上方伸長，其中該第二方向大致正交於該第一方向。該柱包含該第一二極體組件之一第二部分、一第二二極體組件及一串聯於該第一導體與該第一組條帶之間的狀態改變元件。

根據另一實施例，一非揮發性半導體記憶體包含：一基板；複數個大致平行且大致共面之第一導體，其位於該基板上方之一第一高度處；複數個大致平行且大致共面之軌條堆疊，其位於該基板上方之一第二高度處；及複數個柱，其形成於該複數個第一導體與該複數個軌條堆疊之交叉點之間。該等第一導體沿一第一方向伸長且該等軌條堆疊沿一大致正交於該第一方向之第二方向伸長。每一軌條堆疊包含一第二導體及用於與該軌條堆疊相關聯之複數個二極體之一第一二極體組件之一第一部分。該複數個柱包含一形成於一第一軌條堆疊與該複數個第一導體之交叉點處之第一組柱。該第一組柱各自包含用於與該第一軌條堆疊相關聯之該複數個二極體之該第一二極體組件之一第二部分、一第二二極體組件及一狀態改變元件。

在一個實施例中，提供一種製造一積體電路裝置之方法，其包含：在一基板上方之一第一高度處形成複數個大致平行且大致共面之第一導體；在該基板上方之一第二高度處形成複數個大致平行且大致共面之軌條堆疊；及在該複數個第一導體與該複數個軌條堆疊之交叉點之間形成複數個柱。該等第一導體沿一第一方向伸長且該等軌條堆疊沿一大致正交於該第一方向之第二方向伸長。每一軌條堆疊包含一第二導體及用於與該軌條堆疊相關聯之若干柱之複數個二極體之一第一二極體組件之一第一部分。該複數個柱可包含一形成於一第一軌條堆疊與該複數個第一導體之交叉點處之第一組柱。該第一組柱可各自包含用於對應於該第一軌條堆疊之該複數個二極體之該第一二極體組件之一第二部分、一第二二極體組件及一狀態改變元件。

藉由閱讀說明書、圖式及申請專利範圍，可獲知所揭示技術之其他特徵、態樣及目標。

圖1繪示包含形成於上部導體與下部導體之間的一交叉點處之若干層構成之一柱100之一雙端子非揮發性記憶體單元之一例示性結構。該記憶體單元之一第一端子部分連接至一第一導體110且該記憶體單元之一第二端子部分連接至一第二導體112。該記憶體單元係與柱100共同延伸，其包含一與一狀態改變元件104串聯之引導元件102及一反熔絲106以提供非揮發性資料儲存。

該引導元件可採取展示一非線性導電電流特性(例如一簡單二極體)之任一合適裝置之形式。該狀態改變元件將隨實施例而不同且可包含眾多類型之材料以藉由各代表性實體狀態儲存資料。狀態改變元件104可包含電阻改變材料、相位改變電阻性材料等等。一半導體或具有至少兩個位準之可偵測電阻變化(例如，低至高及高至低)之其他材料可用於形成一被動儲存元件。藉由將邏輯資料值指派給可設定且可自電阻改變元件104讀取之各種位準之電阻，由柱100形成之該記憶體單元可提供可靠之資料讀取/寫入能力。反熔絲106可進一步提供可用於非揮發性資料儲存之電阻狀態改變能力。一反熔絲係製造為一高電阻狀態且可經爆裂或熔斷而成為一較低電阻狀態。通常，一反熔絲在其初始狀態下不導電且在其經爆裂或熔斷狀態下之低電阻情形下展示高導電性。由於一離散裝置或元件可具有一電阻及不同電阻狀態，因此術語電阻率及電阻率狀態用於指代材料本身之性質。因此，一電阻改變元件或裝置可具有電阻狀態，而一電阻率改變材料則可具有電阻率狀態。可使用各種類型之反熔絲，其中包含但不限於(例如)介電斷裂反熔絲、本徵或輕摻雜多晶體半導體反熔絲及非晶半導體反熔絲。

反熔絲106可向記憶體單元100提供超出其狀態改變能力之益處。舉例而言，一反熔絲可用於相對於與該記憶體單元相關聯之讀取-寫入電路將該單元之導通電阻設定於一適當位準下。此等電路通常用於使該反熔絲爆裂且具有一相關聯電阻。由於此等電路驅動電壓及電流位準以使該反熔絲爆裂，因此該反熔絲往往在稍後作業期間針對此等相同電路將該記憶體單元設定於一適當導通電阻狀態下。

各種材料皆展示適於實施狀態改變元件104之電阻率改變行為。合適材料之實例包含(但不限於)經摻雜半導體(例如多晶體矽(polycrystalline silicon)，更通常地為多晶矽(polysilicon))、過渡金屬氧化物、複合金屬氧化物、可程式化金屬化連接件、相位改變電阻性元件、有機材料可變電阻器、碳聚合物膜、經摻雜硫屬玻璃及含有改變電阻之可行動原子之蕭特基障壁二極體。在某些情形下可僅沿一第一方向(例如，高至低)設定此等材料之電阻率，而在其他情形下，可將該電阻率自一第一位準(例如，較高電阻)設定至一第二位準(例如，較低電阻)，且接著重設回至該第一電阻率位準。在一個實施例中，狀態改變元件104可係一反熔絲。

可將一系列電阻值指派給一實體資料狀態以在設定及重設循環之後提供裝置間之差異以及裝置內之變化。術語設定及重設通常分別用於指代將一元件自一高電阻實體狀態改變至一低電阻實體狀態(設定)及將一元件自一低電阻實體狀態改變至一較高電阻實體狀態(重設)。

可根據本發明之實施例使用其他類型之雙端子非揮發性記憶體單元。舉例而言，一個實施例不包含一反熔絲106且僅包含狀態改變元件104及引導元件102。其他實施例可包含代替該反熔絲或除該反熔絲以外之額外狀態改變元件。各種類型之合適的記憶體單元闡述於題目為「Vertically Stacked Field Programmable Non-volatile Memory and Method of Fabrication」之第6,034,882號美國專利中。可使用各種其他類型之單元，其中包含闡述於以下美國專利及美國專利申請案中之單元：第6,420,215號美國專利及2001年6月29日提出申請、題目為「Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack」之序號為09/897,705之美國專利申請案以及2000年4月28日提出申請、題目為「Three-Dimensional Memory Array and Method of Fabrication」之序號為09/560,626之美國專利申請案，該等美國專利及美國專利申請案皆以全文引用的方式併入本文中。

圖2繪示由位於上部導體與下部導體之交叉點處之若干層構成之一柱形成之一雙端子非揮發性記憶體單元之另一例示性結構。在此實例中，該引導元件係一二極體，其具有由一反熔絲層106分開之一第一二極體組件114與一第二二極體組件116。有時稱此等配置為初始二極體。該二極體可包含適於形成一適當二極體接面之不同導電類型之材料之各種組合。舉例而言，第一二極體組件114可係一高度摻雜多晶矽層且該第二組件係一不同導電類型之一本徵或輕摻雜多晶矽層。起因於可使未摻雜區域表現為被輕微摻雜之缺陷、污染物等等，未摻雜區域可能並非係完全地電中性。仍視此一二極體為具有一本徵層。在一個實施例中，第一組件114係一重摻雜P+矽層且第二組件係一本徵或輕摻雜N-層116。當然，在另一實施例中，可反轉N-與P+型層。另外，一重摻雜N+矽層可用於一個組件且一本徵或輕摻雜P-矽層用於另一組件。在另一實例中，該第二組件亦可係重摻雜。

圖2中不包含一狀態改變元件104，雖然在另一實施例中可與反熔絲及二極體串聯地添加一個狀態改變元件。應注意，在一個實施例中，該二極體引導元件本身可用作一狀態改變元件。已發現用於形成某些記憶體單元中之二極體之材料本身展示電阻性改變能力。舉例而言，在一個實施例中，二極體之本徵區域係由已展現自一較高電阻率狀態被設定至一較低電阻率狀態且接著自該較低電阻率狀態重設回至一較高電阻率狀態之能力之多晶矽形成。因此，二極體本身或其一部分亦可形成一用於記憶體單元之狀態改變元件。在其他實施例中，一個或多個額外層可包含於用於記憶體單元之柱100中以形成一狀態改變元件。舉例而言，多晶矽、過渡金屬氧化物等等之一額外層可包含於該單元中以提供一狀態改變記憶體效應。例如，此額外層可包含於一二極體組件與導體中之一者之間。

導體110與導體112通常彼此正交且形成用於存取一記憶體單元陣列之陣列端子線之一部分。可稱位於一個層處之陣列端子線(亦稱為陣列線)為字線或X-線。可稱位於一垂直毗鄰層處之陣列線為位元線或Y-線。如柱100處之一記憶體單元之形成所示，一記憶體單元可形成於每一字線與每一位元線之投影交叉點處，且連接於相應交叉字線與位元線之間。一具有至少兩個層階之記憶體單元(亦即，兩個記憶體平面)之三維記憶體陣列可利用多於一個字線層及/或多於一個位元線層。

圖3A-3B繪示一例示性單片式三維記憶體陣列之一部分。一單片式三維記憶體陣列係一種其中多個記憶體位準形成於一單個基板(例如一晶圓)上方而無需中間基板之記憶體陣列。字線層與位元線層兩者共用於圖3A之透視圖中所繪示之結構中之記憶體單元之間。通常稱此組態為一完全鏡像結構。複數個大致平行且共面導體在一第一記憶體層階L0處形成一第一組位元線162。層階L0處之記憶體單元152包含形成於該等位元線與毗鄰字線164之間的若干柱。在圖3A-3B之配置中，字線164共用於記憶體層L0與L1之間，且因此進一步連接至記憶體層階L1處之記憶體單元170。一第三組導體形成用於層階L1處之此等單元之位元線174。此等位元線174又共用於繪示於圖3B之剖面圖中之記憶體層階L1與記憶體層階L2之間。記憶體單元178連接至位元線174及字線176以形成第三記憶體層階L2，記憶體單元182連接至字線176及位元線180以形成第四記憶體層階L3，且記憶體單元186連接至位元線180及字線184以形成第五記憶體層階L5。該等二極體之極性之配置以及字線與位元線之相應配置可隨實施例而不同。另外，可使用多於或少於五個記憶體層階。

可相對於先前記憶體單元層階之二極體顛倒地形成圖3A之實施例中之一既定記憶體單元層階之二極體引導元件。舉例而言，若單元152包含一係P+型之底部重摻雜區域及一頂部本徵或輕摻雜N-型區域，則在單元170之第二層階中，該底部重摻雜區域可係N-型而該頂部重摻雜區域則係P+型。

在一替代實施例中，可在毗鄰記憶體層階之間形成一層間電介質。無導體共用於記憶體層階之間。通常稱三維單片式儲存記憶體之此類型之結構為一非鏡像結構。在某些實施例中，可將共用導體之毗鄰記憶體層階與不共用導體之毗鄰記憶體層階堆疊於相同單片式三維記憶體陣列中。在其他實施例中，某些導體共用而其他導體不共用。舉例而言，在某些組態中，僅字線或僅位元線可共用。一第一記憶體層階L0可包含位於一位元線層階BL0與字線層階WL0之間的記憶體單元。層階WL0處之字線可共用以形成連接至一第二位元線層階BL1之一記憶體層階L1處之單元。該等位元線層不共用從而下一層可包含一用以將位元線BL1與下一層階之導體分開之層間電介質。通常稱此類型之組態為半鏡像。無需將所有記憶體層階形成為具有相同類型之記憶體單元。若需要，使用電阻性改變材料之記憶體層階可與使用其他類型記憶體單元等等之記憶體層階交替。

圖4A繪示根據本發明一個實施例之一單片式三維非揮發性記憶體陣列之一部分。藉由使用位於第一導體202與第二導體204之間的交叉點處之柱結構230來形成記憶體單元。為清楚起見，在圖4A中僅繪示一個第一導體202。每一第二導體204係進一步包含一重摻雜N+型矽層206及本徵或輕摻雜N-型矽層208之若干層構成之一軌條堆疊之一部分。由介電材料(例如氧化矽)條210將該等軌條堆疊與毗鄰軌條堆疊分開。重摻雜層206對下伏金屬導體層204提供良好電接觸。舉例而言，此高度摻雜矽層將停止歐姆過渡，藉此防止蕭特基二極體在金屬導體與一下伏本徵或輕摻雜層之接面處之不合意形成。各種摻雜技術可用於形成本文中所闡述之摻雜材料。藉由實例方式，在一個實施例中可使用沈積期間之原位摻雜。亦可使用其他摻雜技術，例如離子植入、等離子體浸沒、氣體源擴散或固體源擴散。此外，當在一個實施例中形成陣列之不同層時可使用不同摻雜技術。

複數個柱結構230形成於層208上方，每一柱結構包含一本徵或輕摻雜N-型矽額外層212、一反熔絲層214及一重摻雜P+型矽層216。P+型矽層216形成一用於該對應柱之記憶體單元之第一二極體組件。每一柱中之輕摻雜或本徵N-型矽層212形成用於該對應柱之記憶體單元之一第二二極體組件之一第一部分。用於每一記憶體單元之該第二二極體組件進一步包含一由本徵或輕摻雜N-型材料下伏條帶208形成之第二部分。此等條帶208藉此沿其第一方向上之長度被每一上覆柱共用以形成用於每一柱之該第二二極體組件之一部分。

藉由將該第二二極體組件之一部分移至軌條堆疊220，形成一降低高度之柱。已發現，可將該第二二極體組件之某一部分移至軌條堆疊而不會對該記憶體單元之電效能產生不利影響。以此方式，可降低柱之高度同時仍在上部導體與下部導體之間的交叉點處形成離散記憶體單元。下文將針對形成軌條堆疊中之該等第二二極體組件之一第二部分之電效應提供更多細節。

雖然在圖4A中該第一二極體組件係重摻雜P+型矽且該第二二極體組件係本徵或輕摻雜N-型矽，但可使用不同材料組合來形成該二極體引導元件。舉例而言，在一替代實施方案中，可將一重摻雜N+型材料與一本徵或輕摻雜P-型材料配對。另外，在其他實施例中，可反轉該等材料相對於上部導體與下部導體之定向。

圖4B繪示圖4A之非揮發性記憶體之一部分，圖解說明可個別地選擇所闡述陣列之記憶體單元而不干擾連接至共同選擇線之未選記憶體單元。圖4B中已垂直翻轉陣列之定向，且為陳述清楚起見省略某些部分。繪示一組偏壓條件用於選擇形成於柱230a處之記憶體單元，同時不選擇形成於柱230b處之記憶體單元。該等偏壓條件可用於藉由爆裂或斷裂(例如)柱230a處之反熔絲214a來程式化該記憶體單元。在此一作業中，充分隔離柱230a處之記憶體單元是重要的以使得可充分斷裂反熔絲214a同時不干擾或以其他方式影響反熔絲214b。在特定闡述之實施例中，將10V施加至選定第一導體202a，同時將1V施加至未選第一導體202b且將選定導體204a接地。在一個實施例中，該第二組導體中之其他未選導體204a(未顯示)可具有一施加於其上之約8V之電壓。

在該等所施加偏壓條件下，產生一通過柱230a之強電場，其具有一自導體202a至導體204a之方向。由於N-層208a係一電耦合至柱230a與230b兩者之共同節點，因此可期望選定導體202a與未選導體220b之間的一感應電流通過N-層208a。此一驅動電流可引起柱230b處之記憶體單元可無意地被程式化或被干擾之問題。然而，已發現，該第二二極體組件之某一部分可共用於一共同軌條堆疊中同時仍可避免未選柱中之記憶體單元之非有意干擾。

導體202a與導體204a之間的強電場感應出沿該電場之方向由箭頭240所繪示之一注入電洞電流。一電場亦沿一自導體202b至導體204a之方向存在於未選柱230b中。此電場亦感應出一具有一自導體202b至導體220a之方向由箭頭242表示之電洞電流。雖然小於選定柱中之電場，但未選柱中之電場可足夠強以抵製大部分注入電洞到達未選反熔絲214b，藉此避免對柱230b處之記憶體單元之干擾。

應注意，一少量擴散電洞電流仍可到達未選記憶體單元中之反熔絲層。然而，該擴散電流隨距離以指數方式減少以使得可選擇柱之一適當高度以最小化或消除該少量電流可引起之任何干擾問題。圖5係一顯示一個例示性實施方案中之該少量擴散電洞電流與該柱之高度之間的關係之曲線圖。沿y軸用對數將電洞電流錶示為展示為沿x軸之柱高度之函數。在特定闡述之實施例中，假設形成二極體組件之第二部分之N-層與柱之一總高度為約3000埃(A)。當柱之高度減少時，軌條堆疊中之N-層之高度增加一對應量以使得該總高度保持約3000A。

線250顯示所施加偏壓條件下之一選定導體202a中之電流且線252顯示一未選導體202b中之電流。在一約450A之柱高度下，該選定導體中之電流略大於1×10^-03安培，而該未選導體中之電流略小於1×10^-04安培。可期望該等未選柱中之此位準之電流對對應記憶體單元產生干擾，例如藉由爆裂反熔絲214b。當柱之高度增加時，該選定導體中之電流保持約相同位準，而該未選導體中之電流降低。在一約1050A之高度下，該未選導體中之電流降至約1×10^-6安培。此電流可足夠低以不引起一干擾問題。在約1300A之情形下，該電流已進一步降至約1×10^-7安培。應注意，圖5中所表示之實際值僅係例示性且將根據一既定實施方案中之其他層之材料、摻雜位準及尺寸而不同。經製造裝置可經歷測試以表徵不同柱高度下所經受之干擾之量以為所需之實施方案準確選擇一適當尺寸。

圖6A-6I示意性地圖解說明根據一個實施例之一單片式三維非揮發性記憶體陣列之製造。所闡述之製造可發生於在一個實施例中形成一個或多個下伏記憶體層階之後。如圖6A中所示，一絕緣層302L形成於一基板(未顯示)上方。在某些實施例中，可省略絕緣層302L，例如在使用一鏡像單元層階配置且該等製程用於在一個或多個先前層階上方形成一額外記憶體層階時。該下伏基板可係任一半導體基板(例如一單晶矽、IV-IV化合物、III-V化合物、II-VII化合物等等)且包含形成於該基板上方之外延或其他半導體層。該基板可包含形成於其中之積體電路。絕緣層302L可包含任一合適之絕緣材料(例如二氧化矽、氮化矽、高介電膜等等)。

一可選黏合層304L形成於該絕緣材料上方以幫助導電層306L黏合。該黏合層可包含(藉由非限制性實例方式)以下材料：例如氮化鉭、氮化鎢、鈦鎢、濺鍍鎢、氮化鈦或該等材料之組合。可藉由此項技術中已知之任一製程來形成該黏合層，例如化學氣相沈積(CVD)、實體氣相沈積(PVD)或原子層沈積(ALD)。在一個實施例中，將黏合層304L沈積為一約100A之厚度。術語厚度係指沿一垂直於該層形成於其上之基板之方向所量測之垂直厚度。

導電層306L係藉由使用例如CVD或PVD之已知製程而形成於黏合層304L上方。該導電層可包含此項技術中已知之任一合適之導電材料，其中包含但不限於鉭、鈦、鎢、銅、鈷或其合金。在一個實施例中，藉由CVD沈積鎢達一約3000A之厚度，雖然所使用之厚度、材料及製程可隨實施例而不同。一可選黏合層308L形成於第一導電層306L上方達一約100A之厚度。該黏合層可由如針對層304L所闡述之不同材料形成。一具有一第一導電類型之矽層310L形成於導電層308L上方。在一個實施例中，該矽層係一重摻雜P+型多晶矽層，其具有一約200A之厚度。可使用其他厚度。藉由實例方式，在一個實施例中，可以一大於5×10¹⁸個原子每立方公分之濃度摻雜該重摻雜P+多晶矽層。在另一實施例中，以一大於1×10¹⁹個原子每立方公分之濃度摻雜該P+層，且在又一實施例中以一大於1×10²⁰個原子每立方公分之濃度摻雜該P+層。

一反熔絲層312L形成於重摻雜P+型層上方。在一個實施例中，該反熔絲材料係二氧化矽，其沈積為一約20-100A之厚度。可使用其他厚度。由具有一不同於層310L之導電類型之材料構成之一矽層314L形成於該反熔絲層上方。層314L將形成用於每一柱之一第二二極體組件之第一部分。當層310L係一重摻雜P+型矽層時，層314L可係一具有一相反導電類型(在此實例中稱為N-)之未摻雜本徵矽層或一輕摻雜矽層。在一個實施例中，層314L沈積為一約1300A之厚度。在一個實施例中，當層314L係一輕摻雜N-型材料時，以一小於5×10¹⁷個原子每立方公分之濃度摻雜該矽。在另一實施例中，使用一小於1×10¹⁷個原子每立方公分或1×10¹⁶個原子每立方公分之濃度。一硬遮罩層316L形成於N-層314L上方。可使用任一合適之硬遮罩材料，其中包含但不限於(例如)氮化矽。接著光阻劑條帶318藉由使用習用光微影技術而形成於該硬遮罩上方。該等光阻劑條帶沿一第一方向在該硬遮罩上方伸長，其中在一沿一大致垂直於該第一方向之第二方向而毗鄰之若干條帶之間存在間隔。在一個實施例中，亦可使用間隔輔助圖案化或奈米壓印技術來以小於正使用之光微影製程之最小可界定特徵大小形成一圖案。

藉由將該光阻劑用作一圖案來蝕刻該硬遮罩層，接著如圖6B中所繪示蝕刻穿過該等下伏層。蝕刻繼續直至到達絕緣層302L為止。可使用任一或任何合適之蝕刻製程。將該等層蝕刻成若干條帶，該等條帶沿第一方向伸長，其中在沿該二方向而毗鄰之若干條帶之間存在間隔。該等條帶之寬度可隨實施例而不同，但在一個實施例中係約450A。蝕刻該層堆疊形成一沿第一方向在該基板上方伸長之第一組導體306S(1)-(3)。將層308L、310L、312L、314L及316L全部蝕刻成條帶308S(1)-(3)、310S(1)-(3)、312S(1)-(3)、314S(1)-(3)及316S(1)-(3)。

在蝕刻以形成該等第一導體之後，移除該等光阻劑條帶及硬遮罩條帶316S(1)-(3)。可使用習用製程(例如在一含氧等離子體中灰化)來移除該光阻劑，接著使用習用製程(例如一化學濕蝕刻)來移除該硬遮罩層。在移除該光阻劑及硬遮罩之後，如圖6C中所顯示，一介電材料320沈積於該等條帶上面及該等條帶之間。該介電材料可係任一合適之電絕緣材料，例如，二氧化矽、氮化矽或氧氮化矽。藉由使用習用技術(例如化學機械拋光)移除過度介電材料。在一個實施例中，一大致平面表面由條帶314S(1)、314S(2)及314S(3)以及分開該等毗鄰條帶之介電材料之上部表面形成。在如圖6C中所圖解說明之另一實施例中，該介電層恰好凹陷於條帶314S(1)-(3)之上部表面下方。

圖6D係沿圖6C中線A--A所截取之一剖視圖，其顯示一沿第一方向之整個陣列之視圖。一黏合層條帶304S(1)上覆在絕緣層302L上面，接著係一第一導體306S(1)、另一黏合層條帶308S(1)、一重摻雜P+矽條帶310S(1)、一反熔絲層條帶312S(1)及一本徵或輕摻雜矽條帶314S(1)。

接著在條帶314S(1)上方形成一第二層330L，其由具有一不同於層310L之導電類型之材料構成。層330L具有相同導電類型之材料314L且將形成用於多個記憶體單元之第二二極體組件之一第二部分。在一個實施例中，層330L係輕摻雜N-矽之一第二層，其具有一與層314L之摻雜濃度大致類似之摻雜濃度。在一個實施例中，層330L係約1300A，雖然該厚度可隨實施例而不同。藉由使用習用製程(例如CVD)在層330L上方形成一重摻雜層332L。在一個實施例中，層332L係一重摻雜N+型矽層，其提供與上覆導電層之良好電接觸且避免形成蕭特基二極體。在一個實施例中，層332L形成為一約200A之厚度。一黏合層334L形成於層332L上方。在一個實施例中，該黏合層係一沈積為一約100A之深度之TiN層，雖然可使用如針對層304L所闡述之其他材料及厚度。接著一第二導電層336L形成於該黏合層上方。在一個實施例中，第二導電層336L係藉由CVD或PVD而沈積為一約3000A之厚度之鎢。可使用如針對第一導電層306L所闡述之其他材料、製程及尺寸。

使用下一系列製程來形成一用於將層336L、334L、332L及330L蝕刻成一第二組軌條帶堆疊之圖案。該圖案亦用於將條帶314S、312S、310S及308S蝕刻成柱。首先，一矽層338L在導電層336L上方沈積為一約300A之厚度。一可選黏合層可形成於導電層336L與矽層338L之間。接著一氧化層340L沈積在該矽層上面達一約200A之厚度。可使用其他厚度。沿第二方向伸長之光阻劑條帶342形成於該氧化層上方。該等光阻劑條帶由沿第一方向之間隔分開。

如圖6E中所示，藉由將該光阻劑用作一遮罩來將該氧化層蝕刻成條帶340S(1)、340S(2)及340S(3)，該等條帶沿第二方向在該矽層上方伸長。在蝕刻之後，藉由使用一合適之製程將該光阻劑移除，接著在氧化層340L之毗鄰條帶340S之間的間隔中及在每一條帶之上部表面上方沈積一鈷層344L。鈷顯示良好抗蝕刻性以使得其可形成一用於蝕刻之合適的硬遮罩層。在一個實施例中，鈷層344L形成為一約500A之深度。在沈積該鈷之後，在一高溫(例如，650℃)下對該晶圓進行退火，從而使鈷矽(CoSi)在該氧化層之毗鄰條帶之間的區中生長。圖6F繪示由該退火製程形成之CoSi條帶346S(1)、346S(2)及346S(3)。

在退火之後，如圖6G中所示，移除鈷層344L、氧化層340L及矽層338L之剩餘部分。在一個實施例中，使用一化學濕蝕刻來剝除此等層。亦可使用選擇性或非選擇性蝕刻製程。可接著將該等CoSi條帶用作一用於蝕刻該等下伏層之遮罩。如圖6H中所示，蝕刻繼續穿過該等下伏層直至到達黏合層304L為止。在一個實施例中，使用一選擇性蝕刻製程來蝕刻穿過此等層，同時不蝕刻用於填充由該第一蝕刻製程形成之該等條帶之間的間隔之介電材料320。蝕刻導電層336L形成一第二組導體336S(1)、336S(2)、336S(3)，該等導體沿第二方向伸長，沿第一方向跨越該基板帶有位於其間之間隔。該第二組導體係一組軌條堆疊之一部分，其進一步包含黏合層334L之條帶334S(1)-(3)、重摻雜N+型歐姆接觸層332L之條帶332S(1)-(3)及本徵或輕摻雜層330L之條帶330S(1)-(3)。蝕刻條帶314S(1)、312S(1)、310S(1)及308S(2)形成柱。一第一柱由區域308P(1)、310P(1)、312P(1)及314P(1)形成，一第二柱由區域308P(2)、310P(2)、312P(2)及314P(2)形成且一第三柱由區域308P(3)、310P(3)、312P(3)及314P(3)形成。

在蝕刻之後，於該等軌條堆疊與該等柱上方及之間沈積另一介電材料層350。可使用任一合適電絕緣材料(例如氧化矽)。可在介電層350上方形成一額外介電層以形成一層間介電層來將剛剛形成之記憶體層階與一隨後形成之記憶體層階隔離。在其他實施例中，不形成一層間介電層以使得導體336S(1)等等可被一鏡像或半鏡像配置中之下一記憶體層階共用。在一個實施例中，可在形成額外記憶體層階之前移除CoSi硬遮罩層，雖然此並非需要。

上述製造製程僅係用於形成一具有形成於一軌條堆疊中之一二極體組件之一部分之三維記憶體陣列之一合適技術之一個實例。在一個實施例中，例如，一鑲嵌製程可用於形成用於柱之本徵或輕摻雜二極體組件材料。在形成較低軌條堆疊(各自包含一本徵或輕摻雜二極體組件層)之後，可將氧化物沈積為軌條堆疊之間的一間隙填充且亦可將氧化物沈積在該等軌條堆疊上方達較低軌條堆疊上方之柱之所需高度。可藉由(例如)印刷來圖案化該氧化物以界定其中用於該等柱之位置。可接著蝕刻該氧化物以在將本徵或輕摻雜矽層沈積於其中用於形成柱之該氧化物中界定若干電洞。接著，處理可以一類似於已闡述之方式繼續進行。

圖7係一包含一可如圖4A-4B及6A-6I所闡述而形成之記憶體陣列402之一例示性積體電路之方塊圖。記憶體陣列402之陣列端子線包含組織為若干列之各層字線及組織為若干行之各層位元線。積體電路400包含列控制電路420，其輸出408連接至記憶體陣列402之相應字線。該列控制電路接收一群組M列位址信號及一個或多個各種控制信號，且通常可包含如列解碼器422、陣列端子驅動器424及用於讀取與寫入(亦即，程式化)作業兩者之塊選擇電路426之此等電路。積體電路400亦包含行控制電路410，其輸入/輸出406連接至記憶體陣列402之相應位元線。行控制電路406接收一群組N行位址信號及一個或多個各種控制信號，且通常可包含如行解碼器412、陣列端子接收器或驅動器414、塊選擇電路416以及讀取/寫入電路及I/O多工器之此等電路。針對其至記憶體陣列402之各陣列端子之連接，例如列控制電路420及行控制電路410之電路可統稱為控制電路或陣列端子電路。

出於圖解說明及闡述之目的，上文已對本發明進行了詳細闡述。其並非意欲為窮舉性或將本發明限定於所揭示之準確形式。根據上文教示亦可作出諸多種修改及改變。所闡述實施例之選擇旨在最佳地解釋本發明之原理及其實際應用以藉此使其他熟習此項技術者能夠在各種實施例中且用適於所預想特定使用之各種修改來最佳地利用本發明。本發明之範疇意欲由隨附申請專利範圍來界定。

100．．．柱

102．．．引導元件

104．．．狀態改變元件

106．．．反熔絲

110．．．第一導體

112．．．第二導體

114．．．第一二極體組件

116．．．第二二極體組件

152．．．記憶體單元

162．．．位元線

164．．．字線

170．．．記憶體單元

174．．．位元線

176．．．字線

178．．．記憶體單元

180．．．位元線

182．．．記憶體單元

184．．．字線

186．．．記憶體單元

202．．．第一導體

202a．．．選定第一導體

202b．．．未選第一導體

204．．．第二導體

204a．．．選定導體

206．．．重摻雜N+型矽層

208．．．本徵或輕摻雜N-型矽層

208a．．．N-層

210．．．條帶

212．．．輕摻雜或本徵N-型矽層

214．．．反熔絲層

214a．．．反熔絲

214b．．．反熔絲

216．．．重摻雜P+型矽層

220．．．軌條堆疊

220a．．．導體

230．．．柱結構

230a．．．柱

230b．．．柱

302L．．．絕緣層

304L．．．可選黏合層

304S(1)．．．黏合層條帶

306L．．．導電層

306S(1)．．．導體

306S(2)．．．導體

306S(3)．．．導體

308L．．．可選黏合層

308P(1)．．．區域

308P(2)．．．區域

308P(3)．．．區域

308S(1)．．．條帶

308S(2)．．．條帶

308S(3)．．．條帶

310L．．．矽層

310P(1)．．．區域

310P(2)．．．區域

310P(3)．．．區域

310S(1)．．．條帶

310S(2)．．．條帶

310S(3)．．．條帶

312L．．．反熔絲層

312P(1)．．．區域

312P(2)．．．區域

312P(3)．．．區域

312S(1)．．．條帶

312S(2)．．．條帶

312S(3)．．．條帶

314L．．．矽層

314P(1)．．．區域

314P(2)．．．區域

314P(3)．．．區域

314S(1)．．．條帶

314S(2)．．．條帶

314S(3)．．．條帶

316L．．．硬遮罩層

316S(1)．．．條帶

316S(2)．．．條帶

316S(3)．．．條帶

318．．．條帶

320．．．介電材料

330L．．．層

330S(1)．．．條帶

330S(2)．．．條帶

330S(3)．．．條帶

332L．．．重摻雜層

332S(1)．．．條帶

332S(2)．．．條帶

332S(3)．．．條帶

334L．．．黏合層

334S(1)．．．條帶

334S(2)．．．條帶

334S(3)．．．條帶

336L．．．第二導電層

336S(1)．．．條帶

336S(2)．．．條帶

336S(3)．．．條帶

338L．．．矽層

340L．．．氧化層

340S(1)．．．條帶

340S(2)．．．條帶

340S(3)．．．條帶

342．．．條帶

344L．．．鈷層

346S(1)．．．條帶

346S(2)．．．條帶

346S(3)．．．條帶

350．．．介電層

400．．．積體電路

402．．．記憶體陣列

406．．．行控制電路

408．．．輸出

410．．．行控制電路

412．．．行解碼器

414．．．陣列端子接收器或驅動器

416．．．塊選擇電路

422．．．列解碼器

424．．．陣列端子驅動器

426．．．塊選擇電路

圖1繪示一具有一與一狀態改變元件及反熔絲串聯之引導元件之例示性雙端子非揮發性記憶體單元。

圖2繪示一具有一位於二極體組件之間的反熔絲層之例示性雙端子非揮發性記憶體單元。

圖3A與3B係一三維記憶體陣列之相應透視圖與剖視圖。

圖4A係一根據所揭示技術之一個實施例之一非揮發性記憶體陣列之一部分之透視圖。

圖4B係圖4A之非揮發性記憶體陣列之另一透視圖，其繪示在一非揮發性記憶體運作期間未選柱與選定柱中之電洞電流。

圖5係一繪示未選陣列線中之電洞電流作為該柱之高度之一函數之曲線圖。

圖6A-6I係繪示根據所揭示技術之一個實施例之一非揮發性記憶體陣列之製造之剖視圖。

圖7係根據一個實施例之一非揮發性記憶體系統之方塊圖。

202．．．第一導體

204．．．第二導體

206．．．重摻雜N+型矽層

208．．．本徵或輕摻雜N-型矽層

210．．．條帶

212．．．輕摻雜或本徵N-型矽層

214．．．反熔絲層

216．．．重摻雜P+型矽層

220．．．軌條堆疊

230．．．柱結構

Claims (14)

1. 一種積體電路裝置，其包括：一第一導體，其沿一第一方向在一基板上方伸長；一第一組條帶，其包含一第二導體及一第一二極體組件之一第一部分，該第一組條帶沿一第二方向在該基板上方伸長，該第二方向大致正交於該第一方向，該第一二極體組件之該第一部分包括一第一導電類型之一輕摻雜多晶矽層；及一柱，其形成於該第一導體與該第一組條帶之間，該柱包含與該第一部分接觸的該第一二極體組件之一第二部分、一第二二極體組件及一串聯於該第一導體與該第一組條帶之間的狀態改變元件，該第一二極體組件之該第二部分包括該第一導電類型之一輕摻雜多晶矽層；該第二二極體組件包括一第二導電類型之一重摻雜多晶矽區域，該第二導電類型與該第一導電類型相反。
2. 如請求項1之積體電路裝置，其中該第一組條帶進一步包括：一第二導電類型之一重摻雜多晶矽區域，其形成於該第二導體與該第一二極體組件之該第一部分之間。
3. 如請求項1之積體電路裝置，其中該狀態改變元件係一反熔絲。
4. 如請求項3之積體電路裝置，其中該反熔絲形成於該第一二極體組件之該第二部分與該第二二極體組件之間。
5. 如請求項1之積體電路裝置，其中該柱進一步包括一與該第一二極體組件、該第二二極體組件及該狀態改變元件串聯之反熔絲。
6. 如請求項1之積體電路裝置，其中：該第一導體、該第二導體、該第一二極體組件之該第一部分、該第一二極體組件之該第二部分及該第二二極體組件形成至少一個非揮發性記憶體單元。
7. 如請求項6之積體電路裝置，其中該至少一個非揮發性記憶體單元係一場可程式化可覆寫記憶體單元。
8. 如請求項6之積體電路裝置，其中：該積體電路包含一單片式三維非揮發性記憶體陣列；該至少一個非揮發性記憶體單元形成於該單片式三維非揮發性記憶體陣列之一第一記憶體層階處；且該積體電路包含至少一個額外記憶體層階。
9. 一種非揮發性半導體記憶體，其包括：一基板；複數個大致平行且大致共面之第一導體，其位於該基板上方之一第一高度處，該等第一導體沿一第一方向伸長；複數組大致平行且大致共面之條帶，其位於該基板上方之一第二高度處，該複數組條帶沿一大致正交於該第一方向之第二方向伸長，該複數組條帶之每一組包含一第二導體及用於與該組條帶相關聯之複數個二極體之一第一二極體組件之一第一部分，該複數組條帶之每一組 之該第一二極體組件之該第一部分係一第一導電類型之一輕摻雜多晶矽層；及複數個柱，其形成於該複數個第一導體與該複數組條帶之交叉點之間，該複數個柱包含一形成於一第一組條帶與該複數個第一導體之該交叉點處之第一組柱，每一柱包含用於與該第一組條帶相關聯之該複數個二極體之該第一二極體組件之一第二部分、一第二二極體組件及一狀態改變元件，每一柱之該第一二極體組件之該第二部分係該第一導電類型之一輕摻雜多晶矽層且與該第一部分接觸，每一柱之該第二二極體組件係一第二導電類型之一重摻雜多晶矽區域，該第二導電類型與該第一導電類型相反。
10. 如請求項9之非揮發性半導體記憶體，其中該狀態改變元件包括一電阻率改變材料。
11. 一種製造一積體電路裝置之方法，其包括：在一基板上方之一第一高度處形成複數個大致平行且大致共面之第一導體，該等第一導體沿一第一方向伸長；在該基板上方之一第二高度處形成複數組大致平行且大致共面之條帶，該複數組條帶沿一大致正交於該第一方向之第二方向伸長，該複數組條帶之每一組包含一第二導體及用於與該組條帶相關聯之複數個二極體之一第一二極體組件之一第一部分，該第一二極體組件之該第一部分包括一第一導電類型之一輕摻雜多晶矽層；及 在該複數個第一導體與該複數組條帶之交叉點之間形成複數個柱，該複數個柱包含一形成於一第一組條帶與該複數個第一導體之該交叉點處之第一組柱，該第一組柱各自包含用於與該第一組條帶相關聯之該複數個二極體之該第一二極體組件之一第二部分、一第二二極體組件及一狀態改變元件，該第一二極體組件之該第二部分包括該第一導電類型之一輕摻雜多晶矽層且與該第一部分接觸；該第二二極體組件包括一第二導電類型之一重摻雜多晶矽區域，該第二導電類型與該第一導電類型相反。
12. 如請求項11之方法，其中：該複數個第一導體、該等第二導體、該等第一二極體組件、該等第二二極體組件及該等狀態改變元件形成複數個非揮發性記憶體單元；該非揮發性半導體記憶體包含一單片式三維非揮發性記憶體陣列；該複數個非揮發性記憶體單元形成於該單片式三維非揮發性記憶體陣列之一第一記憶體層階處；且該積體電路包含至少一個額外記憶體層階。
13. 如請求項11之方法，其中：該基板上方之該第一高度高於該基板上方之該第二高度。
14. 如請求項13之方法，其中該第一二極體組件之該第一部分包括一第一輕摻雜多晶矽層及該第一二極體組件之該 第二部分包括一第二輕摻雜多晶矽層，該方法進一步包括：在該基板上方形成一第一導電層；在該第一導電層上方形成一重摻雜多晶矽層；在該重摻雜多晶矽層上方形成一反熔絲層；在該反熔絲層上方形成該第一輕摻雜多晶矽層；在該第一輕摻雜多晶矽層上方施加一第一圖案；根據該第一圖案蝕刻該第一導電層、該重摻雜多晶矽層、該反熔絲層及該第一輕摻雜多晶矽層，其中圖案化及蝕刻形成每一層之條帶，該等條帶沿該第一方向伸長，該等條帶包含該複數個第一導體；在圖案化及蝕刻之後，於該第一輕摻雜多晶矽層上方形成該第二輕摻雜多晶矽層；在該第二輕摻雜多晶矽層上方形成一第二導電層；在該第二導電層上方施加一第二圖案；根據該第二圖案蝕刻該第二導電層及該第二輕摻雜多晶矽層以形成該複數組條帶，該第二輕摻雜多晶矽層形成用於每一組條帶之該第一二極體組件之該第一部分且該第二導電層形成用於每一組條帶之該第二導體；及根據該第二圖案蝕刻該第一輕摻雜多晶矽層、該反熔絲層及該重摻雜多晶矽層以形成該複數個柱。