WO2023181624A1 - 不揮発性メモリ、記憶装置、および、不揮発性メモリの制御方法 - Google Patents

不揮発性メモリ、記憶装置、および、不揮発性メモリの制御方法 Download PDF

Info

Publication number
WO2023181624A1
WO2023181624A1 PCT/JP2023/002367 JP2023002367W WO2023181624A1 WO 2023181624 A1 WO2023181624 A1 WO 2023181624A1 JP 2023002367 W JP2023002367 W JP 2023002367W WO 2023181624 A1 WO2023181624 A1 WO 2023181624A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
memory cell
current
resistance
state
Prior art date
Application number
PCT/JP2023/002367
Other languages
English (en)
French (fr)
Inventor
雅之 紫牟田
寛伸 森
恒則 椎本
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2023181624A1 publication Critical patent/WO2023181624A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00

Definitions

  • the present technology relates to nonvolatile memory. More specifically, the present invention relates to a cross-point structured nonvolatile memory, a storage device, and a nonvolatile memory control method.
  • cross-point structure nonvolatile memory has been actively developed because the floor area per unit cell has become smaller and capacity can be increased.
  • This cross-point structure is a structure in which a variable resistance element and a switch element are connected in series between two intersecting wiring layers, and one memory cell is provided at each intersection point where multiple wiring layers intersect.
  • a memory has been proposed in which a chalcogenide material is used as a material for a resistance change element in a memory cell at each intersection, and an ovonic threshold switch is used as a switch element (for example, see Patent Document 1).
  • This technology was created in view of this situation, and its purpose is to reduce power consumption in nonvolatile memory that uses variable resistance elements.
  • the present technology was developed to solve the above-mentioned problems, and its first aspect is that a predetermined number of memory cells each including a resistance change element and a switch element connected in series are arranged.
  • a memory cell array a selection unit that selects a memory cell to be accessed from among the predetermined number of memory cells; and a selection unit that selects a memory cell to be accessed from among the predetermined number of memory cells; a voltage supply unit that supplies a predetermined reset voltage to the selected memory cell when transitioning to a high resistance state where the resistance value is higher than the resistance value, and a voltage supply unit that supplies the selected memory cell with a predetermined reset voltage; and a current control unit that oscillates the current flowing through the memory cell, and a control method thereof. This brings about the effect of reducing power consumption.
  • the switch element transitions from an on state to an off state when a current flowing through the memory cell is smaller than a predetermined threshold current, and the resistance change element is in the low resistance state.
  • a voltage higher than a predetermined first threshold voltage is applied to the memory cell, the off state transitions to the on state, and the voltage supply section sets the voltage higher than the first threshold voltage as the reset voltage.
  • the current control section may control the selection section to supply a current smaller than the threshold current as the recording current over a period in which the reset voltage is supplied. This brings about the effect that the switch element repeatedly turns on and off at the time of reset.
  • the threshold current may have a value not exceeding 30 microamperes. This provides the effect of providing a recording current of less than 30 microamps.
  • the selection section may include a predetermined number of selection transistors, and the current control section may supply the recording current by controlling a gate voltage of the selection transistor. This brings about the effect that the recording current from the selection transistor is controlled.
  • the voltage supply unit may supply a voltage higher than the first threshold voltage and lower than the second threshold voltage as the reset voltage. This brings about the effect of realizing a self-verify function.
  • a capacitance component of a path between the memory cell and the selection section may be 1 to 150 femtofarads. This brings about the effect of obtaining a sufficient power consumption reduction effect.
  • a resistance component between the memory cell and the selection section may be 0 to 100 kilohms. This brings about the effect of obtaining a sufficient power consumption reduction effect.
  • the switch element may be an ovonic threshold switch. This brings about the effect that power consumption is reduced in a configuration using an Ovonic threshold switch.
  • the switch element may contain at least one of oxygen, sulfur, selenium, and tellurium. This brings about the effect that power consumption is reduced in a configuration using an Ovonic threshold switch.
  • the resistance change element is a PCM (Phase Change Memory) and may contain at least one of germanium, antimony, tellurium, and oxygen. This brings about an effect of reducing power consumption in a configuration using PCM.
  • PCM Phase Change Memory
  • the resistance change element is a ReRAM (Resistive Random Access Memory), and may include a transition metal element and oxygen. This brings about an effect of reducing power consumption in a configuration using ReRAM.
  • ReRAM Resistive Random Access Memory
  • a second aspect of the present technology also provides a memory cell array in which a predetermined number of memory cells each including a resistance change element and a switch element connected in series, and a memory cell array to be accessed among the predetermined number of memory cells.
  • a selection unit that selects a memory cell and the variable resistance element in the selected memory cell from a low resistance state where the resistance value is lower than a predetermined value to a high resistance state where the resistance value is higher than the predetermined value
  • a voltage supply unit that supplies a predetermined reset voltage to the selected memory cell
  • a current control unit that oscillates a current flowing through the memory cell during a period in which the reset voltage is supplied to the selected memory cell.
  • This storage device includes a nonvolatile memory and a memory controller that controls the address of the memory cell to be accessed. This brings about the effect of reducing the power consumption of the storage device.
  • FIG. 1 is a block diagram showing an example of a configuration of a storage device according to a first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of a memory array unit in the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram showing an example of a configuration of a bit line selection section, a word line selection section, and a memory cell array in the first embodiment of the present technology.
  • FIG. 1 is a diagram illustrating an example of a configuration of a memory cell in a first embodiment of the present technology.
  • FIG. 3 is a diagram showing an example of the resistance distribution of the variable resistance element in the first embodiment of the present technology.
  • FIG. 1 is a perspective view showing an example of a configuration of a memory cell array according to a first embodiment of the present technology.
  • FIG. 2 is a circuit diagram showing an example of a virtual circuit including a switch element and a selection transistor according to the first embodiment of the present technology.
  • FIG. 8 is a diagram showing an example of current-voltage characteristics of the virtual circuit of FIG. 7 in the first embodiment of the present technology.
  • FIG. 8 is a diagram showing an example of current-voltage characteristics when the switch element of the virtual circuit of FIG. 7 transitions from an on state to an off state in the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram illustrating an example of a virtual circuit including a resistance change element and a selection transistor according to the first embodiment of the present technology.
  • FIG. 11 is a diagram showing an example of current-voltage characteristics of the virtual circuit of FIG. 10 in the first embodiment of the present technology.
  • FIG. FIG. 3 is a diagram illustrating an example of current-voltage characteristics of a memory cell in the first embodiment of the present technology. It is a figure showing an example of voltage waveform and current waveform at the time of reset in a 1st embodiment of this art. It is a figure which shows an example of the voltage waveform and current waveform at the time of reset in a comparative example.
  • FIG. 6 is a diagram showing an example of threshold voltages for each recording current in the first embodiment of the present technology and a comparative example.
  • FIG. 2 is a circuit diagram showing a configuration example of a test circuit used in simulation in the first embodiment of the present technology.
  • FIG. 3 is a diagram showing an example of a simulation result when the resistance component is 0 to 3 kilohms in the first embodiment of the present technology.
  • FIG. 3 is a diagram showing an example of a simulation result when the resistance component is 10 to 100 kilohms in the first embodiment of the present technology.
  • 2 is a flowchart illustrating an example of the operation of the storage device according to the first embodiment of the present technology.
  • FIG. 7 is a diagram illustrating a configuration example of a memory cell in a second embodiment of the present technology.
  • First embodiment example of supplying recording current smaller than threshold current
  • Second embodiment example of supplying recording current smaller than threshold current to ReRAM
  • FIG. 1 is a block diagram illustrating a configuration example of a storage device 100 in an embodiment of the present technology.
  • This storage device 100 includes a memory controller 110 and a nonvolatile memory 120.
  • the memory controller 110 controls the nonvolatile memory 120.
  • this memory controller 110 receives a write command and data from a host computer (not shown), it encodes the data. Then, the memory controller 110 accesses the nonvolatile memory 120 via the signal line 119 and writes the encoded data.
  • the memory controller 110 accesses the nonvolatile memory 120 via the signal line 119 and reads the encoded data. The memory controller 110 then decodes the encoded data and supplies it to the host computer.
  • the nonvolatile memory 120 stores data under the control of the memory controller 110.
  • This nonvolatile memory 120 includes a data buffer 121, a predetermined number of memory array units 200, an address decoder 122, a bus 123, a control interface 124, and a memory controller 125.
  • the data buffer 121 holds write data WD and read data RD under the control of the memory control unit 125.
  • Each of the memory array units 200 is provided with a memory cell array, a selection section for selecting word lines and bit lines, and the like. Note that although only one memory array unit 200 is shown in the figure for convenience of description, the number of memory array units 200 is not limited to one.
  • the address decoder 122 decodes an address designated as an access destination by the memory controller 110. This address decoder 122 generates a row address RA and a column address CA by decoding the address, and supplies the generated row address RA and column address CA to the memory array unit 200.
  • the bus 123 is a common path through which the data buffer 121, memory array unit 200, address decoder 122, control interface 124, and memory control section 125 mutually exchange data.
  • the control interface 124 is an interface through which the memory controller 110 and the nonvolatile memory 120 mutually exchange data and commands.
  • the memory control unit 125 controls each of the memory array units 200 to write or read data.
  • FIG. 2 is a block diagram showing a configuration example of the memory array unit 200 in the first embodiment of the present technology.
  • This memory array unit 200 includes a voltage supply section 210, a sense amplifier 220, a selection section 230, a memory cell array 240, and a current control section 260.
  • a predetermined number of memory cells are arranged in the memory cell array 240. Further, in the memory cell array 240, a bit line 241 is wired for each column of memory cells, and a word line 242 is wired for each row of memory cells.
  • Each of the memory cells includes a variable resistance element, and the state of its resistance value is divided into a low resistance state where the resistance value is lower than a predetermined value, and a high resistance state where the resistance value is higher than the predetermined value.
  • the former is defined as LRS (Low-Resistance State)
  • HRS High-Resistance State
  • a logical value of "1" is assigned to the LRS
  • a logical value of "0" is assigned to the HRS.
  • the process of transitioning an LRS memory cell to HRS is hereinafter referred to as "reset”
  • the process of transitioning an HRS memory cell to LRS is hereinafter referred to as "set”.
  • the voltage supply section 210 includes a bit line voltage supply section 211 and a word line voltage supply section 212. These bit line voltage supply section 211 and word line voltage supply section 212 are configured by, for example, a voltage regulator, a driver, and the like.
  • the bit line voltage supply section 211 generates a bit line voltage Vbl and supplies it to the memory cell to be accessed via the selection section 230.
  • the word line voltage supply section 212 generates a word line voltage Vwl and supplies it to the memory cell to be accessed via the selection section 230. Due to the bit line voltage Vbl and the word line voltage Vwl, a voltage corresponding to the differential voltage V bl - wl is applied across the memory cell to be accessed.
  • the differential voltage V bl-wl applied when setting is referred to as a "set voltage”
  • the differential voltage V bl-wl applied when resetting is referred to as a "reset voltage”.
  • the differential voltage V bl ⁇ wl applied during reading is referred to as a “sense voltage”.
  • the sense amplifier 220 reads data written in the memory cell to be accessed and supplies it to the data buffer 121 as read data RD.
  • the selection unit 230 selects a memory cell to be accessed.
  • This selection section 230 includes a bit line selection section 231 and a word line selection section 232.
  • the bit line selection unit 231 selects a bit line to be accessed and supplies a bit line voltage Vbl.
  • the word line selection unit 232 selects a word line to be accessed and supplies a word line voltage Vwl.
  • a selection transistor (not shown) is arranged for each bit line or word line. The gate voltage of each selection transistor is controlled by the current control section 260.
  • the current control unit 260 controls the current supplied by the selection unit 230.
  • This current control section 260 includes a BL side gate voltage control section 261 and a WL side gate voltage control section 262.
  • the BL side gate voltage control section 261 controls the gate voltage Vbg of each selection transistor in the bit line selection section 231 based on the column address CA.
  • the WL side gate voltage control unit 262 controls the gate voltage Vwg of each selection transistor in the word line selection unit 232 based on the row address RA.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the bit line selection section 231, the word line selection section 232, and the memory cell array 240 in the first embodiment of the present technology.
  • the bit line selection section 231 includes a selection transistor 233 for each bit line.
  • the selection transistor 233 for example, an nMOS (n-channel metal oxide semiconductor) transistor is used.
  • a pMOS (p-channel MOS) transistor can also be used as the selection transistor 233.
  • the word line selection section 232 includes a selection transistor 234 for each word line.
  • the selection transistor 234 for example, an nMOS transistor is used. Note that a pMOS (p-channel MOS) transistor can also be used as the selection transistor 234.
  • a predetermined number of memory cells 250 are arranged in the memory cell array 240.
  • a memory cell 250 is placed at each intersection where the word line and bit line intersect.
  • each of the memory cells 250 includes a resistance change element 251 and a switch element 252 connected in series.
  • One end of the memory cell 250 is connected to a corresponding bit line, and the other end is connected to a corresponding word line.
  • Each memory cell 250 is assigned an address consisting of a row address and a column address.
  • a structure in which memory cells are arranged at each intersection of a word line and a bit line is called a cross-point structure.
  • the resistance change element 25 for example, PCM (Phase Change Memory) is used. Further, as the switch element 252, an Ovonic Threshold Switch (OTS) is used. The voltage applied to the memory cell 250 by the differential voltage V bl-wl is divided by the variable resistance element 251 and the switch element 252, respectively.
  • PCM Phase Change Memory
  • Ovonic Threshold Switch OTS
  • An OTS transitions from an off state to an on state when the partial voltage V OTS across the OTS is higher than a predetermined threshold voltage V snap . Further, the OTS transitions from the on state to the off state when the current flowing through the memory cell 250 is smaller than a predetermined threshold current I snap_off .
  • the partial voltage V OTS of the OTS changes depending on the resistance value.
  • the differential voltage V bl-wl is fixed, the partial voltage V OTS of OTS decreases when the variable resistance element 251 is an HRS, and increases when the variable resistance element 251 is an LRS . Therefore, when the variable resistance element 251 is an HRS, the value of the differential voltage V bl-wl required to transition the OTS to the on state (in other words, snap-on) is higher than when the variable resistance element 251 is an LRS.
  • the variable resistance element 251 is an HRS
  • the value of the differential voltage V bl-wl required to snap-on the OTS is defined as a threshold voltage V snap_H .
  • the value of the differential voltage V bl ⁇ wl required to snap-on the OTS is defined as the threshold voltage V snap_L .
  • the current control unit 260 turns on only the selection transistors 233 and 234 corresponding to the memory cell 250 to be accessed using the gate voltages Vbg and Vwg. As a result, the memory cell 250 to be accessed is selected.
  • a voltage corresponding to the difference voltage Vbl-wl between the bit line voltage Vbl and the word line voltage Vwl is applied between the terminals of the selected memory cell 250 by the bit line voltage supply section 211 and the word line voltage supply section 212. Ru.
  • the bit line voltage is Vbl and word line voltage Vwl are adjusted. Note that the bit line voltage supply section 211 and the word line voltage supply section 212 can also set one of the bit line voltage Vbl and the word line voltage Vwl to a fixed value and control only the other.
  • the current control unit 260 can control the value of the current supplied by the selection transistors 233 and 234 in the on state by controlling the gate voltages Vbg and Vwg of the selection transistors 233 and 234.
  • the constant current supplied by the on-state selection transistors 233 and 234 during setting or resetting will be referred to as "recording current Icomp .”
  • the selection transistors 233 and 234 are nMOS transistors, the higher the gate voltage, the larger the recording current I comp becomes.
  • the selection transistors 233 and 234 are PMOS transistors, the higher the gate voltage, the smaller the recording current I comp becomes.
  • the voltage supply unit 210 applies a predetermined pulse using the difference voltage V bl-wl higher than the above-mentioned threshold voltage V snap_L as a reset voltage. Supply over a period of time. As a result, the OTS in the memory cell 250 to be accessed changes from the off state to the on state.
  • the current control unit 260 causes the selection transistors 233 and 234 to supply a current smaller than the threshold current I snap_off as the recording current I comp over the pulse period in which the reset voltage is supplied.
  • a transient current flows through the memory cell 250 when the OTS transitions to the on state.
  • This transient current converges to the recording current Icomp .
  • this recording current I comp is smaller than the threshold current I snap_off , the OTS in the memory cell 250 to be accessed changes from the on state to the off state.
  • the OTS that has transitioned to the off state transitions to the on state again by a reset voltage higher than the threshold voltage V snap_L .
  • a transient current flows, converges to a recording current I comp that is smaller than the threshold current I snap_off , and the OTS transitions to the off state again. Since the OTS is thus repeatedly turned on and off, the current flowing through the memory cell 250 oscillates.
  • a predetermined number of memory cells 250 each including a resistance change element 251 and a switch element 252 connected in series are arranged in the memory cell array 240.
  • the selection unit 230 selects a memory cell 250 to be accessed.
  • the voltage supply unit 210 supplies a predetermined reset voltage to the selected memory cell when causing the resistance change element 251 in the selected memory cell to transition from LRS to HRS (ie, reset) from a predetermined value.
  • the reset voltage has a value higher than the threshold voltage V snap_L , and the current control unit 260 controls the gate voltage to maintain a current smaller than the threshold current I snap_off over the pulse period in which the reset voltage is supplied to the recording current I comp. be supplied as As a result, the OTS repeatedly turns on and off, causing the current flowing through the memory cell 250 to oscillate.
  • the voltage supply section 210 supplies a differential voltage V bl-wl higher than the threshold voltage V snap_H as a set voltage over the pulse period.
  • the current control unit 260 controls the gate voltage to supply a recording current I comp that is smaller than I melt and larger than I crys .
  • I melt is a current when the resistance change element 251 melts, and the resistance change element 251 becomes an amorphous state (HRS) in the process of dropping the current.
  • I crys is a current when the variable resistance element 251 enters the crystal state (LRS).
  • FIG. 4 is a diagram illustrating a configuration example of the memory cell 250 in the first embodiment of the present technology.
  • This memory cell 250 includes an upper electrode 253, a PCM layer 254, an intermediate electrode 255, a switch layer 256, and a lower electrode 257.
  • the upper electrode 253 is connected to the bit line 241 and the lower electrode 257 is connected to the word line 242.
  • a PCM layer 254 is formed between the upper electrode 253 and the middle electrode 255.
  • Switch layer 256 is formed between intermediate electrode 255 and lower electrode 257.
  • the upper electrode 253, the PCM layer 254, and the intermediate electrode 255 function as the variable resistance element 251, and the intermediate electrode 255, the switch layer 256, and the lower electrode 257 function as the switch element 252.
  • PCM layer 254 includes, for example, at least one of germanium (Ge), antimony (Sb), tellurium (Te), and oxygen (O).
  • PCM layer 254 includes, for example, a GST alloy. The thickness of the PCM layer 254 is, for example, 30 nanometers (nm).
  • tungsten is used as the intermediate electrode 255.
  • the switch layer 256 contains, for example, at least one of oxygen (O), sulfur (S), selenium (Se), and tellurium (Te).
  • Switch layer 256 includes, for example, a composition of BCTeN.
  • the thickness of the switch layer 256 is, for example, 20 nanometers (nm).
  • titanium nitride (TiN) is used as the lower electrode 257.
  • the electrode materials for the upper electrode 253, the intermediate electrode 255, and the lower electrode 257 can be of any type, including tungsten (W), tungsten nitride (WN), titanium (Ti), titanium nitride (TiN), carbon (General materials such as C), copper (Cu), aluminum (Al), tantalum (Ta), tantalum nitride (TaN), and their silicides may be used.
  • FIG. 5 is a diagram showing an example of the resistance distribution of the variable resistance element 251 in the first embodiment of the present technology.
  • the vertical axis in the figure is the number of memory cells 250, and the horizontal axis is the resistance value of the variable resistance element 251 in the memory cell 250.
  • the resistance distribution of the variable resistance element 251 is divided into LRS and HRS with the resistance threshold value Rref as the boundary.
  • FIG. 6 is a perspective view showing a configuration example of the memory cell array 240 in the first embodiment of the present technology.
  • a predetermined number of bit lines 241 are wired vertically, and a predetermined number of word lines 242 are wired horizontally.
  • a memory cell including a PCM layer 254, an intermediate electrode 255, and a switch layer 256 is arranged at each of these intersections.
  • FIG. 7 is a circuit diagram showing an example of a virtual circuit including the switch element 252 and the selection transistor 234 in the first embodiment of the present technology.
  • a virtual circuit in which the switch element 252 and the selection transistor 234 are connected in series between the applied voltage Vin and the ground voltage GND is assumed, as illustrated in the figure. do.
  • the partial voltage applied to the switch element 252 is assumed to be V OTS .
  • FIG. 8 is a diagram illustrating an example of current-voltage characteristics of the virtual circuit of FIG. 7 in the first embodiment of the present technology.
  • a in the figure is a diagram showing an example of the relationship between the applied voltage Vin and the current I flowing through the virtual circuit.
  • b in the same figure is a diagram showing an example of the relationship between the partial voltage V OTS of the switch element 252 and the current I.
  • the vertical axis of a is the logarithm of the current I
  • the horizontal axis is the applied voltage Vin.
  • the vertical axis of b is the current I
  • the horizontal axis is the partial voltage V OTS .
  • the switch element 252 has two states: an off state in which almost no current flows, and an on state in which a large current can flow.
  • the switch element 252 transitions from the off state to the on state (snaps on).
  • a phenomenon occurs in which the differential resistance on the current-voltage characteristics becomes negative at the time of transition from the off state to the on state. Such negative differential resistance is often seen in OTS containing chalcogen elements.
  • FIG. 9 is a diagram illustrating an example of current-voltage characteristics when the switch element 252 of the virtual circuit in FIG. 7 transitions from an on state to an off state in the first embodiment of the present technology.
  • the vertical axis is the current I
  • the horizontal axis is the partial voltage V OTS .
  • the switch element 252 transitions from the on state to the off state (in other words, snap off).
  • the value of this threshold current I snap_off is, for example, 30 microamperes ( ⁇ A) or less.
  • FIG. 10 is a circuit diagram showing an example of a virtual circuit including the variable resistance element 251 and the selection transistor 233 in the first embodiment of the present technology.
  • a virtual circuit in which the variable resistance element 251 and the selection transistor 233 are connected in series between the applied voltage Vin and the ground voltage GND is described.
  • the partial voltage applied to the variable resistance element 251 is defined as V PCM .
  • FIG. 11 is a diagram illustrating an example of current-voltage characteristics of the virtual circuit of FIG. 10 in the first embodiment of the present technology.
  • a in the figure is a diagram showing an example of the relationship between the applied voltage Vin and the current I flowing through the virtual circuit.
  • b in the same figure is a diagram showing an example of the relationship between the partial voltage V PCM of the resistance change element 251 and the current I.
  • the vertical axis of a is the logarithm of the current I
  • the horizontal axis is the applied voltage Vin.
  • the vertical axis of b is the current I
  • the horizontal axis is the partial voltage V PCM .
  • the switch layer 256 of the variable resistance element 251 becomes a crystallized state or an amorphous state depending on the magnitude of Joule heat generated.
  • the switch layer 256 in a crystallized state becomes an LRS, and the switch layer 256 in an amorphous state becomes an HRS.
  • FIG. 12 is a diagram illustrating an example of current-voltage characteristics of the memory cell 250 in the first embodiment of the present technology.
  • the vertical axis in the figure is the logarithm of the current I, and the horizontal axis is the differential voltage V bl - wl .
  • the solid line in the figure shows the characteristics when the memory cell 250 is an LRS, and the dashed-dotted line shows the characteristics when the memory cell 250 is an HRS.
  • the switch element 252 transitions to the on state when the partial voltage of the switch element 252 becomes higher than the threshold voltage V snap .
  • the variable resistance element 251 is an HRS
  • the partial voltage of the variable resistance element 251 becomes relatively large. Therefore, the partial voltage of the switch element 252 becomes higher than the threshold voltage V snap , and the threshold voltage V snap_H , which is the difference voltage V bl-wl when a large current flows, becomes higher than the threshold voltage V snap_L in the case of LRS.
  • the resistance change element 251 transitions from HRS to LRS. That is, memory cell 250 is set.
  • FIG. 13 is a diagram illustrating an example of voltage waveforms and current waveforms at the time of reset in the first embodiment of the present technology.
  • a in the same figure is a diagram showing an example of a voltage waveform at the time of reset.
  • b in the same figure is a diagram showing an example of a current waveform at the time of reset.
  • the vertical axis of a is the differential voltage V bl-wl
  • the horizontal axis is time.
  • the vertical axis of b is the current I flowing through the memory cell 250 to be accessed
  • the horizontal axis is time.
  • the voltage supply unit 210 supplies the difference voltage V bl-wl higher than the threshold voltage V snap_L as the reset voltage V reset during the reset period over the pulse period from timing T10 to T20. do.
  • the value of the reset voltage V reset is preferably higher than the threshold voltage V snap_L and lower than the threshold voltage V snap_H .
  • the current control unit 260 applies a recording current I comp smaller than the threshold current I snap_off to the selection transistors 233 and 234 corresponding to the access target over the pulse period (from timing T10 to T20) by controlling the gate voltages Vbg and Vwg. and supply it.
  • the resistance change element 251 is connected to the switch element 252 having negative differential resistance, so when the switch element 252 shifts to the on state, the transient current flows through the resistance change element. It flows to 251.
  • the path to which the memory cell is connected has a resistance component and a capacitance component due to the selection transistors 233 and 234, wiring, etc., and when in the off state, the capacitance component and the partial voltage applied to the memory cell 250 The resulting charge is stored.
  • the switch element 252 transitions from the off state to the on state, the voltage applied to the switch element 252 in the on state instantaneously decreases compared to the off state due to the aforementioned negative differential resistance. That is, since the partial voltage applied to the switch element 252 and the variable resistance element 251 changes instantaneously, the charge stored in the capacitive component is discharged in accordance with the variation, and the resulting transient current flows to the variable resistance element 251. .
  • a voltage difference higher than the threshold voltage V snap_L is applied to the switch element 252 due to a differential voltage V bl-wl higher than the threshold voltage V snap_L , so that the switch element 252 is turned on. transition, and a transient current flows.
  • This transient current is assumed to be higher than I melt when the variable resistance element 251 enters the amorphous state (HRS).
  • HRS amorphous state
  • variable resistance element 251 remains in the LRS state after timing T11 when it transitions to the off state, the partial voltage applied to the switch element 252 exceeds the threshold voltage V snap again at timing T12, transitioning to the on state and reducing the transient current. flows.
  • the transient current becomes less than the threshold current I snap_off at timing T13, and the switch element 252 transitions to the off state. If the variable resistance element 251 remains in the LRS state, the switch element 252 transitions to the on state at timing T14, and a transient current flows. The transient current becomes less than the threshold current I snap_off at timing T15, and the switch element 252 transitions to the off state.
  • variable resistance element 251 transitions to HRS. If the variable resistance element 251 transitions to HRS at timing T15, the partial voltage of the variable resistance element 251 becomes relatively large, so that the partial voltage of the switch element 252 becomes less than the threshold voltage V snap . Therefore, the switch element 252 is turned off, and almost no current flows. Therefore, after resetting, there is no need to read the written data and verify it with the written data. In other words, a self-verify function can be realized.
  • the threshold voltage V snap_L is an example of the first threshold voltage described in the claims
  • the threshold voltage V snap_H is an example of the second threshold voltage described in the claims.
  • a nonvolatile memory is assumed as a comparative example in which the reset voltage V reset is set higher than the threshold voltage V snap_H and the recording current I comp is set to be equal to or higher than the threshold current I snap_off at the time of reset.
  • FIG. 14 is a diagram showing an example of voltage waveforms and current waveforms at the time of reset in a comparative example.
  • a in the same figure is a diagram showing an example of a voltage waveform at the time of reset.
  • b in the same figure is a diagram showing an example of a current waveform at the time of reset.
  • the reset voltage V reset is assumed to be higher than the threshold voltage V snap_H .
  • a recording current I comp having a value matched to the worst cell through which the maximum current flows is used, taking into consideration variations among the cells.
  • the value of the recording current I comp is greater than I melt .
  • the recording current I comp which is larger than I melt , continues to flow.
  • the power consumption may become excessive at the time of reset where a particularly large current is required instead of the optimal recording current and pulse period.
  • the selection transistors 233 and 234 that can supply the recording current I comp higher than I melt were required, but when the recording current I comp is made less than the threshold current I snap_off , the drive capacity is smaller than that in the comparative example. transistors can be used.
  • FIG. 15 is a diagram illustrating an example of threshold voltages for each recording current in the first embodiment of the present technology and a comparative example.
  • the vertical axis is the voltage
  • the horizontal axis is the recording current I comp at the time of reset.
  • the recording current Icomp1 smaller than the threshold current Isnap_off is the current of the first embodiment.
  • the recording currents I comp2 , I comp3 , I comp4 and I comp5 at the time of reset are currents of comparative examples.
  • the recording current I comp2 at the time of reset has a value that substantially matches I cyrs when the variable resistance element 251 is in the crystal state.
  • the recording current I comp3 at the time of reset is a value between I cyrs and I melt when the variable resistance element 251 enters the amorphous state.
  • the recording current Icomp4 at the time of reset has a value that substantially matches Imelt .
  • the recording current Icomp5 at the time of reset has a value larger than Imelt .
  • the white circles indicate the results of measuring the threshold voltage V snap_H when using each of the recording currents I comp1 to I comp5 at the time of reset.
  • the black circles indicate the results of measuring the threshold voltage V snap_L when recording current I comp2 was used during setting.
  • the threshold voltage V snap_H becomes larger than the threshold voltage V snap_L .
  • the threshold voltage V snap_L and the threshold voltage V snap_H are approximately the same, and the variable resistance element 251 is not reset at the time of reset and remains in LRS.
  • a recording current I comp1 smaller than the threshold current I snap_off is used at the time of reset, but the difference between the threshold voltage V snap_L and the threshold voltage V snap_H is such that the recording current at the time of reset substantially coincides with I melt . It is about the same level as when I comp4 is used. Therefore, in the first embodiment as well, the variable resistance element 251 is reset to become HRS at the time of reset. In this way, even if the recording current I comp1 at the time of resetting is made smaller than the threshold current I snap_off , the variable resistance element 251 can be reset by Joule heat caused by a plurality of transient currents.
  • the switching element 252 when the recording current Icomp at the time of reset is made smaller than the threshold current Isnap_off , the switching element 252 is caused to oscillate by utilizing the property that it shifts from the on state to the off state. I'm running a reset. Resetting requires multiple transient currents to flow. Furthermore, I melt changes depending on the composition of elements constituting the PCM layer 254, and the smaller the element size of the PCM layer 254, the smaller I melt becomes, so it is not a universal value. Based on this, the larger the peak value of the transient current is than I snap_off , that is, the larger the transient current flows than the current value I comp , the easier it is to reach I melt , and the effect of the present invention is fully exhibited. It can be said that it is desirable to be
  • the transient current is generated by charges stored in the resistance and capacitance components caused by the selection transistors 233 and 234, wiring, etc., and the time it takes for the current to reach I snap_off after transitioning to the on state is the time required for the current to reach I snap_off . It will depend on the ingredients. Therefore, we calculated the conditions for multiple transient currents to flow due to resistance and capacitance components caused by wiring, etc., through simulation.
  • FIG. 16 is a circuit diagram showing a configuration example of a test circuit used in simulation in the first embodiment of the present technology.
  • This test circuit is a circuit in which a selection transistor 233, a resistive capacitive load 300, a memory cell 250, a resistive capacitive load 301, and a selecting transistor 234 are connected in series.
  • the resistive capacitive load 300 includes, for example, resistive elements 311 to 316 and capacitive elements 321 to 325.
  • the configuration of resistive capacitive load 301 is similar to resistive capacitive load 300.
  • Capacitive element 321 is connected to a connection node between resistance elements 311 and 312, and capacitance element 322 is connected to a connection node between resistance elements 312 and 313.
  • Capacitive element 323 is connected to a connection node between resistance elements 313 and 314, and capacitance element 324 is connected to a connection node between resistance elements 314 and 315.
  • Capacitive element 325 is connected to a connection node between resistive elements 315 and 316.
  • the resistance elements 311 to 316 are used to calculate the resistance component on the path to which the memory cell 250 is connected.
  • Capacitive elements 321 to 325 are used to calculate capacitive components on the path.
  • V snap was set to 4 volts (V) and V snap_off was set to 1.5 volts (V). Further, I snap_off was set to 30 microamperes ( ⁇ A), the resistance when the variable resistance element 251 was in LRS was set to 1 kiloohm (k ⁇ ), and the recording current I comp was set to 10 microamperes ( ⁇ A). Further, the pulse width of a single pulse of the constant applied voltage Vin is set to 100 nanoseconds (ns), which is commonly used.
  • FIG. 17 is a diagram showing an example of a simulation result when the resistance component is 0 to 3 kilohms in the first embodiment of the present technology.
  • R load indicates a resistance component
  • C load indicates a capacitance component.
  • the figure shows the capacitance component values of 0, 1, 3, 10, 30, 100, and 150 femtofarads (fF) when the resistance component values are 0, 1, and 3 kilohms (k ⁇ ), respectively.
  • the current waveforms when switching to each are shown.
  • FIG. 18 is a diagram showing an example of a simulation result when the resistance component is 10 to 100 kilohms in the first embodiment of the present technology.
  • the figure shows the capacitance component values of 0, 1, 3, 10, 30, 100, and 150 femtofarads (fF) when the resistance component values are 10, 30, and 100 kilohms (k ⁇ ), respectively.
  • the current waveforms when switching to each are shown.
  • general resistance and capacitance elements can be connected to the memory element to generate resistance and capacitance so that multiple transient currents can be generated. You can also adjust the value of .
  • FIG. 19 is a flowchart illustrating an example of the operation of the storage device 100 according to the first embodiment of the present technology. This operation is started when the storage device 100 receives a command or data from the host computer.
  • the memory controller 110 decodes the command and determines whether a write command has been received (step S901).
  • the command to be received is either a write command or a read command.
  • the nonvolatile memory 120 selects a memory cell to be set or reset as an access target (step S902).
  • the nonvolatile memory 120 pre-reads the data and compares it with the write data (step S903).
  • the voltage supply unit 210 in the nonvolatile memory 120 supplies a set voltage larger than the threshold voltage V snap_H during setting, and supplies a reset voltage higher than the threshold voltage V snap_L and lower than the threshold voltage V snap_H during reset ( Step S904).
  • the current control unit 260 controls the recording current Icomp to be less than the threshold current I snap_off at the time of reset (step S905). Then, the nonvolatile memory 120 performs a set process or a reset process (step S906).
  • step S907 If a read command is received (step S901: No), the nonvolatile memory 120 performs sensing processing (step S907). After step S906 or S907, the storage device 100 ends the access operation. Note that when setting or resetting, the set voltage or reset voltage may be supplied (step S904) without performing pre-read and without comparing with the write command. Furthermore, the order of supplying the set voltage or reset voltage (step S904) and controlling the recording current (step S905) may be changed.
  • the current control unit 260 supplies the recording current Icomp smaller than the threshold current I snap_off to cause the current I to oscillate, so that power consumption is lower than in the comparative example. can be reduced.
  • Second embodiment> In the first embodiment described above, PCM is used as the resistance change element 251, but ReRAM can also be used instead of PCM.
  • the nonvolatile memory 120 of this second embodiment differs from the first embodiment in that ReRAM is used as the variable resistance element 251.
  • FIG. 20 is a diagram illustrating a configuration example of a memory cell 250 in the second embodiment of the present technology.
  • a metal oxide variable resistance layer 258 is formed in place of the PCM layer 254.
  • the upper electrode 253, the metal oxide variable resistance layer 258, and the intermediate electrode 255 are ReRAMs and function as the variable resistance element 251.
  • the metal oxide resistance change layer 258 includes, for example, a transition metal element and oxygen (O).
  • the present technology can also have the following configuration.
  • a voltage supply unit that supplies memory cells;
  • a nonvolatile memory comprising: a current control section that oscillates a current flowing through the selected memory cell during a period in which the reset voltage is supplied to the selected memory cell.
  • the switch element transitions from an on state to an off state when the current flowing through the memory cell is smaller than a predetermined threshold current, and the resistance change element is in the low resistance state and a predetermined first threshold current.
  • the voltage supply unit supplies a voltage higher than the first threshold voltage as the reset voltage
  • the threshold current has a value not exceeding 30 microamperes.
  • the selection section includes a predetermined number of selection transistors, The nonvolatile memory according to (2) or (3), wherein the current control section supplies the recording current by controlling the gate voltage of the selection transistor.
  • the switch element is turned on from an off state when the resistance change element is in the high resistance state and a voltage higher than a second threshold voltage exceeding the first threshold voltage is applied to the memory cell. transition to the state,
  • the resistance change element is a PCM (Phase Change Memory) and contains at least one of germanium, antimony, tellurium, and oxygen.
  • the resistance change element is a ReRAM (Resistive Random Access Memory) and contains a transition metal element and oxygen.
  • a memory cell array in which a predetermined number of memory cells each including a resistance change element and a switch element connected in series are arranged; and a selection unit that selects a memory cell to be accessed from among the predetermined number of memory cells.
  • a predetermined reset voltage is applied to the selected memory cell.
  • a nonvolatile memory comprising: a voltage supply unit that supplies the selected memory cell with the reset voltage; and a current control unit that oscillates a current flowing through the memory cell during a period in which the reset voltage is supplied to the selected memory cell;
  • a memory device comprising: a memory controller that controls an address of the memory cell to be accessed.
  • the selection unit selects a memory cell to be accessed from among the predetermined number of memory cells in a memory cell array in which a predetermined number of memory cells each including a resistance change element and a switch element connected in series are arranged. a selection procedure to When the voltage supply unit transitions the variable resistance element in the selected memory cell from a low resistance state where the resistance value is lower than a predetermined value to a high resistance state where the resistance value is higher than the predetermined value, a predetermined reset voltage is applied.
  • a method for controlling a nonvolatile memory comprising: a current control procedure in which a current control unit oscillates a current flowing through the selected memory cell within a period in which the reset voltage is supplied to the selected memory cell.
  • Reference Signs List 100 Storage device 110 Memory controller 120 Nonvolatile memory 121 Data buffer 122 Address decoder 123 Bus 124 Control interface 125 Memory control section 200 Memory array unit 210 Voltage supply section 211 Bit line voltage supply section 212 Word line voltage supply section 220 Sense amplifier 230 Selection Section 231 Bit line selection section 232 Word line selection section 233, 234 Selection transistor 240 Memory cell array 241 Bit line 242 Word line 250 Memory cell 251 Variable resistance element 252 Switch element 253 Upper electrode 254 PCM layer 255 Intermediate electrode 256 Switch layer 257 Lower electrode 258 Metal oxide resistance change layer 260 Current control section 261 BL side gate voltage control section 262 WL side gate voltage control section 300, 301 Resistance capacitance load 311-316 Resistance element 321-325 Capacitance element

Landscapes

  • Semiconductor Memories (AREA)

Abstract

抵抗変化素子を用いる不揮発性メモリにおいて、消費電力を低減する。　メモリセルアレイには、直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列される。選択部は、所定数のメモリセルのうちアクセス対象のメモリセルを選択する。電圧供給部は、選択されたメモリセル内の抵抗変化素子を所定値より抵抗値が低い低抵抗状態から所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を選択されたメモリセルに供給する。電流制御部は、選択されたメモリセルにリセット電圧が供給される期間内にメモリセルに流れる電流を発振させる。

Description

不揮発性メモリ、記憶装置、および、不揮発性メモリの制御方法
　本技術は、不揮発性メモリに関する。詳しくは、クロスポイント構造の不揮発性メモリ、記憶装置、および、不揮発性メモリの制御方法に関する。
　近年、単位セルあたりのフロア面積が小さくなり、大容量化が可能なことから、クロスポイント構造の不揮発性メモリの開発が盛んである。このクロスポイント構造は、二つの交差する配線層間に抵抗変化素子およびスイッチ素子を直列に接続したものを一つのメモリセルとして、複数の配線層が交差する各交点にメモリセルを設けた構造である。例えば、各交点のメモリセル内の抵抗変化素子の材料としてカルコゲナイド材料を用い、スイッチ素子としてオボニック閾値スイッチを用いるメモリが提案されている（例えば、特許文献１参照。）。
特開２０１３－１７９３１１号公報
　上述の従来技術では、抵抗変化素子の材料としてカルコゲナイド材料を用いることにより、抵抗状態を遷移させる際に必要な熱量の低減を図っている。しかしながら、上述の従来技術では、メモリセルの抵抗状態を遷移させる際の消費電力をさらに低減することが困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、抵抗変化素子を用いる不揮発性メモリにおいて、消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列されたメモリセルアレイと、上記所定数のメモリセルのうちアクセス対象のメモリセルを選択する選択部と、上記選択されたメモリセル内の上記抵抗変化素子を所定値より抵抗値が低い低抵抗状態から上記所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を上記選択されたメモリセルに供給する電圧供給部と、上記選択されたメモリセルに上記リセット電圧が供給される期間内に上記メモリセルに流れる電流を発振させる電流制御部とを具備する不揮発性メモリ、および、その制御方法である。これにより、消費電力が低減するという作用をもたらす。
　また、この第１の側面において、上記スイッチ素子は、上記メモリセルに流れる電流が所定の閾値電流より小さい場合にはオン状態からオフ状態に遷移し、上記抵抗変化素子が上記低抵抗状態であり、所定の第１閾値電圧よりも高い電圧が上記メモリセルに印加された場合にはオフ状態からオン状態に遷移し、上記電圧供給部は、上記第１閾値電圧より高い電圧を上記リセット電圧として供給し、上記電流制御部は、上記選択部を制御して上記リセット電圧が供給される期間に亘って上記閾値電流より小さい電流を記録電流として供給させてもよい。これにより、リセット時にスイッチ素子がオンオフを繰り返すという作用をもたらす。
　また、この第１の側面において、上記閾値電流は、３０マイクロアンペアを超えない値であってもよい。これにより、３０マイクロアンペア未満の記録電流が供給されるという作用をもたらす。
　また、この第１の側面において、上記選択部は、所定数の選択トランジスタを備え、上記電流制御部は、上記選択トランジスタのゲート電圧を制御することにより上記記録電流を供給させてもよい。これにより、選択トランジスタからの記録電流が制御されるという作用をもたらす。
　また、この第１の側面において、上記スイッチ素子は、上記抵抗変化素子が上記高抵抗状態であり、上記第１閾値電圧を超える第２閾値電圧よりも高い電圧が上記メモリセルに印加された場合にはオフ状態からオン状態に遷移し、上記電圧供給部は、上記第１閾値電圧より高く、上記第２閾値電圧より低い電圧を上記リセット電圧として供給してもよい。これにより、セルフベリファイ機能が実現されるという作用をもたらす。
　また、この第１の側面において、上記メモリセルと上記選択部との間の経路の容量成分は、１乃至１５０フェムトファラッドであってもよい。これにより、十分な消費電力の低減効果が得られるという作用をもたらす。
　また、この第１の側面において、上記メモリセルと上記選択部との間の抵抗成分は、０乃至１００キロオームであってもよい。これにより、十分な消費電力の低減効果が得られるという作用をもたらす。
　また、この第１の側面において、上記スイッチ素子は、オボニック閾値スイッチであってもよい。これにより、オボニック閾値スイッチを用いる構成において消費電力が低減するという作用をもたらす。
　また、この第１の側面において、上記スイッチ素子は、酸素、硫黄、セレン、および、テルルのうち少なくとも１つを含んでもよい。これにより、オボニック閾値スイッチを用いる構成において消費電力が低減するという作用をもたらす。
　また、この第１の側面において、上記抵抗変化素子は、ＰＣＭ（Phase Change Memory）であり、ゲルマニウム、アンチモン、テルル、酸素のうち少なくとも１つを含んでもよい。これにより、ＰＣＭを用いる構成において消費電力が低減するという作用をもたらす。
　また、この第１の側面において、上記抵抗変化素子は、ＲｅＲＡＭ（Resistive Random Access Memory）であり、遷移金属元素および酸素を含んでもよい。これにより、ＲｅＲＡＭを用いる構成において消費電力が低減するという作用をもたらす。
　また、本技術の第２の側面は、直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列されたメモリセルアレイと、上記所定数のメモリセルのうちアクセス対象のメモリセルを選択する選択部と、上記選択されたメモリセル内の上記抵抗変化素子を所定値より抵抗値が低い低抵抗状態から上記所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を上記選択されたメモリセルに供給する電圧供給部と、上記選択されたメモリセルに上記リセット電圧が供給される期間内に上記メモリセルに流れる電流を発振させる電流制御部とを備える不揮発性メモリと、上記アクセス対象のメモリセルのアドレスを制御するメモリコントローラとを具備する記憶装置である。これにより、記憶装置の消費電力が低減するという作用をもたらす。
本技術の第１の実施の形態における記憶装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるメモリアレイユニットの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるビット線選択部、ワード線選択部およびメモリセルアレイの一構成例を示す回路図である。 本技術の第１の実施の形態におけるメモリセルの一構成例を示す図である。 本技術の第１の実施の形態における抵抗変化素子の抵抗分布の一例を示す図である。 本技術の第１の実施の形態におけるメモリセルアレイの一構成例を示す斜視図である。 本技術の第１の実施の形態におけるスイッチ素子および選択トランジスタからなる仮想回路の一例を示す回路図である。 本技術の第１の実施の形態における図７の仮想回路の電流電圧特性の一例を示す図である。 本技術の第１の実施の形態における図７の仮想回路のスイッチ素子がオン状態からオフ状態に遷移する際の電流電圧特性の一例を示す図である。 本技術の第１の実施の形態における抵抗変化素子および選択トランジスタからなる仮想回路の一例を示す回路図である。 本技術の第１の実施の形態における図１０の仮想回路の電流電圧特性の一例を示す図である。 本技術の第１の実施の形態におけるメモリセルの電流電圧特性の一例を示す図である。 本技術の第１の実施の形態におけるリセット時の電圧波形および電流波形の一例を示す図である。 比較例におけるリセット時の電圧波形および電流波形の一例を示す図である。 本技術の第１の実施の形態と比較例とにおける記録電流ごとの閾値電圧の一例を示す図である。 本技術の第１の実施の形態における、シミュレーションで用いるテスト回路の一構成例を示す回路図である。 本技術の第１の実施の形態における抵抗成分が０乃至３キロオームの際のシミュレーション結果の一例を示す図である。 本技術の第１の実施の形態における抵抗成分が１０乃至１００キロオームの際のシミュレーション結果の一例を示す図である。 本技術の第１の実施の形態における記憶装置の動作の一例を示すフローチャートである。 本技術の第２の実施の形態におけるメモリセルの一構成例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（閾値電流より小さい記録電流を供給する例）
　２．第２の実施の形態（ＲｅＲＡＭに閾値電流より小さい記録電流を供給する例）
　＜１．第１の実施の形態＞
　［記憶装置の構成例］
　図１は、本技術の実施の形態における記憶装置１００の一構成例を示すブロック図である。この記憶装置１００は、メモリコントローラ１１０および不揮発性メモリ１２０を備える。
　メモリコントローラ１１０は、不揮発性メモリ１２０を制御するものである。このメモリコントローラ１１０は、ホストコンピュータ（不図示）からライトコマンドおよびデータを受け取った場合に、そのデータを符号化する。そして、メモリコントローラ１１０は、不揮発性メモリ１２０に信号線１１９を介してアクセスして符号化したデータを書き込む。
　また、ホストコンピュータからリードコマンドを受け取った場合、メモリコントローラ１１０は、不揮発性メモリ１２０に信号線１１９を介してアクセスして符号化されたデータを読み出す。そして、メモリコントローラ１１０は、符号化されたデータを復号し、ホストコンピュータに供給する。
　不揮発性メモリ１２０は、メモリコントローラ１１０の制御に従って、データを記憶するものである。この不揮発性メモリ１２０は、データバッファ１２１、所定数のメモリアレイユニット２００、アドレスデコーダ１２２、バス１２３、制御インターフェース１２４およびメモリ制御部１２５を備える。
　データバッファ１２１は、メモリ制御部１２５の制御に従って、ライトデータＷＤやリードデータＲＤを保持するものである。
　メモリアレイユニット２００のそれぞれには、メモリセルアレイや、ワード線およびビット線を選択する選択部などが配置される。なお、同図では、記載の便宜上、メモリアレイユニット２００を１個のみ記載しているが、メモリアレイユニット２００の個数は、１個に限定されない。
　アドレスデコーダ１２２は、メモリコントローラ１１０によりアクセス先として指定されたアドレスをデコードするものである。このアドレスデコーダ１２２はアドレスのデコードによりロウアドレスＲＡおよびカラムアドレスＣＡを生成してメモリアレイユニット２００に供給する。
　バス１２３は、データバッファ１２１、メモリアレイユニット２００、アドレスデコーダ１２２、制御インターフェース１２４およびメモリ制御部１２５が相互にデータを交換するための共通の経路である。制御インターフェース１２４は、メモリコントローラ１１０と不揮発性メモリ１２０とがデータやコマンドを相互に交換するためのインターフェースである。
　メモリ制御部１２５は、メモリアレイユニット２００のそれぞれを制御して、データの書込み、または、読出しを行わせるものである。
　［メモリアレイユニットの構成例］
　図２は、本技術の第１の実施の形態におけるメモリアレイユニット２００の一構成例を示すブロック図である。このメモリアレイユニット２００は、電圧供給部２１０、センスアンプ２２０、選択部２３０、メモリセルアレイ２４０および電流制御部２６０を備える。
　メモリセルアレイ２４０には、所定数のメモリセル（不図示）が配列される。また、メモリセルアレイ２４０には、メモリセルの列ごとにビット線２４１が配線され、メモリセルの行ごとにワード線２４２が配線される。
　メモリセルのそれぞれは、抵抗変化素子を含み、その抵抗値の状態は、所定値より抵抗値の低い低抵抗状態と、その所定値より抵抗値の高い高抵抗状態とに分けられる。前者をＬＲＳ（Low-Resistance State）とし、後者をＨＲＳ（High-Resistance State）とする。ＬＲＳには、例えば、「１」の論理値が割り当てられ、ＨＲＳには「０」の論理値が割り当てられる。また、ＬＲＳのメモリセルをＨＲＳに遷移させる処理を以下、「リセット」と称し、ＨＲＳのメモリセルをＬＲＳに遷移させる処理を以下、「セット」と称する。
　電圧供給部２１０は、ビット線電圧供給部２１１およびワード線電圧供給部２１２を備える。これらのビット線電圧供給部２１１およびワード線電圧供給部２１２は、例えば、電圧レギュレータやドライバなどにより構成される。
　ビット線電圧供給部２１１は、ビット線電圧Ｖｂｌを生成し、選択部２３０を介して、アクセス対象のメモリセルに供給するものである。ワード線電圧供給部２１２は、ワード線電圧Ｖｗｌを生成し、選択部２３０を介して、アクセス対象のメモリセルに供給するものである。ビット線電圧Ｖｂｌおよびワード線電圧Ｖｗｌにより、アクセス対象のメモリセルの両端には、それらの差電圧Ｖｂｌ－ｗｌに応じた電圧が印加される。セットする際に印加される差電圧Ｖｂｌ－ｗｌを「セット電圧」とし、リセットする際に印加される差電圧Ｖｂｌ－ｗｌを「リセット電圧」とする。また、読出しの際に印加される差電圧Ｖｂｌ－ｗｌを「センス電圧」とする。
　センスアンプ２２０は、アクセス対象のメモリセルに書き込まれたデータを読み出し、リードデータＲＤとしてデータバッファ１２１に供給するものである。
　選択部２３０は、アクセス対象のメモリセルを選択するものである。この選択部２３０は、ビット線選択部２３１およびワード線選択部２３２を備える。ビット線選択部２３１は、アクセス対象のビット線を選択し、ビット線電圧Ｖｂｌを供給するものである。ワード線選択部２３２は、アクセス対象のワード線を選択し、ワード線電圧Ｖｗｌを供給するものである。また、ビット線選択部２３１およびワード線選択部２３２のそれぞれには、ビット線またはワード線ごとに、選択トランジスタ（不図示）が配置される。それぞれの選択トランジスタのゲート電圧は、電流制御部２６０により制御される。
　電流制御部２６０は、選択部２３０が供給する電流を制御するものである。この電流制御部２６０は、ＢＬ側ゲート電圧制御部２６１およびＷＬ側ゲート電圧制御部２６２を備える。ＢＬ側ゲート電圧制御部２６１は、カラムアドレスＣＡに基づいて、ビット線選択部２３１内の選択トランジスタのそれぞれのゲート電圧Ｖｂｇを制御するものである。ＷＬ側ゲート電圧制御部２６２は、ロウアドレスＲＡに基づいて、ワード線選択部２３２内の選択トランジスタのそれぞれのゲート電圧Ｖｗｇを制御するものである。
　［選択部およびメモリセルアレイの構成例］
　図３は、本技術の第１の実施の形態におけるビット線選択部２３１、ワード線選択部２３２およびメモリセルアレイ２４０の一構成例を示す回路図である。ビット線選択部２３１は、ビット線ごとに選択トランジスタ２３３を備える。選択トランジスタ２３３として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。なお、選択トランジスタ２３３として、ｐＭＯＳ（p-channel MOS）トランジスタを用いることもできる。
　ワード線選択部２３２は、ワード線ごとに選択トランジスタ２３４を備える。選択トランジスタ２３４として、例えば、ｎＭＯＳトランジスタが用いられる。なお、選択トランジスタ２３４として、ｐＭＯＳ（p-channel MOS）トランジスタを用いることもできる。
　メモリセルアレイ２４０には、所定数のメモリセル２５０が配列される。メモリセル２５０は、ワード線およびビット線が交差する各交点に配置される。また、メモリセル２５０のそれぞれは、直列に接続された抵抗変化素子２５１およびスイッチ素子２５２を備える。メモリセル２５０の一端は、対応するビット線に接続され、他端は、対応するワード線に接続される。メモリセル２５０のそれぞれには、ロウアドレスおよびカラムアドレスからなるアドレスが割り当てられる。このように、ワード線およびビット線が交差する各交点にメモリセルを配置した構造は、クロスポイント構造と呼ばれる。
　抵抗変化素子２５１として、例えば、ＰＣＭ（Phase Change Memory）が用いられる。また、スイッチ素子２５２として、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）が用いられる。差電圧Ｖｂｌ－ｗｌによりメモリセル２５０に印加される電圧は、抵抗変化素子２５１およびスイッチ素子２５２のそれぞれにより分圧される。
　ＯＴＳは、そのＯＴＳにかかる分圧ＶＯＴＳが所定の閾値電圧Ｖｓｎａｐより高い場合にオフ状態からオン状態に遷移する。また、ＯＴＳは、メモリセル２５０に流れる電流が、所定の閾値電流Ｉｓｎａｐ＿ｏｆｆより小さい場合に、オン状態からオフ状態に遷移する。
　ただし、抵抗変化素子２５１の抵抗値が変化するため、その抵抗値に応じてＯＴＳの分圧ＶＯＴＳが変動する。差電圧Ｖｂｌ－ｗｌを固定した場合、抵抗変化素子２５１がＨＲＳの場合にはＯＴＳの分圧ＶＯＴＳが低下し、ＬＲＳの場合は分圧ＶＯＴＳが上昇する。このため、抵抗変化素子２５１がＨＲＳの場合にＯＴＳをオン状態に遷移（言い換えれば、スナップオン）させるために必要な差電圧Ｖｂｌ－ｗｌの値は、ＬＲＳの場合よりも高くなる。抵抗変化素子２５１がＨＲＳの場合にＯＴＳをスナップオンさせるために必要な差電圧Ｖｂｌ－ｗｌの値を閾値電圧Ｖｓｎａｐ＿Ｈとする。また、抵抗変化素子２５１がＬＲＳの場合にＯＴＳをスナップオンさせるために必要な差電圧Ｖｂｌ－ｗｌの値を閾値電圧Ｖｓｎａｐ＿Ｌとする。
　電流制御部２６０は、アクセス対象のメモリセル２５０に対応する選択トランジスタ２３３および２３４のみをゲート電圧ＶｂｇおよびＶｗｇによりオン状態にする。これにより、アクセス対象のメモリセル２５０が選択される。
　選択されたメモリセル２５０の端子間には、ビット線電圧供給部２１１およびワード線電圧供給部２１２により、ビット線電圧Ｖｂｌおよびワード線電圧Ｖｗｌの差電圧Ｖｂｌ－ｗｌに応じた電圧が印加される。ただし、メモリセル２５０のアドレスにより、ワード線やビット線の配線抵抗が異なるため、配線抵抗が最も大きくなる位置のメモリセル２５０の端子間に、所望の電圧が供給されるように、ビット線電圧Ｖｂｌおよびワード線電圧Ｖｗｌが調整される。なお、ビット線電圧供給部２１１およびワード線電圧供給部２１２は、ビット線電圧Ｖｂｌおよびワード線電圧Ｖｗｌの一方を固定値にし、他方のみを制御することもできる。
　また、電流制御部２６０は、選択トランジスタ２３３および２３４のゲート電圧ＶｂｇおよびＶｗｇの制御により、オン状態の選択トランジスタ２３３および２３４が供給する電流の値を制御することができる。以下、セットまたはリセットの際に、オン状態の選択トランジスタ２３３および２３４が供給する一定の電流を「記録電流Ｉｃｏｍｐ」と称する。選択トランジスタ２３３や２３４がｎＭＯＳトランジスタの場合、ゲート電圧が高いほど記録電流Ｉｃｏｍｐが大きくなる。選択トランジスタ２３３や２３４がｐＭＯＳトランジスタの場合、ゲート電圧が高いほど記録電流Ｉｃｏｍｐが小さくなる。
　電圧供給部２１０は、アクセス対象のＬＲＳのメモリセル２５０をＨＲＳに遷移させる（すなわち、リセットさせる）際に、上述の閾値電圧Ｖｓｎａｐ＿Ｌより高い差電圧Ｖｂｌ－ｗｌをリセット電圧として、所定のパルス期間に亘って供給する。これにより、アクセス対象のメモリセル２５０内のＯＴＳがオフ状態からオン状態に遷移する。
　また、電流制御部２６０は、ゲート電圧の制御により、リセット電圧の供給されるパルス期間に亘って、選択トランジスタ２３３および２３４に閾値電流Ｉｓｎａｐ＿ｏｆｆより小さい値の電流を記録電流Ｉｃｏｍｐとして供給させる。
　また、ビット線やワード線の寄生容量などの容量成分や抵抗成分に起因して、ＯＴＳがオン状態に遷移した際にメモリセル２５０に過渡電流が流れる。この過渡電流は、記録電流Ｉｃｏｍｐに収束する。この記録電流Ｉｃｏｍｐが閾値電流Ｉｓｎａｐ＿ｏｆｆより小さいため、アクセス対象のメモリセル２５０内のＯＴＳがオン状態からオフ状態に遷移する。オフ状態に遷移したＯＴＳは、閾値電圧Ｖｓｎａｐ＿Ｌより高いリセット電圧により再度、オン状態に遷移する。ＯＴＳがオン状態に遷移すると過渡電流が流れ、閾値電流Ｉｓｎａｐ＿ｏｆｆより小さい記録電流Ｉｃｏｍｐに収束して、再度ＯＴＳがオフ状態に遷移する。このように、ＯＴＳがオンオフを繰り返すため、メモリセル２５０に流れる電流が発振する。
　まとめると、メモリセルアレイ２４０には、直列に接続された抵抗変化素子２５１およびスイッチ素子２５２を各々が含む所定数のメモリセル２５０が配列される。選択部２３０は、アクセス対象のメモリセル２５０を選択する。電圧供給部２１０は、選択されたメモリセル内の抵抗変化素子２５１を所定値よりＬＲＳからＨＲＳへ遷移（すなわち、リセット）させる場合には所定のリセット電圧を、そのメモリセルに供給する。
　リセット電圧は、閾値電圧Ｖｓｎａｐ＿Ｌより高い値であり、電流制御部２６０は、ゲート電圧を制御することによりリセット電圧が供給されるパルス期間に亘って閾値電流Ｉｓｎａｐ＿ｏｆｆより小さい電流を記録電流Ｉｃｏｍｐとして供給させる。これにより、ＯＴＳがオンオフを繰り返すため、メモリセル２５０に流れる電流が発振する。
　また、メモリセル２５０をセットする場合は、電圧供給部２１０が閾値電圧Ｖｓｎａｐ＿Ｈより高い差電圧Ｖｂｌ－ｗｌをセット電圧としてパルス期間に亘って供給する。また、電流制御部２６０は、ゲート電圧を制御して、Ｉｍｅｌｔよりも小さくＩｃｒｙｓよりも大きな値の記録電流Ｉｃｏｍｐを供給させる。ここで、Ｉｍｅｌｔは、抵抗変化素子２５１が溶融するときの電流であり、電流を落とす過程で抵抗変化素子２５１はアモルファス状態（ＨＲＳ）になる。Ｉｃｒｙｓは、抵抗変化素子２５１が結晶状態（LＲＳ）になるときの電流である。
　［メモリセルの構成例］
　図４は、本技術の第１の実施の形態におけるメモリセル２５０の一構成例を示す図である。このメモリセル２５０は、上電極２５３、ＰＣＭ層２５４、中間電極２５５、スイッチ層２５６および下電極２５７を備える。
　上電極２５３は、ビット線２４１に接続され、下電極２５７は、ワード線２４２に接続される。ＰＣＭ層２５４は、上電極２５３と中間電極２５５との間に形成される。スイッチ層２５６は、中間電極２５５と下電極２５７との間に形成される。上電極２５３、ＰＣＭ層２５４および中間電極２５５は、抵抗変化素子２５１として機能し、中間電極２５５、スイッチ層２５６および下電極２５７は、スイッチ素子２５２として機能する。
　上電極２５３として、例えば、タングステン（Ｗ）が用いられる。ＰＣＭ層２５４は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）および酸素（Ｏ）のうち少なくとも１つを含む。ＰＣＭ層２５４は、例えば、ＧＳＴ合金を含む。ＰＣＭ層２５４の厚みは、例えば、３０ナノメートル（ｎｍ）である。
　中間電極２５５として、例えば、タングステン（Ｗ）が用いられる。スイッチ層２５６は、例えば、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）のうち少なくとも１つを含む。スイッチ層２５６は、例えば、ＢＣＴｅＮの組成を含む。スイッチ層２５６の厚みは、例えば、２０ナノメートル（ｎｍ）である。下電極２５７として、例えば、窒化チタン（ＴｉＮ）が用いられる。また、上電極２５３、中間電極２５５、下電極２５７の電極材料は種類を問わず、その材料として、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミ（Ａｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）などや、それらのシリサイド等、一般的な材料を用いてもよい。
　図５は、本技術の第１の実施の形態における抵抗変化素子２５１の抵抗分布の一例を示す図である。同図における縦軸は、メモリセル２５０のセル数であり、横軸は、メモリセル２５０内の抵抗変化素子２５１の抵抗値である。前述したように抵抗変化素子２５１では、その抵抗分布は、抵抗の閾値Ｒｒｅｆを境にＬＲＳおよびＨＲＳに分かれている。
　図６は、本技術の第１の実施の形態におけるメモリセルアレイ２４０の一構成例を示す斜視図である。所定数のビット線２４１が、垂直方向に配線され、所定数のワード線２４２が水平方向に配線される。そして、それらの交点のそれぞれに、ＰＣＭ層２５４、中間電極２５５およびスイッチ層２５６を含むメモリセルが配置される。
　図７は、本技術の第１の実施の形態におけるスイッチ素子２５２および選択トランジスタ２３４からなる仮想回路の一例を示す回路図である。スイッチ素子２５２の電流電圧特性について説明するために、同図に例示するように、印加電圧Ｖｉｎと接地電圧ＧＮＤとの間において、スイッチ素子２５２および選択トランジスタ２３４が直列に接続された仮想回路を想定する。この仮想回路において、スイッチ素子２５２にかかる分圧をＶＯＴＳとする。
　図８は、本技術の第１の実施の形態における図７の仮想回路の電流電圧特性の一例を示す図である。同図におけるａは、印加電圧Ｖｉｎと、仮想回路に流れる電流Ｉとの関係の一例を示す図である。同図におけるｂは、スイッチ素子２５２の分圧ＶＯＴＳと、電流Ｉとの関係の一例を示す図である。同図におけるａの縦軸は、電流Ｉの対数であり、横軸は、印加電圧Ｖｉｎである。同図におけるｂの縦軸は、電流Ｉであり、横軸は、分圧ＶＯＴＳである。
　同図におけるｂに例示するように、スイッチ素子２５２は、電流を殆ど流さないオフ状態と、大電流を流すことのできるオン状態との２つの状態を有する。分圧ＶＯＴＳが閾値電圧Ｖｓｎａｐよりも高いときに、スイッチ素子２５２は、オフ状態からオン状態に遷移（スナップオン）する。同図におけるｂに例示するように、オフ状態からオン状態への遷移時に、電流電圧特性上の微分抵抗が負になる現象が生じる。このような負性微分抵抗は、カルコゲン元素を含むＯＴＳにおいてよく見られる。
　図９は、本技術の第１の実施の形態における図７の仮想回路のスイッチ素子２５２がオン状態からオフ状態に遷移する際の電流電圧特性の一例を示す図である。同図における縦軸は、電流Ｉであり、横軸は、分圧ＶＯＴＳである。
　同図に例示するように、オン状態に遷移した後に電流Ｉを減少させた場合、閾値電流Ｉｓｎａｐ＿ｏｆｆに達したときに電流Ｉが急減し、スイッチ素子２５２がオン状態からオフ状態に遷移（言い換えれば、スナップオフ）する。この閾値電流Ｉｓｎａｐ＿ｏｆｆの値は、例えば、３０マイクロアンペア（μＡ）以下である。
　図１０は、本技術の第１の実施の形態における抵抗変化素子２５１および選択トランジスタ２３３からなる仮想回路の一例を示す回路図である。抵抗変化素子２５１の電流電圧特性について説明するために、同図に例示するように、印加電圧Ｖｉｎと接地電圧ＧＮＤとの間において、抵抗変化素子２５１および選択トランジスタ２３３が直列に接続された仮想回路を想定する。この仮想回路において、抵抗変化素子２５１にかかる分圧をＶＰＣＭとする。
　図１１は、本技術の第１の実施の形態における図１０の仮想回路の電流電圧特性の一例を示す図である。同図におけるａは、印加電圧Ｖｉｎと、仮想回路に流れる電流Ｉとの関係の一例を示す図である。同図におけるｂは、抵抗変化素子２５１の分圧ＶＰＣＭと、電流Ｉとの関係の一例を示す図である。同図におけるａの縦軸は、電流Ｉの対数であり、横軸は、印加電圧Ｖｉｎである。同図におけるｂの縦軸は、電流Ｉであり、横軸は、分圧ＶＰＣＭである。
　印加電圧Ｖｉｎの供給により抵抗変化素子２５１に電流Ｉが流れると、発生するジュール熱の大小により抵抗変化素子２５１のスイッチ層２５６は結晶化状態またはアモルファス状態になる。結晶化状態のスイッチ層２５６は、ＬＲＳとなり、アモルファス状態のスイッチ層２５６は、ＨＲＳとなる。
　同図におけるａおよびｂに例示するように、ＨＲＳの場合には、ＬＲＳの場合と比較して印加電圧Ｖｉｎがセット電圧Ｖｓｅｔを超えるまでは、殆ど電流が流れない。印加電圧Ｖｉｎがセット電圧Ｖｓｅｔを超えると、電流が結晶化するときのＩｃｒｙｓを超えた際に結晶化が進むことでＬＲＳに移行し、大きな電流が流れることになる。このときの電流をＩｓｅｔとする。データを読み出す際は、セット電圧Ｖｓｅｔ以下のセンス電圧が印加される。センス電圧の印加により、アクセス対象のメモリセル２５０がＬＲＳの場合には大きな電流が流れ、ＨＲＳの場合は殆ど電流が流れず、その電流の大小により、論理値「０」または「１」のデータが読み出される。
　図１２は、本技術の第１の実施の形態におけるメモリセル２５０の電流電圧特性の一例を示す図である。同図の縦軸は、電流Ｉの対数であり、横軸は、差電圧Ｖｂｌ－ｗｌである。また、同図における実線は、メモリセル２５０がＬＲＳの場合の特性を示し、一点鎖線は、メモリセル２５０がＨＲＳの場合の特性を示す。
　前述したように、スイッチ素子２５２の分圧が閾値電圧Ｖｓｎａｐより高くなった際にスイッチ素子２５２はオン状態に遷移する。抵抗変化素子２５１がＨＲＳの場合、抵抗変化素子２５１の分圧が相対的に大きくなる。このため、スイッチ素子２５２の分圧が閾値電圧Ｖｓｎａｐより高くなり、大電流が流れるときの差電圧Ｖｂｌ－ｗｌである閾値電圧Ｖｓｎａｐ＿Ｈは、ＬＲＳの場合の閾値電圧Ｖｓｎａｐ＿Ｌよりも高くなる。また、ＨＲＳのメモリセル２５０に閾値電圧Ｖｓｎａｐ＿Ｈより高い差電圧Ｖｂｌ－ｗｌがセット電圧として印加された場合、抵抗変化素子２５１は、ＨＲＳからＬＲＳに遷移する。すなわち、メモリセル２５０はセットされる。
　図１３は、本技術の第１の実施の形態におけるリセット時の電圧波形および電流波形の一例を示す図である。同図におけるａは、リセット時の電圧波形の一例を示す図である。同図におけるｂは、リセット時の電流波形の一例を示す図である。同図におけるａの縦軸は、差電圧Ｖｂｌ－ｗｌであり、横軸は時間である。同図におけるｂの縦軸は、アクセス対象のメモリセル２５０に流れる電流Ｉであり、横軸は時間である。
　同図におけるａに例示するように、電圧供給部２１０は、リセット時に、タイミングＴ１０からＴ２０までのパルス期間に亘って、閾値電圧Ｖｓｎａｐ＿Ｌより高い差電圧Ｖｂｌ－ｗｌをリセット電圧Ｖｒｅｓｅｔとして供給する。ここで、リセット電圧Ｖｒｅｓｅｔの値は、閾値電圧Ｖｓｎａｐ＿Ｌより高く、かつ、閾値電圧Ｖｓｎａｐ＿Ｈより低いことが好ましい。
　また、電流制御部２６０は、ゲート電圧ＶｂｇおよびＶｗｇの制御により、アクセス対象に対応する選択トランジスタ２３３および２３４に、閾値電流Ｉｓｎａｐ＿ｏｆｆより小さな記録電流Ｉｃｏｍｐをパルス期間（タイミングＴ１０からＴ２０）に亘って供給させる。
　ここで、クロスポイント構造では、前述のように、抵抗変化素子２５１が負性微分抵抗を持つスイッチ素子２５２と繋がっているので、スイッチ素子２５２がオン状態に移行する際に過渡電流が抵抗変化素子２５１に流れる。
　詳細には、メモリセルが接続される経路が、選択トランジスタ２３３および２３４や配線などに起因する抵抗成分や容量成分を持ち、オフ状態の時には、その容量成分に、メモリセル２５０にかかる分圧に起因した電荷が貯蔵されている。一方、スイッチ素子２５２がオフ状態からオン状態へ遷移すると、前述の負性微分抵抗によってオフ状態に比べてオン状態の時のスイッチ素子２５２に掛かる電圧が瞬時に減少する。すなわち、スイッチ素子２５２と抵抗変化素子２５１に掛かる分圧が瞬時に変動するので、その変動に応じて容量成分に貯蔵された電荷が放電し、その過渡電流が抵抗変化素子２５１に流れることになる。
　同図におけるｂに例示するように、タイミングＴ１０において閾値電圧Ｖｓｎａｐ＿Ｌより高い差電圧Ｖｂｌ－ｗｌにより、スイッチ素子２５２に閾値電圧Ｖｓｎａｐより高い分圧がかかるため、スイッチ素子２５２がオン状態に遷移し、過渡電流が流れる。この過渡電流は、抵抗変化素子２５１がアモルファス状態（ＨＲＳ）になるときのＩｍｅｌｔよりも高いものとする。過渡電流が記録電流Ｉｃｏｍｐに収束する過程で、タイミングＴ１１において閾値電流Ｉｓｎａｐ＿ｏｆｆを下回る。このため、スイッチ素子２５２はタイミングＴ１１でオフ状態に遷移する。
　オフ状態に遷移したタイミングＴ１１以降において、抵抗変化素子２５１がＬＲＳのままであれば、タイミングＴ１２においてスイッチ素子２５２にかかる分圧が再び閾値電圧Ｖｓｎａｐを超えて、オン状態に遷移し、過渡電流が流れる。
　過渡電流は、タイミングＴ１３において閾値電流Ｉｓｎａｐ＿ｏｆｆを下回り、スイッチ素子２５２がオフ状態に遷移する。抵抗変化素子２５１がＬＲＳのままであれば、タイミングＴ１４においてスイッチ素子２５２がオン状態に遷移し、過渡電流が流れる。過渡電流は、タイミングＴ１５において閾値電流Ｉｓｎａｐ＿ｏｆｆを下回り、スイッチ素子２５２がオフ状態に遷移する。
　Ｉｍｅｌｔよりも高い過渡電流が複数回に亘って流れることにより、抵抗変化素子２５１がＨＲＳに遷移する。タイミングＴ１５で抵抗変化素子２５１がＨＲＳに遷移したのであれば、その抵抗変化素子２５１の分圧が相対的に大きくなるため、スイッチ素子２５２の分圧が閾値電圧Ｖｓｎａｐ未満となる。このため、スイッチ素子２５２がオフ状態になって、殆ど電流が流れなくなる。したがって、リセット後に、書き込んだデータを読み出して、書き込んだデータと比較するベリファイが不要となる。言い換えれば、セルフベリファイの機能を実現することができる。
　また、リセット電圧Ｖｒｅｓｅｔを閾値電圧Ｖｓｎａｐ＿Ｌより高く、閾値電圧Ｖｓｎａｐ＿Ｈより低くすることにより、リセットしたメモリセル２５０をオーバーリセットすることを防止することができる。これにより、リセット電圧Ｖｒｅｓｅｔを閾値電圧Ｖｓｎａｐ＿Ｈより高くした場合と比較して、消費電力を低減することができる。なお、閾値電圧Ｖｓｎａｐ＿Ｌは、特許請求の範囲に記載の第１閾値電圧の一例であり、閾値電圧Ｖｓｎａｐ＿Ｈは、特許請求の範囲に記載の第２閾値電圧の一例である。
　ここで、リセット時にリセット電圧Ｖｒｅｓｅｔを閾値電圧Ｖｓｎａｐ＿Ｈより高くし、記録電流Ｉｃｏｍｐを閾値電流Ｉｓｎａｐ＿ｏｆｆ以上にする不揮発性メモリを比較例として想定する。
　図１４は、比較例におけるリセット時の電圧波形および電流波形の一例を示す図である。同図におけるａは、リセット時の電圧波形の一例を示す図である。同図におけるｂは、リセット時の電流波形の一例を示す図である。
　同図におけるａに例示するように、比較例では、リセット電圧Ｖｒｅｓｅｔが閾値電圧Ｖｓｎａｐ＿Ｈより高いものとする。また、クロスポイント構造において、複数のメモリセル２５０を動作させる際には、セルごとのばらつきを考慮して、最大電流の流れるワーストなセルに合わせた値の記録電流Ｉｃｏｍｐが用いられる。比較例では、記録電流Ｉｃｏｍｐの値は、Ｉｍｅｌｔより大きいものとする。
　同図におけるｂに例示するように、リセット時に過渡電流が収束した後も、Ｉｍｅｌｔより大きい記録電流Ｉｃｏｍｐが流れ続ける。ワーストに合わせた記録電流Ｉｃｏｍｐの場合、セルによっては、最適な記録電流とパルス期間ではなく、特に大きな電流が必要なリセット時に消費電力が過大になるおそれがある。
　これに対して、リセット時にリセット電圧Ｖｒｅｓｅｔを閾値電圧Ｖｓｎａｐ＿Ｌより高くしつつ、記録電流Ｉｃｏｍｐを閾値電流Ｉｓｎａｐ＿ｏｆｆ未満にした場合、図１３におけるａに例示したように、電流Ｉが発振する。このため、Ｉｍｅｌｔより大きい記録電流Ｉｃｏｍｐが流れ続ける比較例よりも、消費電力を低減することができる。
　また、リセット電圧Ｖｒｅｓｅｔを閾値電圧Ｖｓｎａｐ＿Ｌより高く、閾値電圧Ｖｓｎａｐ＿Ｈより低くすることにより、セルフベリファイ機能を実現することができる。これにより、セルごとに必要最小限のジュール熱でリセットすることが可能となり、さらに消費電力を削減することができる。必要最小限のジュール熱でリセットすることにより、過大な熱がかかることに起因する素子内の元素の偏析も抑制され、サイクリングエンデュランス特性を改善することができる。
　また、比較例では、Ｉｍｅｌｔより高い記録電流Ｉｃｏｍｐを供給できる選択トランジスタ２３３や２３４が必要であったが、記録電流Ｉｃｏｍｐを閾値電流Ｉｓｎａｐ＿ｏｆｆ未満にする場合、比較例よりも小さな駆動能力のトランジスタを用いることができる。
　図１５は、本技術の第１の実施の形態と比較例とにおける記録電流ごとの閾値電圧の一例を示す図である。同図における縦軸は、電圧であり、横軸は、リセット時の記録電流Ｉｃｏｍｐである。
　リセット時の記録電流として、閾値電流Ｉｓｎａｐ＿ｏｆｆよりも小さい記録電流Ｉｃｏｍｐ１は、第１の実施の形態の電流である。リセット時の記録電流Ｉｃｏｍｐ２、Ｉｃｏｍｐ３、Ｉｃｏｍｐ４およびＩｃｏｍｐ５は、比較例の電流である。リセット時の記録電流Ｉｃｏｍｐ２は、抵抗変化素子２５１が結晶状態になるときのＩｃｙｒｓと略一致する値である。リセット時の記録電流Ｉｃｏｍｐ３は、Ｉｃｙｒｓと、抵抗変化素子２５１がアモルファス状態になるときのＩｍｅｌｔとの間の値である。リセット時の記録電流Ｉｃｏｍｐ４は、Ｉｍｅｌｔと略一致する値である。リセット時の記録電流Ｉｃｏｍｐ５は、Ｉｍｅｌｔより大きい値である。
　また、白丸は、リセット時の記録電流Ｉｃｏｍｐ１乃至Ｉｃｏｍｐ５のそれぞれを用いた際において閾値電圧Ｖｓｎａｐ＿Ｈを測定した結果を示す。黒丸は、セット時に記録電流Ｉｃｏｍｐ２を用いた際において閾値電圧Ｖｓｎａｐ＿Ｌを測定した結果を示す。
　同図に例示するように、比較例では、リセット時の記録電流ＩｃｏｍｐをＩｃｙｒｓよりも大きくすると、閾値電圧Ｖｓｎａｐ＿Ｌよりも閾値電圧Ｖｓｎａｐ＿Ｈの方が大きくなる。Ｉｃｙｒｓと略一致する比較例のリセット時の記録電流Ｉｃｏｍｐ２では、閾値電圧Ｖｓｎａｐ＿Ｌおよび閾値電圧Ｖｓｎａｐ＿Ｈが同程度となり、リセット時に抵抗変化素子２５１がリセットされずにＬＲＳのままになる。
　第１の実施の形態では、リセット時に閾値電流Ｉｓｎａｐ＿ｏｆｆよりも小さい記録電流Ｉｃｏｍｐ１を用いているが、閾値電圧Ｖｓｎａｐ＿Ｌおよび閾値電圧Ｖｓｎａｐ＿Ｈの差は、Ｉｍｅｌｔと略一致するリセット時に記録電流Ｉｃｏｍｐ４を用いた場合と同程度となる。このため、第１の実施の形態においても、リセット時に抵抗変化素子２５１がリセットされてＨＲＳになる。このように、リセット時の記録電流Ｉｃｏｍｐ１を閾値電流Ｉｓｎａｐ＿ｏｆｆより小さくしても、複数回の過渡電流によるジュール熱により、抵抗変化素子２５１をリセットすることができる。
　上述したように、第１の実施の形態では、リセット時の記録電流Ｉｃｏｍｐを閾値電流Ｉｓｎａｐ＿ｏｆｆよりも小さくすると、スイッチ素子２５２がオン状態からオフ状態へ移行する性質を利用して、発振させることでリセット動作させている。リセットのためには複数回の過渡電流が流れることが必要となる。また、ＩｍｅｌｔはＰＣＭ層２５４を構成する元素の組成でも変化し、ＰＣＭ層２５４の素子サイズが小さいほどＩｍｅｌｔも小さくなるので普遍的な値ではない。このことを踏まえると、過渡電流のピーク値がＩｓｎａｐ＿ｏｆｆより大きいほど、すなわち電流値Ｉｃｏｍｐよりも大きな過渡電流が流れるほど、Ｉｍｅｌｔに達しやすくなることになり、本発明の効果が十分に発揮されるのに望ましいといえる。
　その過渡電流は、選択トランジスタ２３３および２３４や配線などに起因する抵抗成分および容量成分に貯蔵された電荷により発生し、そのオン状態移行後の電流がＩｓｎａｐ＿ｏｆｆに達するまでの時間は抵抗成分および容量成分に依存することになる。そこで、配線などに起因する抵抗成分および容量成分によって、複数回の過渡電流が流れるための条件をシミュレーションにより算出した。
　図１６は、本技術の第１の実施の形態における、シミュレーションで用いるテスト回路の一構成例を示す回路図である。このテスト回路は、選択トランジスタ２３３、抵抗容量負荷３００、メモリセル２５０、抵抗容量負荷３０１および選択トランジスタ２３４を直列に接続した回路である。抵抗容量負荷３００は、例えば、抵抗素子３１１乃至３１６と、容量素子３２１乃至３２５とを備える。抵抗容量負荷３０１の構成は、抵抗容量負荷３００と同様である。
　抵抗素子３１１乃至３１６は直列に接続される。容量素子３２１は、抵抗素子３１１および３１２の接続ノードに接続され、容量素子３２２は、抵抗素子３１２および３１３の接続ノードに接続される。容量素子３２３は、抵抗素子３１３および３１４の接続ノードに接続され、容量素子３２４は、抵抗素子３１４および３１５の接続ノードに接続される。容量素子３２５は、抵抗素子３１５および３１６の接続ノードに接続される。
　抵抗素子３１１乃至３１６は、メモリセル２５０が接続される経路上の抵抗成分の演算に用いられる。容量素子３２１乃至３２５は、その経路上の容量成分の演算に用いられる。
　シミュレーションでは、Ｖｓｎａｐを４ボルト（Ｖ）とし、Ｖｓｎａｐ＿ｏｆｆを１．５ボルト（Ｖ）とした。また、Ｉｓｎａｐ＿ｏｆｆを３０マイクロアンペア（μＡ）とし、抵抗変化素子２５１がＬＲＳの時の抵抗を１キロオーム（ｋΩ）とし、記録電流Ｉｃｏｍｐを１０マイクロアンペア（μＡ）とした。また、印可する一定の印加電圧Ｖｉｎの単独パルスのパルス幅は、一般的に使用される１００ナノ秒（ｎｓ）としている。
　図１７は、本技術の第１の実施の形態における抵抗成分が０乃至３キロオームの際のシミュレーション結果の一例を示す図である。Ｒｌｏａｄは、抵抗成分を示し、Ｃｌｏａｄは、容量成分を示す。同図は、抵抗成分の値を０、１、および、３キロオーム（ｋΩ）のそれぞれにした場合について、容量成分の値を０、１、３、１０、３０、１００および１５０フェムトファラッド（ｆＦ）のそれぞれに切り替えた際の電流波形を示す。
　図１８は、本技術の第１の実施の形態における抵抗成分が１０乃至１００キロオームの際のシミュレーション結果の一例を示す図である。同図は、抵抗成分の値を１０、３０、および、１００キロオーム（ｋΩ）のそれぞれにした場合について、容量成分の値を０、１、３、１０、３０、１００および１５０フェムトファラッド（ｆＦ）のそれぞれに切り替えた際の電流波形を示す。
　図１７および図１８に例示したように、抵抗成分が１００キロオーム（ｋΩ）で、容量成分が０フェムトファラッド（ｆＦ）の場合には、過渡電流の流れる回数が多いものの、Ｉｓｎａｐ＿ｏｆｆ未満のピーク値をもつ電流しか流れない。このため、消費電流の低減効果が十分に得られない。一方で、容量成分が１乃至１５０フェムトファラッド（ｆＦ）、抵抗成分が０乃至１００キロオーム（ｋΩ）の範囲であれば、複数回の過渡電流が流れ、かつ十分なピーク値を持つ過渡電流を発生させることができる。このため、消費電流の低減効果を十分に得ることができる。
　また、選択トランジスタ２３３および２３４や配線に起因した抵抗成分や容量成分だけでなく、それら以外に一般的な抵抗素子、容量素子をメモリ素子に繋げて、複数の過渡電流が発生できるよう抵抗や容量の値を調整することもできる。
　［メモリコントローラの動作例］
　図１９は、本技術の第１の実施の形態における記憶装置１００の動作の一例を示すフローチャートである。この動作は、記憶装置１００が、ホストコンピュータからコマンドやデータを受信したときに開始される。
　メモリコントローラ１１０は、コマンドをデコードし、ライトコマンドを受信したか否かを判断する（ステップＳ９０１）。受信するコマンドは、ライトコマンドおよびリードコマンドのいずれかとする。
　ライトコマンドである場合（ステップＳ９０１：Ｙｅｓ）、不揮発性メモリ１２０は、セットまたはリセットすべきメモリセルをアクセス対象として選択する（ステップＳ９０２）。不揮発性メモリ１２０は、データをプレリードし、ライトデータと比較する（ステップＳ９０３）。このとき、不揮発性メモリ１２０内の電圧供給部２１０は、セット時には閾値電圧Ｖｓｎａｐ＿Ｈより大きなセット電圧を供給し、リセット時には閾値電圧Ｖｓｎａｐ＿Ｌより高く、閾値電圧Ｖｓｎａｐ＿Ｈ未満のリセット電圧を供給する（ステップＳ９０４）。また、電流制御部２６０は、リセット時には記録電流Ｉｃｏｍｐを閾値電流Ｉｓｎａｐ＿ｏｆｆ未満に制御する（ステップＳ９０５）。そして、不揮発性メモリ１２０は、セット処理またはリセット処理を行う（ステップＳ９０６）。
　リードコマンドを受信した場合（ステップＳ９０１：Ｎｏ）、不揮発性メモリ１２０はセンス処理を行う（ステップＳ９０７）。ステップＳ９０６またはＳ９０７の後に記憶装置１００は、アクセスのための動作を終了する。なお、セットまたはリセットする際に、プレリードを行わず、ライトコマンドと比較することなく、セット電圧またはリセット電圧の供給（ステップＳ９０４）を行ってもよい。また、セット電圧またはリセット電圧の供給（ステップＳ９０４）と記録電流の制御（ステップＳ９０５）の順番を入れ替えても良い。
　このように、本技術の第１の実施の形態によれば、電流制御部２６０が閾値電流Ｉｓｎａｐ＿ｏｆｆより小さい記録電流Ｉｃｏｍｐを供給させて、電流Ｉを発振させるため、比較例よりも消費電力を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、抵抗変化素子２５１としてＰＣＭを用いていたが、ＰＣＭの代わりにＲｅＲＡＭを用いることもできる。この第２の実施の形態の不揮発性メモリ１２０は、抵抗変化素子２５１としてＲｅＲＡＭを用いる点において第１の実施の形態と異なる。
　図２０は、本技術の第２の実施の形態におけるメモリセル２５０の一構成例を示す図である。この第２の実施の形態のメモリセル２５０においては、ＰＣＭ層２５４の代わりに、金属酸化物抵抗変化層２５８が形成される。
　上電極２５３、金属酸化物抵抗変化層２５８および中間電極２５５は、ＲｅＲＡＭであり、抵抗変化素子２５１として機能する。金属酸化物抵抗変化層２５８は、例えば、遷移金属元素と酸素（Ｏ）とを含む。
　このように、本技術の第２の実施の形態によれば、抵抗変化素子２５１としてＲｅＲＡＭを用いるため、ＲｅＲＡＭを用いる構成において消費電力を低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列されたメモリセルアレイと、
　前記所定数のメモリセルのうちアクセス対象のメモリセルを選択する選択部と、
　前記選択されたメモリセル内の前記抵抗変化素子を所定値より抵抗値が低い低抵抗状態から前記所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を前記選択されたメモリセルに供給する電圧供給部と、
　前記選択されたメモリセルに前記リセット電圧が供給される期間内に前記メモリセルに流れる電流を発振させる電流制御部と
を具備する不揮発性メモリ。
（２）前記スイッチ素子は、前記メモリセルに流れる電流が所定の閾値電流より小さい場合にはオン状態からオフ状態に遷移し、前記抵抗変化素子が前記低抵抗状態であり、所定の第１閾値電圧よりも高い電圧が前記メモリセルに印加された場合にはオフ状態からオン状態に遷移し、
　前記電圧供給部は、前記第１閾値電圧より高い電圧を前記リセット電圧として供給し、
　前記電流制御部は、前記選択部を制御して前記リセット電圧が供給される期間に亘って前記閾値電流より小さい電流を記録電流として供給させる
前記（１）記載の不揮発性メモリ。
（３）前記閾値電流は、３０マイクロアンペアを超えない値である
前記（２）記載の不揮発性メモリ。
（４）前記選択部は、所定数の選択トランジスタを備え、
　前記電流制御部は、前記選択トランジスタのゲート電圧を制御することにより前記記録電流を供給させる
前記（２）または（３）に記載の不揮発性メモリ。
（５）前記スイッチ素子は、前記抵抗変化素子が前記高抵抗状態であり、前記第１閾値電圧を超える第２閾値電圧よりも高い電圧が前記メモリセルに印加された場合にはオフ状態からオン状態に遷移し、
　前記電圧供給部は、前記第１閾値電圧より高く、前記第２閾値電圧より低い電圧を前記リセット電圧として供給する
前記（２）から（４）のいずれかに記載の不揮発性メモリ。
（６）前記メモリセルと前記選択部との間の経路の容量成分は、１乃至１５０フェムトファラッドである
前記（１）から（５）のいずれかに記載の不揮発性メモリ。
（７）前記メモリセルと前記選択部との間の抵抗成分は、０乃至１００キロオームである
前記（１）から（６）のいずれかに記載の不揮発性メモリ。
（８）前記スイッチ素子は、オボニック閾値スイッチである
前記（１）から（７）のいずれかに記載の不揮発性メモリ。
（９）前記スイッチ素子は、酸素、硫黄、セレン、および、テルルのうち少なくとも１つを含む
前記（８）記載の不揮発性メモリ。
（１０）前記抵抗変化素子は、ＰＣＭ（Phase Change Memory）であり、ゲルマニウム、アンチモン、テルル、酸素のうち少なくとも１つを含む
前記（１）から（９）のいずれかに記載の不揮発性メモリ。
（１１）前記抵抗変化素子は、ＲｅＲＡＭ（Resistive Random Access Memory）であり、遷移金属元素および酸素を含む
前記（１）から（９）のいずれかに記載の不揮発性メモリ。
（１２）直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列されたメモリセルアレイと、前記所定数のメモリセルのうちアクセス対象のメモリセルを選択する選択部と、前記選択されたメモリセル内の前記抵抗変化素子を所定値より抵抗値が低い低抵抗状態から前記所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を前記選択されたメモリセルに供給する電圧供給部と、前記選択されたメモリセルに前記リセット電圧が供給される期間内に前記メモリセルに流れる電流を発振させる電流制御部とを備える不揮発性メモリと、
　前記アクセス対象のメモリセルのアドレスを制御するメモリコントローラと
を具備する記憶装置。
（１３）選択部が、直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列されたメモリセルアレイ内の前記所定数のメモリセルのうちアクセス対象のメモリセルを選択する選択手順と、
　電圧供給部が、前記選択されたメモリセル内の前記抵抗変化素子を所定値より抵抗値が低い低抵抗状態から前記所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を前記選択されたメモリセルに供給する電圧供給手順と、
　電流制御部が、前記選択されたメモリセルに前記リセット電圧が供給される期間内に前記メモリセルに流れる電流を発振させる電流制御手順と
を具備する不揮発性メモリの制御方法。
　１００　記憶装置
　１１０　メモリコントローラ
　１２０　不揮発性メモリ
　１２１　データバッファ
　１２２　アドレスデコーダ
　１２３　バス
　１２４　制御インターフェース
　１２５　メモリ制御部
　２００　メモリアレイユニット
　２１０　電圧供給部
　２１１　ビット線電圧供給部
　２１２　ワード線電圧供給部
　２２０　センスアンプ
　２３０　選択部
　２３１　ビット線選択部
　２３２　ワード線選択部
　２３３、２３４　選択トランジスタ
　２４０　メモリセルアレイ
　２４１　ビット線
　２４２　ワード線
　２５０　メモリセル
　２５１　抵抗変化素子
　２５２　スイッチ素子
　２５３　上電極
　２５４　ＰＣＭ層
　２５５　中間電極
　２５６　スイッチ層
　２５７　下電極
　２５８　金属酸化物抵抗変化層
　２６０　電流制御部
　２６１　ＢＬ側ゲート電圧制御部
　２６２　ＷＬ側ゲート電圧制御部
　３００、３０１　抵抗容量負荷
　３１１～３１６　抵抗素子
　３２１～３２５　容量素子

Claims (13)

  1. 　直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列されたメモリセルアレイと、
    　前記所定数のメモリセルのうちアクセス対象のメモリセルを選択する選択部と、
    　前記選択されたメモリセル内の前記抵抗変化素子を所定値より抵抗値が低い低抵抗状態から前記所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を前記選択されたメモリセルに供給する電圧供給部と、
    　前記選択されたメモリセルに前記リセット電圧が供給される期間内に前記メモリセルに流れる電流を発振させる電流制御部と
    を具備する不揮発性メモリ。
  2. 　前記スイッチ素子は、前記メモリセルに流れる電流が所定の閾値電流より小さい場合にはオン状態からオフ状態に遷移し、前記抵抗変化素子が前記低抵抗状態であり、所定の第１閾値電圧よりも高い電圧が前記メモリセルに印加された場合にはオフ状態からオン状態に遷移し、
    　前記電圧供給部は、前記第１閾値電圧より高い電圧を前記リセット電圧として供給し、
    　前記電流制御部は、前記選択部を制御して前記リセット電圧が供給される期間に亘って前記閾値電流より小さい電流を記録電流として供給させる
    請求項１記載の不揮発性メモリ。
  3. 　前記閾値電流は、３０マイクロアンペアを超えない値である
    請求項２記載の不揮発性メモリ。
  4. 　前記選択部は、所定数の選択トランジスタを備え、
    　前記電流制御部は、前記選択トランジスタのゲート電圧を制御することにより前記記録電流を供給させる
    請求項２記載の不揮発性メモリ。
  5. 　前記スイッチ素子は、前記抵抗変化素子が前記高抵抗状態であり、前記第１閾値電圧を超える第２閾値電圧よりも高い電圧が前記メモリセルに印加された場合にはオフ状態からオン状態に遷移し、
    　前記電圧供給部は、前記第１閾値電圧より高く、前記第２閾値電圧より低い電圧を前記リセット電圧として供給する
    請求項２記載の不揮発性メモリ。
  6. 　前記メモリセルと前記選択部との間の経路の容量成分は、１乃至１５０フェムトファラッドである
    請求項１記載の不揮発性メモリ。
  7. 　前記メモリセルと前記選択部との間の抵抗成分は、０乃至１００キロオームである
    請求項１記載の不揮発性メモリ。
  8. 　前記スイッチ素子は、オボニック閾値スイッチである
    請求項１記載の不揮発性メモリ。
  9. 　前記スイッチ素子は、酸素、硫黄、セレン、および、テルルのうち少なくとも１つを含む
    請求項８記載の不揮発性メモリ。
  10. 　前記抵抗変化素子は、ＰＣＭ（Phase Change Memory）であり、ゲルマニウム、アンチモン、テルル、酸素のうち少なくとも１つを含む
    請求項１記載の不揮発性メモリ。
  11. 　前記抵抗変化素子は、ＲｅＲＡＭ（Resistive Random Access Memory）であり、遷移金属元素および酸素を含む
    請求項１記載の不揮発性メモリ。
  12. 　直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列されたメモリセルアレイと、前記所定数のメモリセルのうちアクセス対象のメモリセルを選択する選択部と、前記選択されたメモリセル内の前記抵抗変化素子を所定値より抵抗値が低い低抵抗状態から前記所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を前記選択されたメモリセルに供給する電圧供給部と、前記選択されたメモリセルに前記リセット電圧が供給される期間内に前記メモリセルに流れる電流を発振させる電流制御部とを備える不揮発性メモリと、
    　前記アクセス対象のメモリセルのアドレスを制御するメモリコントローラと
    を具備する記憶装置。
  13. 　選択部が、直列に接続された抵抗変化素子およびスイッチ素子を各々が含む所定数のメモリセルが配列されたメモリセルアレイ内の前記所定数のメモリセルのうちアクセス対象のメモリセルを選択する選択手順と、
    　電圧供給部が、前記選択されたメモリセル内の前記抵抗変化素子を所定値より抵抗値が低い低抵抗状態から前記所定値より抵抗値が高い高抵抗状態へ遷移させる場合には所定のリセット電圧を前記選択されたメモリセルに供給する電圧供給手順と、
    　電流制御部が、前記選択されたメモリセルに前記リセット電圧が供給される期間内に前記メモリセルに流れる電流を発振させる電流制御手順と
    を具備する不揮発性メモリの制御方法。
PCT/JP2023/002367 2022-03-22 2023-01-26 不揮発性メモリ、記憶装置、および、不揮発性メモリの制御方法 WO2023181624A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-044842 2022-03-22
JP2022044842 2022-03-22

Publications (1)

Publication Number Publication Date
WO2023181624A1 true WO2023181624A1 (ja) 2023-09-28

Family

ID=88101035

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/002367 WO2023181624A1 (ja) 2022-03-22 2023-01-26 不揮発性メモリ、記憶装置、および、不揮発性メモリの制御方法

Country Status (1)

Country Link
WO (1) WO2023181624A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021256197A1 (ja) * 2020-06-19 2021-12-23 国立研究開発法人産業技術総合研究所 情報処理装置および情報処理装置の駆動方法
JP2021197199A (ja) * 2020-06-11 2021-12-27 サンディスク テクノロジーズ エルエルシー クロスポイントメモリアレイ内のセレクタの閾値下電圧形成

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021197199A (ja) * 2020-06-11 2021-12-27 サンディスク テクノロジーズ エルエルシー クロスポイントメモリアレイ内のセレクタの閾値下電圧形成
WO2021256197A1 (ja) * 2020-06-19 2021-12-23 国立研究開発法人産業技術総合研究所 情報処理装置および情報処理装置の駆動方法

Similar Documents

Publication Publication Date Title
JP4191211B2 (ja) 不揮発性メモリ及びその制御方法
US7515461B2 (en) Current compliant sensing architecture for multilevel phase change memory
CN101236779B (zh) 储存装置与其程序化方法
KR100851940B1 (ko) 저항성 메모리용 기록 회로
US7460386B2 (en) Layout method of a semiconductor memory device
US8014190B2 (en) Resistance variable memory device and method of writing data
US7414915B2 (en) Memory device with reduced word line resistance
US7502251B2 (en) Phase-change memory device and method of writing a phase-change memory device
US7110286B2 (en) Phase-change memory device and method of writing a phase-change memory device
US7639558B2 (en) Phase change random access memory (PRAM) device
CN109493904B (zh) 集成电路及存储器阵列中的被选存储单元的写入方法
US7548446B2 (en) Phase change memory device and associated wordline driving circuit
JP7097791B2 (ja) メモリ装置及びその動作方法
KR20100132975A (ko) 상 변화 메모리 적응형 프로그래밍
JP2006155700A (ja) 半導体装置
JP2011108311A (ja) 不揮発性半導体メモリデバイス
US20070242503A1 (en) Phase change memory device using multiprogramming method
JP5626529B2 (ja) 記憶装置およびその動作方法
JP7097792B2 (ja) メモリ装置及びその動作方法
KR20100107609A (ko) 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법
KR101201858B1 (ko) 반도체 메모리 장치
TWI675438B (zh) 半導體記憶裝置
US11342020B2 (en) Variable resistive memory device and method of operating the same
WO2023181624A1 (ja) 不揮発性メモリ、記憶装置、および、不揮発性メモリの制御方法
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23774224

Country of ref document: EP

Kind code of ref document: A1