CN110991629B - 一种基于忆阻器的神经元电路 - Google Patents

Abstract

本发明属于神经元器件技术领域，具体为一种基于忆阻器的神经元电路。本发明的神经元电路包括：积分重置电路、电阻比较电路和脉冲输出电路；积分重置电路以外部电路的电流作为输入，通过忆阻器的复位或置位操作来实现对输入电流的积分，并以忆阻器实时阻值的监测电压作为输出；电阻比较电路接收实时监测电压，将其与参考电阻的电压信号进行比较，并将电阻比较结果输出给脉冲输出电路；当实时监测电压越过阈值，脉冲输出电路向外部电路输出神经脉冲信号，同时把反馈信号发送给积分重置电路，使积分重置电路的忆阻器阻值重置。本发明具有集成后面积代价低，且实时性好、误操作率低的特点。

Description

一种基于忆阻器的神经元电路

技术领域

本发明属于神经元器件技术领域，具体涉及一种基于忆阻器的神经元电路。

背景技术

近年来，受益于摩尔定律、云计算和大数据的推动，人工智能（AI）技术在语音识别、图像识别、无人驾驶和医疗诊断等越来越多的领域的应用取得突破。但是，当前人工智能技术的大规模普及也面临着诸多问题，如训练时间长、计算资源和人力成本高以及训练数据需求量大等。发展高性能计算能够在一定程度上缓解当前人工智能面临的问题。但是，高性能计算主要还是依赖底层芯片的计算性能。随着摩尔定律的脚步逐步放缓，CMOS器件的微缩速度越来越慢，芯片计算性能的提升已经不足以应对人工智能发展带来的计算需求的增长。同时，功耗的过快增加也成为限制芯片集成度提高的重要因素。另外，由于人工智能是数据密集型计算，而目前的CPU、GPU、FPGA或专用芯片在架构上仍然基于传统的冯洛伊曼架构，计算和存储在物理上分离，计算过程中数据在总线的频繁搬运导致功耗和性能的巨大损失，即所谓“冯洛伊曼瓶颈”。

神经形态计算被认为是高性能计算之后人工智能发展的下一个阶段。神经形态计算最早由加州理工学院的卡弗·米德于20世纪80年代提出，通过模仿人脑神经元和突触的活动，利用模拟芯片来仿真脉冲神经网络（spiking neural network，SNN）。人脑的基本组成单元是神经元，数量达到1011个，每个神经元通过103~104个突触与其他神经元相连，构成复杂的神经网络。人脑突触的数量高达1015个，其权值在外界信号作用下动态调整其连接与强度，从而完成学习与记忆功能。神经信号在传递的过程中消耗极少的电量，使人脑计算具有高并行度和和高能效的特点，而且在图像、语音识别等认知应用中的准确率远超当今最先进的人工智能技术。IBM公司所推出的百万神经元级别的TrueNorth芯片，在执行某些任务时，功耗仅为70 mW，能效可达传统CPU的数百倍。另外，神经形态计算可以使用无监督技术从环境中学习，只需少量样本即可使其实现快速学习。同时，神经形态计算的泛化能力强，易于实现小型化集成。这样，物联网终端、可穿戴设备、手机等计算资源较少的设备在无需大型服务器支持的条件下，神经形态计算可以使它们具有学习能力。

但是，目前神经形态计算系统在模仿人脑进行信息处理时，在规模方面还有极大的局限性。要构建与人脑功能接近的神经计算系统，首先要具有相当数量的神经元器件和突触器件。目前，很多实验已经证明，忆阻器、相变器件等新型存储器的交叉阵列可以实现高密度的突触器件。但是，对于神经元器件，目前主要有两种实现方式，即数字电路和模拟电路。采用数字电路实现方式，神经元需要数量巨大的晶体管，带来较大的面积代价；采用模拟方式，往往需要电容作为积分器，而在芯片上集成电容器件往往消耗过多的面积。神经元面积过大导致目前神经元的集成密度非常低，远远无法满足神经形态计算的需求。为了克服这一问题，目前有一些研究也开始采用忆阻器、相变器件等新型存储器来实现神经元电路，但在电路实现上还存在实时性差、误操作率高等问题。

发明内容

本发明旨在解决现有神经元电路存在的响应实时性差、误操作率高的不足，而提供一种集成后面积代价低，且具有实时性好、误操作率低特征的神经元器件。

为实现上述目的，本发明提供了如下方案：

一种基于忆阻器的神经元电路，包括积分重置电路、两种可能的电阻比较电路和脉冲输出电路；其中：

所述积分重置电路，以外部电路的电流作为输入，通过新型器件忆阻器的复位或置位操作来实现对输入电流的积分，输出反映忆阻器实时阻值的监测电压。在积分过程中，忆阻器的阻值随着流过的电流大小和持续时间单调变化。

积分重置电路由四个P沟道晶体管、两个N沟道晶体管和忆阻器构成。其中，第一个P沟道晶体管源极连接到电流输入端与第二个P沟道晶体管源极，其栅极连接到漏极与第二个P沟道晶体管栅极，其漏极连接到第三个P沟道晶体管源极。第二个P沟道晶体管漏极连接到电阻比较电路。第三个P沟道晶体管栅极连接到第一个N沟道晶体管栅极，其漏极连接到第一个N沟道晶体管漏极。第一个N沟道晶体管源极接地，其栅极连接到脉冲输出电路，其漏极连接到电阻比较电路。第二个N沟道晶体管源极接地，其栅极连接到第四个P沟道晶体管栅极，其漏极连接到第四个P沟道晶体管漏极。第四个P沟道晶体管源极接高电平，其栅极连接到脉冲输出电路。忆阻器一端连接到第三个P沟道晶体管漏极，其另一端连接到第二个N沟道晶体管漏极。第一个P沟道晶体管与所述第二个P沟道晶体管构成比例电流镜。

所述两种可能的电阻比较电路，以积分重置电路输出的实时监测电压作为输入，将实时监测电压信号与参考电阻的电压信号进行比较，并将电阻比较结果输出给脉冲输出电路。

所述电阻比较电路由电压比较器和参考电阻构成。其中，电压比较器两个输入端分别连接到积分重置电路中的第二个P沟道晶体管漏极和第一个N沟道晶体管漏极，其输出端连接到脉冲输出电路。参考电阻一端接地，其另一端连接到电压比较器输入端。

在第一种电阻比较电路中，电压比较器反相输入端连接到积分重置电路中的第二个P沟道晶体管漏极，其同相输入端连接到积分重置电路中的第一个N沟道晶体管漏极。参考电阻一端连接到电压比较器反相输入端。

在第二种电阻比较电路中，电压比较器同相输入端连接到积分重置电路中的第二个P沟道晶体管漏极，其反相输入端连接到积分重置电路中的第一个N沟道晶体管漏极。参考电阻一端连接到电压比较器同相输入端。

所述脉冲输出电路以电阻比较电路输出的电阻比较结果作为输入。如果实时监测电压越过阈值，即越过参考电阻的电压信号，脉冲输出电路向外部电路输出神经脉冲信号。同时，脉冲输出电路把反馈信号发送给积分重置电路，使积分重置电路的忆阻器阻值重置。

所述脉冲输出电路由边沿D触发器、延时电路和反相器构成。其中，边沿D触发器数据输入端接高电平，其时钟输入端连接到电阻比较电路中电压比较器输出端，其复位端连接到积分重置电路中第一个N沟道晶体管栅极，其数据锁存输出端连接到延时电路输入端。延时电路输出端输出脉冲信号，并且连接到反相器输入端与边沿D触发器复位端。反相器输出端连接到积分重置电路中第四个P沟道晶体管栅极。延时电路用于调节输出脉冲信号的宽度。

根据本发明提供的具体实施例，本发明具有以下技术效果：本发明针对采用忆阻器作为积分元件的神经元电路，通过实时监测忆阻器的阻值，并与参考电阻进行比较决定是否触发输出脉冲，进而提高神经元电路响应的实时性，并且降低神经元操作的错误率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的两个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明基于忆阻器的神经元电路的第一种硬件实现电路图。

图2为采用本发明实施例提出的神经元电路的单层神经网络示意图。

图3为采用本发明实施例提出的神经元电路的无反馈通路多层神经网络示意图。

图4为采用本发明实施例提出的神经元电路的有反馈通路多层神经网络示意图。

图5为本发明基于忆阻器的神经元电路的第二种硬件实现电路图。

图中标号：

100为本发明基于忆阻器的神经元电路的第一种硬件实现电路图；101为积分重置电路；102为电阻比较电路；103为脉冲输出电路；111、112、113、116为四个P沟道晶体管；114、115为两个N沟道晶体管；121为忆阻器；122为参考电阻；131为电压比较器；132为边沿D触发器；133为延时电路；134为反相器；141为地；142为电源；151、152分别为输入P沟道晶体管111与112的电流；153、154分别为输入电压比较器131同相输入端与反相输入端的电压；155、156、157分别为输入边沿D触发器132数据输入端、时钟输入端与复位端的逻辑值，其中155始终为“1”；158为边沿D触发器数据输出端输出的逻辑值，也是延时电路133的输入；159为反相器134的输出，控制晶体管114与116的导通与截止；161为神经元电路100的电流输入端；162为神经元电路100的脉冲电压输出端，同时也是延时电路133的输出，控制晶体管113与115的导通与截止。

200为本发明实施例提出的神经元电路的单层神经网络示意图；211-213为单层神经网络200第一、第二与第N个输入电压；221-223为单层神经网络200第一、第二与第M个列电流；231-233为单层神经网络200第一、第二与第N个脉冲输出。

300为采用本发明实施例提出的神经元电路的无反馈通路多层神经网络示意图；311为第一层神经网络的输入；312为第一层神经网络的输出，也是第二层神经网络的输入；313为第二层神经网络的输出，也是第三层神经网络的输入；314为最后一层神经网络的输出。

400为采用本发明实施例提出的神经元电路的有反馈通路多层神经网络示意图；411为来自外界的刺激信号，作为第一层神经网络的输入；412为第一层神经网络的输出，也是第二层神经网络的输入；413为第二层神经网络的输出，也是第三层神经网络的输入；414为最后一层神经网络的输出；415为从第二层神经网络输出到第一层神经网络输入的反馈通路；416为从最后一层神经网络输出到第二层神经网络输入的反馈通路。

500为本发明基于忆阻器的神经元电路的第二种硬件实现电路图；501为积分重置电路；502为电阻比较电路；503为脉冲输出电路；511、512、513、516为四个P沟道晶体管；514、515为两个N沟道晶体管；521为忆阻器；522为参考电阻；531为电压比较器；532为边沿D触发器；533为延时电路；534为反相器；541为地；542为电源；551、552分别为输入P沟道晶体管511与512的电流；553、554分别为输入电压比较器531反相输入端与同相输入端的电压；555、556、557分别为输入边沿D触发器132数据输入端、时钟输入端与复位端的逻辑值，其中555始终为“1”；558为边沿D触发器数据输出端输出的逻辑值，也是延时电路533的输入；559为反相器534的输出，控制晶体管514与516的导通与截止；561为神经元电路500的电流输入端；562为神经元电路500的脉冲电压输出端，同时也是延时电路533的输出，控制晶体管513与515的导通与截止。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明两个实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供了一种集成后面积代价低，且具有实时性好、误操作率低特征的神经元器件。

实施例1

图1为本发明基于忆阻器的神经元电路的第一种硬件实现电路图。如图1所示，当电流从上到下流经忆阻器121时，忆阻器121进行复位操作，其阻值逐渐增加；当电流从下往上流经忆阻器121时，忆阻器121进行置位操作，其阻值降低到低阻态。通过合理设置晶体管113-116的尺寸，使其导通电阻相比忆阻器121低阻态的阻值可以忽略。输入电流161可以是可变电流，通过晶体管111和112的源极流入神经元电路。在初始状态，输出信号162为低电平，反馈通路159为高电平，晶体管113和114导通，电流151流经忆阻器121，使其阻值逐渐变大，同时在忆阻器121的上端获得节点153电压。电流152经过晶体管112流经参考电阻122，获得节点154电压。当忆阻器121阻值小于或等于参考电阻122阻值时，节点153的电压小于或等于节点154的电压，比较器131输出低电平。随着忆阻器121阻值的增大，当忆阻器121阻值大于参考电阻122阻值时，节点153的电压大于节点154的电压，比较器131输出高电平。这时，边沿D触发器132时钟输入端156有一个上升沿，其输出端158变为高电平。经过延时电路133的延时，获得162脉冲输出信号。当脉冲输出162为高电平时，一方面113和114关闭，115和116导通，电流从下到上流经忆阻器121，使其转变为低阻态；另一方面边沿D触发器132进行复位，输出158变为“0”。脉冲信号162的脉冲宽度可以通过改变延时电路133的延时Δt的大小来调整。另外，由于晶体管111的导电沟道宽长比和112的导电沟道宽长比有如下关系：，从而连接成比例电流镜结构，因此电流151大小与电流152大小之比为1:(N-1) ，这样，要实现脉冲输出，即需要忆阻器121阻值大于(N-1) 倍的参考电阻122阻值。这与晶体管111和112具有相同宽长比的特殊情况相比，参考电阻122的取值可以缩小(N-1)倍。

图2为采用本发明实施例提出的神经元电路的单层神经网络示意图。在图2中，输入电压211-213可以是来自外界的刺激脉冲信号，也可以是来自其他单层神经网络的脉冲信号；输入电压211-213施加在突触阵列的行方向，经过突触的调制，在列方向分别获得电流和221-223；电流221-223输入本发明提出的神经元电路，经过运算，可以在输出获得脉冲信号231-233。

图3为采用本发明实施例提出的神经元电路的无反馈通路多层神经网络示意图。在图3中，输入电压311来自外界的刺激信号。该多层神经网络不包含输出到输入的反馈通道。

图4为采用本发明实施例提出的神经元电路的有反馈通路多层神经网络示意图。在图4中，输入电压411来自外界的刺激信号。该多层神经网络包含输出到输入的反馈通道415和416。反馈通道可以是任意一层神经网络的输出到之前层次的神经网络的输入之间的连接通道。

实施例2

图5为本发明基于忆阻器的神经元电路的第二种硬件实现电路图。与实施例1的区别主要在于忆阻器521的变化趋势与电阻比较电路531的连接方式：当电流从上到下流经忆阻器521时，忆阻器521进行置位操作，其阻值逐渐减小；当电流从下往上流经忆阻器521时，忆阻器521进行复位操作，其阻值上升到高阻态。在初始状态，输出信号562为低电平，反馈通路559为高电平，513和514导通，电流551流经忆阻器521，使其阻值逐渐变小，同时在忆阻器521的上端获得节点553电压。电流552经过晶体管512流经参考电阻522，获得节点554电压。随着忆阻器521阻值的减小，当忆阻器521阻值小于参考电阻522阻值时，节点553的电压小于节点554的电压，比较器531输出高电平。这时，边沿D触发器532时钟输入端556有一个上升沿，其输出端558变为高电平。经过延时电路533的延时，获得562脉冲输出信号。当脉冲输出562为高电平时，一方面513和514关闭，515和516导通，电流从下到上流经忆阻器521，使其转变为高阻态；另一方面边沿D触发器532进行复位，输出558变为“0”。另外同样地，由于晶体管511的导电沟道宽长比和512的导电沟道宽长比有如下关系：，参考电阻522的取值可以缩小(N-1)倍。

除此以外，实施例2与实施例1的叙述相类似。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种基于忆阻器的神经元电路，其特征在于，包括积分重置电路、电阻比较电路和脉冲输出电路；其中：

所述积分重置电路以外部电路的电流作为输入；所述积分重置电路通过忆阻器的复位或置位操作来实现对输入电流的积分；在积分过程中，忆阻器的阻值随着流过的电流大小和持续时间单调变化；所述积分重置电路的输出反映忆阻器实时阻值的监测电压；

所述电阻比较电路以积分重置电路输出的实时监测电压作为输入；所述电阻比较电路将实时监测电压信号与参考电阻的电压信号进行比较，并将电阻比较结果输出给脉冲输出电路；

所述脉冲输出电路以电阻比较电路输出的电阻比较结果作为输入；如果实时监测电压越过阈值，即越过参考电阻的电压信号，所述脉冲输出电路向外部电路输出神经脉冲信号；所述脉冲输出电路把反馈信号发送给积分重置电路，使积分重置电路的忆阻器阻值重置。

2.如权利要求1所述的基于忆阻器的神经元电路，其特征在于，所述积分重置电路由四个P沟道晶体管、两个N沟道晶体管和忆阻器构成；其中：

第一个P沟道晶体管源极连接到电流输入端与第二个P沟道晶体管源极，其栅极连接到漏极与第二个P沟道晶体管栅极，其漏极连接到第三个P沟道晶体管源极；

第二个P沟道晶体管漏极连接到电阻比较电路；

第三个P沟道晶体管栅极连接到第一个N沟道晶体管栅极，其漏极连接到第一个N沟道晶体管漏极；

第一个N沟道晶体管源极接地，其栅极连接到脉冲输出电路，其漏极连接到电阻比较电路；

第二个N沟道晶体管源极接地，其栅极连接到第四个P沟道晶体管栅极，其漏极连接到第四个P沟道晶体管漏极；

第四个P沟道晶体管源极接高电平，其栅极连接到脉冲输出电路；

忆阻器一端连接到第三个P沟道晶体管漏极，其另一端连接到第二个N沟道晶体管漏极；

所述第一个P沟道晶体管与所述第二个P沟道晶体管构成比例电流镜。

3.如权利要求2所述的基于忆阻器的神经元电路，其特征在于，所述电阻比较电路由电压比较器和参考电阻构成；

所述电压比较器两个输入端分别连接到积分重置电路中的第二个P沟道晶体管漏极和第一个N沟道晶体管漏极，其输出端连接到脉冲输出电路；所述参考电阻一端接地，其另一端连接到电压比较器输入端。

4.如权利要求3所述的基于忆阻器的神经元电路，其特征在于：

所述电阻比较电路中，所述电压比较器反相输入端连接到积分重置电路中的第二个P沟道晶体管漏极，其同相输入端连接到积分重置电路中的第一个N沟道晶体管漏极；

所述参考电阻一端连接到电压比较器反相输入端；

或者，

所述电阻比较电路中，所述电压比较器同相输入端连接到积分重置电路中的第二个P沟道晶体管漏极，其反相输入端连接到积分重置电路中的第一个N沟道晶体管漏极；

所述参考电阻一端连接到电压比较器同相输入端。

5.如权利要求4所述的基于忆阻器的神经元电路，其特征在于，所述脉冲输出电路由边沿D触发器、延时电路和反相器构成；其中：

所述边沿D触发器数据输入端接高电平，其时钟输入端连接到电阻比较电路中电压比较器输出端，其复位端连接到积分重置电路中第一个N沟道晶体管栅极，其数据锁存输出端连接到延时电路输入端；

所述延时电路输出端输出脉冲信号，并且连接到反相器输入端与边沿D触发器复位端；

所述反相器输出端连接到积分重置电路中第四个P沟道晶体管栅极；

所述延时电路用于调节输出脉冲信号的宽度。

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