CN112329367A - 一种基于图卷积神经网络的逻辑设计切割方法及系统 - Google Patents

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Abstract

本发明公开了一种基于图卷积神经网络的逻辑设计切割方法及系统，所述方法包括：对待切割逻辑设计的网表进行解析，将其转化为由多个底层模块组成的连接图结构；采用经过训练得到的图卷积神经网络切割模型将所述图连接结构切割成多个逻辑设计，使得切割后的每个逻辑设计可被目标FPGA容纳。采用本发明的技术方案，可以自动将待切割逻辑设计切割成多个小的逻辑设计。

Description

一种基于图卷积神经网络的逻辑设计切割方法及系统
技术领域
本发明涉及芯片设计领域，尤其涉及一种基于图卷积神经网络的逻辑设计切割方法及系统。
背景技术
随着现代SoC设计越来越复杂，晶体管规模越来越庞大，对设计进行验证同样变得困难。当前采用Emulation进行仿真验证加速已成为大型和超大型集成电路设计的主流方向，该设计采用多个FPGA互联和级联方式加速验证待切割逻辑设计。用户需要设法将大的设计切割为若干个小的设计，配置到多个FPGA中，同时保证运行时整个设计的逻辑功能正确无误，性能达标。现有的对用户逻辑DUT逻辑进行分割的方式为采用传统算法进行相对简单和粗放的切割，甚至需要手动对逻辑设计进行人工切割。
发明内容
本发明的目的是针对现有技术的大型逻辑设计切割过程简单粗放的技术问题，本发明提出一种基于图卷积神经网络的逻辑设计切割方法及系统。
本发明实施例中，提供了一种基于图卷积神经网络的逻辑设计切割方法，其包括：
对待切割逻辑设计的网表进行解析，将其转化为由多个底层模块组成的连接图结构；
采用经过训练得到的图卷积神经网络切割模型将所述图连接结构切割成多个逻辑设计，使得切割后的每个逻辑设计可被目标FPGA容纳。
本发明实施例中，所述的基于图卷积神经网络的逻辑设计切割方法，还包括：
采用图卷积神经网络对多个逻辑设计网表样本进行训练，达到收敛后，存储神经网络权值，得到所述图卷积神经网络切割模型。
本发明实施例中，采用图卷积神经网络对多个逻辑设计网表样本进行训练，达到收敛后，存储神经网络权值，得到所述图卷积神经网络切割模型，包括：
对逻辑设计网表样本进行解析，将其转化为由多个底层模块组成的图连接结构；
将所述图连接结构输入到所述图卷积神经网络中进行切割，并输出切割结果；
将得到的切割结果与预期的切割结果进行比较；
根据比较的结果更新所述图卷积神经网络的权值，直到收敛，存储收敛状态下的权值，得到所述图卷积神经网络切割模型。
本发明实施例中，对待切割逻辑设计网表进行解析，还包括：
计算每个底层模块占用资源及底层模块间的连接资源。
本发明实施例中，所述的基于图卷积神经网络的逻辑设计切割方法，其特征在于，还包括：
根据切割后得到的多个逻辑设计生成多个可加载到所述多个目标FPGA中的FPGA源码；
对每个可加载到所述目标FPGA中的FPGA源码进行综合编译，生成可运行的二进制文件；
将所述二进制文件下载到对应的目标FPGA中运行。
本发明实施例中，还提供了一种基于图卷积神经网络的逻辑设计切割系统，其上述的基于图卷积神经网络的逻辑设计切割方法。
与现有技术相比较，在本发明的基于图卷积神经网络的逻辑设计切割方法中，根据用户预先训练得到图卷积神经网络分割模型，对逻辑设计自动分割，每个分割出来的逻辑设计可以配置到单独的一颗FPGA中运行，使得整个系统的逻辑功能运行正确，同时达到FPGA资源的合理利用,运行期性能达到最优，从而方便用户快速方便地开发，设计基于多块FPGA的大容量、复杂程度高的芯片，加快SOC产品的开发流程。
附图说明
图1是本发明实施例的基于图卷积神经网络的逻辑设计切割方法的硬件环境的示意图。
图2是本发明实施例的基于图卷积神经网络的逻辑设计切割方法的流程图。
图3是本发明实施例的基于图卷积神经网络的逻辑设计切割过程的示意图。
图4是本发明实施例的图卷积神经网络网络的示意图。
图5是本发明实施例的图卷积神经网络网络切割模型的训练过程示意图。
具体实施方式
本发明适用于用户大规模或超大规模的芯片设计，当用户的逻辑设计在一个FPGA中放置不下，需要切割到多个FPGA中协同运行的情况。如图１所示，系统硬件要求如下：
1，系统硬件由多个FPGA组成；
2，每个FPGA之间有IO或者总线与其他FPGA进行连接；
3，FPGA可用资源明确。每两个FPGA可用IO数量或者BUS总线参数明确。
下面对本发明实施例的基于图卷积神经网络的逻辑设计切割方法进行详细说明。
如图2及图3所示，本发明实施例中，提供了一种基于图卷积神经网络的逻辑设计切割方法，其包括步骤S1-S7。下面分别进行说明。
步骤S1：对待切割逻辑设计的网表进行解析，将其转化为由多个底层模块组成的连接图结构。
需要说明的是，在大规模的逻辑设计中，包括了多个底层模块，每个底层模块都会占用一些资源，在底层模块之间会存在连接关系，因此，会占用连接资源。因此，在对待切割逻辑设计的网表进行解析时，需要计算每个底层模块占用资源及底层模块间的连接资源。将这些模块之间的连接关系及资源占用情况通过连接图结构表示出来，以便于进行切割时，切割得到的逻辑设计占用的资源可以被承载该逻辑设计的FPGA满足。
步骤S2：采用经过训练得到的图卷积神经网络切割模型将所述图连接结构切割成多个逻辑设计，使得切割后的每个逻辑设计可被目标FPGA容纳。
需要说明的是，在本发明实施例中， 在应用所述图卷积神经网络切割模型来切割所述图连接结构时，需要获取用于容纳切割后地逻辑设计的目标FPGA的资源情况，使得切割后的每个逻辑设计可被目标FPGA容纳。
还需要说明的是，在本发明实施例中，在应用所述图卷积神经网络切割模型来切割所述图连接结构之前，需要首先通过训练的方式来得到所述图卷积神经网络切割模型，即采用图卷积神经网络对多个逻辑设计网表样本进行训练，达到收敛后，存储神经网络权值，得到所述图卷积神经网络切割模型。如图4所示，本发明实施例中，所示图卷积神经网络包括两个图卷积层：第一层和第二层。
如图5所示，采用图卷积神经网络对多个逻辑设计网表样本进行训练的过程包括：
对逻辑设计网表样本进行解析，将其转化为由多个底层模块组成的图连接结构；
将所述图连接结构输入到所述图卷积神经网络中进行切割，并输出切割结果；
将得到的切割结果与预期的切割结果进行比较；
根据比较的结果更新所述图卷积神经网络的权值，直到收敛，存储收敛状态下的权值，得到所述图卷积神经网络切割模型。
步骤S3：根据切割后得到的多个逻辑设计生成多个可加载到所述多个目标FPGA中的FPGA源码。
需要说明的是，对所述图连接结构进行切割后，得到多个小的逻辑设计，将这些小的逻辑设计生成FPGA源码，以便加载到目标FPGA中。
步骤S4：对每个可加载到所述目标FPGA中的FPGA源码进行综合编译，生成可运行的二进制文件。
步骤S5：将所述二进制文件下载到对应的目标FPGA中运行。
需要说明的是，可到FPGA源码之后，即可对其进行编译并加载到对应的目标FPGA中进行测试。
本发明实施例中，还提供了一种基于图卷积神经网络的逻辑设计切割系统，其上述的基于图卷积神经网络的逻辑设计切割方法。
综上所述，在本发明的基于图卷积神经网络的逻辑设计切割方法中，根据用户预先训练得到图卷积神经网络分割模型，对逻辑设计自动分割，每个分割出来的逻辑设计可以配置到单独的一颗FPGA中运行，使得整个系统的逻辑功能运行正确，同时达到FPGA资源的合理利用,运行期性能达到最优，从而方便用户快速方便地开发，设计基于多块FPGA的大容量、复杂程度高的芯片，加快SOC产品的开发流程。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种基于图卷积神经网络的逻辑设计切割方法，其特征在于，包括：
对待切割逻辑设计的网表进行解析，将其转化为由多个底层模块组成的连接图结构；
采用经过训练得到的图卷积神经网络切割模型将所述图连接结构切割成多个逻辑设计，使得切割后的每个逻辑设计可被目标FPGA容纳。
2.如权利要求1所述的基于图卷积神经网络的逻辑设计切割方法，其特征在于，还包括：
采用图卷积神经网络对多个逻辑设计网表样本进行训练，达到收敛后，存储神经网络权值，得到所述图卷积神经网络切割模型。
3.如权利要求2所述的基于图卷积神经网络的逻辑设计切割方法，其特征在于，采用图卷积神经网络对多个逻辑设计网表样本进行训练，达到收敛后，存储神经网络权值，得到所述图卷积神经网络切割模型，包括：
对逻辑设计网表样本进行解析，将其转化为由多个底层模块组成的图连接结构；
将所述图连接结构输入到所述图卷积神经网络中进行切割，并输出切割结果；
将得到的切割结果与预期的切割结果进行比较；
根据比较的结果更新所述图卷积神经网络的权值，直到收敛，存储收敛状态下的权值，得到所述图卷积神经网络切割模型。
4.如权利要求1所述的基于图卷积神经网络的逻辑设计切割方法，其特征在于，对待切割逻辑设计网表进行解析，还包括：
计算每个底层模块占用资源及底层模块间的连接资源。
5.如权利要求1所述的基于图卷积神经网络的逻辑设计切割方法，其特征在于，还包括：
根据切割后得到的多个逻辑设计生成多个可加载到所述多个目标FPGA中的FPGA源码；
对每个可加载到所述目标FPGA中的FPGA源码进行综合编译，生成可运行的二进制文件；
将所述二进制文件下载到对应的目标FPGA中运行。
6.一种基于图卷积神经网络的逻辑设计切割系统，其特征在于，采用如权利要求1-5任一项所述的基于图卷积神经网络的逻辑设计切割方法。
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