JPH0744456B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0744456B2 JPH0744456B2 JP1180894A JP18089489A JPH0744456B2 JP H0744456 B2 JPH0744456 B2 JP H0744456B2 JP 1180894 A JP1180894 A JP 1180894A JP 18089489 A JP18089489 A JP 18089489A JP H0744456 B2 JPH0744456 B2 JP H0744456B2
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- potential
- electrode side
- capacitance
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、２進の重み付けされた容量アレイと基準電位
を等間隔に分割する抵抗列とを備えたA/D変換器に関す
る。
を等間隔に分割する抵抗列とを備えたA/D変換器に関す
る。
（ロ）従来の技術 第３図は、従来のA/D変換器の回路図であり、上位３ビ
ットを容量アレイ（１）を用いて判定し、下位２ビット
を抵抗列（２）を用いて判定する５ビット構成の場合を
示している。
ットを容量アレイ（１）を用いて判定し、下位２ビット
を抵抗列（２）を用いて判定する５ビット構成の場合を
示している。
２進の重み付けされた容量アレイ（１）は、C,C/2,C/4
及びC/4の容量を有する４つのコンデンサ（1a）〜（1
d）で構成されており、各コンデンサ（1a）〜（1d）の
第１電極が共通に接続され、スイッチ（３）を介して接
地されると共に、第２電極が夫々切換スイッチ（4a）〜
（4d）に接続される。各切換スイッチ（4a）〜（4c）
は、一方が接地されると共に他方が切換スイッチ（５）
に接続される。また、切換スイッチ（4d）は、一方が抵
抗列（２）に接続されると共にスイッチ（６）を介して
接地され、他方が切換スイッチ（５）に接続される。そ
して、切換スイッチ（５）は、一方に基準電圧VRが印加
され、他方にアナログ信号VINが入力される。
及びC/4の容量を有する４つのコンデンサ（1a）〜（1
d）で構成されており、各コンデンサ（1a）〜（1d）の
第１電極が共通に接続され、スイッチ（３）を介して接
地されると共に、第２電極が夫々切換スイッチ（4a）〜
（4d）に接続される。各切換スイッチ（4a）〜（4c）
は、一方が接地されると共に他方が切換スイッチ（５）
に接続される。また、切換スイッチ（4d）は、一方が抵
抗列（２）に接続されると共にスイッチ（６）を介して
接地され、他方が切換スイッチ（５）に接続される。そ
して、切換スイッチ（５）は、一方に基準電圧VRが印加
され、他方にアナログ信号VINが入力される。
抵抗列（２）は、直列接続された抵抗値の等しい８つの
抵抗からなり、この抵抗列（２）の一端にVRが印加さ
れ、他端が接地される。従って、抵抗列（２）の各段か
ら、VR/8のステップで段階的に異なる電圧が得られ、こ
の各電圧がスイッチ（7a）〜（7f）を介して切換スイッ
チ（4d）に接続される。
抵抗からなり、この抵抗列（２）の一端にVRが印加さ
れ、他端が接地される。従って、抵抗列（２）の各段か
ら、VR/8のステップで段階的に異なる電圧が得られ、こ
の各電圧がスイッチ（7a）〜（7f）を介して切換スイッ
チ（4d）に接続される。
容量アレイ（１）の第１電極側は、スイッチ（３）に接
続されると共に差動アンプ（８）の反転入力側に接続さ
れる。この差動アンプ（８）の非反転入力側は接地され
ており、従って容量アレイ（１）の第１電極側の電位Vx
の正負が判定される。即ち、Vxが負であれば差動アンプ
（８）の出力は「１」、正であれば「０」となり、この
出力が制御ロジック（９）に入力されてデジタルデータ
DOUTの各ビットを構成する。さらに、制御ロジック
（９）では、差動アンプ（８）の出力状態に基づいて切
換制御信号SCが作成され、この切換制御信号SCに従って
各スイッチ（4a）〜（4d），（7a）〜（7f），（５）及
び（３）の切換え又はオン、オフが制御される。
続されると共に差動アンプ（８）の反転入力側に接続さ
れる。この差動アンプ（８）の非反転入力側は接地され
ており、従って容量アレイ（１）の第１電極側の電位Vx
の正負が判定される。即ち、Vxが負であれば差動アンプ
（８）の出力は「１」、正であれば「０」となり、この
出力が制御ロジック（９）に入力されてデジタルデータ
DOUTの各ビットを構成する。さらに、制御ロジック
（９）では、差動アンプ（８）の出力状態に基づいて切
換制御信号SCが作成され、この切換制御信号SCに従って
各スイッチ（4a）〜（4d），（7a）〜（7f），（５）及
び（３）の切換え又はオン、オフが制御される。
次に回路の動作について説明する。
第４図は、第３図のスイッチ動作のタイミング図であ
る。ここで、各スイッチ（4a）〜（4d）及び（５）の切
換えは、各切換制御信号SC1〜SC5が「１」のときに第３
図に示すＨ側、「０」のときＬ側になり、スイッチ
（３）は切換制御信号SC0が「１」のときオンするもの
とする。
る。ここで、各スイッチ（4a）〜（4d）及び（５）の切
換えは、各切換制御信号SC1〜SC5が「１」のときに第３
図に示すＨ側、「０」のときＬ側になり、スイッチ
（３）は切換制御信号SC0が「１」のときオンするもの
とする。
先ずサンプリング期間に切換制御信号SC0〜SC5が「１」
となって各スイッチ（4a）〜（4d）（５）がＨ側に切換
えられ、スイッチ（３）がオンすると、各コンデンサ
（1a）〜（1d）の第２電極側にアナログ信号VINが印加
され、各コンデンサにCVIN,CVIN/2,CVIN/4及びCVIN/4の
電荷が蓄積される。そして、続くホールド期間に切換制
御信号SC0〜SC5が「０」となって各スイッチ（4a）〜
（4d）がＬ側に切換えられ、スイッチ（３）がオフする
と、各コンデンサ（1a）〜（1d）の第２電極側が接地電
位まで引き下げられ、第１電極側の電位Vxが−VINとな
る。尚、このときスイッチ（６）はオンし、各スイッチ
（7a）〜（7f）はオフしている。
となって各スイッチ（4a）〜（4d）（５）がＨ側に切換
えられ、スイッチ（３）がオンすると、各コンデンサ
（1a）〜（1d）の第２電極側にアナログ信号VINが印加
され、各コンデンサにCVIN,CVIN/2,CVIN/4及びCVIN/4の
電荷が蓄積される。そして、続くホールド期間に切換制
御信号SC0〜SC5が「０」となって各スイッチ（4a）〜
（4d）がＬ側に切換えられ、スイッチ（３）がオフする
と、各コンデンサ（1a）〜（1d）の第２電極側が接地電
位まで引き下げられ、第１電極側の電位Vxが−VINとな
る。尚、このときスイッチ（６）はオンし、各スイッチ
（7a）〜（7f）はオフしている。
次にMSB判定期間でスイッチ（4a）が再びＨ側に切換え
られると、コンデンサ（1a）の第２電極にVRが印加さ
れ、ホールド期間にホールドされた電荷量が各コンデン
サ（1a）〜（1d）に分配されてVxはVR/2−VINとなる。
このVxの正負が差動アンプ（８）で判定され、VINがVR/
2より高ければ出力は「１」、低ければ「０」となり、
これがMSBとなる。制御ロジック（９）は、差動アンプ
（８）の出力からMSBを得ると共に、切換制御信号SC1を
MSBに従って「１」或いは「０」に設定する。即ち、MSB
が「１」の場合には切換制御信号SC1を「１」のまま維
持してコンデンサ（1a）にVRを印加させ、MSBが「０」
のときには切換制御信号SC1を反転して「０」とし、コ
ンデンサ（1a）の第２電極側を接地させる。
られると、コンデンサ（1a）の第２電極にVRが印加さ
れ、ホールド期間にホールドされた電荷量が各コンデン
サ（1a）〜（1d）に分配されてVxはVR/2−VINとなる。
このVxの正負が差動アンプ（８）で判定され、VINがVR/
2より高ければ出力は「１」、低ければ「０」となり、
これがMSBとなる。制御ロジック（９）は、差動アンプ
（８）の出力からMSBを得ると共に、切換制御信号SC1を
MSBに従って「１」或いは「０」に設定する。即ち、MSB
が「１」の場合には切換制御信号SC1を「１」のまま維
持してコンデンサ（1a）にVRを印加させ、MSBが「０」
のときには切換制御信号SC1を反転して「０」とし、コ
ンデンサ（1a）の第２電極側を接地させる。
MSBが「１」と判定された場合、続くB2判定期間ではス
イッチ（4a）がＨ側のままで、スイッチ（4b）がＨ側に
切換えられる。するとVxはVR/2＋VR/4−VINとなり、こ
のVxがMSBの判定と同様に正負が判定される。即ち、Vx
が3VR/4より高ければ第２ビット（B2）が「１」、逆に
低ければ「０」と判定される。
イッチ（4a）がＨ側のままで、スイッチ（4b）がＨ側に
切換えられる。するとVxはVR/2＋VR/4−VINとなり、こ
のVxがMSBの判定と同様に正負が判定される。即ち、Vx
が3VR/4より高ければ第２ビット（B2）が「１」、逆に
低ければ「０」と判定される。
一方、MSBが「０」と判定された場合、B2判定期間では
スイッチ（4a）がＬ側に切換えられ、スイッチ（4b）が
Ｈ側に切換えられる。すると、VxはVR/4−VINとなり、V
INがVR/4より大きければVxが負となってB2が「１」と判
定され、逆にVINがVR/4より小さければVxが正となってB
2が「０」と判定される。
スイッチ（4a）がＬ側に切換えられ、スイッチ（4b）が
Ｈ側に切換えられる。すると、VxはVR/4−VINとなり、V
INがVR/4より大きければVxが負となってB2が「１」と判
定され、逆にVINがVR/4より小さければVxが正となってB
2が「０」と判定される。
そして、B3判定期間で第３ビット（B3）がB2と同様に判
定され、制御ロジック（９）にデジタルデータDOUTの上
位３ビットが与えられる。
定され、制御ロジック（９）にデジタルデータDOUTの上
位３ビットが与えられる。
続いて、B4判定期間では、スイッチ（4d）がＬ側に切換
えられると共にスイッチ（６）がオフし、MSBが「１」
か「０」かに依ってスイッチ（7a）或いは（7b）がオン
する。即ち、MSBが「１」のとき（VINはVR/2より高い）
にはスイッチ（7a）がオンしてコンデンサ（1d）の第２
電極に3VR/4が印加され、MSBが「０」のとき（VINはVR/
2より低い）にはスイッチ（7b）がオンしてVR/4が印加
される、従ってVxは、MSB・VR/2＋B2・VR/4＋B3・VR/8
＋VR/16−VINとなり、このVxの正負から第４ビット（B
4）が判定される。
えられると共にスイッチ（６）がオフし、MSBが「１」
か「０」かに依ってスイッチ（7a）或いは（7b）がオン
する。即ち、MSBが「１」のとき（VINはVR/2より高い）
にはスイッチ（7a）がオンしてコンデンサ（1d）の第２
電極に3VR/4が印加され、MSBが「０」のとき（VINはVR/
2より低い）にはスイッチ（7b）がオンしてVR/4が印加
される、従ってVxは、MSB・VR/2＋B2・VR/4＋B3・VR/8
＋VR/16−VINとなり、このVxの正負から第４ビット（B
4）が判定される。
次にLSB判定期間では、B4判定期間でオンしたスイッチ
（7a）（7b）がオフし、MSBとB4とに応じてスイッチ（7
c）〜（7f）のひとつがオンする。即ち、MSBが「１」の
とき、B4が「１」であればスイッチ（7c）、B4が「０」
であればスイッチ（7d）が夫々オンし、MSBが「０」の
ときB4が「１」であればスイッチ（7e）、B4が「０」で
あればスイッチ（7f）が夫々オンして抵抗列（２）の各
段の電圧が択一的にコンデンサ（1d）の電２電極に印加
される。従ってVxは、MSB・VR/2＋B2・VR/4＋B3・VR/8
＋B4・VR/16＋VR/32−VINとなり、このVxの正負からLSB
が判定される。
（7a）（7b）がオフし、MSBとB4とに応じてスイッチ（7
c）〜（7f）のひとつがオンする。即ち、MSBが「１」の
とき、B4が「１」であればスイッチ（7c）、B4が「０」
であればスイッチ（7d）が夫々オンし、MSBが「０」の
ときB4が「１」であればスイッチ（7e）、B4が「０」で
あればスイッチ（7f）が夫々オンして抵抗列（２）の各
段の電圧が択一的にコンデンサ（1d）の電２電極に印加
される。従ってVxは、MSB・VR/2＋B2・VR/4＋B3・VR/8
＋B4・VR/16＋VR/32−VINとなり、このVxの正負からLSB
が判定される。
以上のように判定されたB4及びLSBは、MSB〜B3の上位３
ビットと合わせて５ビットのデジタルデータDOUTとし、
制御ロジック（９）から出力される。
ビットと合わせて５ビットのデジタルデータDOUTとし、
制御ロジック（９）から出力される。
このような容量アレイ（１）と抵抗列（２）とを備えた
A/D変換器は、例えばIEEE J.Solid−State Circuits,Vo
l.SC−16,No.6“High−Resolution A/D Converston in
MOS/LSI"に記載されている。
A/D変換器は、例えばIEEE J.Solid−State Circuits,Vo
l.SC−16,No.6“High−Resolution A/D Converston in
MOS/LSI"に記載されている。
（ハ）発明が解決しようとする課題 上述の如きA/D変換器では、差動アンプ（８）に於いて
接地電位を中心にして−VR/2〜VR/2の範囲で電位の比較
判定が行われているため、差動アンプを動作させるには
＋側と−側との２つの電源を必要とする。複数の電源が
必要となると、A/D変換器の周辺回路の構成が複雑とな
って規模の増大を招くという問題が生じる。
接地電位を中心にして−VR/2〜VR/2の範囲で電位の比較
判定が行われているため、差動アンプを動作させるには
＋側と−側との２つの電源を必要とする。複数の電源が
必要となると、A/D変換器の周辺回路の構成が複雑とな
って規模の増大を招くという問題が生じる。
そこで本発明は単電源で動作可能なA/D変換器の提供を
目的とする。
目的とする。
（ニ）課題を解決するための手段 本発明は上述の課題を解決するためになされたもので、
２進の重み付けがされた複数の容量が並列に配列された
容量アレイと、この容量アレイの第１電極側に第１の基
準電位を与えると共にデジタル変換されるアナログ信号
値を上記容量アレイの第２電極側に与える手段と、上記
容量アレイの第２電極側に上記第１の基準電位を与える
手段と、上記容量アレイの各容量の上記第２電極側に選
択的に上記第１の基準電位より高電位の第２の基準電位
或いは低電位の第３の基準電位を与える手段と、上記第
３の基準電位から上記第２の基準電位までの間を抵抗列
で等間隔に分割し、各段の電位を択一的に上記容量アレ
イの最小容量の上記第２電極側に与える手段と、上記第
１電極側の電位を上記第１の基準電位と比較する比較回
路と、この比較回路の比較結果に基づいてデジタルデー
タを作成すると共に上記各手段から上記容量アレイへの
各基準電位の供給を切換制御する制御回路と、を備えて
成るものである。
２進の重み付けがされた複数の容量が並列に配列された
容量アレイと、この容量アレイの第１電極側に第１の基
準電位を与えると共にデジタル変換されるアナログ信号
値を上記容量アレイの第２電極側に与える手段と、上記
容量アレイの第２電極側に上記第１の基準電位を与える
手段と、上記容量アレイの各容量の上記第２電極側に選
択的に上記第１の基準電位より高電位の第２の基準電位
或いは低電位の第３の基準電位を与える手段と、上記第
３の基準電位から上記第２の基準電位までの間を抵抗列
で等間隔に分割し、各段の電位を択一的に上記容量アレ
イの最小容量の上記第２電極側に与える手段と、上記第
１電極側の電位を上記第１の基準電位と比較する比較回
路と、この比較回路の比較結果に基づいてデジタルデー
タを作成すると共に上記各手段から上記容量アレイへの
各基準電位の供給を切換制御する制御回路と、を備えて
成るものである。
（ホ）作用 本発明に依れば、第２の基準電位と第３の基準電位との
中間の電位である第１の基準電位を中心にして第３の基
準電位から第２の基準電位の間でアナログ信号値の比較
判定が行われ、第２の基準電位を電源電位、第３の基準
電位を接地電位とすることで比較回路を単電源で動作さ
せることができ、アナログ信号値の比較範囲が接地電位
から電源電位までとなる。
中間の電位である第１の基準電位を中心にして第３の基
準電位から第２の基準電位の間でアナログ信号値の比較
判定が行われ、第２の基準電位を電源電位、第３の基準
電位を接地電位とすることで比較回路を単電源で動作さ
せることができ、アナログ信号値の比較範囲が接地電位
から電源電位までとなる。
（ヘ）実施例 本発明の一実施例を図面に従って説明する。
第１図は本発明A/D変換器の回路図であり、５ビット構
成の場合を示している。
成の場合を示している。
容量アレイ（１）は、C,C/2及びC/2の容量を有する３つ
のコンデンサ（1a）〜（1c）で構成されており、第１電
極が共通に接続され、この第１電極側にスイッチ（12）
を介して基準電圧VRの1/2の電圧（VR/2）が印加され
る。このVR/2は、後述する抵抗列（10）の中間点の電圧
が用いられる。各コンデンサ（11a）〜（11c）の第２電
極には夫々切換スイッチ（13a）〜（13c）が接続され、
これら切換スイッチ（13a）〜（13c）の一方がアナログ
信号VINとVR/2との入力を切換える切換スイッチ（14）
に接続される。また切換スイッチ（13a）（13b）の他方
は、VRの入力と接地とを切換える切換スイッチ（15）に
接続され、切換スイッチ（13c）の他方は抵抗列（10）
に接続される。
のコンデンサ（1a）〜（1c）で構成されており、第１電
極が共通に接続され、この第１電極側にスイッチ（12）
を介して基準電圧VRの1/2の電圧（VR/2）が印加され
る。このVR/2は、後述する抵抗列（10）の中間点の電圧
が用いられる。各コンデンサ（11a）〜（11c）の第２電
極には夫々切換スイッチ（13a）〜（13c）が接続され、
これら切換スイッチ（13a）〜（13c）の一方がアナログ
信号VINとVR/2との入力を切換える切換スイッチ（14）
に接続される。また切換スイッチ（13a）（13b）の他方
は、VRの入力と接地とを切換える切換スイッチ（15）に
接続され、切換スイッチ（13c）の他方は抵抗列（10）
に接続される。
抵抗列（10）は、第３図と同一のものであり、直列接続
された８つの抵抗からなり、各段から得られる電圧を各
スイッチ（16a）〜（16f）の動作の選択に依って択一的
にコンデンサ（11c）に供給するように構成されてい
る。
された８つの抵抗からなり、各段から得られる電圧を各
スイッチ（16a）〜（16f）の動作の選択に依って択一的
にコンデンサ（11c）に供給するように構成されてい
る。
以上の各スイッチの動作は、第３図と同一構成の制御ロ
ジック（18）からの切換制御信号SC0〜SC5,SCa〜SCfに
依って制御される。
ジック（18）からの切換制御信号SC0〜SC5,SCa〜SCfに
依って制御される。
容量アレイ（11）の第１電極側は差動アンプ（17）の反
転入力側に接続され、その電位Vxが非反転入力側に印加
されるVR/2と比較される。従って、VxがVR/2より低けれ
ば差動アンプ（17）の出力が「１」、高ければ「０」と
なり、この出力が制御ロジック（18）に供給されてデジ
タルデータDOUTの各ビットが構成される。
転入力側に接続され、その電位Vxが非反転入力側に印加
されるVR/2と比較される。従って、VxがVR/2より低けれ
ば差動アンプ（17）の出力が「１」、高ければ「０」と
なり、この出力が制御ロジック（18）に供給されてデジ
タルデータDOUTの各ビットが構成される。
次に動作について説明する。
第２図は第１図のスイッチ動作のタイミング図である。
各スイッチ（13a）〜（13c），（14），（15）及び（1
2）の動作は、第３図の場合に従い切換制御信号SC1〜SC
5が「１」のときＨ側、「０」のときＬ側に切換えら
れ、切換制御信号SC0が「１」のときにオンするものと
する。
各スイッチ（13a）〜（13c），（14），（15）及び（1
2）の動作は、第３図の場合に従い切換制御信号SC1〜SC
5が「１」のときＨ側、「０」のときＬ側に切換えら
れ、切換制御信号SC0が「１」のときにオンするものと
する。
サンプリング期間では、切換制御信号SC0〜SC5が「１」
となり、スイッチ（12）がオンして各スイッチ（13a）
〜（13c）及び（14）がＨ側に切換えられ、各コンデン
サ（11a）〜（11c）の両電極にVR/2とVINとが印加され
る。従って、各コンデンサ（11a）〜（11c）にＣ（VIN
−VR/2）,C（VIN−VR/2）/2及びＣ（VIN−VR/2）/2の電
荷が蓄積される。
となり、スイッチ（12）がオンして各スイッチ（13a）
〜（13c）及び（14）がＨ側に切換えられ、各コンデン
サ（11a）〜（11c）の両電極にVR/2とVINとが印加され
る。従って、各コンデンサ（11a）〜（11c）にＣ（VIN
−VR/2）,C（VIN−VR/2）/2及びＣ（VIN−VR/2）/2の電
荷が蓄積される。
続くMSB判定期間では、スイッチ（12）がオフしてスイ
ッチ（14）がＬ側に切換えられ、各コンデンサ（11a）
〜（11c）の第２電極側にVR/2が印加される。第２電極
側の電位がVINからVR/2になると、Vxは、第１電極側が
フローティング状態にあることから、（VR/2−VIN）＋V
R/2となる。そこで、このVxが差動アンプ（17）でVR/2
と比較され、比較結果からMSBが判定される。即ち、VIN
がVR/2より高ければVxがVR/2より低くなり、差動アンプ
（17）の出力が「１」となってMSBが「１」と判定され
る。逆に、VINがVR/2より低ければVxがVR/2より高くな
り、差動アンプ（17）の出力からMSBが「０」と判定さ
れる。
ッチ（14）がＬ側に切換えられ、各コンデンサ（11a）
〜（11c）の第２電極側にVR/2が印加される。第２電極
側の電位がVINからVR/2になると、Vxは、第１電極側が
フローティング状態にあることから、（VR/2−VIN）＋V
R/2となる。そこで、このVxが差動アンプ（17）でVR/2
と比較され、比較結果からMSBが判定される。即ち、VIN
がVR/2より高ければVxがVR/2より低くなり、差動アンプ
（17）の出力が「１」となってMSBが「１」と判定され
る。逆に、VINがVR/2より低ければVxがVR/2より高くな
り、差動アンプ（17）の出力からMSBが「０」と判定さ
れる。
切換制御信号SC5は、MSBが「１」と判定されると「１」
となって切換スイッチ（15）をVR側（Ｈ側）に設定し、
MSBが「０」と判定されると「０」となって切換スイッ
チ（15）を接地側（Ｌ側）に設定する。このMSBが判定
されるまでの期間（図中破線で示す）は、切換制御信号
SC5はどちらでも差支えない。
となって切換スイッチ（15）をVR側（Ｈ側）に設定し、
MSBが「０」と判定されると「０」となって切換スイッ
チ（15）を接地側（Ｌ側）に設定する。このMSBが判定
されるまでの期間（図中破線で示す）は、切換制御信号
SC5はどちらでも差支えない。
次にB2判定期間では、スイッチ（13a）がＬ側に切換え
られ、MSBが「１」であればコンデンサ（11a）の第２電
極にVRが印加され、MSBが「０」であればコンデンサ（1
1a）の第２電極が接地される。従ってMSBが「１」の場
合、Vxが（VR/2＋VR/4−VIN）＋VR/2となり、このVxをV
R/2と比較することで、VINと3VIN/4との大小が判定され
て第２ビット（B2）が得られる。一方MSBが「０」の場
合、Vxが（VR/4−VIN）＋VR/2となり、このVxをVR/2と
比較してVINとVR/4との大小が判定され、B2が得られ
る。
られ、MSBが「１」であればコンデンサ（11a）の第２電
極にVRが印加され、MSBが「０」であればコンデンサ（1
1a）の第２電極が接地される。従ってMSBが「１」の場
合、Vxが（VR/2＋VR/4−VIN）＋VR/2となり、このVxをV
R/2と比較することで、VINと3VIN/4との大小が判定され
て第２ビット（B2）が得られる。一方MSBが「０」の場
合、Vxが（VR/4−VIN）＋VR/2となり、このVxをVR/2と
比較してVINとVR/4との大小が判定され、B2が得られ
る。
また、切換制御信号SC1は、B2の判定に従ってB2が
「１」であれば次のB3判定期間以後「１」に維持され、
「０」であれば「０」に反転して維持される。
「１」であれば次のB3判定期間以後「１」に維持され、
「０」であれば「０」に反転して維持される。
B3判定期間に於いてもB2判定期間と同様に、スイッチ
（13b）がＬ側に切換えられ、そのときのVxの値から第
３ビット（B3）が判定される。そして、MSB判定期間か
らB3判定期間に得られたMSB,B2及びB3でデジタルデータ
DOUTの上位３ビットが構成される。
（13b）がＬ側に切換えられ、そのときのVxの値から第
３ビット（B3）が判定される。そして、MSB判定期間か
らB3判定期間に得られたMSB,B2及びB3でデジタルデータ
DOUTの上位３ビットが構成される。
続くB4判定期間に於いては、スイッチ（13c）がＬ側に
切換えられ、第３図のB4の判定と同様にスイッチ（16
a）（16b）が選択的にオンされて抵抗列（10）の各段の
電圧の何れかがコンデンサ（11c）の第２電極に印加さ
れ、そのときのVxの値から第４ビット（B4）が判定され
る。以下LSB判定期間に於いてもB4判定期間と同様にMSB
及びB4の判定結果に従ってスイッチ（16c）〜（16f）が
選択的にオンされ、オンされたスイッチ（16c）〜（16
f）に対応する電圧がコンデンサ（11c）の第２電極に印
加されてVxがVR/2と比較される。従って、抵抗列の各段
の電位をコンデンサ（11c）の第２電極に選択的に与
え、そのときのVxの値の判定からB4及びLSBが得られ、
先に得られたMSB〜B3の上位３ビットと合わせて５ビッ
トのデジタルデータDOUTが構成されて制御ロジック（1
8）から出力される。
切換えられ、第３図のB4の判定と同様にスイッチ（16
a）（16b）が選択的にオンされて抵抗列（10）の各段の
電圧の何れかがコンデンサ（11c）の第２電極に印加さ
れ、そのときのVxの値から第４ビット（B4）が判定され
る。以下LSB判定期間に於いてもB4判定期間と同様にMSB
及びB4の判定結果に従ってスイッチ（16c）〜（16f）が
選択的にオンされ、オンされたスイッチ（16c）〜（16
f）に対応する電圧がコンデンサ（11c）の第２電極に印
加されてVxがVR/2と比較される。従って、抵抗列の各段
の電位をコンデンサ（11c）の第２電極に選択的に与
え、そのときのVxの値の判定からB4及びLSBが得られ、
先に得られたMSB〜B3の上位３ビットと合わせて５ビッ
トのデジタルデータDOUTが構成されて制御ロジック（1
8）から出力される。
このようなA/D変換器は、直列型や直並列型等のA/D変換
器に比して回路構成が簡単なために、回路規模の大幅な
縮小が図れると共に、コンデンサ及び切換スイッチや抵
抗列の付加に依ってビット数の増設ができるため、多ビ
ット化が容易である。
器に比して回路構成が簡単なために、回路規模の大幅な
縮小が図れると共に、コンデンサ及び切換スイッチや抵
抗列の付加に依ってビット数の増設ができるため、多ビ
ット化が容易である。
（ト）発明の効果 本発明に依れば、差動アンプの比較判定動作を接地電位
から基準電位までの範囲で行わせることができ、差動ア
ンプを単一電源で動作させることができる。従って、基
準電位を得るための単一電源をA/D変換器の周辺回路と
して設ければ良くなり、周辺回路の構成の簡略化が望め
る。
から基準電位までの範囲で行わせることができ、差動ア
ンプを単一電源で動作させることができる。従って、基
準電位を得るための単一電源をA/D変換器の周辺回路と
して設ければ良くなり、周辺回路の構成の簡略化が望め
る。
第１図は本発明A/D変換器の回路図、第２図は第１図の
動作タイミング図、第３図は従来のA/D変換器の回路
図、第４図は第３図の動作タイミング図である。 （１）（11）……容量アレイ、（1a）〜（1d）（11a）
〜（11c）……コンデンサ、（３）（６）（7a）〜（7
f）（12）（16a）〜（16f）……スイッチ、（4a）〜（4
d）（５）（13a）〜（13c）（14）（15）……切換スイ
ッチ、（８）（17）……差動アンプ、（９）（18）……
制御ロジック、（10）……抵抗列。
動作タイミング図、第３図は従来のA/D変換器の回路
図、第４図は第３図の動作タイミング図である。 （１）（11）……容量アレイ、（1a）〜（1d）（11a）
〜（11c）……コンデンサ、（３）（６）（7a）〜（7
f）（12）（16a）〜（16f）……スイッチ、（4a）〜（4
d）（５）（13a）〜（13c）（14）（15）……切換スイ
ッチ、（８）（17）……差動アンプ、（９）（18）……
制御ロジック、（10）……抵抗列。
Claims (1)
- 【請求項１】２進の重み付けがされた複数の容量が並列
に配列された容量アレイと、この容量アレイの第１電極
側に第１の基準電位を与えると共に第２電極側にデジタ
ル変換すべきアナログ信号値を与える手段と、上記容量
アレイの第１電極側を浮遊状態として第２電極側に上記
第１の基準電位を与える手段と、上記第１の基準電位よ
り一定電位高い第２の基準電位または一定電位低い第３
の基準電位の一方を選択し、選択した基準電位と上記第
１の基準電位とを切り換えて上記容量アレイの各容量の
第２電極側に与える手段と、上記第３の基準電位から上
記第２の基準電位までの間を抵抗列で等間隔に分割し、
各段の電位を選択的に上記容量アレイの最小容量の上記
第２電極側に与える手段と、上記容量アレイの第１電極
側に表れる電位を上記第１の基準電位と比較する比較回
路と、この比較回路の比較結果に基づいて上記第２また
は第３の基準電位の選択、選択した基準電位と上記第１
の基準電位との切り換え及び上記抵抗列からの各段の電
位の取り出しを制御すると共に、その制御状況に対応し
て適数ビットのデジタルデータを作成する制御回路と、
を備え、上記容量アレイの各容量に上記第１の基準電位
と上記アナログ信号値との電位差に応じた量の電荷を蓄
積し、上記第１電極側を浮遊状態とした後、上記第２電
極側に上記第１の基準電位を印加したとき、上記第１電
極側に表れる電位が上記第１の基準電位より低電位とな
れば上記第２の基準電位を選択し、高電位となれば上記
第３の基準電位を選択して上記容量アレイの各容量に順
次供給することを特徴とするA/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180894A JPH0744456B2 (ja) | 1989-07-12 | 1989-07-12 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180894A JPH0744456B2 (ja) | 1989-07-12 | 1989-07-12 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344215A JPH0344215A (ja) | 1991-02-26 |
| JPH0744456B2 true JPH0744456B2 (ja) | 1995-05-15 |
Family
ID=16091186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180894A Expired - Lifetime JPH0744456B2 (ja) | 1989-07-12 | 1989-07-12 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744456B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016014A (en) * | 1990-06-14 | 1991-05-14 | Ncr Corporation | High accuracy analog-to-digital converter with rail-to-rail reference and input voltage ranges |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4348658A (en) * | 1980-05-09 | 1982-09-07 | Motorola, Inc. | Analog-to-digital converter using half range technique |
| JPS5755614A (en) * | 1980-09-22 | 1982-04-02 | Oki Electric Ind Co Ltd | Analog to digital converter |
| JPS6177430A (ja) * | 1984-09-25 | 1986-04-21 | Oki Electric Ind Co Ltd | アナログ・デジタル変換器 |
-
1989
- 1989-07-12 JP JP1180894A patent/JPH0744456B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344215A (ja) | 1991-02-26 |
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Legal Events
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