JPH0744457B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0744457B2 JPH0744457B2 JP1183975A JP18397589A JPH0744457B2 JP H0744457 B2 JPH0744457 B2 JP H0744457B2 JP 1183975 A JP1183975 A JP 1183975A JP 18397589 A JP18397589 A JP 18397589A JP H0744457 B2 JPH0744457 B2 JP H0744457B2
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- reference potential
- electrode side
- capacitance
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、２進の重み付けされた容量アレイを備えた電
荷再分配型A/D変換器に関する。
荷再分配型A/D変換器に関する。
（ロ）従来の技術 第３図は、従来の電荷再分配型A/D変換器の回路図であ
り、４ビット構成の場合を示している。
り、４ビット構成の場合を示している。
２進の重み付けされた容量アレイ（１）は、４ビット構
成の場合、容量が夫々8C,4C,2C,C及びＣの５つのコンデ
ンサ（1a）〜（1d）で構成されており、各コンデンサ
（1a）〜（1e）の第１電極が共通に接続され、スイッチ
（２）を介して接地されると共に、第２電極が夫々切換
スイッチ（3a）〜（3e）に接続される。各切換スイッチ
（3a）〜（3e）は一方が接地されると共に他方が切換ス
イッチ（４）に接続される。この切換スイッチ（４）
は、一方が基準電圧VRが入力され、他方にアナログ信号
VINが入力される。これら各スイッチ（3a）〜（3e），
（４）及び（２）は、後述する制御ロジック（５）から
の切換制御信号SCに従って切換制御される。
成の場合、容量が夫々8C,4C,2C,C及びＣの５つのコンデ
ンサ（1a）〜（1d）で構成されており、各コンデンサ
（1a）〜（1e）の第１電極が共通に接続され、スイッチ
（２）を介して接地されると共に、第２電極が夫々切換
スイッチ（3a）〜（3e）に接続される。各切換スイッチ
（3a）〜（3e）は一方が接地されると共に他方が切換ス
イッチ（４）に接続される。この切換スイッチ（４）
は、一方が基準電圧VRが入力され、他方にアナログ信号
VINが入力される。これら各スイッチ（3a）〜（3e），
（４）及び（２）は、後述する制御ロジック（５）から
の切換制御信号SCに従って切換制御される。
容量アレイ（１）の第１電極側は、スイッチ（２）に接
続されると共に差動アンプ（６）の反転入力側に接続さ
れる。差動アンプ（６）の非反転入力側は接地されてお
り、従って容量アレイ（１）の第１電極側の電位VXが負
であれば差動アンプ（６）の出力が「１」、正であれば
「０」となる。そして、差動アンプ（６）の出力が制御
ロジック（５）に入力され、デジタルデータDOUTが作成
される。さらに制御ロジック（５）では差動アンプ
（６）の出力状態に基づいて切換制御信号SC0〜SC6が作
成され、各スイッチ（3a）〜（3e），（４）及び（２）
に供給される。
続されると共に差動アンプ（６）の反転入力側に接続さ
れる。差動アンプ（６）の非反転入力側は接地されてお
り、従って容量アレイ（１）の第１電極側の電位VXが負
であれば差動アンプ（６）の出力が「１」、正であれば
「０」となる。そして、差動アンプ（６）の出力が制御
ロジック（５）に入力され、デジタルデータDOUTが作成
される。さらに制御ロジック（５）では差動アンプ
（６）の出力状態に基づいて切換制御信号SC0〜SC6が作
成され、各スイッチ（3a）〜（3e），（４）及び（２）
に供給される。
次に回路の動作について説明する。
第４図は第３図のスイッチ動作のタイミング図である。
ここで、各スイッチ（3a）〜（3e）及び（４）の切換
は、各切換制御信号SC1〜SC6が「１」のときに第３図に
示すＨ側、「０」のときＬ側になり、スイッチ（２）は
切換制御信号SC0が「１」のときオンするものとする。
ここで、各スイッチ（3a）〜（3e）及び（４）の切換
は、各切換制御信号SC1〜SC6が「１」のときに第３図に
示すＨ側、「０」のときＬ側になり、スイッチ（２）は
切換制御信号SC0が「１」のときオンするものとする。
先ずサンプリング期間に切換制御信号SC0〜SC6が「１」
となって各スイッチ（3a）〜（3e）（４）がＨ側に切換
えられ、スイッチ（２）がオンされると、各コンデンサ
（1a）〜（1e）の第２電極側にアナログ信号VINが印加
され、各コンデンサ（1a）〜（1e）に夫々8CVIN,4CVIN,
2CVIN,CVIN,CVINの電荷が蓄積される。そして、ホール
ド期間に切換制御信号SC0〜SC6が「０」となって各スイ
ッチ（3a）〜（3e）がＬ側に切換えられ、スイッチ
（２）がオフすると、各コンデンサ（1a）〜（1e）の第
２電極側が接地電位まで引き下げられ、フローティング
状態にある第１電極側の電位が−VINとなる。このと
き、コンデンサ（1a）〜（1e）に蓄積されている総電荷
量は16CVINとなり、この電荷量がホールドされる。
となって各スイッチ（3a）〜（3e）（４）がＨ側に切換
えられ、スイッチ（２）がオンされると、各コンデンサ
（1a）〜（1e）の第２電極側にアナログ信号VINが印加
され、各コンデンサ（1a）〜（1e）に夫々8CVIN,4CVIN,
2CVIN,CVIN,CVINの電荷が蓄積される。そして、ホール
ド期間に切換制御信号SC0〜SC6が「０」となって各スイ
ッチ（3a）〜（3e）がＬ側に切換えられ、スイッチ
（２）がオフすると、各コンデンサ（1a）〜（1e）の第
２電極側が接地電位まで引き下げられ、フローティング
状態にある第１電極側の電位が−VINとなる。このと
き、コンデンサ（1a）〜（1e）に蓄積されている総電荷
量は16CVINとなり、この電荷量がホールドされる。
次に、MSB判定期間でスイッチ（3a）が再びＨ側に切換
えられると、コンデンサン（1a）の第２電極にVRが印加
され、ホールド期間中にホールドされた電荷量が各コン
デンサン（1a）〜（1e）に分配される。この電荷の分配
は、コンデンサ（1a）〜（1e）の両電極間の電位が夫々
等しくなり、コンデンサ（1a）の第２電極の電位がコン
デンサ（1a）〜（1e）の第２電極の電位に対してVRだけ
高くなるように行われる。従って、コンデンサ（1a）の
容量とコンデンサ（1a）〜（1e）の総容量とが互いに等
しいことから、第１電極側の電位VXは−VIN＋VR/2とな
り、このVXが差動アンプ（６）で接地電位と比較され
る。そこで、アナログ信号VINがVR/2に対して高けれ
ば、VXが負となって差動アンプ（６）の出力は「１」と
なり制御ロジック（５）がMSBを「１」と判定する。逆
にアナログ信号VINがVR/2に対して低ければ、VXが正と
なってMSBが「０」と判定される。制御ロジック（５）
はMSBの判定と共に、切換制御信号SC1を発生するもの
で、MSBが「１」のときには切換制御信号SC1を「１」の
まま維持し、「０」のときには次の期間（B2判定期間）
に「０」とする。
えられると、コンデンサン（1a）の第２電極にVRが印加
され、ホールド期間中にホールドされた電荷量が各コン
デンサン（1a）〜（1e）に分配される。この電荷の分配
は、コンデンサ（1a）〜（1e）の両電極間の電位が夫々
等しくなり、コンデンサ（1a）の第２電極の電位がコン
デンサ（1a）〜（1e）の第２電極の電位に対してVRだけ
高くなるように行われる。従って、コンデンサ（1a）の
容量とコンデンサ（1a）〜（1e）の総容量とが互いに等
しいことから、第１電極側の電位VXは−VIN＋VR/2とな
り、このVXが差動アンプ（６）で接地電位と比較され
る。そこで、アナログ信号VINがVR/2に対して高けれ
ば、VXが負となって差動アンプ（６）の出力は「１」と
なり制御ロジック（５）がMSBを「１」と判定する。逆
にアナログ信号VINがVR/2に対して低ければ、VXが正と
なってMSBが「０」と判定される。制御ロジック（５）
はMSBの判定と共に、切換制御信号SC1を発生するもの
で、MSBが「１」のときには切換制御信号SC1を「１」の
まま維持し、「０」のときには次の期間（B2判定期間）
に「０」とする。
MSBが「１」と判定された場合、続くB2判定期間ではス
イッチ（3a）がＨ側のままでスイッチ（3b）がＨ側に切
換えられる。するとVXは−＋VIN＋VR/2＋VR/4となり、
このVXの正負に依りMSBの判定と同様に第２ビット（B
2）は判定される。。即ち、VXが3VR/4より高ければVXが
負となりB2は「１」と判定され、VXが3VR/4より低けれ
ばVXが正となりB2は「０」となる。
イッチ（3a）がＨ側のままでスイッチ（3b）がＨ側に切
換えられる。するとVXは−＋VIN＋VR/2＋VR/4となり、
このVXの正負に依りMSBの判定と同様に第２ビット（B
2）は判定される。。即ち、VXが3VR/4より高ければVXが
負となりB2は「１」と判定され、VXが3VR/4より低けれ
ばVXが正となりB2は「０」となる。
一方、MSBが「０」と判定された場合、続くB2判定期間
ではスイッチ（3a）はＬ側に切換えられ、スイッチ（3
b）がＨ側に切換えられる。従って、VXは−VIN＋VR/4と
なり、このVXの正負に依ってB2が判定される。
ではスイッチ（3a）はＬ側に切換えられ、スイッチ（3
b）がＨ側に切換えられる。従って、VXは−VIN＋VR/4と
なり、このVXの正負に依ってB2が判定される。
以下、B3判定期間及びLBS判定期間で第３ビット（B3）
及びLSBがB2と同様にして判定される。従って、各スイ
ッチ（3a）〜（3e）を順に切換えることで、VXが接地電
位に近づけられ、最終的なスイッチ（3a）〜（3e）の状
態がデジタルデータDOUTを表わすことになる。そこで制
御ロジック（５）は、各判定期間にシリアルに得られMS
B〜LSBをまとめ、４ビットのデジタルデータDOUTとして
出力する。
及びLSBがB2と同様にして判定される。従って、各スイ
ッチ（3a）〜（3e）を順に切換えることで、VXが接地電
位に近づけられ、最終的なスイッチ（3a）〜（3e）の状
態がデジタルデータDOUTを表わすことになる。そこで制
御ロジック（５）は、各判定期間にシリアルに得られMS
B〜LSBをまとめ、４ビットのデジタルデータDOUTとして
出力する。
このような電荷再分配型A/D変換器は、例えばIEEE J.So
lid State Circuits,Vol.SC−10,No.6“All−MOS Charg
e Redistribution Analog−to−Digital Conversion Te
chniguse−Part1"に詳述されている。
lid State Circuits,Vol.SC−10,No.6“All−MOS Charg
e Redistribution Analog−to−Digital Conversion Te
chniguse−Part1"に詳述されている。
（ハ）発明が解決しようとする課題 上述の如きA/D変換器では、差動アンプ（６）に於いて
−VR/2〜VR/2の範囲で電位の比較判定が行われることに
なるため、差動アンプ（６）を動作させるには＋側と−
側との２つの電源を必要とする。このようなA/D変換器
の通常IC化されるものであり、複数の電源を必要とする
ことはIC化の際の障害となる。
−VR/2〜VR/2の範囲で電位の比較判定が行われることに
なるため、差動アンプ（６）を動作させるには＋側と−
側との２つの電源を必要とする。このようなA/D変換器
の通常IC化されるものであり、複数の電源を必要とする
ことはIC化の際の障害となる。
また、差動アンプ（６）を単電源で動作させることも可
能であるが、差動アンプ（６）の入力レンジが２単源動
作の場合の1/2となるためにアナログ信号の入力レンジ
が1/2となるという問題がある。
能であるが、差動アンプ（６）の入力レンジが２単源動
作の場合の1/2となるためにアナログ信号の入力レンジ
が1/2となるという問題がある。
そこで本発明は、アナログ信号の入力レンジを小さくす
ることなく、単電源で動作可能なA/D変換器の提供を目
的とする。
ることなく、単電源で動作可能なA/D変換器の提供を目
的とする。
（ニ）課題を解決するための手段 本発明は上述の課題を解決するために成されたもので、
２進の重み付けされた複数の容量が並列に配列された容
量アレイと、この容量アレイの第１電極側に第１の基準
電位を与えると共にデジタル変換されるアナログ信号値
を上記容量アレイの第２電極に与える手段と、上記容量
アレイの第２電極側に上記第１の基準電位を与える手段
と、上記容量アレイの各容量の上記第２電極側に上記第
１の基準電位より高電位の第２の基準電位或いは低電位
の第３の基準電位を与える手段と、上記第１電極側の電
位を上記第１の基準電位と比較する比較回路と、この比
較回路の比較結果に基づいてデジタルデータを作成する
と共に上記各手段から上記容量アレイへの各基準電位の
供給を切換制御する制御回路と、を備えて成るものであ
る。
２進の重み付けされた複数の容量が並列に配列された容
量アレイと、この容量アレイの第１電極側に第１の基準
電位を与えると共にデジタル変換されるアナログ信号値
を上記容量アレイの第２電極に与える手段と、上記容量
アレイの第２電極側に上記第１の基準電位を与える手段
と、上記容量アレイの各容量の上記第２電極側に上記第
１の基準電位より高電位の第２の基準電位或いは低電位
の第３の基準電位を与える手段と、上記第１電極側の電
位を上記第１の基準電位と比較する比較回路と、この比
較回路の比較結果に基づいてデジタルデータを作成する
と共に上記各手段から上記容量アレイへの各基準電位の
供給を切換制御する制御回路と、を備えて成るものであ
る。
（ホ）作用 本発明に依れば、第２の基準電位と第３の基準電位との
中間の電位である第１の基準電位を中心にして第３の基
準電位から第２の基準電位の間でアナログ信号値の比較
が行われ、第２の基準電位を電源電位、第３の基準電位
を接地電位とすることで、比較回路を単電源で動作させ
ることができ、アナログ信号値の比較範囲が接地電位か
ら電源電位までとなる。
中間の電位である第１の基準電位を中心にして第３の基
準電位から第２の基準電位の間でアナログ信号値の比較
が行われ、第２の基準電位を電源電位、第３の基準電位
を接地電位とすることで、比較回路を単電源で動作させ
ることができ、アナログ信号値の比較範囲が接地電位か
ら電源電位までとなる。
（ヘ）実施例 本発明の一実施例を図面に従って説明する。
第１図は本発明A/D変換器の回路図であり、４ビット構
成の場合を示している。
成の場合を示している。
容量アレイ（10）は4C,2C,C及びＣ容量の４つのコンデ
ンサ（10a）〜（10d）で構成されており、第１電極が共
通接続され、この第１電極にスイッチ（11）を介して基
準電圧VRの1/2の電圧（VR/2）が印加される。各コンデ
ンサ（10a）〜（10c）の第２電極は、夫々切換スイッチ
（13a）〜（13c）に接続され、これら切換スイッチ（13
a）〜（13c）の一方が切換スイッチ（14）に接続され、
他方が切換スイッチ（15）に接続される。また、コンデ
ンサ（10d）の第２電極は切換スイッチ（14）に直接接
続される。切換スイッチ（14）にはアナログ信号VINとV
R/2とが印加され、何れか一方が切換スイッチ（13a）〜
（13c）を介してコンデンサに供給される。そして、切
換スイッチ（15）の一方にはVRが印加され、他方は接地
されている。これら各スイッチ（13a）〜（13c）（14）
（15）及び（11）は、第３図と同一構成の制御ロジック
（16）からの切換制御信号SCに従って切換制御される。
ンサ（10a）〜（10d）で構成されており、第１電極が共
通接続され、この第１電極にスイッチ（11）を介して基
準電圧VRの1/2の電圧（VR/2）が印加される。各コンデ
ンサ（10a）〜（10c）の第２電極は、夫々切換スイッチ
（13a）〜（13c）に接続され、これら切換スイッチ（13
a）〜（13c）の一方が切換スイッチ（14）に接続され、
他方が切換スイッチ（15）に接続される。また、コンデ
ンサ（10d）の第２電極は切換スイッチ（14）に直接接
続される。切換スイッチ（14）にはアナログ信号VINとV
R/2とが印加され、何れか一方が切換スイッチ（13a）〜
（13c）を介してコンデンサに供給される。そして、切
換スイッチ（15）の一方にはVRが印加され、他方は接地
されている。これら各スイッチ（13a）〜（13c）（14）
（15）及び（11）は、第３図と同一構成の制御ロジック
（16）からの切換制御信号SCに従って切換制御される。
容量アレイ（10）の第１電極側は差動アンプ（17）の反
転入力側に接続され、その電位VXが非反転入力側に印加
されるVR/2と比較される。従って、容量アレイ（10）の
第１電極側のVXがVR/2より低ければ差動アンプ（17）の
出力が「１」、高ければ「０」となる。制御ロジック
（16）は、第３図の制御ロジック（５）と同一であり説
明は省略する。
転入力側に接続され、その電位VXが非反転入力側に印加
されるVR/2と比較される。従って、容量アレイ（10）の
第１電極側のVXがVR/2より低ければ差動アンプ（17）の
出力が「１」、高ければ「０」となる。制御ロジック
（16）は、第３図の制御ロジック（５）と同一であり説
明は省略する。
次に回路の動作について説明する。
第２図は第１図のスイッチ動作のタイミング図である。
各スイッチ（13a）〜（13c）（14）（15）及び（11）の
動作は第３図の場合と同様に切換制御信号SC1〜SC5が
「１」のときＨ側、「０」のときＬ側に切換えられ、切
換制御信号SC0が「１」のときにオンするものとする。
各スイッチ（13a）〜（13c）（14）（15）及び（11）の
動作は第３図の場合と同様に切換制御信号SC1〜SC5が
「１」のときＨ側、「０」のときＬ側に切換えられ、切
換制御信号SC0が「１」のときにオンするものとする。
サンプリング期間では、切換制御信号SC0〜SC4が「１」
となりスイッチ（12）がオンして各スイッチ（13a）〜
（13c）がＨ側に切換えられて各コンデンサ（10a）〜
（10d）にVR/2とVINとが印加され、各コンデンサ（10
a）〜（10d）に夫々4C（VIN−VR/2）,2C（VIN−VR/2）,
C（VIN−VR/2）,C（VIN−VR/2）の電荷が蓄積される。
となりスイッチ（12）がオンして各スイッチ（13a）〜
（13c）がＨ側に切換えられて各コンデンサ（10a）〜
（10d）にVR/2とVINとが印加され、各コンデンサ（10
a）〜（10d）に夫々4C（VIN−VR/2）,2C（VIN−VR/2）,
C（VIN−VR/2）,C（VIN−VR/2）の電荷が蓄積される。
続いてMSB判定期間では、スイッチ（11）がオフしてス
イッチ（14）がＬ側に切換えられ、容量アレイ（10）の
第２電極側にVR/2が印加される。この期間では、スイッ
チ（11）がオフして容量アレイ（10）の第１電極側がフ
ローティング状態にあることから、サンプリング期間に
容量アレイ（10）に蓄積された電荷量が保持されこの電
荷量が各コンデンサ（10a）〜（10d）に分配されるた
め、VXはVR/2＋（VR/2−VIN）となる。そこで、このVX
がVR/2と比較されてMSBが判定される。即ち、VINがVR/2
より高ければVXがVR/2より低くなり、差動アンプ（17）
の出力が「１」となって制御ロジック（15）がMSBを
「１」と判定し、逆にVINがVR/2より低ければVXはVR/2
より高くなり、差動アンプ（17）の出力が「０」となっ
てMSBを「０」と判定する。
イッチ（14）がＬ側に切換えられ、容量アレイ（10）の
第２電極側にVR/2が印加される。この期間では、スイッ
チ（11）がオフして容量アレイ（10）の第１電極側がフ
ローティング状態にあることから、サンプリング期間に
容量アレイ（10）に蓄積された電荷量が保持されこの電
荷量が各コンデンサ（10a）〜（10d）に分配されるた
め、VXはVR/2＋（VR/2−VIN）となる。そこで、このVX
がVR/2と比較されてMSBが判定される。即ち、VINがVR/2
より高ければVXがVR/2より低くなり、差動アンプ（17）
の出力が「１」となって制御ロジック（15）がMSBを
「１」と判定し、逆にVINがVR/2より低ければVXはVR/2
より高くなり、差動アンプ（17）の出力が「０」となっ
てMSBを「０」と判定する。
切換制御信号SC5は、MSBが「１」と判定されると「１」
となりMSBが「０」となると「０」となる。このMSBが判
定されるまでは切換制御信号SC5はどちらでも良い。
（第２図に破線で示す期間） 次に、B2判定期間ではスイッチ（13a）がＬ側に切換え
られ、MSBが「１」であればコンデンサ（10a）の第２電
極にVRが印加され、MSBが「０」であればコンデンサ（1
0a）の第２電極が接地される。MSBが「１」のときVXはV
R/2＋（VR/2＋VR/4−VIN）となり、差動アンプ（17）の
出力から、第２ビット（B2）が判定される即ち、VINが3
VR/4より高ければVXはVR/2より低くなり差動アンプ（1
7）の出力が「１」となってB2が「１」と判定され、VIN
が3VR/4より低ければVXはVR/4より高くなって差動アン
プ（17）の出力が「０」となってB2が「０」と判定され
る。一方、MSBが「０」のときVXはVR/2＋（VR/4−VIN）
となり、このVINがVR/4より高ければVXがVR/2より低く
なってB2が「１」、逆にVINがVR/4より低ければVXがVR/
より高くなってB2が「０」と判定される。
となりMSBが「０」となると「０」となる。このMSBが判
定されるまでは切換制御信号SC5はどちらでも良い。
（第２図に破線で示す期間） 次に、B2判定期間ではスイッチ（13a）がＬ側に切換え
られ、MSBが「１」であればコンデンサ（10a）の第２電
極にVRが印加され、MSBが「０」であればコンデンサ（1
0a）の第２電極が接地される。MSBが「１」のときVXはV
R/2＋（VR/2＋VR/4−VIN）となり、差動アンプ（17）の
出力から、第２ビット（B2）が判定される即ち、VINが3
VR/4より高ければVXはVR/2より低くなり差動アンプ（1
7）の出力が「１」となってB2が「１」と判定され、VIN
が3VR/4より低ければVXはVR/4より高くなって差動アン
プ（17）の出力が「０」となってB2が「０」と判定され
る。一方、MSBが「０」のときVXはVR/2＋（VR/4−VIN）
となり、このVINがVR/4より高ければVXがVR/2より低く
なってB2が「１」、逆にVINがVR/4より低ければVXがVR/
より高くなってB2が「０」と判定される。
切換制御信号SC1は、B2の判定に従い、B2が「１」であ
れば次のB3判定期間以後「１」に維持され、B2が「０」
であれば「０」に維持される。
れば次のB3判定期間以後「１」に維持され、B2が「０」
であれば「０」に維持される。
B3判定期間及びLSB判定期間に於いても、スイッチ（13
b）（13c）がB2判定期間のスイッチ（12a）と同様に動
作し、第３ビット（B3）およびLSBが判定される。即
ち、MSBが「１」のときはコンデンサ（10b）（10c）の
第２電極にVR/2とVRとを交互に印加してVXとVR/2との大
小が判定され、MSBが「０」のときにはコンデンサ（10
b）（10c）にVR/2と接地電位とを交互に印加してVXとVR
/2との大小が判定される。従って、各スイッチ（10a）
〜（10c）を順に切換えてVXをVR/2に近づけ、最終的な
各スイッチ（10a）〜（10c）及び（15）の状態がデジタ
ルデータDOUTの各ビットが表わすことになる。
b）（13c）がB2判定期間のスイッチ（12a）と同様に動
作し、第３ビット（B3）およびLSBが判定される。即
ち、MSBが「１」のときはコンデンサ（10b）（10c）の
第２電極にVR/2とVRとを交互に印加してVXとVR/2との大
小が判定され、MSBが「０」のときにはコンデンサ（10
b）（10c）にVR/2と接地電位とを交互に印加してVXとVR
/2との大小が判定される。従って、各スイッチ（10a）
〜（10c）を順に切換えてVXをVR/2に近づけ、最終的な
各スイッチ（10a）〜（10c）及び（15）の状態がデジタ
ルデータDOUTの各ビットが表わすことになる。
このようなA/D変換器に於いては、１つのデジタデータ
を得るのに５つのステップ（４ビットの場合）を要する
ことから、直列型や直並列型等のA/D変換器に比して変
換速度は遅くなるものの、直列型等より回路構成が極め
て簡単になることから、回路規模の大幅な縮小が図れる
と共に、コンデンサ及び切換スイッチの付加に依ってビ
ット数の増設ができるため、多ビット化が容易にでき
る。
を得るのに５つのステップ（４ビットの場合）を要する
ことから、直列型や直並列型等のA/D変換器に比して変
換速度は遅くなるものの、直列型等より回路構成が極め
て簡単になることから、回路規模の大幅な縮小が図れる
と共に、コンデンサ及び切換スイッチの付加に依ってビ
ット数の増設ができるため、多ビット化が容易にでき
る。
（ト）発明の効果 本発明に依れば、差動アンプの比較動作を接地電位から
基準電位の範囲で行わせることができるため、単一電源
での動作で可能であると共に、差動アンプの入力レンジ
が十分にとれ、回路のダイナミックレンジの縮小が防止
できる。
基準電位の範囲で行わせることができるため、単一電源
での動作で可能であると共に、差動アンプの入力レンジ
が十分にとれ、回路のダイナミックレンジの縮小が防止
できる。
第１図は本発明A/D変換器の回路図、第２図は第１図の
動作タイミング図、第３図は従来のA/D変換器の回路
図、第４図は第３図の動作タイミング図である。 （１）（10）……容量アレイ、（1a）〜（1e），（10
a）〜（10d）……コンデンサ、（２），（11）……スイ
ッチ、（3a）〜（3e），（４），（13a）〜（13c），
（14），（15）……切換スイッチ、（５），（16）……
制御ロジック、（６）（17）……差動アンプ。
動作タイミング図、第３図は従来のA/D変換器の回路
図、第４図は第３図の動作タイミング図である。 （１）（10）……容量アレイ、（1a）〜（1e），（10
a）〜（10d）……コンデンサ、（２），（11）……スイ
ッチ、（3a）〜（3e），（４），（13a）〜（13c），
（14），（15）……切換スイッチ、（５），（16）……
制御ロジック、（６）（17）……差動アンプ。
Claims (1)
- 【請求項１】２進の重み付けがされた複数の容量が並列
に配列された容量アレイと、この容量アレイの第１電極
側に第１の基準電位を与えると共に第２電極側にデジタ
ル変換すべきアナログ信号値を与える手段と、上記容量
アレイの第１電極側を浮遊状態として第２電極側に上記
第１の基準電位を与える手段と、上記第１の基準電位よ
り一定電位高い第２の基準電位または一定電位低い第３
の基準電位の一方を選択し、選択した基準電位と上記第
１の基準電位とを切り換えて上記容量アレイの各容量の
第２電極側に与える手段と、上記容量アレイの第１電極
側に表れる電位を上記第１の基準電位と比較する比較回
路と、この比較回路の比較結果に基づいて上記第２また
は第３の基準電位の選択及び選択した基準電位と上記第
１の基準電位との切り換えを制御すると共に、その制御
状況に対応して適数ビットのデジタルデータを作成する
制御回路と、を備え、上記容量アレイの各容量に上記第
１の基準電位と上記アナログ信号値との電位差に応じた
量の電荷を蓄積し、上記第１電極側を浮遊状態とした
後、上記第２電極側に上記第１の基準電位を印加したと
き、上記第１電極側に表れる電位が上記第１の基準電位
より低電位となれば上記第２の基準電位を選択し、高電
位となれば上記第３の基準電位を選択して上記容量アレ
イの各容量に順次供給することを特徴とするA/D変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183975A JPH0744457B2 (ja) | 1989-07-17 | 1989-07-17 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183975A JPH0744457B2 (ja) | 1989-07-17 | 1989-07-17 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348528A JPH0348528A (ja) | 1991-03-01 |
| JPH0744457B2 true JPH0744457B2 (ja) | 1995-05-15 |
Family
ID=16145111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183975A Expired - Lifetime JPH0744457B2 (ja) | 1989-07-17 | 1989-07-17 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744457B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731232B1 (en) * | 2002-12-27 | 2004-05-04 | Analog Devices, Inc. | Programmable input range SAR ADC |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741032A (en) * | 1980-08-25 | 1982-03-06 | Oki Electric Ind Co Ltd | Analog-to-digital converter |
| JPS6177430A (ja) * | 1984-09-25 | 1986-04-21 | Oki Electric Ind Co Ltd | アナログ・デジタル変換器 |
| JPH01202925A (ja) * | 1988-02-09 | 1989-08-15 | Oki Electric Ind Co Ltd | アナログ／ディジタル―ディジタル／アナログ共用変換器 |
-
1989
- 1989-07-17 JP JP1183975A patent/JPH0744457B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348528A (ja) | 1991-03-01 |
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Legal Events
| Date | Code | Title | Description |
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