JP3814275B2 - 小さいスキュー及びグリッチを有するデジタル/アナログ変換装置 - Google Patents
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Description
同図に示したデジタル/アナログ変換装置は、4ビットデジタル/アナログ変換装置を概念的に示したものであって、電流セル11〜14、電流スイッチ21〜24、及び負荷抵抗30を有する。
同図に示したデジタル/アナログ変換装置は、4ビットデジタル/アナログ変換装置を概念的に示したものであって、電流セル41〜44、電流スイッチ51〜54、負荷抵抗61、62、及びラッチ63を有する。
図4に示した単位電流スイッチは、第1のスイッチング部80と、第2のスイッチング部90とを有する。
より好ましくは、電流セルは、少なくとも2つの群に分けられ、分けられた群に対しそれぞれ異なる容量性負荷を有するように設計する。
図6に示すデジタル/アナログ変換装置は、4ビットデジタル/アナログ変換装置を概念的に示したものであって、電流セル110〜140、電流スイッチ210〜240、負荷抵抗251、252、及びラッチ300を有する。
電流スイッチ210〜240は、デジタル信号D1〜D4に応答して電流セル110〜140を選択的にイネーブルさせる。ここで、電流スイッチ210〜240は、デジタル信号D1〜D4に応答して電流セル110〜140の出力を反転及び非反転の形態で差動出力する。この結果、電流セル110〜140により生成される電流出力が、電源電圧VDDと接地電圧GNDとの間で常時電流パスを形成するようになる。このように、電流スイッチ210〜240により電流セル110〜140が常時通電状態を保つことにより、デジタル/アナログ変換装置におけるデジタルからアナログへの変換時に発生するグリッチ数が減少する。
負荷抵抗251、252は、電流スイッチ210〜240により選択的に電流パスが形成された電流源から印加される電流の総和を電圧値に変換する。
図7に示す電流スイッチは、デジタル信号Dと反転されたデジタル信号/Dにより差動動作する。デジタル信号Dが論理“ハイ”である時は、NMOS212aがターン・オンして接地電圧GNDをPMOS213aのゲート端に印加する。この結果、PMOS213aは、電流源110と出力端out1との間を通電する。
図面中の符号410は、P型基板上にPMOSトランジスタを形成する際、チャンネルを形成するためのNウェル(N−Well)を示す。符号420は、Nウェルに形成されたソース端を示す。符号430は、Nウェルに形成されたドレイン端を示す。符号440は、ソース端420とドレイン端430との間に形成される酸化膜(例えば、SiO2)を示し、図7に示してはいないが酸化膜440上には金属をラミネートしてゲート端を形成する。
図8Eに示したPMOSは、幅Wと長さLがそれぞれ70.7μmと0.71μmである。従って、幅と長さとの積は、50.2μm2になり、ターン・オン抵抗は、前記数式2に基づいて0.01×K(比例常数)となる。
符号Eは、出力電流量が最も小の1番目のビット(最下位ビット)に対応する電流スイッチの応答曲線であり、符号Fは、2番目のビットに対応する電流スイッチの応答曲線であり、符号Gは、3番目のビットに対応する電流スイッチの応答曲線であり、符号Hは、4番目のビット(最上位ビット)に対応する電流スイッチの応答曲線であり、符号Vthは、PMOSのしきい値電圧を示す。
図11Bに示すように、本発明によりアスペクト比が調整されたPMOSによって各電流源に対応する電流スイッチが有するキャパシタンス値が一定であるため、それぞれのビットに対応する応答曲線(E´、F´、G´、H´)がほぼ同一の応答特性を有することが分かる。
210 第1のスイッチング部
211a、212a、211b、212b NMOS
213a、214a、213b、214b PMOS
Claims (6)
- それぞれ異なる電流出力量を有する電流セルと、前記電流セルを選択的にイネーブルさせる電流スイッチ、及び前記電流スイッチによる前記電流セルの出力電流に対応する電圧によりアナログ信号を得るデジタル/アナログ変換装置において、
前記電流スイッチは、前記電流セルが有する出力電流量に拘わらず一定の容量性負荷を有するようにアスペクト比が調整されたMOSトランジスタを備え、前記一定の容量性負荷によって前記それぞれ異なる電流出力を有する電流セルがオン・オフ時に発生するスキュー及びグリッチを減少させるものであり、
前記容量性負荷は、前記MOSトランジスタのゲート端とソース端との間、ゲート端とドレイン端との間、及びゲート端と前記MOSトランジスタの基板との間で形成される寄生キャパシタンスの総和であることを特徴とする小さいスキュー及びグリッチを有するデジタル/アナログ変換装置。 - 前記MOSトランジスタは、前記MOSトランジスタのソース端とドレイン端との距離Lと前記距離Lに垂直な方向に形成される幅Wとの積が前記電流セルが有する電流容量に拘わらず一定であることを特徴とする請求項1に記載の小さいスキュー及びグリッチを有するデジタル/アナログ変換装置。
- 前記電流スイッチは、前記電流セルが有する前記電流容量に反比例するターン・オン抵抗を有することを特徴とする請求項1に記載の小さいスキュー及びグリッチを有するデジタル/アナログ変換装置。
- 前記電流スイッチをオン・オフする電圧レベルを前記電流スイッチの最小動作点に下げるための電圧制御部を更に含むことを特徴とする請求項1に記載の小さいスキュー及びグリッチを有するデジタル/アナログ変換装置。
- 前記電流スイッチは、前記電流スイッチをオン・オフするための信号と、これを反転した信号とに応答して前記電流源が電源電圧と接地電圧との間で常時電流パスを形成するように交互に動作することを特徴とする請求項1に記載の小さいスキュー及びグリッチを有するデジタル/アナログ変換装置。
- 前記電流セルは、少なくとも2つの群に分けられ、前記分けられた群のいずれかはサーモメーター方式によって同一の電流出力量を有するように設計することを特徴とする請求項1に記載の小さいスキュー及びグリッチを有することを特徴とするデジタル/アナログ変換装置。
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US7423569B2 (en) * | 2005-04-22 | 2008-09-09 | Broadcom Corporation | Method and system for a control scheme on power and common-mode voltage reduction for a transmitter |
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KR101705159B1 (ko) * | 2010-12-16 | 2017-02-10 | 한국전자통신연구원 | 전류스위치 구동회로 및 디지털 아날로그 신호변환기 |
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KR100230403B1 (ko) * | 1997-01-10 | 1999-11-15 | 윤종용 | 디지탈-아날로그 변환기 및 전압-전류 변환기를 갖는 시스템에서의 전류 선택장치 |
US6369734B2 (en) * | 1998-02-10 | 2002-04-09 | Intel Corporation | Method and apparatus for increasing linearity and reducing noise coupling in a digital to analog converter |
GB2356301B (en) * | 1999-11-10 | 2003-09-10 | Fujitsu Ltd | Data multiplexing in mixed-signal circuitry |
GB2356304B (en) | 1999-11-10 | 2003-11-19 | Fujitsu Ltd | Switch driver circuitry |
GB2356750B (en) * | 1999-11-24 | 2002-12-04 | Fujitsu Ltd | Reducing jitter in mixed-signal circuitry |
US6417793B1 (en) * | 2000-02-04 | 2002-07-09 | Rockwell Technologies, Llc | Track/attenuate circuit and method for switched current source DAC |
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US6639534B2 (en) * | 2002-02-14 | 2003-10-28 | Silicon Laboratories, Inc. | Digital-to-analog converter switching circuitry |
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