JP2010124297A - Ａ／ｄ変換回路 - Google Patents

Abstract

【課題】A/D変換可能なアナログ入力信号のレベルの範囲を広げることができるA/D変換回路を提供する。
【解決手段】パルス走行部201は、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子を有する。カウンタ部209およびラッチ・エンコーダ部212を含む複数の信号処理部は、異なる入力レベルの範囲に対応し、入力されるサンプリングクロックに従って、パルスの走行位置に応じたデジタル値を出力する。3端子スイッチ206-1〜206-6を含む切替部は、アナログ入力信号のレベルに応じて、パルス走行部201と複数の信号処理部との間の接続状態を切り替える。
【選択図】図１

Description

本発明は、アナログ入力信号に応じた二進数のデジタル変換値を出力するA/D（アナログ・デジタル）変換回路に関する。

従来からのA/D変換回路の一例としては、複数の反転素子を直列に接続してリング状の回路を構成したパルス走行部を用い、入力信号としてのアナログ入力信号を各反転素子の電源電圧として印加し、反転素子におけるパルスの遅延時間が電源電圧によって変化することを利用したA/D変換回路が知られている（例えば、特許文献１参照）。このA/D変換回路は、A/D変換を行う周期（以下、「サンプリング周期」とする）内にパルスがパルス走行部中を周回する数をカウントすると共にパルス走行部内のパルスの走行位置を検出およびエンコードし、周回数のカウント値および走行位置のエンコード値を用いてアナログ入力信号のA/D変換を行う。
特開２００４−２７４１５７号公報

しかし、上述した従来のA/D変換回路では、パルスがパルス走行部を周回する数をカウントするカウンタ部や、パルス走行部内のパルスの走行位置を検出およびエンコードするラッチ・エンコーダ部はデジタル回路で構成されているため、A/D変換可能なアナログ入力信号の最小値はカウンタ部やラッチ・エンコーダ部の閾値で制限されてしまうという問題がある。以下、図９（ａ），（ｂ）を用いて、この問題を説明する。

図９（ａ），（ｂ）は、カウンタ部の閾値以上の一定レベルを有するアナログ入力信号と、カウンタ部の閾値以下の一定レベルを有するアナログ入力信号とをA/D変換回路に入力した場合にパルス走行部からカウンタ部へ出力されるパルスを示している。なお、A/D変換回路がA/D変換可能なアナログ入力信号の最小値はラッチ・エンコーダ部の閾値によっても制限されるが、説明の簡便化のためにカウンタ部の閾値のみについて説明する。カウンタ部の閾値は、パルス走行部からのパルスが入力されるカウンタ部の閾値電圧を示し、通常はカウンタ部を動作させる電源電圧の半分の電圧値に設定されている。

アナログ入力信号が各反転素子の電源電圧として印加されているため、パルス走行部から出力されるパルスの振幅はアナログ入力信号と等しくなる。従って、図９（ａ）の場合では、パルス走行部から出力されたパルス900aの振幅はカウンタ部の閾値以上になり、カウンタ部がパルス900aの数をカウントできる。つまり、A/D変換回路がアナログ入力信号をA/D変換できることになる。これに対して、図９（ｂ）の場合では、パルス走行部から出力されたパルス900bの振幅はカウンタ部の閾値以下であるため、カウンタ部がパルス900bの数をカウントできない。つまり、A/D変換回路がアナログ入力信号をA/D変換できないことになる。

より具体的には、カウンタ部の電源電圧を3.3Vと仮定すると、カウンタ部の閾値は1.65Vとなり、A/D変換回路は、1.65Vよりも小さいアナログ入力信号をA/D変換できない。従って、従来のA/D変換回路では、A/D変換可能なアナログ入力信号の最小値はカウンタ部およびエンコーダ部の閾値以上に制限されてしまう。また、従来のA/D変換回路では、A/D変換可能なアナログ入力信号の最大値はカウンタ部およびエンコーダ部の電源電圧以下に制限されてしまうという問題もある。

本発明は、上述した課題に鑑みてなされたものであって、A/D変換可能なアナログ入力信号のレベルの範囲を広げることができるA/D変換回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子が連結されたパルス走行部と、入力されるサンプリングクロックに従って、前記パルスの走行位置に応じたデジタル値を出力する符号化部を備え、異なる入力レベルの範囲に対応した複数の信号処理部と、前記パルス走行部と前記複数の信号処理部との間に配置され、前記アナログ入力信号のレベルに応じて、前記パルス走行部と前記複数の信号処理部との間の接続状態を切り替える切替部と、を有することを特徴とするA/D変換回路である。

また、本発明のA/D変換回路において、前記複数の信号処理部は、前記符号化部を有する第１の信号処理部と、前記符号化部と、入力される信号のレベルを、前記符号化部が処理可能なレベルに変換する変換部とを有する第２の信号処理部とを有することを特徴とする。

また、本発明のA/D変換回路において、前記符号化部が前記第１の信号処理部と前記第２の信号処理部とで共有されることを特徴とする。

また、本発明のA/D変換回路において、前記複数の信号処理部の各々は、異なる電源電圧が供給される前記符号化部を有することを特徴とする。

また、本発明のA/D変換回路において、前記切替部は、前記アナログ入力信号のレベルと所定電圧を比較し、比較結果に基づいて前記複数の信号処理部のうち少なくとも一つを選択し、選択した前記信号処理部に前記アナログ入力信号が入力するように前記接続状態を切り替えることを特徴とする。

本発明によれば、パルス走行部と、異なる入力信号のレベルの範囲に対応した複数の信号処理部との間の接続状態を、アナログ入力信号のレベルに応じて切り替えるようにしたので、A/D変換可能なアナログ入力信号のレベルの範囲を広げることができる。

以下、図面を参照し、本発明の実施形態を説明する。

（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図１は、本実施形態によるA/D変換回路の構成を示している。以下では、図中の各構成について説明する。図１に示すA/D変換回路200aは、パルス走行部201、第1基準電圧生成部202、第2基準電圧生成部203、比較部204、制御部205、3端子スイッチ206-1〜206-6、カウンタ部209、ラッチ・エンコーダ部212、ラッチ部215，222、演算部223、レベルシフト部301-1〜301-6、および論理和回路224-1〜224-6を備えて構成されている。さらに、パルス走行部201は、2入力の否定論理積NAND回路201aと、複数個（偶数個）の反転素子201c（遅延素子）から構成される反転回路201bとを備えて構成されている。

パルス走行部201の電源端子の一方は、入力信号としてのアナログ入力信号Vinに接続され、他方はグランドGNDに接続されており、アナログ入力信号Vinがパルス走行部201の電源電圧として供給される。また、否定論理積NAND回路201aと反転回路201bが直列に接続され、反転回路201bの最後尾に配置された反転素子201cの出力信号が否定論理積NAND回路201aの一方の入力に接続されているため、パルス走行部201はリング状の回路を構成している。否定論理積NAND回路201aの他方の入力には、A/D変換の開始を指示するスタートパルス信号PAが入力されている。

3端子スイッチ206-1は、端子206-1a，206-1b，206-1cを有している。端子206-1aは反転素子201cの出力端子に接続されている。端子206-1bはグランドGNDに接続され、端子206-1cは論理和回路224-1の入力端子に接続されている。

また、3端子スイッチ206-1には制御部205からの信号SW1が入力されており、3端子スイッチ206-1に信号SW1のH（High）レベルが入力された場合には、3端子スイッチ206-1は端子206-1aと端子206-1cが接続される状態になり、反転素子201cの出力信号が論理和回路224-1に入力される。一方、3端子スイッチ206-1に信号SW1のL（Low）レベルが入力された場合には、3端子スイッチ206-1は端子206-1bと端子206-1cが接続される状態になり、グランドGNDレベル（つまり0V）の信号が論理和回路224-1に入力される。

レベルシフト部301-1には、反転素子201cの出力信号、信号SW2，SW3が入力されている。レベルシフト部301-1は、信号SW2，SW3の状態に応じて、Lレベルの信号を論理和回路224-1へ出力する、あるいは入力信号の振幅を論理和回路224-1およびカウンタ部209においてHレベルとして処理可能な振幅に調整し、調整後の信号を論理和回路224-1へ出力する。

論理和回路224-1には、電源電圧として3.3Vが印加されている。また、論理和回路224-1の一方の入力端子には、レベルシフト部301-1の出力信号が入力され、もう一方の入力端子には3端子スイッチ206-1の出力信号が入力されている。論理和回路224-1は、2つの入力端子に入力された2つの信号の論理和をカウンタ部209へ出力する。

カウンタ部209には、電源電圧として3.3Vが印加されている。カウンタ部209は、論理和回路224-1の出力信号をカウント（エンコード）した結果をラッチ部215へ出力する。

ラッチ部215はカウンタ部209の出力信号をラッチして演算部223へ14ビットの信号DTCOを出力する。さらにラッチ部215には、サンプリングクロックCKも入力されており、ラッチ部215はサンプリングクロックCKの立ち上がり（または立ち下がり）で、信号DTCOを周期的に出力する。

3端子スイッチ206-2は、端子206-2a，206-2b，206-2cを有している。端子206-2aは否定論理積NAND回路201aの出力端子に接続されている。端子206-2bはグランドGNDに接続され、端子206-2cは論理和回路224-2の入力端子に接続されている。

また、3端子スイッチ206-2には制御部205からの信号SW1が入力されており、3端子スイッチ206-2に信号SW1のHレベルが入力された場合には、3端子スイッチ206-2は端子206-2aと端子206-2cが接続される状態になり、否定論理積NAND回路201aの出力信号が論理和回路224-2に入力される。一方、3端子スイッチ206-2に信号SW1のLレベルが入力された場合には、3端子スイッチ206-2は端子206-2bと端子206-2cが接続される状態になり、グランドGNDレベル（つまり0V）の信号が論理和回路224-2に入力される。

レベルシフト部301-2には、否定論理積NAND回路201aの出力信号、信号SW2，SW3が入力されている。レベルシフト部301-2は、信号SW2，SW3の状態に応じて、Lレベルの信号を論理和回路224-2へ出力する、あるいは入力信号の振幅を論理和回路224-2およびラッチ・エンコーダ部212においてHレベルとして処理可能な振幅に調整し、調整後の信号を論理和回路224-2へ出力する。

3端子スイッチ206-3〜206-6の構成および動作は3端子スイッチ206-2と同様であるので、説明を省略する。ただし、3端子スイッチ206-3〜206-6の入力端子が反転素子201cの出力端子に接続されている点が3端子スイッチ206-2とは異なる。また、レベルシフト部301-3〜301-6の構成および動作はレベルシフト部301-2と同様であるので、説明を省略する。ただし、レベルシフト部301-3〜301-6の入力端子が反転素子201cの出力端子に接続されている点がレベルシフト部301-2とは異なる。また、論理和回路224-3〜224-6の構成および動作は論理和回路224-2と同様であるので、説明を省略する。

ラッチ・エンコーダ部212には、電源電圧として3.3Vが印加されている。ラッチ・エンコーダ部212は、論理和回路224-2〜224-6の出力信号をラッチおよびエンコードして演算部223へ4ビットの信号DTENを出力する。さらにラッチ・エンコーダ部212には、サンプリングクロックCKも入力されており、ラッチ・エンコーダ部212はサンプリングクロックCKの立ち上がり（または立ち下がり）で、信号DTENを周期的に出力する。

ラッチ部222には、ラッチ部215の出力信号とラッチ・エンコーダ部212の出力信号から生成される18ビットのデジタルデータDTが入力されている。ラッチ部222はデジタルデータDTをラッチして出力する。演算部223には、デジタルデータDTとラッチ部222の出力信号が入力されている。演算部223は、デジタルデータDTとラッチ部222の出力信号との差を演算し、演算結果をA/D変換出力DTOとして出力する。以下では、演算部223が出力するA/D変換出力DTOをそれぞれ信号DTO1、DTO2、DTO3、・・・とする。

サンプリングクロックCKは、ラッチ・エンコーダ部212およびラッチ部215，222に入力されており、それぞれの構成要素の動作周期を一致させている。

本実施形態において、説明の簡便化のために、A/D変換回路がA/D変換結果として出力できるデジタルデータの最大のビット数を具体的に18ビットとして説明するが、このビット数は18ビットを超えるビット数または18ビット未満のビット数に設定しても良く、利用形態に応じて最適なビット数を設定しても同様の効果が得られる。同様に、ラッチ・エンコーダ部212が出力できるデジタルデータの最大のビット数を具体的に4ビットとして説明し、ラッチ部215が出力できるデジタルデータの最大のビット数を具体的に14ビットとして説明するが、これらのビット数も、A/D変換回路が出力できるデジタルデータの最大のビット数と同様に上記に限られるものではない。

比較部204には、アナログ入力信号Vin、第1基準電圧生成部202および第2基準電圧生成部203の出力信号が入力されている。比較部204は、アナログ入力信号Vinと第1基準電圧生成部202および第2基準電圧生成部203の出力信号とのレベルを比較し、その比較結果に応じた出力信号を制御部205へ出力する。第1基準電圧生成部202は、後述する一定電圧（第1基準電圧）を生成する。第2基準電圧生成部203は、後述する一定電圧（第2基準電圧）を生成する。

図２は、レベルシフト部301-1の構成を示している。レベルシフト部301-1〜301-6は同一の構成を有するので、レベルシフト部301-1についてのみ説明する。レベルシフト部301-1は、3端子スイッチ304，305、抵抗部306、ｎ型MOSトランジスタ307、反転素子308、および論理和回路309を備える。

3端子スイッチ304は、端子304a，304b，304cを有している。端子304aにはパルス走行部201の出力信号が入力されている。端子304bはグランドGNDに接続され、端子304cは論理和回路309の一方の入力端子に接続されている。また、3端子スイッチ304には信号SW2も入力されている。

3端子スイッチ305は、端子305a，305b，305cを有している。端子305aにはパルス走行部201からの出力信号が入力されている。端子305bはグランドGNDに接続され、端子305cはn型MOSトランジスタ307のゲート端子307-1に接続されている。また、3端子スイッチ305には信号SW3も入力されている。

n型MOSトランジスタ307のドレイン端子307-2は抵抗部306と反転素子308に接続され、ソース端子307-3はグランドGNDに接続されている。抵抗部306の一方の端子はn型MOSトランジスタ307のドレイン端子307-2が接続され、もう一方の端子には電源電圧（1.2V）が印加されている。

反転素子308には、電源電圧として1.2Vが印加されている。反転素子308の出力端子は論理和回路309のもう一方の入力端子に接続されている。論理和回路309には、電源電圧として1.8Vが印加されている。論理和回路309は、2つの入力端子に入力された2つの信号の論理和を論理和回路224-1へ出力する。ただし、レベルシフト部301-2〜301-6では、論理和回路309の出力信号は論理和回路224-2〜224-6にそれぞれ入力される。

上記のカウンタ部209およびラッチ・エンコーダ部212は、パルス走行部201におけるパルスの走行位置に応じたデジタル値を出力する符号化部を構成している。また、A/D変換回路200aは、異なる入力レベルの範囲に対応した複数の信号処理部を有している。具体的には、論理和回路224-1とカウンタ部209は第1の入力レベルに対応した第1の信号処理部を構成し、レベルシフト部301-1のうち3端子スイッチ304，305を除いた構成（変換部）と論理和回路224-1とカウンタ部209は第2の入力レベルに対応した第2の信号処理部を構成している。第1の入力レベルは、論理和回路224-1およびカウンタ部209がHレベルとして処理可能なレベルであり、第2の入力レベルは、論理和回路224-1およびカウンタ部209がHレベルとして処理できないレベルである。

同様に、論理和回路224-2とラッチ・エンコーダ部212は上記第1の入力レベルに対応した第3の信号処理部を構成し、レベルシフト部301-2のうち3端子スイッチを除いた構成と論理和回路224-2とラッチ・エンコーダ部212は上記第2の入力レベルに対応した第4の信号処理部を構成している。論理和回路224-2〜224-6およびレベルシフト部301-3〜303-6についても同様である。比較部204、制御部205、および3端子スイッチ206-1〜206-6，304，305は、アナログ入力信号Vinのレベルに応じて、パルス走行部201と上記複数の信号処理部との間の接続状態を切り替える切替部を構成している。

次に、図３〜図６を参照しながら、以上のように構成されたA/D変換回路200aの動作を説明する。図３はアナログ入力信号Vinと信号SW1，SW2，SW3の変化を示している。図４は、サンプリングクロックCK、スタートパルス信号PA、信号SW1，SW2，SW3、およびA/D変換出力DTOの変化を示している。図５および図６は、1サンプリング期間においてアナログ入力信号Vinが変化した際のレベルシフト部301-1内の各信号の変化を示している。なお、図５および図６において1サンプリング期間はアナログ入力信号Vinの変化と比較して非常に短時間であるため、1サンプリング期間でのアナログ入力信号Vinをほぼ一定値とみなしている。

はじめに、スタートパルス信号PAがLレベルからHレベルになると、パルス走行部201はパルス信号を周回させる。続いて、比較部204はアナログ入力信号Vinと第1基準電圧、第2基準電圧とを比較する。第1基準電圧は、カウンタ部209がカウント可能なレベルかつラッチ・エンコーダ部212がラッチおよびエンコード可能なレベルの下限値（1.65V）より大きく、論理和回路309の電源電圧（1.8V）より小さい範囲の一定電圧である。第2基準電圧は、論理和回路309がHレベルとして処理可能なレベルの下限値（0.9V）より大きく、反転素子308の電源電圧（1.2V）より小さい範囲の一定電圧である。A/D変換回路200aは、比較結果に応じて、以下に示す三つの動作状態となる。

＜第1動作状態：アナログ入力信号Vinが第1基準電圧、第2基準電圧よりも大きい場合＞
比較部204がアナログ入力信号Vinと第1基準電圧、第2基準電圧を比較した結果、アナログ入力信号Vinのレベルが第1基準電圧、第2基準電圧よりも大きいと判断された場合、その判断結果に対応した信号が比較部204から制御部205へ出力される。この場合には、信号SW１のみがHレベルになり、信号SW2，SW3はLレベルになる（図３における期間a）。

この期間においては、パルス走行部201の出力信号は、3端子スイッチ206-1〜206-6を介し、論理和回路224-1〜224-6の一方の入力端子にそれぞれ入力される。論理和回路224-1〜224-6に入力された信号は、Hレベルとして処理可能な信号である。したがって、論理和回路224-1〜224-6は、もう一方の入力端子に入力される信号のレベルに関わらず、振幅3.3Vp-pの信号を出力する。

この結果、カウンタ部209が入力信号をカウント可能かつラッチ・エンコーダ部212が入力信号をラッチおよびエンコード可能となる。したがって、ラッチ部215の出力信号DTCOとラッチ・エンコーダ部212の出力信号DTENから生成されるデジタルデータDTに基づいて演算部223で行われた演算の結果がA/D変換出力DTOとして出力される（図４における期間A）。

＜第2動作状態：アナログ入力信号Vinが第1基準電圧よりも小さく、第2基準電圧よりも大きい場合＞
比較部204がアナログ入力信号Vinと第1基準電圧、第2基準電圧を比較した結果、アナログ入力信号Vinのレベルが第1基準電圧よりも小さく、第2基準電圧よりも大きいと判断された場合、その判断結果に対応した信号が比較部204から制御部205へ出力される。この場合には、信号SW2のみがHレベルになり、信号SW1 ，SW3はLレベルになる（図３における期間b）。

この期間においては、3端子スイッチ206-1〜206-6は、端子206-1b〜206-6ｂと端子206-1c〜206-6ｃがそれぞれ接続される状態になり、グランドGNDレベル（Lレベル）が3端子スイッチ206-1〜206-6を介して論理和回路224-1〜224-6の一方の入力端子にそれぞれ入力される。グランドGNDレベル（Lレベル）は、Hレベルとして処理できない信号である。

パルス走行部201の出力信号はレベルシフト部301-〜301-6にそれぞれ入力される。レベルシフト部301-1には、信号SW2のHレベル、信号SW3のLレベルが入力される。3端子スイッチ304は端子304aと端子304cが接続される状態になり、パルス走行部201の出力信号が、3端子スイッチ304を介して論理和回路309の一方の入力端子に入力される。この信号のレベルはカウンタ部209の閾値よりも低いが、論理和回路309がHレベルとして処理可能なレベルである。したがって、図５に示すように、論理和回路309は、もう一方の入力端子に入力される信号のレベルに関わらず、論理和回路224-1がHレベルとして処理可能な振幅1.8Vp-pの信号を出力する。同様に、レベルシフト部301-2〜301-6も、論理和回路224-2〜224-6がHレベルとして処理可能な振幅1.8Vp-pの信号を出力する。

上記のように、論理和回路224-1〜224-6の一方の入力端子には、Hレベルとして処理できない信号が入力され、もう一方の入力端子には、Hレベルとして処理可能な信号が入力されるため、図５に示すように、論理和回路224-1〜224-6は振幅3.3Vp-pの信号を出力する。この結果、カウンタ部209が入力信号をカウント可能かつラッチ・エンコーダ部212が入力信号をラッチおよびエンコード可能となる。したがって、ラッチ部215の出力信号DTCOとラッチ・エンコーダ部212の出力信号DTENから生成されるデジタルデータDTに基づいて演算部223で行われた演算の結果がA/D変換出力DTOとして出力される（図４における期間B）。

＜第3動作状態：アナログ入力信号Vinが第1基準電圧、第2基準電圧よりも小さい場合＞
比較部204がアナログ入力信号Vinと第1基準電圧、第2基準電圧を比較した結果、アナログ入力信号Vinのレベルが第1基準電圧、第2基準電圧よりも小さいと判断された場合、その判断結果に対応した信号が比較部204から制御部205へ出力される。この場合、信号SW3のみがHレベルになり、信号SW1，SW2はLレベルになる（図３における期間C）。

この期間においては、3端子スイッチ206-1〜206-6は、端子206-1b〜206-6ｂと端子206-1c〜206-6ｃがそれぞれ接続される状態になり、グランドGNDレベル（Lレベル）が3端子スイッチ206-1〜206-6を介して論理和回路224-1〜224-6の一方の入力端子にそれぞれ入力される。グランドGNDレベル（Lレベル）は、Hレベルとして処理できない信号である。

パルス走行部201の出力信号はレベルシフト部301-1〜301-6にそれぞれ入力される。レベルシフト部301-1には、信号SW2のLレベル，SW3のHレベルが入力される。3端子スイッチ304は端子304bと端子304cが接続される状態になり、グランドGNDレベル（Lレベル）の信号が、3端子スイッチ304を介して論理和回路309の一方の入力端子に入力される。また、3端子スイッチ305は端子305aと端子305cが接続される状態になり、パルス走行部201の出力信号が、3端子スイッチ305を介してn型MOSトランジスタ307のゲート端子307-1に入力される。n型MOSトランジスタ307は、この信号のH，Lの変化に応じてオン、オフとなる。

n型MOSトランジスタ307がオンの場合、グランドGNDレベル（Lレベル）の信号が反転素子308に入力される。反転素子308は、入力された信号を反転したHレベルの信号を論理和回路309へ出力する。また、n型MOSトランジスタ307がオフの場合、抵抗306を介して電源電圧（1.2V）がHレベルの信号として反転素子308に入力される。反転素子308は、入力された信号を反転したLレベルの信号を論理和回路309へ出力する。したがって、図６に示すように、反転素子308は、論理和回路309がHレベルとして処理可能な振幅1.2Vp-pの信号を論理和回路309のもう一方の端子へ出力する。

論理和回路309の一方の入力端子には、Hレベルとして処理できない信号が入力され、もう一方の入力端子には、Hレベルとして処理可能な信号が入力されるため、図６に示すように、論理和回路309は、論理和回路224-1がHレベルとして処理可能な振幅1.8Vp-pの信号を出力する。同様に、レベルシフト部301-2〜301-6も、論理和回路224-2〜224-6がHレベルとして処理可能な振幅1.8Vp-pの信号を出力する。

上記のように、論理和回路224-1〜224-6の一方の入力端子には、Hレベルとして処理できない信号が入力され、もう一方の入力端子には、Hレベルとして処理可能な信号が入力されるため、図６に示すように、論理和回路224-1〜224-6は振幅3.3Vp-pの信号を出力する。この結果、カウンタ部209が入力信号をカウント可能かつラッチ・エンコーダ部212が入力信号をラッチおよびエンコード可能となる。したがって、ラッチ部215の出力信号DTCOとラッチ・エンコーダ部212の出力信号DTENから生成されるデジタルデータDTに基づいて演算部223で行われた演算の結果がA/D変換出力DTOとして出力される（図４における期間C）。

上述したように、本実施形態によれば、アナログ入力信号Vinの大きさに応じて、パルス走行部201から出力される信号の振幅が調整され、カウンタ部209およびラッチ・エンコーダ部212に対して、エンコード可能な状態の信号が入力される。これによって、0.6Vから3.3Vの間でアナログ入力信号をA/D変換できるようになり、 A/D変換可能なアナログ入力信号のレベルの範囲を広げることができる。

（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図７は、本実施形態によるA/D変換回路200bの構成を示している。図7に示す各構成要素において、図1と同一の構成要素には同一の符号を付与し、説明を省略する。

以下では、第1の実施形態との相違点を中心にして説明する。本実施形態では、第1の実施形態と比較して、レベルシフト部がなくなり、3端子スイッチ207-1〜207-6，208-1〜208-6、カウンタ部210，211、ラッチ・エンコーダ部213，214、ラッチ部216，217、および演算部218〜221が追加されている。

3つのラッチ・エンコーダ部の各電源電圧は異なっている。具体的には、ラッチ・エンコーダ部212には電源電圧として3.3Vが印加され、ラッチ・エンコーダ部213には電源電圧として1.8Vが印加され、ラッチ・エンコーダ部214には電源電圧として1.2Vが印加されている。また、3つのカウンタ部の各電源電圧も異なっている。具体的には、カウンタ部209には電源電圧として3.3Vが印加され、カウンタ部210には電源電圧として1.8Vが印加され、カウンタ部211には電源電圧として1.2Vが印加されている。

本実施形態の3端子スイッチ206-1〜206-6の構成および動作は、第1の実施形態における3端子スイッチ206-1〜206-6の構成および動作と同様であるので、説明を省略する。ただし、3端子スイッチ206-1の端子206-1cはカウンタ部209に接続されている。

カウンタ部209は、3端子スイッチ206-1を介して入力される反転素子201cの出力信号をカウント（エンコード）した結果をラッチ部215へ出力する。ラッチ部215はカウンタ部209の出力信号をラッチして演算部219へ信号DTCOaを出力する。さらにラッチ部215には、サンプリングクロックCKも入力されており、ラッチ部215はサンプリングクロックCKの立ち上がり（または立ち下がり）で、信号DTCOaを周期的に出力する。以下では、ラッチ部215がサンプリング周期ごとに出力する信号DTCOaをそれぞれ信号DTCOa1、DTCOa2、DTCOa3、・・・とする。

3端子スイッチ207-1は、端子207-1a，207-1b，207-1cを有している。端子207-1aは反転素子201cの出力端子に接続されている。端子207-1bはグランドGNDに接続され、端子207-1cはカウンタ部210に接続されている。

また、3端子スイッチ207-1には制御部205からの信号SW2が入力されており、3端子スイッチ207-1に信号SW2のHレベルが入力された場合には、3端子スイッチ207-1は端子207-1aと端子207-1cが接続される状態になり、反転素子201cの出力信号が3端子スイッチ207-1を介してカウンタ部210に入力される。一方、3端子スイッチ207-1に信号SW2のLレベルが入力された場合には、3端子スイッチ207-1は端子207-1bと端子207-1cが接続される状態になり、グランドGNDレベル（つまり0V）の信号が3端子スイッチ207-1を介してカウンタ部210に入力される。

カウンタ部210は、3端子スイッチ207-1を介して入力される反転素子201cの出力信号をカウント（エンコード）した結果をラッチ部216へ出力する。ラッチ部216はカウンタ部210の出力信号をラッチして演算部218へ信号DTCObを出力する。さらにラッチ部216には、サンプリングクロックCKも入力されており、ラッチ部216はサンプリングクロックCKの立ち上がり（または立ち下がり）で、信号DTCObを周期的に出力する。以下では、ラッチ部216がサンプリング周期ごとに出力する信号DTCObをそれぞれ信号DTCOb1、DTCOb2、DTCOb3、・・・とする。

3端子スイッチ208-1は、端子208-1a，208-1b，208-1cを有している。端子208-1aは反転素子201cの出力端子に接続されている。端子208-1bはグランドGNDに接続され、端子208-1cはカウンタ部211に接続されている。

また、3端子スイッチ208-1には制御部205からの信号SW3が入力されており、3端子スイッチ208-1に信号SW3のHレベルが入力された場合には、3端子スイッチ208-1は端子208-1aと端子208-1cが接続される状態になり、反転素子201cの出力信号が3端子スイッチ208-1を介してカウンタ部211に入力される。一方、3端子スイッチ208-1に信号SW3のLレベルが入力された場合には、3端子スイッチ208-1は端子208-1bと端子208-1cが接続される状態になり、グランドGNDレベル（つまり0V）の信号が3端子スイッチ208-1を介してカウンタ部211に入力される。

カウンタ部211は、3端子スイッチ208-1を介して入力される反転素子201cの出力信号をカウント（エンコード）した結果をラッチ部217へ出力する。ラッチ部217はカウンタ部211の出力信号をラッチして演算部218へ信号DTCOcを出力する。さらにラッチ部217には、サンプリングクロックCKも入力されており、ラッチ部217はサンプリングクロックCKの立ち上がり（または立ち下がり）で、信号DTCOcを周期的に出力する。以下では、ラッチ部217がサンプリング周期ごとに出力する信号DTCOcをそれぞれ信号DTCOc1、DTCOc2、DTCOc3、・・・とする。

演算部218は、ラッチ部216の出力信号DTCObとラッチ部217の出力信号DTCOcの和を演算し、演算結果を演算部219へ出力する。演算部219は、演算部218の演算結果とラッチ部215の出力信号DTCOaの和を演算し、14ビットの信号DTCOを出力する。以下では、演算部219が出力する信号DTCOをそれぞれ信号DTCO1、DTCO2、DTCO3、・・・とする。

本実施形態の3端子スイッチ206-2〜206-6の構成および動作は、第1の実施形態における3端子スイッチ206-2〜206-6の構成および動作と同様であるので、説明を省略する。ただし、3端子スイッチ206-2〜206-6の端子206-2c〜206-6cはラッチ・エンコーダ部212に接続されている。

ラッチ・エンコーダ部212は、3端子スイッチ206-2〜206-6を介して入力される否定論理積NAND回路201aおよび反転回路201bの出力信号をラッチおよびエンコードして演算部221へ信号DTENaを出力する。さらにラッチ・エンコーダ部212には、サンプリングクロックCKも入力されており、ラッチ・エンコーダ部212はサンプリングクロックCKの立ち上がり（または立ち下がり）で、信号DTENaを周期的に出力する。以下では、ラッチ・エンコーダ部212がサンプリング周期ごとに出力する信号DTENaをそれぞれ信号DTENa1、DTENa2、DTENa3、・・・とする。

3端子スイッチ207-2は、端子207-2a，207-2b，207-2cを有している。端子207-2aは否定論理積NAND回路201aの出力端子に接続されている。端子207-2bはグランドGNDに接続され、端子207-2cはラッチ・エンコーダ部213に接続されている。3端子スイッチ207-2の動作は3端子スイッチ206-2の動作と同様であるので、説明を省略する。

3端子スイッチ207-3は、端子207-3a，207-3b，207-3cを有している。端子207-3aは反転回路201bの出力端子に接続されている。端子207-3bはグランドGNDに接続され、端子207-3cはラッチ・エンコーダ部213に接続されている。3端子スイッチ207-3の動作は3端子スイッチ206-3の動作と同様であるので、説明を省略する。

本実施形態において、3端子スイッチ207-4〜207-6の構成および動作は3端子スイッチ207-3と同様であるので、説明を省略する。

ラッチ・エンコーダ部213は、3端子スイッチ207-2〜207-6を介して入力される否定論理積NAND回路201aおよび反転回路201bの出力信号をラッチおよびエンコードして演算部220へ信号DTENbを出力する。さらにラッチ・エンコーダ部213には、サンプリングクロックCKも入力されており、ラッチ・エンコーダ部213はサンプリングクロックCKの立ち上がり（または立ち下がり）で、信号DTENbを周期的に出力する。以下では、ラッチ・エンコーダ部213がサンプリング周期ごとに出力する信号DTENbをそれぞれ信号DTENb1、DTENb2、DTENb3、・・・とする。

3端子スイッチ208-2は、端子208-2a，208-2b，208-2cを有している。端子208-2aは否定論理積NAND回路201aの出力端子に接続されている。端子208-2bはグランドGNDに接続され、端子208-2cはラッチ・エンコーダ部214に接続されている。3端子スイッチ208-2の動作は3端子スイッチ206-2の動作と同様であるので、説明を省略する。

3端子スイッチ208-3は、端子208-3a，208-3b，208-3cを有している。端子208-3aは反転素子201cの出力端子に接続されている。端子208-3bはグランドGNDに接続され、端子208-3cはラッチ・エンコーダ部214に接続されている。3端子スイッチ208-3の動作は3端子スイッチ206-3の動作と同様であるので、説明を省略する。

本実施形態において、3端子スイッチ208-4〜208-6の構成および動作は3端子スイッチ208-3と同一であるので、説明を省略する。

ラッチ・エンコーダ部214は、3端子スイッチ208-2〜208-6を介して入力される否定論理積NAND回路201aおよび反転回路201bの出力信号をラッチおよびエンコードして演算部220へ信号DTENcを出力する。さらにラッチ・エンコーダ部214には、サンプリングクロックCKも入力されており、ラッチ・エンコーダ部214はサンプリングクロックCKの立ち上がり（または立ち下がり）で、信号DTENcを周期的に出力する。以下では、ラッチ・エンコーダ部214がサンプリング周期ごとに出力する信号DTENcをそれぞれ信号DTENc1、DTENc2、DTENc3、・・・とする。

演算部220は、ラッチ・エンコーダ部213の出力信号DTENbとラッチ・エンコーダ部214の出力信号DTENcの和を演算し、演算結果を演算部221へ出力する。演算部221は、演算部220の演算結果とラッチ・エンコーダ部212の出力信号DTENaの和を演算し、4ビットの信号DTENを出力する。以下では、演算部221が出力する信号DTENをそれぞれ信号DTEN1、DTEN2、DTEN3、・・・とする。

ラッチ部222には、演算部219の出力信号DTCOと演算部221の出力信号DTENから生成される18ビットのデジタルデータDTが入力されている。ラッチ部222はデジタルデータDTをラッチして出力する。

演算部223には、演算部219の演算結果と演算部221の演算結果から生成されるデジタルデータDTとラッチ部222の出力信号が入力されている。演算部223は、デジタルデータDTとラッチ部222の出力信号の差を演算し、演算結果をA/D変換出力DTOとして出力する。以下では、演算部223が出力するA/D変換出力DTOをそれぞれ信号DTO1、DTO2、DTO3、・・・とする。

サンプリングクロックCKは、ラッチ・エンコーダ部212〜214およびラッチ部215〜217，222に入力されており、それぞれの構成要素の動作周期を一致させている。

本実施形態において、説明の簡便化のために、A/D変換回路がA/D変換結果DTOとして出力できるデジタルデータの最大のビット数を具体的に18ビットとして説明するが、このビット数は18ビットを超えるビット数または18ビット未満のビット数に設定しても良く、利用形態に応じて最適なビット数を設定しても同様の効果が得られる。同様に、ラッチ・エンコーダ部212〜214が出力できるデジタルデータの最大のビット数を具体的に4ビットとして説明し、ラッチ部215〜217が出力できるデジタルデータの最大のビット数を具体的に14ビットとして説明するが、これらのビット数も、A/D変換回路が出力できるデジタルデータの最大のビット数と同様に上記に限られるものではない。

上記のカウンタ部209〜211およびラッチ・エンコーダ部212~214は、パルス走行部201におけるパルスの走行位置に応じたデジタル値を出力する符号化部を構成している。また、A/D変換回路200bは、異なる入力レベルの範囲に対応した複数の信号処理部を有している。具体的には、カウンタ部209は第1の入力レベルに対応した第1の信号処理部を構成し、カウンタ部210は第2の入力レベルに対応した第2の信号処理部を構成し、カウンタ部211は第3の入力レベルに対応した第3の信号処理部を構成している。第1の入力レベルは、カウンタ部209がHレベルとして処理可能かつカウンタ部210，211がHレベルとして処理できないレベルである。第2の入力レベルは、カウンタ部210がHレベルとして処理可能かつカウンタ部209，211がHレベルとして処理できないレベルである。第3の入力レベルは、カウンタ部211がHレベルとして処理可能かつカウンタ部209，210がHレベルとして処理できないレベルである。

同様に、ラッチ・エンコーダ部212は上記第1の入力レベルに対応した第4の信号処理部を構成し、ラッチ・エンコーダ部213は上記第2の入力レベルに対応した第5の信号処理部を構成し、ラッチ・エンコーダ部214は上記第3の入力レベルに対応した第6の信号処理部を構成している。比較部204、制御部205、および3端子スイッチ206-1〜206-6，207-1〜207-6，208-1〜208-6は、アナログ入力信号のレベルに応じて、パルス走行部201と上記複数の信号処理部との間の接続状態を切り替える切替部を構成している。

次に、図３および図８を参照しながら、以上のように構成されたA/D変換回路200bの動作を説明する。アナログ入力信号Vinと信号SW1，SW2，SW3の変化については、第1の実施形態で用いた図３を再度参照する。図８はサンプリングクロックCK、スタートパルス信号PA、信号SW1，SW2，SW3、および各出力信号の変化を示している。

はじめに、スタートパルス信号PAがLレベルからHレベルになると、パルス走行部201はパルス信号を周回させる。続いて、比較部204はアナログ入力信号Vinと第1基準電圧、第2基準電圧とを比較する。第1基準電圧は、カウンタ部209がカウント可能なレベルかつラッチ・エンコーダ部212がラッチおよびエンコード可能なレベルの下限値（1.65V）より大きく、カウンタ部210およびラッチ・エンコーダ部213の電源電圧（1.8V）より小さい範囲の一定電圧である。第2基準電圧は、カウンタ部210がカウント可能なレベルかつラッチ・エンコーダ部212がラッチおよびエンコード可能なレベルの下限値（0.9V）より大きく、カウンタ部211およびラッチ・エンコーダ部214の電源電圧（1.2V）より小さい範囲の一定電圧である。A/D変換回路200bは、比較結果に応じて、以下に示す三つの動作状態となる。

＜第1動作状態：アナログ入力信号Vinが第1基準電圧、第2基準電圧よりも大きい場合＞
比較部204がアナログ入力信号Vinと第1基準電圧、第2基準電圧を比較した結果、アナログ入力信号Vinのレベルが第1基準電圧、第2基準電圧よりも大きいと判断された場合、その判断結果に対応した信号が比較部204から制御部205へ出力される。この場合には、信号SW１のみがHレベルになり、信号SW2，SW3はLレベルになる（図３における期間a）。

この期間においては、パルス走行部201の出力信号は、3端子スイッチ206-1〜206-6を介し、カウンタ部209およびラッチ・エンコーダ部212に入力される。また、カウンタ部210，211には3端子スイッチ207-1，208-1を介してグランドGNDレベル（つまり0V）の信号が入力され、ラッチ・エンコーダ部213，214には3端子スイッチ207-2〜207-6，208-2〜208-6を介してグランドGND（つまり0V）の信号が入力される。したがって、ラッチ部216の出力信号DTCOb、ラッチ部217の出力信号DTCOc、ラッチ・エンコーダ部213の出力信号DTENb、およびラッチ・エンコーダ部214の出力信号DTENcは0となる。

この結果、演算部219の出力信号DTCOはラッチ部215の出力信号DTCOaとなり、演算部221の出力信号DTENはラッチ・エンコーダ部212の出力信号DTENaとなる。これらの出力信号DTCOaと出力信号DTENaから生成されるデジタルデータDTに基づいて演算部223で行われた演算の結果がA/D変換出力DTOとして出力される（図８における期間A）。

＜第2動作状態：アナログ入力信号Vinが第1基準電圧よりも小さく、第2基準電圧よりも大きい場合＞
比較部204がアナログ入力信号Vinと第1基準電圧、第2基準電圧を比較した結果、アナログ入力信号Vinが第1基準電圧よりも小さく、第2基準電圧よりも大きいと判断された場合、その判断結果に対応した信号が比較部204から制御部205へ出力される。この場合、信号SW2のみがHレベルになり、信号SW1，SW3はLレベルになる（図３における期間b）。

この期間においては、パルス走行部201の出力信号は、3端子スイッチ207-1〜207-6を介し、カウンタ部210およびラッチ・エンコーダ部213に入力される。また、カウンタ部209，211には3端子スイッチ206-1，208-1を介してグランドGNDレベル（つまり0V）の信号が入力され、ラッチ・エンコーダ部212，214には3端子スイッチ206-2〜206-6，208-2〜208-6を介してグランドGNDレベル（つまり0V）の信号が入力される。したがって、ラッチ部215の出力信号DTCOa、ラッチ部217の出力信号DTCOc、ラッチ・エンコーダ部212の出力信号DTENa、およびラッチ・エンコーダ部214の出力信号DTENcは0となる。

この結果、演算部219の出力信号DTCOはラッチ部216の出力信号DTCObとなり、演算部221の出力信号DTENはラッチ・エンコーダ部213の出力信号DTENbとなる。これらの出力信号DTCObと出力信号DTENbから生成されるデジタルデータDTに基づいて演算部223で行われた演算の結果がA/D変換出力DTOとして出力される。

サンプリング期間中に期間aと期間bの切り替わりが発生しない場合、A/D変換出力DTOは上記のようになる。しかし、サンプリング期間中に期間aと期間bの切り替わりが発生した場合、演算部219の出力信号DTCOはラッチ部215の出力信号DTCOaとラッチ部216の出力信号DTCObの和となり、演算部221の出力信号DTENはラッチ・エンコーダ部212の出力信号DTENaとラッチ・エンコーダ部213の出力信号DTENbの和となる。これらの出力信号DTCOと出力信号DTENから生成されるデジタルデータDTに基づいて演算部223で行われた演算の結果がA/D変換出力DTOとして出力される図８における期間B）。

＜第3動作状態：アナログ入力信号Vinが第1基準電圧、第2基準電圧よりも小さい場合＞
比較部204がアナログ入力信号Vinと第1基準電圧、第2基準電圧を比較した結果、アナログ入力信号Vinが第1基準電圧、第2基準電圧よりも小さいと判断された場合、その判断結果に対応した信号が比較部204から制御部205へ出力される。この場合、信号SW3のみがHレベルになり、信号SW1，SW2はLレベルになる（図３における期間c）。

この期間においては、パルス走行部201からの信号は、3端子スイッチ208-1〜208-6を介し、カウンタ部211およびラッチ・エンコーダ部214に入力される。カウンタ部209，210には3端子スイッチ206-1，207-1を介してグランドGNDレベル（つまり0V）の信号が入力され、ラッチ・エンコーダ部212，213には3端子スイッチ206-2〜206-6，207-2〜207-6を介してグランドGNDレベル（つまり0V）の信号が入力される。したがって、ラッチ部215の出力信号DTCOa、ラッチ部216の出力信号DTCOb、ラッチ・エンコーダ部212の出力信号DTENa、およびラッチ・エンコーダ部213の出力信号DTENbは0となる。

この結果、演算部219の出力信号DTCOはラッチ部217の出力信号DTCOcとなり、演算部221の出力信号DTENはラッチ・エンコーダ部214の出力信号DTENcとなる。これらの信号DTCOcと信号DTENcから生成されるデジタルデータDTに基づいて演算部223で行われた演算の結果がA/D変換出力DTOとして出力される（図８における期間D）。

サンプリング期間中に期間bと期間cの切り替わりが発生しない場合、A/D変換出力DTOは上記のようになる。しかし、サンプリング期間中に期間bと期間cの切り替わりが発生した場合、演算部219の出力信号DTCOはラッチ部216の出力信号DTCObとラッチ部217の出力信号DTCOcの和となり、演算部221の出力信号DTENはラッチ・エンコーダ部213の出力信号DTENbとラッチ・エンコーダ部214の出力信号DTENcの和となる。これらの出力信号DTCOと出力信号DTENから生成されるデジタルデータDTに基づいて演算部223で行われた演算の結果がA/D変換出力DTOとして出力される（図８における期間C）。

上述したように、本実施形態によれば、アナログ入力信号の大きさに応じて、パルス走行部から出力される信号をエンコード可能なカウンタ部およびラッチ・エンコーダ部が選択され、選択されたカウンタ部およびラッチ・エンコーダ部にパルス走行部の出力信号が入力される。これによって、0.6Vから3.3Vの間でアナログ入力信号をA/D変換できるようになり、 A/D変換可能なアナログ入力信号のレベルの範囲を広げることができる。

なお、第1の実施形態によるA/D変換回路200aと第2の実施形態によるA/D変換回路200bを比較すると、A/D変換回路200aはカウンタ部、ラッチ・エンコーダ部をそれぞれ1つのみ用いているため、A/D変換回路200bよりも回路面積を削減し、省電力化を図ることができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上記第1の実施形態や第2の実施形態において、各カウンタ部、各ラッチ・エンコーダ部、各論理和回路等の電源電圧を3.3V、1.8V、1.2Vとして説明したが、この各電源電圧は上記の値に限られるものではなく、実際に入力するアナログ入力信号のレベルに応じて変更することができる。

また、第1の実施形態においてレベルシフト部の信号処理経路の数を2つとして説明したが、入力するアナログ入力信号の入力信号範囲に応じて、レベルシフト部の信号処理経路の数を1つあるいは3つ以上に変更してもよい。同様に、上記第2の実施形態においてカウンタ部およびラッチ・エンコーダ部の数を3つとして説明したが、実際に入力するアナログ入力信号の入力信号範囲に応じて、カウンタ部およびラッチ・エンコーダ部の数を2つあるいは4つ以上に変更してもよい。

また、第1の実施形態、第2の実施形態において、比較部204がアナログ入力信号のレベルと比較する所定のアナログ値の数を2つとして説明したが、A/D変換回路の数に合わせて所定のアナログ値の数を変更してもよい。例えば、第1の実施形態においては、レベルシフト部の信号処理経路の数が1つの場合には、所定のアナログ値の数は1つでよく、レベルシフト部の信号処理経路の数が2つよりも多くなった場合には、所定のアナログ値の数をレベルシフト部の信号処理経路の数と同じ数に設定すればよい。同様に、第2の実施形態において、カウンタ部、ラッチ・エンコーダ部の数がそれぞれ2つになった場合には、所定のアナログ値の数は1つでよく、カウンタ部、ラッチ・エンコーダ部の数がそれぞれ3つよりも多くなった場合には、所定のアナログ値の数をカウンタ部、ラッチ・エンコーダ部の数よりも1つ少なく設定すればよい。

また、第1の実施形態において、レベルシフト部の構成例を示したが、具体的な構成はこれに限られるものではなく、パルス走行部の出力信号をカウンタ部、ラッチ・エンコード部でエンコード可能にする構成であればよい。

また、第1の実施形態において、3.3Vの電源電圧が供給されているカウンタ部、ラッチ・エンコーダ部でパルス走行部の出力信号をエンコード可能とするために、レベルシフト部は信号振幅を大きく（レベルアップ）する調整を行うが、A/D変換回路およびレベルシフト部の構成を変更することによって、レベルシフト部が信号振幅を小さく（レベルダウン）する調整を行うことも可能である。この場合には、カウンタ部、ラッチ・エンコーダ部に供給する電源電圧も低くすることができるため、更なる省電力化が図れる。

本発明の第1の実施形態によるA/D変換回路の構成を示すブロック図である。 本発明の第1の実施形態によるA/D変換回路が備えるレベルシフト部の構成を示すブロック図である。 本発明の第1の実施形態によるA/D変換回路の動作を説明するためのタイミングチャートである。 本発明の第1の実施形態によるA/D変換回路の動作を説明するためのタイミングチャートである。 本発明の第1の実施形態によるA/D変換回路の動作を説明するためのタイミングチャートである。 本発明の第1の実施形態によるA/D変換回路の動作を説明するためのタイミングチャートである。 本発明の第2の実施形態によるA/D変換回路の構成を示すブロック図である。 本発明の第2の実施形態によるA/D変換回路の動作を説明するためのタイミングチャートである。 従来のA/D変換回路の問題点を説明するためのタイミングチャートである。

符号の説明

200a，200b・・・A/D変換回路、201・・・パルス走行部、201a・・・否定論理積NAND回路、201b・・・反転回路、201c・・・反転素子、209〜211・・・カウンタ部、215〜217，222・・・ラッチ部、212，213，214・・・ラッチ・エンコーダ部、202・・・第1基準電圧生成部、203・・・第2基準電圧生成部、204・・・比較部、205・・・制御部、206-1〜206-6，207-1〜207-6，208-1〜208-6，304，305・・・3端子スイッチ、218〜221，223・・・演算部、224-1〜224-6，309・・・論理和回路、301-1〜301-6・・・レベルシフト部

Claims (5)

1. 走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子が連結されたパルス走行部と、
   入力されるサンプリングクロックに従って、前記パルスの走行位置に応じたデジタル値を出力する符号化部を備え、異なる入力レベルの範囲に対応した複数の信号処理部と、
   前記パルス走行部と前記複数の信号処理部との間に配置され、前記アナログ入力信号のレベルに応じて、前記パルス走行部と前記複数の信号処理部との間の接続状態を切り替える切替部と、
   を有することを特徴とするA/D変換回路。
2. 前記複数の信号処理部は、
   前記符号化部を有する第１の信号処理部と、
   前記符号化部と、入力される信号のレベルを、前記符号化部が処理可能なレベルに変換する変換部とを有する第２の信号処理部とを有する
   ことを特徴とする請求項１に記載のA/D変換回路。
3. 前記符号化部が前記第１の信号処理部と前記第２の信号処理部とで共有されることを特徴とする請求項２に記載のA/D変換回路。
4. 前記複数の信号処理部の各々は、異なる電源電圧が供給される前記符号化部を有することを特徴とする請求項１に記載のA/D変換回路。
5. 前記切替部は、前記アナログ入力信号のレベルと所定電圧を比較し、比較結果に基づいて前記複数の信号処理部のうち少なくとも一つを選択し、選択した前記信号処理部に前記アナログ入力信号が入力するように前記接続状態を切り替えることを特徴とする請求項１に記載のA/D変換回路。

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