JP2009246590A - Ａ／ｄ変換回路 - Google Patents

Abstract

【課題】冗長な動作を省き、無駄な消費電力を抑えることができるA/D変換回路を提供する。
【解決手段】パルス走行部101は、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の反転素子101cを有する。カウンタ部102は、入力されるサンプリングクロックに従ってパルスの走行位置をカウントし、カウント値を出力する。ラッチ部105は、１つ前のサンプリングクロックにおけるカウント値と現サンプリングクロックにおけるカウント値との差を演算する。設定部107は、A/D変換出力DTOのビット数に応じて、カウンタ部102がカウント可能とするビット数を設定する。
【選択図】図１

Description

本発明は、アナログ入力信号に応じた二進数のデジタル変換値を出力するA/D（アナログ・デジタル）変換回路に関する。

従来からのA/D変換回路の一例としては、複数の反転素子を直列に接続してリング状の回路を構成したパルス走行部を用い、入力信号としてのアナログ入力信号を各反転素子の電源電圧として印加し、反転素子におけるパルスの遅延時間が電源電圧によって変化することを利用したA/D変換回路が知られている（例えば、特許文献１参照）。このA/D変換回路は、A/D変換を行う周期（以下、「サンプリング周期」とする）内にパルスがパルス走行部中を周回する数をカウントし、そのカウント値を用いてアナログ入力信号のA/D変換を行う。

しかし、特許文献１のようなA/D変換回路では、反転素子におけるパルスの遅延時間が電源電圧に対して比例して変化しないことから、その動作原理上、入出力特性はアナログ入力信号に対して上に凸状の非直線性を有するという問題がある。特許文献１ではこの問題に対して、アナログ入力信号の取り得る範囲を複数の領域に分割し、A/D変換結果であるデジタルデータに対して、各領域における近似直線式あるいは近似曲線式を適用することにより、直線性の良好な理想特性に近いA/D変換結果となるように、補正処理を行う提案がされている。

また、このA/D変換回路は、その動作原理から明らかなように、アナログ入力信号の大きさとサンプリング周期によってA/D変換結果のデジタルデータの大きさ（以下、「ビット数」とする）が大幅に増減する。図７は、特許文献１に記載のA/D変換回路の出力結果例を示しており、アナログ入力信号2.3V、3.3Vを入力し、サンプリングクロックCKの周波数（以下、「サンプリング周波数」とする）を1MHｚから15MHzまで変化させた際のA/D変換結果を示している。図から分かるように、同じアナログ入力信号においても、サンプリング周波数の変化に応じてA/D変換結果が変化している。

図７では、A/D変換結果のビット数が、アナログ入力信号2.3Vおよびサンプリング周波数15MHzのときの7ビット（67）からアナログ入力信号3.3Vおよびサンプリング周波数1MHzのときの11ビット（1750）まで変化している様子が分かる。そのため、特許文献１では、A/D変換結果のビット数を調整し、A/D変換回路が出力するビット数と、A/D変換結果が入力される後段の信号処理回路が処理可能なビット数とを一致させるという提案もされている。
特開２００４−２７４１５７号公報

しかしながら、特許文献１に記載のA/D変換回路では、上記のようにアナログ入力信号の大きさとサンプリング周波数（言い換えるとサンプリング周期）によってA/D変換結果のビット数が大幅に増減するにも関わらず、A/D変換回路内のカウンタは、カウント可能なビット数が固定されているため、常に最大のビット数を出力可能な動作状態となっている。この結果、A/D変換回路の入力条件（アナログ入力信号の大きさ）とA/D変換回路の動作条件（サンプリング周期）によっては、A/D変換回路内のカウンタが出力に必要なビット数以上のビット数までカウントしている。つまり、動作条件によってはA/D変換回路内のカウンタが冗長な動作を行い、無駄に電力を消費しているという問題がある。

本発明は、上述した課題に鑑みてなされたものであって、冗長な動作を省き、無駄な消費電力を抑えることができるA/D変換回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子が連結されたパルス走行部と、入力されるサンプリングクロックに従って前記パルスの走行位置をデコードし、デコード値を出力するデコード部と、１つ前のサンプリングクロックにおける前記デコード値と現サンプリングクロックにおける前記デコード値との差を、前記アナログ入力信号のデジタル変換値として出力する演算部と、前記デジタル変換値のビット数に応じて、前記デコード部がデコード可能とするビット数を設定する設定部とを有することを特徴とするA/D変換回路である。

また、本発明のA/D変換回路において、前記設定部は、前記アナログ入力信号として所定の基準電圧が前記パルス走行部に入力されたときの前記デジタル変換値のビット数を検出し、該検出結果に基づいて、前記デコード部がデコード可能なビット数を設定することを特徴とする。

また、本発明のA/D変換回路は、前記アナログ入力信号として前記所定の基準電圧が前記パルス走行部に入力されたときの前記デジタル変換値と理想的なデジタル変換値との対応関係を求め、該対応関係に基づいて前記デジタル変換値を前記理想的なデジタル変換値に補正する補正部をさらに有することを特徴とする。

本発明によれば、デジタル変換値のビット数に応じて、デコード部がデコード可能とするビット数を設定することによって、必要なビット数のみについてデコード部を動作させることが可能となるので、冗長な動作を省き、無駄な消費電力を抑えることができるという効果が得られる。

以下、図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態によるA/D変換回路の構成を示している。以下では、図中の各構成について説明する。図１に示すA/D変換回路100は、パルス走行部101と、カウンタ部102、ラッチ部103，105、ラッチ・エンコーダ部104、演算部106、および設定部107を備える。さらに、パルス走行部101は、2入力の否定論理積NAND回路101aと、複数個（偶数個）の反転素子101c（遅延素子）から構成される反転回路101bとを備えて構成されている。

パルス走行部101の電源端子の一方は、入力信号としてのアナログ入力信号Vinに接続され、他方はグランドGNDに接続されており、アナログ入力信号Vinがパルス走行部101の電源電圧として供給される。また、否定論理積NAND回路101aと反転回路101bが直列に接続され、反転回路101bの最後尾に配置された反転素子101cの出力信号が否定論理積NAND回路101aの一方の入力に接続されているため、パルス走行部101はリング状の回路を構成している。否定論理積NAND回路101aの他方の入力には、A/D変換の開始を指示するスタートパルス信号PAが入力されている。

カウンタ部102には、反転素子101cの出力信号と設定部107の出力信号が入力されている。カウンタ部102は、反転素子101cの出力信号をカウントした結果をラッチ部103へ出力する。ラッチ部103はカウンタ部102からの出力信号をラッチして14ビットの信号を出力する。

ラッチ・エンコーダ部104には、否定論理積NAND回路101aの出力信号、反転回路101bの出力信号、およびサンプリングクロックCKが入力されている。ラッチ・エンコーダ部104は否定論理積NAND回路101aおよび反転回路101bの出力信号をラッチおよびエンコードして4ビットの信号を出力する。

ラッチ部105には、ラッチ部103の出力信号とラッチ・エンコーダ部104の出力信号から生成される18ビットのデジタルデータDTが入力されている。ラッチ部105はデジタルデータDTをラッチして出力する。演算部106には、ラッチ部103の出力信号とラッチ・エンコーダ部104の出力信号から生成されるデジタルデータDTとラッチ部105の出力信号が入力されている。演算部106は、ラッチ部103の出力信号とラッチ・エンコーダ部104の出力信号から生成されるデジタルデータDTとラッチ部105の出力信号との差を演算し、演算結果をA/D変換結果として出力する。サンプリングクロックCKは、ラッチ部103，105およびラッチ・エンコーダ部104に入力されており、それぞれの構成要素の動作周期を一致させている。

設定部107には、アナログ入力信号Vinの取り得る最大電圧の情報とサンプリング周期（サンプリング周波数）の情報が入力されている。設定部107は、入力情報に応じた出力信号を生成し、その出力信号に基づいてカウンタ部102を動作させる。設定部107が行う処理の詳細については後述する。

本実施形態および後述する各実施形態においては、説明の簡便化のために、A/D変換回路がA/D変換結果として出力できるデジタルデータの最大のビット数を具体的に18ビットとして説明するが、このビット数は18ビットを超えるビット数または18ビット未満のビット数に設定しても良く、利用形態に応じて最適なビット数を設定しても同様の効果が得られる。同様に、ラッチ・エンコーダ部104が出力できるデジタルデータの最大のビット数を具体的に4ビットとして説明し、ラッチ部103が出力できるデジタルデータの最大のビット数を具体的に14ビットとして説明するが、これらのビット数も、A/D変換回路が出力できるデジタルデータの最大のビット数と同様に上記に限られるものではない。

次に、以上のように構成されたA/D変換回路100の動作を説明する。はじめに、設定部107に対して、アナログ入力信号Vinの取り得る最大電圧の情報とサンプリングクロックCKの周波数（またはサンプリング周期）の情報が外部より入力される。アナログ入力信号Vinの取り得る最大電圧は、A/D変換回路100の前段の回路構成に応じて適宜決定するものとする。設定部107は、入力された情報に基づいて、A/D変換結果の出力のために最低限必要なカウンタ部102のビット数を求め、そのビット数に応じたビット数のカウンタを構成するよう、カウンタ部102のビット数を設定する。

続いて、スタートパルス信号PAがH（High）レベルになると、パルス走行部101はパルス信号を周回させる。カウンタ部102は、パルス信号がパルス走行部101を周回する周回数をカウントし、二進数のデジタルデータ（本実施形態では14ビット）を生成する。反転素子101cにおけるパルスの遅延時間が電源電圧によって変化するため、パルス信号がパルス走行部101を周回する周回数は、アナログ入力信号VinおよびサンプリングクロックCKに応じて変化する。

ラッチ部103は、カウンタ部102から出力されるデジタルデータをラッチし、サンプリング周期ごとに出力する。ラッチ・エンコーダ部104は、パルス信号がパルス走行部101を周回している周回位置を検出し、その周回位置に対応した二進数のデジタルデータ（本実施形態では4ビット）を生成し、サンプリング周期ごとに出力する。これらのデジタルデータの出力を用い、ラッチ部103から出力されるデジタルデータを上位ビットとし、ラッチ・エンコーダ部104から出力されるデジタルデータを下位ビットとするデジタルデータDT（本実施形態では18ビット）が生成される。

ラッチ部105は、デジタルデータDTをラッチし、サンプリング周期ごとに出力する。演算部106は、デジタルデータDTとラッチ部105の出力信号のデジタルデータとの差を演算し、その演算結果をA/D変換出力DTOとして出力する。A/D変換出力DTOは、サンプリングクロックCKのサンプリング周波数におけるアナログ入力信号Vinに対応したデジタルデータとなっている。

さらに、A/D変換回路100は、サンプリングクロックCKのサンプリング周波数に対応して周期的に動作しているため、サンプリングクロックCKの立ち上がり（または立ち下がり）で、アナログ入力信号Vinに対応したA/D変換出力DTOを周期的に出力する。以下では、サンプリング周期ごとに出力されるA/D変換出力DTOをそれぞれA/D変換出力DTO1，DTO2，DTO3，・・・とする。

次に、設定部107の動作を詳細に説明する。前述したように、パルス走行部101におけるパルスの遅延時間が電源電圧に対して比例して変化しないことから、A/D変換回路100の入出力特性は、アナログ入力信号Vinに対して上に凸状の非直線性を示す。その入出力特性の理論式は、文献（“An All-Digital A/D Converter for Increased Resolution With a 2²²-Delay-Unit TAD Architecture Using Moving -Average Filtering”, Proceedings of the 8th International Workshop on ADC Modeling and Testing, IWADC, 2003, pp.81-84.）において以下の（１）式のように記載されている。ここで、DTO’はA/D変換出力であり、fsはサンプリングクロックCKのサンプリング周波数であり、Vinはアナログ入力信号であり、Vthは閾値であり、Aとα（1.4〜1.6）はプロセスに依存する定数である。

（１）式に記載の各変数に然るべき値を代入することにより、図７に示したA/D変換結果と同様のA/D変換結果を得ることができる。そこで、設定部107は、（１）式におけるアナログ入力信号Vinを、外部から入力された、アナログ入力信号の取り得る最大値Vinmaxとし、最大値VinmaxとサンプリングクロックCKのサンプリング周波数の情報に基づいて、（１）式を用いてA/D変換出力DTO’を算出し、そのA/D変換出力DTO’を二進数のデジタルデータに変換した際のビット数を算出する。

そして、設定部107は、A/D変換回路100のA/D変換出力として求めたビット数を出力するために最低限必要なビット数のカウンタを構成するようにカウンタ部102を動作させる。より具体的には、設定部107は、A/D変換回路100のA/D変換出力つまり演算部106の出力結果が、（１）式より算出したA/D変換出力DTO’のビット数と同じビット数のデジタルデータとなるよう、カウンタ部102がカウント可能なビット数を設定し、カウンタ部102を動作させる。

演算部106がデジタルデータDT同士の差を演算することから、カウンタ部102が出力するデジタルデータの上位側ビットは不要となる。そこで、設定部107は、A/D変換出力DTO’のビット数よりも１ビット大きいカウンタを構成するよう、カウンタ部102がカウント可能なビット数を設定する。また、この際に設定部107は、カウンタ部102において、A/D変換結果を出力するために必要以上のビット数とされた部分は動作させず、各出力を常にL（Low）レベルに固定するよう設定する。なお、上記では、カウンタ部102がカウント可能なビット数を、A/D変換出力DTO’のビット数よりも１ビット大きいビット数としているが、A/D変換出力DTO’のビット数と同じビット数としてもよい。

図７を用いて具体的な例を挙げて説明すると、アナログ入力信号の取り得る最大値Vinmaxの情報が3.3V、サンプリングクロックCKのサンプリング周波数の情報が１MHzの場合、A/D変換出力DTO’は11ビット（1750）となる。このため、設定部107は、A/D変換出力として11ビットのデジタルデータを出力できるように、11ビットよりも1ビット多い12ビットのカウンタを構成するようにカウンタ部102を動作させる。

また、アナログ入力信号の取り得る最大値Vinmaxの情報が2.3V、サンプリングクロックCKのサンプリング周波数の情報が15MHzの場合、A/D変換出力DTO’は7ビット（67）となる。このため、設定部107は、A/D変換出力として7ビットを出力できるように、7ビットよりも1ビット多い8ビットのカウンタを構成するようにカウンタ部102を動作させる。

上述したように本実施形態によれば、アナログ入力信号の取り得る最大値VinmaxとサンプリングクロックCKのサンプリング周波数の情報に基づいて、A/D変換回路100のA/D変換出力として最低限必要なビット数のカウンタを構成するように、カウンタ部102がカウント可能なビット数を設定し、カウンタ部102を動作させるので、A/D変換動作におけるカウンタ部102の動作に関する冗長な動作を省き、無駄な消費電力を抑えることができる。

また、カウンタ部102が、上記のようにA/D変換回路100のA/D変換出力として最低限必要なビット数をカウントするように構成され、A/D変換結果を出力するための必要以上の部分については出力がLレベルに固定されるため、カウンタ部102の動作状態に対応して、ラッチ部103において、常にLレベルを入力およびラッチし、Lレベルを出力するビットもあるため、A/D変換動作におけるラッチ部103の動作に関する消費電力も抑えられることになる。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図２は、本実施形態によるA/D変換回路200の構成を示している。図３は、本実施形態によるA/D変換回路200を含むシステムの構成を示している。図４は、このシステムの動作を示している。図２中で用いている各構成要素において、図１と同一の構成要素には同一の符号を付与し、説明を省略する。

以下では、第１の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。図２に示した本実施形態のA/D変換回路200において、図１に示した第１の実施形態のA/D変換回路100との相違点は、設定部107に代えて設定部201を備え、設定部201の入力信号を演算部106の出力信号とした点である。設定部201は、演算部106の出力信号つまりA/D変換出力DTOのデジタルデータに基づいてA/D変換出力DTOのビット数を検出し、その検出したA/D変換出力DTOのビット数よりも１ビット大きいカウンタを構成するよう、カウンタ部102がカウント可能なビット数を設定し、カウンタ部102を動作させる。

次に、図３を参照しながら、本実施形態のシステム構成を説明する。A/D変換回路200には、電源電圧VDDが入力されている。また、A/D変換回路200には、アナログ入力信号Vinとして、2端子スイッチ203の端子203aの出力信号およびバッファ部202の出力信号が入力されている。また、A/D変換回路200には、スタートパルス信号PAおよびサンプリングクロックCKも入力されている。

バッファ部202には、入力信号としてのアナログ入力信号Vinが入力されており、バッファ部202はこのアナログ入力信号VinをA/D変換回路200へ出力する。また、バッファ部202には、切り換え部204からの信号SWが入力されており、バッファ部202に信号SWのLレベルが入力された場合にはバッファ部202は通常のバッファ動作を行い、バッファ部202に信号SWのHレベルが入力された場合には、バッファ部202の出力はハイインピーダンスになって、電気的にはバッファ部202が接続されていない状態と等価になる。

このバッファ部202は、アナログ入力信号Vinを出力する出力回路（不図示）の出力インピーダンスがA/D変換回路200の入力インピーダンスよりも大幅に大きい場合においても、A/D変換対象のアナログ入力信号VinをA/D変換回路200の入力信号として正確に入力することができるように、バッファ部202の小さい出力インピーダンスでアナログ入力信号VinをA/D変換回路200へ出力する。つまり、バッファ部202は、入力信号としてのアナログ入力信号Vinを出力する出力回路の出力インピーダンスを低いインピーダンスに変換する機能を有する。

2端子スイッチ203は、端子203a，203bを有している。端子203aはバッファ部202の出力端子およびA/D変換回路200の入力端子に接続されている。端子203bはA/D変換回路200の電源電圧VDDに接続されている。また、2端子スイッチ203には切り換え部204からの信号SWが入力されており、2端子スイッチ203に信号SWのLレベルが入力された場合には、2端子スイッチ203は端子203aと端子203bが接続されない状態つまりOFF状態になり、2端子スイッチ203に信号SWのHレベルが入力された場合には、2端子スイッチ203は端子203aと端子203bが接続された状態つまりON状態になる。

次に、図４を参照しながら、本実施形態のシステムの動作を説明する。スタートパルス信号PAがLレベルからHレベルになると同時に、切り換え部204が信号SWをLレベルからHレベルにする。この状態においては、バッファ部202の出力はハイインピーダンス状態となり、2端子スイッチ203はON状態となる。A/D変換回路200は、電源電圧VDDを入力信号として、設定されたサンプリング周期においてA/D変換を行い、電源電圧VDDのA/D変換結果であるA/D変換出力DTO1を出力する。そして、設定部201は、A/D変換出力DTO1のビット数を検出し、その検出したA/D変換出力DTO1のビット数よりも1ビット大きいカウンタを構成するよう、カウンタ部102がカウント可能なビット数を設定し、カウンタ部102を動作させる。

続いて、切り換え部204が信号SWをHレベルからLレベルにして、バッファ部202を通常のバッファとして動作させ、2端子スイッチ203をOFF状態とする。この状態では、バッファ部202の出力であるアナログ入力信号VinがA/D変換回路200に入力されるため、A/D変換回路200は、設定されたサンプリング周波数におけるアナログ入力信号VinのA/D変換結果であるA/D変換出力DTO2を出力し、以降は設定されたサンプリング周波数におけるアナログ入力信号VinのA/D変換結果（A/D変換出力DTO3，DTO4，・・・）を周期的に出力する。

上述したように本実施形態によれば、電源電圧VDDのA/D変換結果であるA/D変換出力DTO1に基づいて、A/D変換回路200のA/D変換出力として最低限必要なビット数のカウンタを構成するように、カウンタ部102がカウント可能なビット数を設定し、カウンタ部102を動作させるので、A/D変換動作におけるカウンタ部102の動作に関する冗長な動作を省き、無駄な消費電力を抑えることができる。

電源電圧VDDは、A/D変換回路200の電源として用いられているので、通常では電源電圧VDDより大きな信号がA/D変換回路200へ入力されることはない。また、電源電圧VDDのA/D変換結果であるA/D変換出力DTO1は、A/D変換を行うために設定されたサンプリング周期において求められている。つまり、設定部201は、実際に入力される可能性のあるアナログ入力信号Vinの最大値として、実際のA/D変換動作を行うサンプリング周期におけるA/D変換結果であるA/D変換出力DTOを用いて、A/D変換回路200のA/D変換出力として最低限必要なビット数を検出している。このため、第１の実施形態と比較して、A/D変換回路200のA/D変換出力として最低限必要なビット数をより正確に検出することができる。

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。図５は、本実施形態によるA/D変換回路200を含むシステムの構成を示している。図６は、このシステムの動作を示している。図５中で用いている各構成要素において、図２および図３と同一の構成要素には同一の符号を付与し、説明を省略する。

以下では、第１および第２の実施形態との相違点を中心として、本実施形態の各構成と動作について説明する。図５に示した本実施形態のシステムにおいて、図３に示した第２の実施形態のシステムとの相違点は、2端子スイッチ203に代えて、最小電圧生成部301、中点電圧生成部302、最大電圧生成部303、2端子スイッチ304，305，306、切り換え部307、および補正部308を備えたことである。

最小電圧生成部301は、アナログ入力信号Vinの取り得る範囲における最小電圧を生成する。中点電圧生成部302は、アナログ入力信号Vinの取り得る範囲における中点電圧を生成する。最大電圧生成部303は、アナログ入力信号Vinの取り得る範囲における最大電圧を生成する。

2端子スイッチ304は、端子304a，304bを有している。端子304aは最小電圧生成部301に接続されている。端子304bは、バッファ部202の出力端子およびA/D変換回路200の入力端子に接続されている。また、2端子スイッチ304には切り換え部307からの信号SW1が入力されており、2端子スイッチ304に信号SW1のLレベルが入力された場合には、2端子スイッチ304は端子304aと端子304bが接続されない状態（OFF状態）になり、2端子スイッチ304に信号SW1のHレベルが入力された場合には、2端子スイッチ304は端子304aと端子304bが接続された状態（ON状態）になる。

2端子スイッチ305は、端子305a，305bを有している。端子305aは中点電圧生成部302に接続されている。端子305bは、バッファ部202の出力端子およびA/D変換回路200の入力端子に接続されている。また、2端子スイッチ305には切り換え部307からの信号SW2が入力されており、2端子スイッチ305に信号SW2のLレベルが入力された場合には、2端子スイッチ305は端子305aと端子305bが接続されない状態（OFF状態）になり、2端子スイッチ305に信号SW2のHレベルが入力された場合には、2端子スイッチ305は端子305aと端子305bが接続された状態（ON状態）になる。

2端子スイッチ306は、端子306a，306bを有している。端子306aは最大電圧生成部303に接続されている。端子306bは、バッファ部202の出力端子およびA/D変換回路200の入力端子に接続されている。また、2端子スイッチ306には切り換え部307からの信号SW3が入力されており、2端子スイッチ306に信号SW3のLレベルが入力された場合には、2端子スイッチ306は端子306aと端子306bが接続されない状態（OFF状態）になり、2端子スイッチ306に信号SW3のHレベルが入力された場合には、2端子スイッチ306は端子306aと端子306bが接続された状態（ON状態）になる。

バッファ部202には、切り換え部307からの信号SW4が入力されており、バッファ部202に信号SW4のLレベルが入力された場合には、バッファ部202は通常のバッファ動作を行い、バッファ部202に信号SW4のHレベルが入力された場合には、バッファ部202の出力はハイインピーダンスになって、電気的にはバッファ部202が接続されていない状態と等価になる。

補正部308には、A/D変換回路200からのA/D変換出力DTOが入力されている。前述したように、A/D変換回路200の入出力特性は、アナログ入力信号Vinに対して上に凸状の非直線性を有する。このため、補正部308は、特許文献１に記載の方法を用いて、A/D変換回路200によるA/D変換結果が理想的な入出力特性に基づくA/D変換結果となるように、A/D変換回路200のA/D変換出力DTOを補正する。

この補正を行うにあたって、補正部308は、特許文献１に記載の方法に従い、アナログ入力信号Vinの取り得る範囲における最小電圧、中点電圧、および最大電圧のそれぞれに対応したA/D変換出力DTOと理想的なA/D変換出力との対応関係（各電圧に対応したA/D変換出力DTOから求まる近似直線を理想的なA/D変換出力の直線に変換するための補正式）を求めておく。そして、補正部308は、この対応関係に基づいて、A/D変換回路200のA/D変換出力DTOを理想的なA/D変換出力に変換する。

つまり、特許文献１に記載の補正方法においては、アナログ入力信号VinのA/D変換を行う前に、設定されたサンプリングクロックCKのサンプリング周期で、アナログ入力信号Vinの取り得る範囲における最大電圧に対応した最大電圧生成部303の出力信号をA/D変換することが必要になる。したがって、本実施形態においては、A/D変換回路200の入出力特性を補正するために設定されたサンプリングクロックCKのサンプリング周期でA/D変換される最大電圧生成部303の出力信号のA/D変換結果を利用し、A/D変換回路200の設定部201は、A/D変換回路200のA/D変換出力DTOとして最低限必要なビット数のカウンタを構成するように、カウンタ部102がカウント可能なビット数を設定し、カウンタ部102を動作させる。

次に、図６を参照しながら、本実施形態のシステムの動作を説明する。スタートパルス信号PAがLレベルからHレベルになると同時に、切り換え部307が信号SW1のみをLレベルからHレベルにする。また、信号SW4はHレベルである。この状態においては、2端子スイッチ304のみがON状態となり、バッファ部202の出力はハイインピーダンス状態である。A/D変換回路200は、最小電圧生成部301の出力を入力信号として、設定されたサンプリング周期においてA/D変換を行い、最小電圧生成部301の出力信号のA/D変換結果であるA/D変換出力DTO1を出力する。

次のサンプリング周期においては、切り換え部307が信号SW1をLレベルにし、信号SW2をHレベルにする。また、信号SW4はHレベルである。この状態においては、2端子スイッチ305のみがON状態となり、バッファ部202の出力はハイインピーダンス状態である。A/D変換回路200は、中点電圧生成部302の出力を入力信号として、設定されたサンプリング周期においてA/D変換を行い、中点電圧生成部302の出力信号のA/D変換結果であるA/D変換出力DTO2を出力する。

次のサンプリング周期においては、切り換え部307が信号SW2をLレベルにし、信号SW3をHレベルにする。また、信号SW4はHレベルである。この状態においては、2端子スイッチ306のみがON状態となり、バッファ部202の出力はハイインピーダンス状態である。A/D変換回路200は、最大電圧生成部303の出力を入力信号として、設定されたサンプリング周期においてA/D変換を行い、最大電圧生成部303の出力信号のA/D変換結果であるA/D変換出力DTO3を出力する。

設定部201は、A/D変換出力DTO3のビット数を検出し、検出したA/D変換出力DTO3のビット数よりも1ビット大きいカウンタを構成するよう、カウンタ部102がカウント可能なビット数を設定し、カウンタ部102を動作させる。

次のサンプリング周期においては、切り換え部307が信号SW3をHレベルからLレベルにし、信号SW4をHからLにする。この状態では、全ての2端子スイッチがOFF状態となると共に、バッファ部202が通常のバッファ動作を行い、バッファ部202の出力であるアナログ入力信号VinがA/D変換回路200に入力される。A/D変換回路200は、設定されたサンプリング周波数におけるアナログ入力信号VinのA/D変換結果であるA/D変換出力DTO4を出力し、以降は設定されたサンプリング周波数におけるアナログ入力信号VinのA/D変換結果（A/D変換出力DTO5，DTO6，・・・）を周期的に出力する。

上述したように本実施形態によれば、最大電圧生成部303の出力信号のA/D変換結果であるA/D変換出力DTO3に基づいて、A/D変換回路200のA/D変換出力として最低限必要なビット数のカウンタを構成するように、カウンタ部102がカウント可能なビット数を設定し、カウンタ部102を動作させるので、A/D変換動作におけるカウンタ部102の動作に関する冗長な動作を省き、無駄な消費電力を抑えることができる。

また、第２の実施形態における設定部201は、電源電圧VDDのA/D変換結果に基づいて、A/D変換回路200のA/D変換出力として最低限必要なビット数を検出していたが、本実施形態における設定部201は、電源電圧VDDに関わらず、アナログ入力信号Vinの取り得る範囲における最大電圧のA/D変換結果に基づいて、このビット数を検出している。このため、第２の実施形態と比較して、A/D変換回路200のA/D変換出力として最低限必要なビット数をより正確に検出することができる。

また、最大電圧生成部303が生成する最大電圧は、A/D変換回路200のA/D変換出力の補正に必要な補正式の算出に用いる電圧、およびA/D変換回路200のA/D変換出力として最低限必要なビット数の検出に用いる電圧として共用される。このため、回路規模の増大を最小限に抑えることができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上記の各実施形態において、A/D変換回路の設定部は、A/D変換回路に電源が投入された際にのみ動作するだけでなく、第１の実施形態においては、アナログ入力信号の取り得る最大値Vinmaxの情報およびサンプリングクロックCKのサンプリング周期の情報の少なくとも一方の情報が更新または再入力された際にも上記と同様の動作を行ってもよい。これによって、常にカウンタ部の動作を最適化することができる。

また、第２および第３の実施形態においても、アナログ入力信号の取り得る最大値とサンプリングクロックCKのサンプリング周波数の少なくとも一方が変更された際にもA/D変換回路の設定部が上記と同様の動作を行うことで、常にカウンタ部の動作を最適化することができる。なお、上記の各実施形態では、設定部107，201をA/D変換回路内に構成するようにしたが、設定部107，201を、A/D変換回路の周辺部品として用意されるマイクロコンピュータやFPGAなどの信号処理ICで構成してもよい。

本発明の第１の実施形態によるA/D変換回路の構成を示すブロック図である。 本発明の第２の実施形態によるA/D変換回路の構成を示すブロック図である。 本発明の第２の実施形態によるA/D変換回路を含むシステムの構成を示すブロック図である。 本発明の第２の実施形態によるA/D変換回路を含むシステムの動作を示すタイミングチャートである。 本発明の第３の実施形態によるA/D変換回路を含むシステムの構成を示すブロック図である。 本発明の第３の実施形態によるA/D変換回路を含むシステムの動作を示すタイミングチャートである。 アナログ入力信号とサンプリング周波数に応じたA/D変換結果を示す参考図である。

符号の説明

100，200・・・A/D変換回路、101・・・パルス走行部、101a・・・否定論理積NAND回路、101b・・・反転回路、101c・・・反転素子、102・・・カウンタ部、103，105・・・ラッチ部、104・・・ラッチ・エンコーダ部、106・・・演算部、107，201・・・設定部、202・・・バッファ部、203，304，305，306・・・2端子スイッチ、204，307・・・切り換え部，301・・・最小電圧生成部、302・・・中点電圧生成部、303・・・最大電圧生成部

Claims (3)

1. 走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子が連結されたパルス走行部と、
   入力されるサンプリングクロックに従って前記パルスの走行位置をデコードし、デコード値を出力するデコード部と、
   １つ前のサンプリングクロックにおける前記デコード値と現サンプリングクロックにおける前記デコード値との差を、前記アナログ入力信号のデジタル変換値として出力する演算部と、
   前記デジタル変換値のビット数に応じて、前記デコード部がデコード可能とするビット数を設定する設定部と
   を有することを特徴とするA/D変換回路。
2. 前記設定部は、前記アナログ入力信号として所定の基準電圧が前記パルス走行部に入力されたときの前記デジタル変換値のビット数を検出し、該検出結果に基づいて、前記デコード部がデコード可能なビット数を設定することを特徴とする請求項１に記載のA/D変換回路。
3. 前記アナログ入力信号として前記所定の基準電圧が前記パルス走行部に入力されたときの前記デジタル変換値と理想的なデジタル変換値との対応関係を求め、該対応関係に基づいて前記デジタル変換値を前記理想的なデジタル変換値に補正する補正部をさらに有することを特徴とする請求項２に記載のA/D変換回路。

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