JP2005322327A - サンプルホールド回路 - Google Patents

Abstract

【課題】 ホールド電圧の変動が極めて小さく且つ高精度のサンプルホールド回路を提供する。
【解決手段】 サンプリング期間中はスイッチ７が閉じられ、入力電圧Ｖinがリングオシレータ１００の電源電圧となる。インバータ１０１〜１３１の反転動作時間ｔｄは電源電圧に依存する。通過素子数計数回路４は、クロックＣＫＬの周期Ｔｃごとに、当該１周期中のリングオシレータ１００における周回パルス信号のインバータ通過素子数を求め、それをレジスタ５に保持する。ホールド期間中はスイッチ７がオフとされ、帰還電圧生成回路６は、レジスタ５に保持された通過素子数と遂次計測されるレジスタ１９の通過素子数とを比較して帰還電圧ＶFBを生成する。この帰還電圧ＶFBは、インバータ１０１〜１３１の電源電圧になるとともにホールド電圧Ｖｈとなる。
【選択図】 図１

Description

本発明は、ホールドコンデンサを用いずに構成可能なサンプルホールド回路に関する。

従来から、特許文献１の図４に記載されているようなホールドコンデンサとスイッチを用いたサンプルホールド回路が用いられている。このサンプルホールド回路は、ホールドコンデンサからスイッチを通して流れるリーク電流、スイッチをオンからオフに切り替える時に生じるフィードスルーオフセットの影響が大きいため、特許文献１の図１および図２には、これらの影響を低減したサンプルホールド回路が開示されている。

すなわち、特許文献１の図１に示すサンプルホールド回路は、ホールドコンデンサと、ホールドコンデンサに保持された電圧を出力するバッファアンプと、入力信号とバッファアンプの出力信号とを切り替える第１のスイッチと、ホールドコンデンサへの入力信号の書き込み／保持を制御する第２のスイッチとを備えている。サンプリング期間では、第１のスイッチを入力信号側に切り替えるとともに第２のスイッチをオンし、ホールド期間では、第２のスイッチをオフし、第１のスイッチをバッファアンプ出力信号側に切り替える。これによれば、ホールド時において、特許文献１の図２に示すトランジスタＭ５、Ｍ６で構成されるスイッチＳＷ２のソース・ドレイン間の電位差が０Ｖとなるので、ソースからドレイン（またはドレインからソース）に流れるリーク電流は０となる。
特開平７−２６２７８９号公報

しかしながら、トランジスタのリーク電流経路はソース・ドレイン間のみでなくウェルとソース、ウェルとドレインの逆バイアスされたＰＮ接合部にも存在するため、ホールド時にホールドコンデンサから流れ出る（または流れ込む）リーク電流を完全に０にすることはできない。従って、コンデンサの電荷を保持することでサンプリングされた電圧を保持するという従来のサンプルホールド回路においては、リーク電流によるホールド電圧の変動は避けられず、長時間のホールドは困難であった。また、リーク電流は高温になるほど指数関数的に増大するため、例えば高温下での動作が求められる車載用システム、例えばエンジン制御ＥＣＵなどに搭載されるＩＣでは、特に影響が大きかった。

また、コンデンサとスイッチで構成されたサンプルホールド回路では、サンプル動作からホールド動作へ移行する瞬間に、スイッチを構成するトランジスタのゲート・ドレイン（ソース）間容量を介してコンデンサに注入される電荷によって引き起こされるオフセット誤差いわゆるフィードスルーの影響を完全に排除することができず、オフセット誤差を０にすることは困難であった。

本発明は上記事情に鑑みてなされたもので、その目的は、ホールド電圧の変動が極めて小さく且つ精度の高いサンプルホールド回路を提供することにある。

請求項１に記載した手段によれば、電源電圧に応じて遅延時間が変化する複数の遅延素子がリング状に連結されてなるパルス周回回路において、パルス信号が遅延素子の遅延時間つまり電源電圧に応じた速度で周回する。この周回速度は、通過素子数計数回路により、一定の計数時間内にパルス信号が通過する遅延素子数を計数することにより得られる。サンプリング期間中は、サンプリング対象電圧である入力電圧が切替回路を通して遅延素子の電源電圧となり、通過素子数計数回路は、サンプリング期間において少なくとも１回、パルス信号が通過した遅延素子数（通過素子数）を計数し、その計数値を保持回路に保持する。保持された計数値は、サンプリングした入力電圧すなわちサンプリング電圧に対応する。

サンプリング期間からホールド期間に移行すると、帰還電圧生成回路は、通過素子数計数回路から出力される計数値と保持回路に保持された計数値との比較に基づいて帰還電圧を生成し、この帰還電圧が切替回路を通してパルス周回回路の遅延素子の電源電圧として印加される。このフィードバック制御により、ホールド期間中は、保持回路に保持された計数値と通過素子数計数回路から逐次出力される計数値とが一致し、帰還電圧すなわちホールド電圧はサンプリング電圧に等しくなる。

本手段によれば、アナログの入力電圧をデジタル値である通過素子数に変換して保持し、ホールド期間において計数値のフィードバック制御を行うので、従来のホールドコンデンサを用いた方式に比べ、長時間且つ高精度のホールド動作が可能となる。また、フィードバック経路に使われるアナログ回路には高い精度は必要ないので、構成し易いという利点もある。さらに、本手段によれば、従来問題となっていたフィードスルーの影響も現れない。

請求項２に記載した手段によれば、帰還電圧生成回路は、ホールド期間において通過素子数計数回路から出力される計数値と保持回路に保持された計数値とを比較し、その比較結果に応じた電圧を積分して帰還電圧を生成する。積分回路を用いると、計数値の偏差を定常的にゼロに制御することができるので、サンプリング電圧とホールド電圧とを高精度に一致させることができる。

請求項３に記載した手段によれば、帰還電圧生成回路は、ホールド期間において通過素子数計数回路から出力される計数値と保持回路に保持された計数値との差を演算し、この演算された計数値の差を積分して帰還電圧を生成する。積分回路を用いると、計数値の偏差を定常的にゼロに制御することができるので、サンプリング電圧とホールド電圧とを高精度に一致させることができる。

請求項４に記載した手段によれば、通過素子数計数回路は、パルス周回回路におけるパルス信号の周回数を計数するとともに、パルス周回回路におけるパルス信号の位置を検出し、一定の計数時間におけるパルス信号の周回数と位置の変化分に基づいてパルス信号が通過した遅延素子数を演算する。

請求項５に記載した手段によれば、電源電圧に応じて遅延時間が変化する複数の遅延素子がリング状に連結されてなるリングオシレータにおいて、パルス信号が遅延素子の遅延時間つまり電源電圧に応じた速度で周回する。この周回速度は、周回速度計測回路により測定される。サンプリング期間中は、サンプリング対象電圧である入力電圧が切替回路を通して遅延素子に電源電圧として印加され、周回速度計測回路は、サンプリング期間において少なくとも１回周回速度を計測し、その周回速度を保持回路に保持する。保持された周回速度は、サンプリングした入力電圧すなわちサンプリング電圧に対応する。

サンプリング期間からホールド期間に移行すると、帰還電圧生成回路は、周回速度計測回路により計測される周回速度と、保持回路に保持された周回速度との比較に基づいた帰還電圧を生成し、この帰還電圧が切替回路を通してパルス周回回路の遅延素子の電源電圧として印加される。このフィードバック制御により、ホールド期間中は、保持回路に保持された周回速度と周回速度計測回路により逐次計測される周回速度とが一致し、帰還電圧すなわちホールド電圧は、サンプリング電圧に等しくなる。

本手段によれば、従来のホールドコンデンサを用いた方式に比べ、長時間且つ高精度のホールド動作が可能となる。また、フィードバック経路に使われるアナログ回路には高い精度は必要ないので構成し易い。さらに、フィードスルーの影響もない。

以下、本発明の一実施形態について図面を参照しながら説明する。
図１は、車載用ＥＣＵに搭載された半導体集積回路装置に用いられるサンプルホールド回路の電気的構成を示している。このサンプルホールド回路１は、サンプリング期間において信号入力端子２に印加された入力電圧Ｖinをサンプリングし、ホールド期間においてそのサンプリング電圧を信号出力端子３からホールド電圧Ｖｈとして出力するものである。サンプルホールド回路１は、リングオシレータ１００、通過素子数計数回路４、レジスタ５（保持回路に相当）、帰還電圧生成回路６、スイッチ７（切替回路に相当）、オペアンプ８から構成されており、上記信号入力端子２は、スイッチ７を介して、ボルテージフォロアの接続形態を持つオペアンプ８の非反転入力端子に接続されている。

リングオシレータ１００（パルス周回回路に相当）は、３１個（つまり奇数個）のインバータ１０１〜１３１（遅延素子に相当）が全体としてリング状となるように直列に接続されており、この中をパルス信号が周回するようになっている。インバータ１０１〜１３１の電源線９はオペアンプ８の出力端子に接続されており、電源線１０はグランドに接続されている。電源線９と１０との間には、コンデンサ１１が接続されている。インバータ１０１〜１３１の反転動作時間ｔｄ（遅延時間に相当）は、電源線９、１０間の電圧（以下、電源電圧と称す）が高いほど小さくなり、それに伴ってパルス信号の周回速度が速くなる。

通過素子数計数回路４は、クロックＣＫＬの各周期ごとに、当該クロックＣＫＬの１周期（一定の計数時間に相当）にリングオシレータ１００においてパルス信号が通過したインバータの数（以下、通過素子数と称す）を求めるものである。この通過素子数計数回路４は、リングオシレータ１００におけるパルス信号の周回数をカウントする周回数計数回路１２、リングオシレータ１００におけるパルス信号の位置を検出する位置検出回路１３、信号処理回路１４（通過素子数演算回路に相当）およびレジスタ１９から構成されている。周回数計数回路１２は、１０ビットのカウンタ１５とレジスタ１６とから構成されており、位置検出回路１３は、パルスセレクタ１７とエンコーダ１８とから構成されている。

カウンタ１５のクロック端子は、インバータ１３１の出力端子に接続されており、データ出力端子は、レジスタ１６のデータ入力端子に接続されている。レジスタ１６のクロック端子にはクロックＣＫＬが入力されており、データ出力端子は信号処理回路１４のデータ入力端子に接続されている。また、パルスセレクタ１７は、各インバータ１０１〜１３１の出力をデータ入力としＣＫＬをクロック入力とするフリップフロップと、相隣り合う上記フリップフロップの出力を２つの入力とするイクスクルーシブＯＲ回路（何れも図示せず）とを内蔵しており、インバータ１０１〜１３１の各出力信号を入力し、リングオシレータ１００を周回するパルス信号（周回パルス信号）の位置を出力するようになっている。工ンコーダ１８は、パルスセレクタ１７から出力されたパルス位置を５ビットの位置データに変換（エンコード）して出力するようになっている。

信号処理回路１４は、レジスタ１６から出力された周回数を上位１０ビット、工ンコーダ１８から出力されたパルス位置を下位５ビットとして入力し、前回入力した値との差分を求め、それを通過素子数として出力するようになっている。レジスタ１９は、クロックＣＫＢのアップエッジに同期して、信号処理回路１４からの出力値を保持し、レジスタ５は、クロックＣＫＡのアップエッジに同期して、レジスタ１９からの出力値を保持するようになっている。クロックＣＫＡ、ＣＫＢは、クロックＣＫＬと逆位相のクロック信号である。クロックＣＫＬとＣＫＢがサンプリング期間およびホールド期間において常に与えられるのに対し、クロックＣＫＡはサンプリング期間においてのみ与えられる。

帰還電圧生成回路６は、比較回路２０と積分回路２１とから構成されている。比較回路２０は、常時レジスタ１９の出力値とレジスタ５の出力値とを比較し、レジスタ１９の出力値がレジスタ５の出力値より小さい場合または同じ場合には、Ｌレベルの電圧Ｖｃ（例えば０Ｖ）を出力し、レジスタ１９の出力値がレジスタ５の出力値より高い場合には、Ｈレベルの電圧Ｖｃ（例えば５Ｖ）を出力するようになっている。

図２は、積分回路２１の電気的構成を示している。上記電圧Ｖｃが入力される入力端子は、スイッチ２２と抵抗２３を介してオペアンプ２４の反転入力端子に接続されており、そのオペアンプ２４の非反転入力端子には基準電圧Ｖrefが与えられている。オペアンプ２４の反転入力端子とホールド電圧Ｖｈの出力端子との間には抵抗２５が接続されており、この抵抗２５と並列にコンデンサ２６とスイッチ２７との直列回路が接続されている。コンデンサ２６とスイッチ２７との共通接続点（帰還電圧ＶFBの出力ノード）は、オペアンプ８の非反転入力端子に接続されている（図１参照）。なお、スイッチ７、２２、２７はアナログスイッチから構成されており、図示しない制御回路によりオンオフ制御されるようになっている。

次に、本実施形態の動作について図３に示すタイミングチャートも参照しながら説明する。
上述したように、クロックＣＫＬとＣＫＢは互いに逆位相の関係にある一定周期Ｔｃのクロック信号であり、サンプリング期間とホールド期間において定常的に入力されている。これに対して、クロックＣＫＡは、サンプリング期間中はクロックＣＫＢと同じクロック信号であって、ホールド期間中はＨレベルまたはＬレベルに固定さる信号である。周期Ｔｃは、例えば１μｓｅｃに設定してある。以下、サンプリング期間とホールド期間に分けて動作を説明する。

（１）サンプリング期間
図示しない制御回路により、信号入力端子２に接続されたスイッチ７がオン、積分回路２１のスイッチ２２と２７がオフとされ、周期Ｔｃごとに繰り返し入力電圧Ｖinのサンプリングが行われる。すなわち、リングオシレータ１００において、例えばインバータ１０１の入力レベルがＨレベルからＬレベルに変化すると、インバータ１０１の出力は反転動作時間ｔｄだけ遅延してＬレベルからＨレベルに変化し、これを受けて次段のインバータ１０２の出力は、さらに反転動作時間ｔｄだけ遅れてＨレベルからＬレベルに変化する。

こうした反転動作により作られるパルス信号は、反転動作時間ｔｄだけ遅延しながら順に次段のインバータに進んでいく。結局、インバータ１３１の出力は、インバータ１０１の入力レベルがＨレベルからＬレベルに変化した時刻から起算して（３１×ｔｄ）だけ遅延した後にＬレベルからＨレベルに変化する。そして、インバータ１３１の出力はインバータ１０１の入力に接続されているため、これを受けてインバータ１０１の出力はＨレベルからＬレベルに変化する。

つまり、リングオシレータ１００を構成する各インバータの接続ノード（以下、単に接続ノードという）は、時間（３１×ｔｄ）ごとにレベルの反転が生じる。このため、インバータ１３１の出力ノードに接続された１０ビットのカウンタ１５は、インバータ１３１の出力の立ち上がりおよび立ち下がりに同期して周期（３１×ｔｄ）ごとにカウントアップする。このカウント値は、パルス信号の周回数である。

一方、リングオシレータ１００は奇数個のインバータ１０１〜１３１により構成されており、各インバータ１０１〜１３１の接続ノードのレベルは反転動作時間ｔｄだけ遅延しながら順次変化していくため、任意の瞬間の各インバータ１０１〜１３１の入出力レベルを見てみると、入力レベルと出力レベルとが同じ電圧レベルとなっているインバータが唯１個存在する。このインバータは、この瞬間にまさに出力が変化しようとしており、周回するパルス信号の現在位置と見ることができる。

パルスセレクタ１７は、この周回パルス信号の位置を検出するための回路であり、クロックＣＫＬの立ち上がり時点の各接続ノードの電圧を内部のフリップフロップに保持し、これらの出力をイクスクルーシブＯＲ回路に入力して隣接する接続ノードの電圧レベルを比較して上記周回パルス信号の位置を検出する。パルスセレクタ１７の出力は、エンコーダ１８によって５ビットのデータにエンコードされる。

クロックＣＫＬは１０ビットのレジスタ１６のクロック端子にも入力されており、レジスタ１６は、クロックＣＫＬの立ち上がりに同期してカウンタ１５の出力値を保持する。信号処理回路１４は、レジスタ１６から出力された周回数を上位１０ビット、工ンコーダ１８から出力されたパルス位置を下位５ビットとする１５ビットのデータを生成し、クロックＣＫＬの前回の立ち上がりに同期して入力した１５ビットのデータとの差分を求める。このデータは、周期Ｔｃの間に周回パルス信号が通過したインバータの数つまり通過素子数となる。

例えば、時刻ｔ１０から時刻ｔ２０の周期Ｔｃの間における周回パルス信号の通過素子数Ｎ４は、時刻ｔ２０に対しエンコーダ１８および信号処理回路１４の処理時間だけ遅れて確定し、時刻ｔ２１においてレジスタ１９に保持される。同様に、時刻ｔ２０から時刻ｔ３０の周期Ｔｃの間における周回パルス信号の通過素子数Ｎ５は、時刻ｔ３０に対しエンコーダ１８および信号処理回路１４の処理時間だけ遅れて確定し、時刻ｔ３１においてレジスタ１９に保持される。レジスタ１９とレジスタ５はシフトレジスタの関係にあるため、時刻ｔ３１において、前回の通過素子数Ｎ４はレジスタ１９からレジスタ５に移される。クロックＣＫＬとクロックＣＫＡ、ＣＫＢとが半周期ずれているのは、上記処理時間による遅れを考慮したものである。

以上説明した動作により、レジスタ１９、５は、クロックＣＫＢ、ＣＫＡの立ち上がりに同期して、それに先行する周期Ｔｃにおける通過素子数を２進デジタル値として出力する。この通過素子数は、電源線９、１０間の電源電圧の増加に対して単調増加する特性を有しており、サンプリング電圧に対応している。

（２）ホールド期間
時刻ｔ３１においてクロックＣＫＡが立ち上がりＨレベルに固定されると、レジスタ５の出力値Ｎ４（時刻ｔ１０からｔ２０の期間のカウント値）が、時刻ｔ３１以後保持される。そして、時刻ｔ４０において、図示しない制御回路により、信号入力端子２に接続されたスイッチ７がオフ、積分回路２１のスイッチ２２と２７がオンにされるとホールド動作が開始する。ホールド期間において、積分回路２１は、周期Ｔｃごとに更新される比較回路２０の出力電圧を積分し、この積分回路から出力される帰還電圧ＶFBは、バッファ回路として動作するオペアンプ８を通してリングオシレータ１００の電源線９、１０間に与えられる。

より具体的には、時刻ｔ３１においてクロックＣＫＡ、ＣＫＢが立ち上がると、それまでレジスタ１９に保持されていた通過素子数Ｎ４がレジスタ５に保持され、時刻ｔ２０から時刻ｔ３０までの間における周回パルス信号の通過素子数Ｎ５が新たにレジスタ１９に保持される。比較回路２０は、レジスタ１９の値Ｎ５とレジスタ５の値Ｎ４とを比較し、例えばＮ５＜Ｎ４とすればＬレベル（０Ｖ）の電圧Ｖｃを出力する。ホールド期間に移行する時刻ｔ４０以降、積分回路２１は電圧Ｖｃを入力として積分動作を行う。スイッチ２７がオンとなるホールド期間では、帰還電圧ＶFBとホールド電圧Ｖｈは等しい。

その後、時刻ｔ４１においてクロックＣＫＢが立ち上がると、時刻ｔ３０から時刻ｔ４０までの間における周回パルス信号の通過素子数Ｎ６がレジスタ１９に保持される。比較回路２０は、レジスタ１９の値Ｎ６とレジスタ５の値Ｎ４とを比較し、例えばＮ６＞Ｎ４とすればＨレベル（５Ｖ）の電圧Ｖｃを出力する。その結果、積分回路２１が出力する帰還電圧ＶFBは徐々に低下する。その後も同様にして帰還電圧ＶFBが生成される。

このフィードバック動作によれば、サンプリング期間において計測された通過素子数Ｎ４に対し、ホールド期間において逐次計測される通過素子数Ｎ６、Ｎ７、Ｎ８、…が大きくなるとインバータ１０１〜１３１の電源電圧が下げられ、逆に小さくなるとインバータ１０１〜１３１の電源電圧が上げられる。その結果、サンプリング期間において計測された通過素子数と、ホールド期間において逐次計測される通過素子数とが精度よく一致する。これは、すなわち、サンプリング期間である時刻ｔ１０から時刻ｔ２０の間においてインバータ１０１〜１３１の電源電圧であった入力電圧Ｖin（サンプリング電圧）と、ホールド期間においてインバータ１０１〜１３１の電源電圧（帰還電圧ＶFB）となるホールド電圧Ｖｈとが精度よく一致することを意味する。

以上説明した本実施形態によれば、リングオシレータ１００を構成するインバータ１０１〜１３１の反転動作時間ｔｄが電源電圧に依存する特性を利用し、サンプリングする入力電圧Ｖinを、リングオシレータ１００における周回パルス信号の周回速度として計測・保持し、ホールド期間中の周回速度が保持した周回速度と一致するようにインバータ１０１〜１３１の電源電圧をフィードバック制御している。そして、周回速度は、一定の周期Ｔｃの間に周回パルス信号が通過したインバータの数（通過素子数）を計測することにより得ている。

この構成によれば、アナログの入力電圧Ｖinをデジタル値である通過素子数に変換して保持し、ホールド期間において通過素子数のフィードバック制御を行うので、従来のホールドコンデンサを用いた方式に比べ、長時間且つ高精度のホールド動作が可能となる。また、オペアンプ８のオフセット誤差の影響を受けることがなく、フィードバック経路に使われるアナログ回路（例えばオペアンプ８）に高い精度は必要ないので、構成し易いという利点もある。さらに、従来問題となっていたフィードスルーの影響もない。

サンプリング期間では、積分回路２１のスイッチ２２、２７がオフとされた状態で、コンデンサ２６の一端に入力電圧Ｖinが与えられ、コンデンサ２６が入力電圧Ｖinで初期充電されているようになっている。これにより、サンプリング期間からホールド期間に移行した直後の過渡現象が抑えられ、移行直後から安定したホールド電圧Ｖｈを得ることができる。

従来のホールドコンデンサを用いた方式では高温になるほどリーク電流が指数関数的に増大するのに対し、本実施形態のサンプルホールド回路１は、ホールドコンデンサを用いていないため、高温下での動作が求められる車載用システム例えばエンジン制御ＥＣＵなどに搭載されるＩＣに好適となる。なお、インバータ１０１〜１３１の反転動作時間ｔｄは温度により変化するため、上記ホールド電圧Ｖｈを正確にサンプリング電圧と一致させるためには、温度を一定に保つ必要がある。しかし、通常のホールド時間内であればチップのジャンクション温度の変化は極めて小さいため、精度に対する影響は非常に小さくなる。

サンプルホールド回路１が搭載されたＩＣのシステムクロックを整数分の１に分周してクロックＣＫＬ、ＣＫＡ、ＣＫＢを生成することにより、システムクロックに起因するクロックノイズを除去することができる。
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。

パルス周回回路は、リングオシレータ１００に限られない。一般に、電源電圧により遅延時間が変化する複数の遅延素子がリング状に連結され、パルス信号がこれら遅延素子を周回する構成であればよい。また、遅延素子はインバータに限られず、その連結個数も偶数、奇数の何れであってもよい。ただし、上述したリングオシレータ１００では、発振条件を満たすために奇数個のインバータを用いる必要がある。

上記実施形態では、サンプリング期間中に周期的に通過素子数を求めたが、サンプリング期間中に少なくとも１回通過素子数を求めるように構成してもよい。ただし、入力電圧Ｖinのサンプリングすなわち通過素子数の計数は、ホールド期間に移行する直前に行うのが好ましい。

帰還電圧生成回路は、通過素子数計数回路４のレジスタ１９に遂次保持される通過素子数とレジスタ５に保持された通過素子数との差を差分演算回路（例えば減算回路）により求め、この差分値を積分回路により積分して帰還電圧ＶFBを生成するようにしてもよい。また、帰還電圧生成回路６で用いる積分回路２１に替えて、比例回路、比例・積分回路その他の調節器を用いてもよい。

リングオシレータ１００における周回パルス信号の周回速度を、リングオシレータ１００の発振周波数や発振周期を基に計測してもよい。
コンデンサ１１は、ノイズ除去のために適宜設ければよい。

本発明の一実施形態を示すサンプルホールド回路の電気的構成図 積分回路の電気的構成図 サンプリング期間とホールド期間のタイミングチャート

符号の説明

１はサンプルホールド回路、４は通過素子数計数回路（周回速度計測回路）、５はレジスタ（保持回路）、６は帰還電圧生成回路、７はスイッチ（切替回路）、１２は周回数計数回路、１３は位置検出回路、１４は信号処理回路（通過素子数演算回路）、２０は比較回路、２１は積分回路、１００はリングオシレータ（パルス周回回路）、１０１〜１３１はインバータ（遅延素子）である。

Claims (5)

1. 電源電圧により遅延時間が変化する複数の遅延素子がリング状に連結され、パルス信号がこれら遅延素子を周回するパルス周回回路と、
   サンプリング期間においては少なくとも１回、ホールド期間においては周期的に、一定の計数時間内に前記パルス周回回路において前記パルス信号が通過した遅延素子数を計数する通過素子数計数回路と、
   前記サンプリング期間から前記ホールド期間に移行する前に前記通過素子数計数回路から出力された計数値を保持する保持回路と、
   前記ホールド期間において、前記通過素子数計数回路から出力される計数値と前記保持回路に保持された計数値との比較に基づいて帰還電圧を生成する帰還電圧生成回路と、
   前記サンプリング期間にあっては入力電圧を前記遅延素子の電源電圧とし、前記ホールド期間にあっては前記帰還電圧を前記遅延素子の電源電圧とするように切り替え制御を行う切替回路とを備えていることを特徴とするサンプルホールド回路。
2. 前記帰還電圧生成回路は、
   前記ホールド期間において前記通過素子数計数回路から出力される計数値と前記保持回路に保持された計数値とを比較し、その比較結果に応じた電圧を出力する比較回路と、
   この比較回路から出力される電圧を積分する積分回路とから構成されていることを特徴とする請求項１記載のサンプルホールド回路。
3. 前記帰還電圧生成回路は、
   前記ホールド期間において前記通過素子数計数回路から出力される計数値と前記保持回路に保持された計数値との差を演算する差分演算回路と、
   この差分演算回路により演算された計数値の差を積分する積分回路とから構成されていることを特徴とする請求項１記載のサンプルホールド回路。
4. 前記通過素子数計数回路は、
   前記パルス周回回路における前記パルス信号の周回数を計数する周回数計数回路と、
   前記パルス周回回路における前記パルス信号の位置を検出する位置検出回路と、
   前記一定の計数時間における前記パルス信号の周回数と位置の変化分に基づいて前記パルス信号が通過した遅延素子数を演算する通過素子数演算回路とから構成されていることを特徴とする請求項１ないし３の何れかに記載のサンプルホールド回路。
5. 電源電圧により遅延時間が変化する複数の遅延素子がリング状に連結され、パルス信号がこれら遅延素子を周回するリングオシレータと、
   サンプリング期間においては少なくとも１回、ホールド期間においては繰り返し、前記リングオシレータにおける前記パルス信号の周回速度を計測する周回速度計測回路と、
   前記サンプリング期間において前記周回速度計測回路により計測された周回速度を保持する保持回路と、
   前記ホールド期間において、前記周回速度計測回路により計測される周回速度と、前記保持回路に保持された周回速度との比較に基づいて帰還電圧を生成する帰還電圧生成回路と、
   前記サンプリング期間にあっては入力電圧を前記遅延素子の電源電圧とし、前記ホールド期間にあっては前記帰還電圧を前記遅延素子の電源電圧とするように切り替え制御を行う切替回路とを備えていることを特徴とするサンプルホールド回路。
   
   

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