JP2013255222A - 半導体装置及びその駆動方法 - Google Patents

Abstract

【課題】電源電圧の供給を停止及び再開を行う場合、容量素子からの電荷の放電を低減し、充電に要する時間を短くすることができる、積分回路を有する半導体装置及びその駆動方法を提供する。
【解決手段】オフ電流の小さいトランジスタを、積分回路が有する容量素子に対して電気的に直列になるよう接続する構成とする。そして、オフ電流の小さいトランジスタを、積分回路が有する容量素子に対して電気的に直列に接続して、電源電圧の供給を行う期間では該トランジスタをオンにし、電源電圧の供給を停止する期間では該トランジスタをオフにする
【選択図】図１

Description

本発明は積分回路として機能する半導体装置及びその駆動方法に関する。特に本発明は、電源を切っても積分回路が有する容量素子に蓄積されている電荷を保持可能な半導体装置及びその駆動方法に関する。

なお本明細書において、半導体装置とは、半導体素子を含む装置のことをいう。したがって本明細書で説明する積分回路は、半導体装置である。

差動増幅回路（オペアンプともいう）を用いた積分回路は、位相同期回路（ＰＬＬ回路：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｃｉｒｃｕｉｔ）内のループ・フィルタ等に用いられる回路として知られている。

積分回路の基本的な回路構成については、下記特許文献１に記載されている。

特開平６−１２５２５３号公報

差動増幅回路を用いた積分回路では、常時電源電圧を供給して動作させることが通例である。そのため電源電圧の供給が必要ない非動作期間であっても、電源電圧を供給している。消費電力を削減する点を鑑みると、電源電圧は動作時に供給し、非動作時には供給しないことが好ましい。

しかしながら従来の積分回路では、電源電圧の供給を停止すると、容量素子に保持された電荷が放電してしまう。そのため電源電圧の供給を再開する際、再度電荷の充電を要することになる。

このように積分回路に供給する電源電圧の供給の停止または再開を行う構成では、容量素子への電荷の充放電に時間がかかり、高速動作が要求される場合に問題となる。

上述の課題に鑑み、本発明の一態様は、電源電圧の供給を停止及び再開を行う場合、容量素子からの電荷の放電を低減し、充電に要する時間を短くすることができる、積分回路を有する半導体装置及びその駆動方法を提供することを課題の一とする。

本発明の一態様は、オフ電流の小さいトランジスタを、積分回路が有する容量素子に対して電気的に直列になるよう接続する構成とする。そして本発明の一態様は、オフ電流の小さいトランジスタを、積分回路が有する容量素子に対して電気的に直列に接続して、電源電圧の供給を行う期間では該トランジスタをオンにし、電源電圧の供給を停止する期間では該トランジスタをオフにする構成とする。

本発明の一態様は、差動増幅回路、抵抗素子、容量素子、及びトランジスタを有する積分回路、を有し、前記トランジスタは、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下であり、前記容量素子は、前記差動増幅回路の反転入力端子と出力端子との間に設けられ、前記トランジスタのソース及びドレインの一方となる電極に接続されている半導体装置である。

本発明の一態様において、前記トランジスタは、前記容量素子と前記差動増幅回路の出力端子との間に設けられている半導体装置が好ましい。

本発明の一態様において、前記トランジスタは、前記容量素子と前記差動増幅回路の反転入力端子との間に設けられている半導体装置が好ましい。

本発明の一態様において、前記トランジスタの半導体層は、酸化物半導体である半導体装置が好ましい。

本発明の一態様において、前記半導体層のバックチャネル側には、バックゲート電極が設けられている半導体装置が好ましい。

本発明の一態様は、電源電圧の供給が停止する期間では、積分回路の差動増幅回路の反転入力端子と出力端子との間に設けられたトランジスタをオフにし、前記電源電圧の供給が行われる期間では、前記トランジスタをオンにする、ことを特徴とする半導体装置の駆動方法である。

本発明の一態様は、電源電圧の供給を停止する前に、積分回路の差動増幅回路の反転入力端子と出力端子との間に設けられたトランジスタをオフにして、前記電源電圧の供給を停止し、前記電源電圧の供給を再開した後に、前記トランジスタをオンにする半導体装置の駆動方法である。

上記本発明の一態様では、オフ電流の小さいトランジスタを用いて、電源電圧の供給を停止した際の電荷の放電を抑制し、電源電圧の供給を再開した際の容量素子への電荷の充電を高速に行うことができる。そのため本発明の一態様では、電源電圧の供給を停止及び再開を行う場合、容量素子からの電荷の放電を低減し、充電に要する時間を短くすることができる。

積分回路の回路図。 オフ電流を説明するためのアレニウスプロット図。 積分回路の回路図。 積分回路の回路図。 積分回路のタイミングチャート図。 積分回路の回路図。 積分回路の回路図。 ＰＬＬ回路のブロック図。 半導体装置が有するトランジスタの断面図。 積分回路の回路図。 積分回路の回路図。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

なお、各実施の形態の図面等において示す各構成の大きさ、層の厚さ、信号波形は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。

また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。更に、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

（実施の形態１）
本実施の形態では、半導体装置である積分回路の回路構成及びその駆動方法について説明する。

図１に示す積分回路１００は、差動増幅回路１０１、抵抗素子１０２、容量素子１０３、及びトランジスタ１０４を有する。

差動増幅回路１０１は、高電源電位Ｖｄｄ及びグラウンド電位ＧＮＤによる電源電圧の供給が行われる。なおグラウンド電位は低電源電位Ｖｓｓであってもよい。高電源電位Ｖｄｄが供給される配線の電位を高電源電位Ｖｄｄからグラウンド電位ＧＮＤとすることで、差動増幅回路１０１への電源電圧の供給が停止することになる。また高電源電位Ｖｄｄが供給される配線の電位をグラウンド電位ＧＮＤから高電源電位Ｖｄｄとすることで、差動増幅回路１０１への電源電圧の供給を再開することになる。

差動増幅回路１０１における電源電圧の供給の停止及び再開を行う構成とすることにより、電源電圧の供給を停止した期間での消費電力を削減することができる。

差動増幅回路１０１の非反転入力端子は、参照電圧信号Ｒｅｆが供給される端子に接続されている。差動増幅回路１０１の反転入力端子は、抵抗素子１０２を間に介して、入力信号Ｖｉｎが供給される端子に接続されている。また差動増幅回路１０１の反転入力端子は、容量素子１０３及びトランジスタ１０４を介して差動増幅回路１０１の出力端子に接続されている。また差動増幅回路１０１の出力端子は、出力信号Ｖｏｕｔを出力する端子に接続されている。

参照電圧信号Ｒｅｆは、抵抗分圧等により得られる任意の定電圧の信号であればよい。一例としては、電源電圧を１／２倍とした１／２ＶＤＤとすればよい。

入力信号Ｖｉｎは、方形波や正弦波等の信号を入力する構成とすればよい。また出力信号Ｖｏｕｔは、入力信号Ｖｉｎが積分された形の信号を出力する構成とすればよい。

抵抗素子１０２は、一方の端子が入力信号Ｖｉｎが供給される端子に接続され、他方の端子が差動増幅回路１０１の反転入力端子に接続されている。

容量素子１０３は、一方の電極が差動増幅回路１０１の反転入力端子に接続され、他方の電極がトランジスタ１０４のソース又はドレインの一方に接続されている。

なお抵抗素子１０２及び容量素子１０３は、ＣＲ積分回路を構成する。また図１の積分回路１００は、トランジスタ１０４をオン（導通状態）とすることで差動増幅回路１０１の出力端子と反転入力端子との間に容量素子１０３が設けられた積分回路の回路構成とすることができる。

なお容量素子１０３は、トランジスタ１０４のソース又はドレインの一方に接続されており、トランジスタ１０４のソースとドレインとの間を流れる電流が容量素子１０３に流れる構成となる。この場合、容量素子とトランジスタとが直列に接続されているということができる。

トランジスタ１０４は、ゲートがトランジスタ制御信号Ｖｔｒが供給される端子に接続され、ソース又はドレインの一方が容量素子１０３の他方の電極に接続され、ソース又はドレインの他方が差動増幅回路１０１の出力端子に接続されている。

トランジスタ制御信号Ｖｔｒは、電源電圧の供給の停止または再開に従って、トランジスタ１０４をオン又はオフ（非導通状態）とするための信号を供給する構成とすればよい。

なおトランジスタ１０４は、トランジスタのチャネル幅あたりのオフ電流を１×１０^−２２Ａ／μｍ以下と、シリコンを半導体層に有するトランジスタのオフ電流と比べて、極めて小さい値とすることにより、容量素子１０３の他方の電極とトランジスタ１０４のソース又はドレインの一方との間の電荷の保持が可能となる。

なおオフ電流とは、トランジスタがオフのときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。

本実施の形態では、トランジスタのチャネル幅あたりのオフ電流を１×１０^−２２Ａ／μｍ以下と極めて低減するための構成として、酸化物半導体層にチャネルが形成されるトランジスタを用いることが好適である。なお図面において、トランジスタ１０４は、酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、ＯＳの符号を付している。

なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等を用いて配線間の接続を切り離すことにより、電荷の長期間の保持を実現する構成としてもよい。

なお図１のトランジスタ１０４以外となる差動増幅回路１０１を構成するトランジスタは、トランジスタ１０４の半導体層とは異なる半導体層とすることができる。例えば差動増幅回路１０１を構成するトランジスタは、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。

ここで、トランジスタ１０４の半導体層に用いる酸化物半導体について詳述する。

トランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分として有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、式（１）を満たすことをいう。

（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２ （１）

ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

また、酸化物半導体を半導体層に用いるトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。例えば、加熱成膜により水素や水酸基を酸化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。

なお酸化物半導体を高純度化して極小となるオフ電流を検出するためには、比較的サイズの大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見積もることができる。図２に、サイズの大きいトランジスタとして、チャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとした際に、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流のアレニウスプロットを示す。図２からもわかるように、２７℃におけるオフ電流は３×１０^−２６Ａ／μｍと極めて小さいことがわかる。なお、昇温してオフ電流を測定したのは、室温では電流が極めて小さいため、測定が困難だったためである。

高純度化されることにより、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０^−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０^−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０^−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。

以上がトランジスタ１０４の半導体層に用いる酸化物半導体についての説明である。

トランジスタのチャネル幅あたりのオフ電流を１×１０^−２２Ａ／μｍ以下と、シリコンを半導体層に有するトランジスタのオフ電流と比べて、オフ電流が極めて小さいトランジスタ１０４は、トランジスタ１０４がオンであれば、図３（Ａ）に示す回路構成のように積分回路の回路構成となる。具体的には、トランジスタ１０４がオンとなることで、容量素子１０３の他方の電極と差動増幅回路１０１の出力端子とが電気的に接続された状態（図３（Ａ）中、破線１０４＿ＯＮ）とすることができる。またトランジスタ１０４がオフとなることで、容量素子１０３の他方の電極と差動増幅回路１０１の出力端子とが電気的に接続されていない状態（図３（Ｂ）中、破線１０４＿ＯＦＦ）とすることができる。

なお図３（Ｂ）のように、容量素子１０３の他方の電極と差動増幅回路１０１の出力端子とが電気的に接続されていない状態とすることで、容量素子１０３の両端の電極に電荷が保持される状態を実現することができる。容量素子１０３の両端の電極に保持される電荷による電圧Ｖｃは、積分回路における積分値に相当する。該積分値は、トランジスタ１０４のオフ電流が極めて小さいため、電源電圧の供給を停止しても一定期間保持することができる。

次いで図１に示す積分回路１００の通常時の動作、及び電源電圧の供給を停止及び再開する際の動作について説明する。図４では、動作の説明のため、図１に示す積分回路１００のノードに符号を付した図を示す。図４に示す図では、容量素子１０３の一方の電極に電気的に接続されるノードをノードＣｉｎとし、容量素子１０３の他方の電極に電気的に接続されるノードをノードＣｏｕｔとして説明をする。

図４と併せて図５では、入力信号Ｖｉｎ、出力信号Ｖｏｕｔ、ノードＣｏｕｔの電位、ノードＣｉｎの電位、トランジスタ制御信号Ｖｔｒ、参照電圧信号Ｒｅｆ、及び高電源電位Ｖｄｄが供給される配線の電位、の変化を示すタイミングチャート図である。図５に示すタイミングチャート図では、通常動作期間を期間Ｔ１、電源供給停止準備期間を期間Ｔ２、電源供給停止期間を期間Ｔ３、電源供給再開準備期間を期間Ｔ４、とに分けて説明する。

なお図４及び図５で説明する積分回路の動作において、トランジスタの導電型は、ｎチャネル型であるものとして説明を行う。また各信号が高電源電位Ｖｄｄとグラウンド電位ＧＮＤの２値の間の電位をとるものとして説明を行う。なお高電源電位Ｖｄｄに基づく信号をＨ信号といい、グラウンド電位ＧＮＤに基づく信号をＬ信号ということもある。また電源電圧の供給の停止時には、高電源電位Ｖｄｄをグラウンド電位ＧＮＤとして電源電圧の供給を停止するものとして説明を行う。

図５の期間Ｔ１の動作について説明する。

期間Ｔ１では、積分回路１００は、入力信号ＶｉｎのＨ信号またはＬ信号を積分した波形の出力信号Ｖｏｕｔを出力する。具体的には入力信号ＶｉｎのＨ信号またはＬ信号に従って、電位の上昇または下降を繰り返す三角波を出力信号Ｖｏｕｔとして出力する。

また期間Ｔ１では、参照電圧信号Ｒｅｆの電位は、参照電圧Ｖｒｅｆとなる。高電源電位Ｖｄｄが供給される配線は、高電源電位Ｖｄｄである。またトランジスタ制御信号Ｖｔｒは、Ｈ信号であり、トランジスタ１０４はオンになっている。

また期間Ｔ１では、出力信号Ｖｏｕｔの変動に従って、ノードＣｏｕｔの電位も変動する。ノードＣｉｎの電位は、参照電圧信号Ｒｅｆと仮想短絡するため、電位Ｖｒｅｆとなる。

次いで、図５の期間Ｔ２の動作について説明する。

期間Ｔ２では、積分回路１００は、電源電圧の供給を停止する前に積分値に対応する容量素子１０３の両端の電極の電圧を保持するための動作を行う。

期間Ｔ２では、積分回路１００は、入力信号Ｖｉｎを積分した波形の出力信号Ｖｏｕｔとして出力する動作を停止する。具体的には、図５に示すように、入力信号Ｖｉｎを期間Ｔ１での入力信号Ｖｉｎの電位である高電源電位Ｖｄｄに固定する。期間Ｔ２では、負帰還がないので差動増幅回路１０１は、単に差動増幅を行う回路となる。そのため出力信号Ｖｏｕｔは、図５の例でいえば、グラウンド電位ＧＮＤになる。なお、図５に示す期間Ｔ２の波形とは逆に、入力信号Ｖｉｎをグラウンド電位ＧＮＤに固定し、出力信号Ｖｏｕｔが高電源電位Ｖｄｄとなる構成でもよい。

また期間Ｔ２では、参照電圧信号Ｒｅｆの電位は、参照電圧Ｖｒｅｆとなる。高電源電位Ｖｄｄが供給される配線は、高電源電位Ｖｄｄである。またトランジスタ制御信号Ｖｔｒは、Ｌ信号であり、トランジスタ１０４はオフになっている。

また期間Ｔ２では、トランジスタ１０４がオフになる。本実施の形態の積分回路の構成では、オフ電流の小さいトランジスタ１０４を用いる。そのため、電荷の放電を抑制でき、容量素子１０３の両端の電極に保持される電圧（Ｖｃｋｐ−Ｖｒｅｆ）を保持できる。

なおＶｃｋｐは、期間Ｔ１のように、ノードＣｉｎに参照電圧Ｖｒｅｆが供給されているとき、トランジスタ１０４をオフにする直前のノードＣｏｕｔの電位である。すなわちトランジスタ１０４をオフにすることで、ノードＣｉｎとノードＣｏｕｔの間の容量素子１０３に保持される電圧は、ノードＣｏｕｔの電位Ｖｃｋｐから参照電圧Ｖｒｅｆの電位との差である（Ｖｃｋｐ−Ｖｒｅｆ）である。

期間Ｔ２で、ノードＣｉｎの電位は、電荷の放電により、入力信号Ｖｉｎと等電位になる。したがって、図５に示すように、電位Ｖｒｅｆであったものが高電源電位Ｖｄｄと変動する。

また、ノードＣｏｕｔの電位は、電荷の放電がないものの、容量素子１０３での容量結合により、ノードＣｉｎの電位の変動に伴った変動をする。具体的に一例と示す図５では、ノードＣｏｕｔの電位がＶｃｋｐから、（Ｖｃｋｐ−Ｖｒｅｆ＋Ｖｄｄ）と変動する。

なお期間Ｔ２における容量素子１０３の両端の電極に印加される電圧である（Ｖｃｋｐ−Ｖｒｅｆ）は、容量素子１０３の両端の電極に保持される積分値に相当する。

次いで、図５の期間Ｔ３の動作について説明する。

期間Ｔ３では、積分回路１００は、電源電圧の供給を停止する。

期間Ｔ３では、積分回路１００は、電源電圧の供給が停止しており、入力信号Ｖｉｎ及び出力信号Ｖｏｕｔが共に、グラウンド電位ＧＮＤとなる。

また期間Ｔ３では、参照電圧信号Ｒｅｆの電位は、電源電圧の供給の停止と共にグラウンド電位ＧＮＤとなる。高電源電位Ｖｄｄが供給される配線は、グラウンド電位ＧＮＤとなる。またトランジスタ制御信号Ｖｔｒは、Ｌ信号であり、トランジスタ１０４はオフになっている。

また期間Ｔ３では、トランジスタ１０４がオフになる。本実施の形態の積分回路の構成では、オフ電流の小さいトランジスタ１０４を用いる。そのため、電荷の放電を抑制でき、容量素子１０３の両端の電極に保持される電圧（Ｖｃｋｐ−Ｖｒｅｆ）を保持することができる。

なお期間Ｔ３におけるノードＣｉｎの電位は、電源電圧の供給の停止と共に、グラウンド電位ＧＮＤに低下する。そのため、ノードＣｏｕｔの電位は、容量結合により、（Ｖｃｋｐ−Ｖｒｅｆ）に低下した状態で保持される。

次いで、図５の期間Ｔ４の動作について説明する。

期間Ｔ４では、積分回路１００は、電源電圧の供給を再開し、入力信号Ｖｉｎの入力前に各電位を通常動作時に戻すための動作を行う。

期間Ｔ４では、積分回路１００は、電源電圧の供給を再開し、入力信号Ｖｉｎの変動に従った出力信号Ｖｏｕｔを出力する。具体的には、図５に示すように、入力信号Ｖｉｎをグラウンド電位ＧＮＤに固定する。期間Ｔ４では、負帰還がないので差動増幅回路１０１は、単に差動増幅を行う回路となる。そのため出力信号Ｖｏｕｔは、図５の例でいえば、高電源電位Ｖｄｄとなる。なお、図５に示す期間Ｔ４の波形とは逆に、入力信号Ｖｉｎを高電源電位Ｖｄｄに固定し、出力信号Ｖｏｕｔがグラウンド電位ＧＮＤとなる構成でもよい。

また期間Ｔ４では、参照電圧信号Ｒｅｆの電位は、参照電圧Ｖｒｅｆとなる。高電源電位Ｖｄｄが供給される配線は、高電源電位Ｖｄｄである。またトランジスタ制御信号Ｖｔｒは、Ｌ信号であり、トランジスタ１０４はオフになっている。

また期間Ｔ４では、トランジスタ１０４がオフになる。本実施の形態の積分回路の構成では、オフ電流の小さいトランジスタ１０４を用いる。そのため、電荷の放電を抑制でき、容量素子１０３の両端の電極に保持される電圧（Ｖｃｋｐ−Ｖｒｅｆ）を保持できる。

なお期間Ｔ４におけるノードＣｉｎの電位は、入力信号Ｖｉｎと等電位になる。したがってノードＣｉｎの電位は、図５に示すように、グラウンド電位ＧＮＤのままとなる。また、ノードＣｏｕｔの電位は、期間Ｔ３で保持した（Ｖｃｋｐ−Ｖｒｅｆ）のままとなる。

図５の期間Ｔ４の後、再度通常動作にあたる期間Ｔ１に戻る。このときトランジスタ１０４をオンにする。本実施の形態の積分回路の構成では、オフ電流の小さいトランジスタ１０４を用いる。そのため、電荷の放電が抑制できており、再度の容量素子１０３への充電を高速に行うことができる。そして容量素子１０３への電荷の充電に要する時間を短くすることができる。そして積分回路１００は、入力信号ＶｉｎのＨ信号またはＬ信号を積分した波形の出力信号Ｖｏｕｔを出力することができる。

以上が、図１に示す積分回路１００の動作の説明である。

以上説明したように、本実施の形態の積分回路の構成では、オフ電流の小さいトランジスタを用いて、電源電圧の供給を停止した際の電荷の放電を抑制し、電源電圧の供給を再開した際の容量素子への電荷の充電を高速に行うことができる。そのため本発明の一態様では、電源電圧の供給を停止及び再開を行う場合、容量素子からの電荷の放電を低減し、充電に要する時間を短くすることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、上記実施の形態１で説明した積分回路１００の変形例について説明する。

図６に示す積分回路１００ｒｐは、差動増幅回路１０１、抵抗素子１０２、容量素子１０３、及びトランジスタ１０４ｒｐを有する。

トランジスタ１０４ｒｐは、実施の形態１の図１におけるトランジスタ１０４の位置を容量素子１０３の他方の電極の側から一方の電極の側に置き換えた構成である。トランジスタ１０４ｒｐを差動増幅回路１０１の出力端子側から反転入力端子側に置き換えることで、出力端子側でのトランジスタによる寄生容量の低減を図ることができる。

また図１０（Ａ）に示す積分回路１００ｒＡは、差動増幅回路１０１、抵抗素子１０２、容量素子１０３、トランジスタ１０４、及び抵抗素子１０５Ａを有する。

抵抗素子１０５Ａは、実施の形態１の図１における容量素子１０３及びトランジスタ１０４に電気的に並列になるよう設けた構成である。抵抗素子１０５Ａを容量素子１０３及びトランジスタ１０４に電気的に並列になるよう設けることで、容量素子１０３での電荷の飽和を抑制することができる。

また図１０（Ｂ）に示す積分回路１００ｒＢは、差動増幅回路１０１、抵抗素子１０２、容量素子１０３、トランジスタ１０４、トランジスタ１０４ｒ及び抵抗素子１０５Ｂを有する。

トランジスタ１０４ｒ及び抵抗素子１０５Ｂは、実施の形態１の図１における容量素子１０３に電気的に並列になるよう設けた構成である。トランジスタ１０４ｒ及び抵抗素子１０５Ｂを容量素子１０３に電気的に並列になるよう設けることで、トランジスタ１０４ｒ及びトランジスタ１０４を共にオフにした際に積分値の保持ができるとともに、トランジスタ１０４ｒ及びトランジスタ１０４を共にオンにした際に容量素子１０３での電荷の飽和を抑制することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態１で説明した積分回路１００の変形例について説明する。

図７に示す積分回路１００ｂｇは、差動増幅回路１０１、抵抗素子１０２、容量素子１０３、及びトランジスタ１０４ｂｇを有する。

トランジスタ１０４ｂｇは、実施の形態１の図１におけるトランジスタ１０４を、バックゲートを設けたトランジスタ１０４ｂｇとし、当該トランジスタ１０４ｂｇのバックゲートに、しきい値電圧を制御するためのバックゲート電圧Ｖｂｇを入力する構成としたものである。

バックゲート電圧Ｖｂｇの電位を制御してトランジスタ１０４ｂｇのしきい値電圧を制御する構成とすることで、図７に示す積分回路１００ｂｇは、容量素子１０３での電荷の保持といった動作を、より確実に行うことができる。

また図１１に示す積分回路１００Ｗは、差動増幅回路１０１、差動増幅回路１０１Ｗ、抵抗素子１０２、容量素子１０３、及びトランジスタ１０４を有する。

図１１に示すように、差動増幅回路１０１Ｗを差動増幅回路１０１に対して直列に接続した二段差動増幅回路とすることも可能である。該構成とすることで、差動増幅回路１０１でのノイズの影響が低減された積分回路とすることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、上記実施の形態１乃至３で説明した積分回路を、位相同期回路（以下、ＰＬＬ回路）が有するアクティブ・ループ・フィルタに設ける形態について説明する。

図８に示すＰＬＬ回路２００は、位相比較器２０１、アクティブ・ループ・フィルタ２０２、電圧制御発振器２０３（ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）ともいう）、及び分周器２０４を有する。

上記実施の形態で説明した積分回路をアクティブ・ループ・フィルタ２０２に用いることで、電源電圧の供給を停止した際の電荷の放電を抑制し、電源電圧の供給を再開した際の容量素子への電荷の充電を高速に行うことができる。そのため本発明の一態様では、ＰＬＬ回路への電源電圧の供給の停止及び再開を行う場合に、容量素子からの電荷の放電を低減し、充電に要する時間を短くすることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、上記実施の形態１乃至３で説明した差動増幅回路を構成するトランジスタと、容量素子に電気的に直列に接続されるトランジスタと、積層して設けた半導体装置の断面図の構成について図９に示し、説明する。

なお図９に示す半導体装置の断面図の構成では、下層部を構成する差動増幅回路を構成するトランジスタの一例として、ｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２を示し、上層部を構成するトランジスタとして酸化物半導体層にチャネルが形成されるトランジスタ３００及び容量素子３０１を示す。

図９に示す半導体装置は、下部素子層３２１にシリコン材料がチャネル領域に用いられたｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２を有し、配線層３２２及び配線層３２３を間に挟んで、下部素子層３２１に電気的に接続された上部素子層３２４に図７で説明したトランジスタ１０４ｂｇ及び容量素子１０３を有する。

図９におけるｎチャネル型トランジスタ３３１は、半導体材料（例えば、シリコンなど）を含む基板３３３上にＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層３３４を介して設けられたＳＯＩ層３３５と、ＳＯＩ層３３５に形成されたｎ型不純物領域３３６と、ゲート絶縁膜３３７と、ゲート電極３３８とを有する。ＳＯＩ層３３５には、ｎ型不純物領域３３６の他、図示していないが、金属間化合物領域及びチャネル形成領域が設けられる。またｐチャネル型トランジスタ３３２は、ＳＯＩ層３３５中にｐ型不純物領域３３９が形成されている。

ｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２が有するＳＯＩ層３３５の間には素子分離絶縁層３４２が設けられており、ｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２を覆うように絶縁膜３４０が設けられている。なお、ｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２は、図９に示すようにゲート電極３３８の側面にサイドウォールを設け、不純物濃度が異なる領域を含むｎ型不純物領域３３６及びｐ型不純物領域３３９としてもよい。

ｎ型不純物領域３３６及びｐ型不純物領域３３９上の絶縁膜３４０は開口部を有し、開口部を埋めるように配線３４１が設けられている。絶縁膜３４０及び配線３４１上の配線層３２２では、絶縁膜３４４に開口部を有し、開口部を埋めるように配線３５１及び配線３５２が設けられている。絶縁膜３４４、配線３５１及び配線３５２上の配線層３２３では、絶縁膜３４５に開口部を有し、開口部を埋めるように配線３５３が設けられている。

なお下部素子層３２１の配線３４１、配線層３２２の配線３５１及び配線３５２、並びに配線層３２３の配線３５３は、デュアルダマシン法を用いて形成すればよい。また、コンタクトプラグを形成して異なる配線層間の接続を図ってもよい。

半導体材料を具備するＳＯＩ層３３５を用いたｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２は、トランジスタ３００に比べて、高速動作及び微細化が可能である。

配線層３２３の上面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施して、配線３５３の上面を露出させた後に、トランジスタ３００及び容量素子３０１の形成を行えばよい。

トランジスタ３００は、絶縁膜３４５及び配線３５３上に、酸化物半導体膜４０１、ソース電極４０２Ａ及びドレイン電極４０２Ｂ、ゲート絶縁膜４０３、ゲート電極４０４Ａを有する。また容量素子３０１は、絶縁膜３４５及び配線３５３上に、一方の電極４０２Ｃ、ゲート絶縁膜４０３、及び他方の電極４０４Ｂを有する。

ソース電極４０２Ａ及びドレイン電極４０２Ｂ、並びに一方の電極４０２Ｃは同層に形成することができる。また、ゲート電極４０４Ａ及び他方の電極４０４Ｂは、同層に形成することができる。また配線３５２はトランジスタ３００のバックゲート電極として用いることができる。

以上説明したように本実施の形態における半導体装置の構成は、シリコンをチャネル領域に用いたトランジスタと酸化物半導体膜をチャネル領域に用いたトランジスタとを積層して設けることができる。そのため、各素子の省スペース化ができ、半導体装置の小型化を図ることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

Ｔ１ 期間
Ｔ２ 期間
Ｔ３ 期間
Ｔ４ 期間
１００ 積分回路
１００ｂｇ 積分回路
１００ｒｐ 積分回路
１００ｒＡ 積分回路
１００ｒＢ 積分回路
１００Ｗ 積分回路
１０１ 差動増幅回路
１０１Ｗ 差動増幅回路
１０２ 抵抗素子
１０３ 容量素子
１０４ トランジスタ
１０４ｒ トランジスタ
１０５Ａ 抵抗素子
１０５Ｂ 抵抗素子
１０４＿ＯＦＦ 破線
１０４＿ＯＮ 破線
１０４ｂｇ トランジスタ
１０４ｒｐ トランジスタ
２００ ＰＬＬ回路
２０１ 位相比較器
２０２ アクティブ・ループ・フィルタ
２０３ 電圧制御発振器
２０４ 分周器
３００ トランジスタ
３０１ 容量素子
３２１ 下部素子層
３２２ 配線層
３２３ 配線層
３２４ 上部素子層
３３１ ｎチャネル型トランジスタ
３３２ ｐチャネル型トランジスタ
３３３ 基板
３３４ ＢＯＸ層
３３５ ＳＯＩ層
３３６ ｎ型不純物領域
３３７ ゲート絶縁膜
３３８ ゲート電極
３３９ ｐ型不純物領域
３４０ 絶縁膜
３４１ 配線
３４２ 素子分離絶縁層
３４４ 絶縁膜
３４５ 絶縁膜
３５１ 配線
３５２ 配線
３５３ 配線
４０１ 酸化物半導体膜
４０２Ａ ソース電極
４０２Ｂ ドレイン電極
４０２Ｃ 電極
４０３ ゲート絶縁膜
４０４Ａ ゲート電極
４０４Ｂ 電極

Claims (8)

1. 差動増幅回路、抵抗素子、容量素子、及びトランジスタを有する積分回路、
   を有し、
   前記トランジスタは、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下であり、
   前記容量素子は、前記差動増幅回路の反転入力端子と出力端子との間に設けられ、前記トランジスタのソース及びドレインの一方となる電極に接続されていることを特徴とする半導体装置。
2. 請求項１において、前記トランジスタは、前記容量素子と前記差動増幅回路の出力端子との間に設けられていることを特徴とする半導体装置。
3. 請求項１において、前記トランジスタは、前記容量素子と前記差動増幅回路の反転入力端子との間に設けられていることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、前記トランジスタの半導体層は、酸化物半導体であることを特徴とする半導体装置。
5. 請求項４において、前記半導体層のバックチャネル側には、バックゲート電極が設けられていることを特徴とする半導体装置。
6. ループ・フィルタを有するＰＬＬ回路、
   を有し、
   前記ループ・フィルタは、請求項１乃至請求項５のいずれか一に記載の積分回路を有することを特徴とする半導体装置。
7. 電源電圧の供給が停止する期間では、積分回路の差動増幅回路の反転入力端子と出力端子との間に設けられたトランジスタをオフにし、
   前記電源電圧の供給が行われる期間では、前記トランジスタをオンにする、
   ことを特徴とする半導体装置の駆動方法。
8. 電源電圧の供給を停止する前に、積分回路の差動増幅回路の反転入力端子と出力端子との間に設けられたトランジスタをオフにして、前記電源電圧の供給を停止し、
   前記電源電圧の供給を再開した後に、前記トランジスタをオンにする、
   ことを特徴とする半導体装置の駆動方法。

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