TWI536742B - 時間數位轉換器及其形成方法以及延遲單元結構 - Google Patents
時間數位轉換器及其形成方法以及延遲單元結構 Download PDFInfo
- Publication number
- TWI536742B TWI536742B TW103144818A TW103144818A TWI536742B TW I536742 B TWI536742 B TW I536742B TW 103144818 A TW103144818 A TW 103144818A TW 103144818 A TW103144818 A TW 103144818A TW I536742 B TWI536742 B TW I536742B
- Authority
- TW
- Taiwan
- Prior art keywords
- delay
- transistor
- type mos
- tunable
- mos transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000008878 coupling Effects 0.000 claims description 12
- 238000010168 coupling process Methods 0.000 claims description 12
- 238000005859 coupling reaction Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 5
- 229910001922 gold oxide Inorganic materials 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 14
- 229920005591 polysilicon Polymers 0.000 claims 14
- 239000010410 layer Substances 0.000 description 18
- 230000000295 complement effect Effects 0.000 description 10
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/005—Time-to-digital converters [TDC]
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/10—Apparatus for measuring unknown time intervals by electric means by measuring electric or magnetic quantities changing in proportion to time
- G04F10/105—Apparatus for measuring unknown time intervals by electric means by measuring electric or magnetic quantities changing in proportion to time with conversion of the time-intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/159—Applications of delay lines not covered by the preceding subgroups
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Pulse Circuits (AREA)
Description
本發明是有關於半導體裝置，且特別是有關於一種用於全數位鎖相迴路的時間數位轉換器的裝置與方法。
鎖相迴路(Phase Locked Loop,PLL)是一種產生相位關聯於輸入訊號的輸出訊號的電子電路。鎖相迴路包含可變頻率震盪器、濾波器與相位偵測器。震盪器產生週期訊號。相位偵測器比較該訊號的相位與輸入週期訊號的相位，並調整震盪器以保持相位匹配。將輸出訊號往輸入訊號方向回傳以進行比較稱作回授迴路(feedback loop)，由於輸出被往輸入方向「回授」形成迴路的緣故。全數位鎖相迴路(All Digital Phase Locked Loop,ADPLL)利用數位(而非類比)相位偵測器、濾波器與震盪器裝置。全數位鎖相迴路廣泛運用在無線電、電信通訊(telecommunications)、計算機與其他電子應用以解調(demodulate)訊號、從充滿干擾的通訊頻道回復訊號、產生輸入頻率值倍數的穩定頻率(頻率合成，frequency
synthesis)，或者分配準確安排時間的時序脈衝(clock pulses)於數位電路例如微處理器(microprocessors)當中。
時間數位轉換器(Time-to-Digital Converter,TDC)是全數位鎖相迴路當中的關鍵組件，用以量測與量化兩輸入訊號至時間數位轉換器之間的時間區間，並且將時間區間轉換為數位(二進位制)輸出。時間數位轉換器可採用一或多條延遲線(delay line)，每一者包含複數個以串聯連接的延遲元件(delay cell)，並且用以定義延遲時間，透過在時間數位轉換器內部延遲線傳播的輸入訊號。對時間數位轉換器而言，延遲元件可以為可調式，亦即延遲元件的控制電壓為可控制，以致於延遲線的時序解析度可受到調整。此種可調式延遲元件有助於使用在多種不同類型半導體裝置的鰭狀場效電晶體(Fin Field Effect Transistors,FinFET)。
本揭示內容之一態樣是關於一種時間數位轉換器，其包含第一延遲線，第一延遲線包含串聯連接的複數個第一延遲元件，其中第一延遲延遲元件中每一者包含串聯連接的複數個第一延遲單元，其中第一延遲單元中每一者包含可調式P型金氧半(PMOS)電晶體、第一多晶矽氧化定義層緣(Poly on Oxide Definition Edge,PODE)電晶體與拉升PMOS電晶體。時間數位轉換器更包含第二延遲線，
第二延遲線包含串聯連接的複數個第二延遲元件，其中第二延遲元件中每一者包含串聯連接的複數個第二延遲單元，其中第二延遲單元中每一者包含可調式N型金氧半(NMOS)電晶體、第二PODE電晶體與拉降NMOS電晶體。
於一些實施例中，時間數位轉換器更包含複數個D型正反器，D型正反器中每一者用以接收來自第一延遲線中之第一延遲元件與第二延遲線中之第二延遲元件之輸出，以決定第一延遲元件與第二延遲元件之時序解析度。
於一些實施例中，時間數位轉換器更包含溫度碼至二進位碼轉換器，用以將來自D型正反器之多值輸入轉換為二進位數值數列，作為時間數位轉換器的輸出。
於一些實施例中，第一延遲單元的至少一者與第二延遲單元的至少一者實作在相同的氧化定義層區域。
於一些實施例中，第一延遲單元的至少一者中之可調式PMOS電晶體之閘極耦接至高電壓源與控制電壓之間的電壓差。
於一些實施例中，第一延遲單元的至少一者中之第一PODE電晶體之閘極耦接至高電壓源。
於一些實施例中，第一延遲單元的至少一者中之可調式PMOS電晶體與第一PODE電晶體共用相同的源極。
於一些實施例中，第二延遲單元的至少一者中之可調式NMOS電晶體之閘極耦接至控制電壓。
於一些實施例中，第二延遲單元的至少一者中之第二PODE電晶體之閘極耦接至低電壓源。
於一些實施例中，第二延遲單元的至少一者中之可調式NMOS電晶體與第二PODE電晶體共用相同的源極。
本揭示內容之另一態樣是關於一種延遲單元結構，其包含第一延遲單元，第一延遲單元包含可調式PMOS電晶體、第一PODE電晶體與拉升PMOS電晶體，其中可調式PMOS電晶體與第一PODE電晶體彼此共用相同的源極。延遲單元結構更包含第二延遲單元，第二延遲單元包含可調式NMOS電晶體、第二PODE電晶體與拉降NMOS電晶體，其中可調式NMOS電晶體與第二PODE電晶體彼此共用相同的源極。第一延遲單元與第二延遲單元之閘極各自耦接至可調整電壓源，以提供直流偏壓於延遲單元之閘極。
本揭示內容之另一態樣是關於一種時間數位轉換器形成方法，其包含形成第一延遲線，第一延遲線包含串聯連接的複數個第一延遲元件，其中第一延遲元件中每一者包含串聯連接的複數個第一延遲單元，其中第一延遲單元中每一者包含可調式PMOS電晶體、第一PODE電晶體與拉升PMOS電晶體。時間數位轉換器形成方法更包含形成第二延遲線，第二延遲線包含串聯連接的複數個第二延遲元件，其中第二延遲元件中每一者包含串聯連接的複數個第二延遲單元，其中第二延遲單元中每一者包含可調式NMOS電晶體、第二PODE電晶體與拉降NMOS電晶體。
於一些實施例中，上述方法更包含形成複數個D型正反器，D型正反器中每一者用以接收來自第一延遲線中之第一延遲元件與第二延遲線中之第二延遲元件之輸出，以決定第一延遲元件與第二延遲元件之時序解析度。時間數位轉換器形成方法更包含形成溫度碼至二進位碼轉換器，用以將來自該些D型正反器之多值輸入轉換為二進位數值數列，作為時間數位轉換器的輸出。
於一些實施例中，上述方法更包含實作第一延遲單元的至少一者與第二延遲單元的至少一者在相同的氧化定義層區域。
於一些實施例中，上述方法更包含耦接第一延遲單元的至少一者中之可調式PMOS電晶體之閘極至高電壓源與控制電壓之間的電壓差。
於一些實施例中，上述方法更包含耦接第一延遲單元的至少一者中之第一PODE電晶體之閘極至高電壓源。
於一些實施例中，上述方法更包含致能第一延遲單元的至少一者中之可調式PMOS電晶體與第一PODE電晶體共用相同的源極。
於一些實施例中，上述方法更包含耦接第二延遲單元的至少一者中之可調式NMOS電晶體之閘極至控制電壓。
於一些實施例中，上述方法更包含耦接第二延遲單元的至少一者中之第二PODE電晶體之閘極至低電壓源。
於一些實施例中，上述方法更包含致能第二延遲單元的至少一者中之可調式NMOS電晶體與第二PODE電晶體共用相同的源極。
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：
100‧‧‧包含成對互補可調式延遲單元之裝置
102‧‧‧P型金氧半導體延遲單元
104‧‧‧N型金氧半導體延遲單元
106‧‧‧可調式P型金氧半電晶體
108‧‧‧多晶矽氧化定義層緣電晶體
110‧‧‧可調式N型金氧半電晶體
112‧‧‧多晶矽氧化定義層緣電晶體
114‧‧‧核心P型金氧半電晶體
116‧‧‧核心N型金氧半電晶體
118‧‧‧反向器
120‧‧‧節點
VDD‧‧‧高電壓源
GND‧‧‧低電壓源
Vctrl‧‧‧控制電壓
In‧‧‧輸入訊號
Out‧‧‧輸出訊號
PMOS‧‧‧P型金氧半導體
NMOS‧‧‧N型金氧半導體
130‧‧‧氧化定義層區域
132‧‧‧多晶矽氧化定義層緣電晶體連接區
S‧‧‧源極
D‧‧‧汲極
PODE‧‧‧多晶矽氧化定義層緣電晶體
140‧‧‧時間數位轉換器
142‧‧‧延遲線
144‧‧‧延遲元件
146‧‧‧延遲線
148‧‧‧延遲元件
150‧‧‧D型正反器
152‧‧‧溫度碼至二進位碼轉換器
TDC‧‧‧時間數位轉換器
DFF‧‧‧D型正反器
Tfast‧‧‧傳播延遲時間
Tslow‧‧‧傳播延遲時間
400‧‧‧可調式延遲元件形成方法
402~404‧‧‧步驟
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖示之說明如下：第1A圖係繪示本揭示內容一實施例之包含一成對互補可調式延遲單元之裝置示意圖，其中包含一P型金氧半導體(PMOS)延遲單元與一N型金氧半導體(NMOS)延遲單元；第1B圖係表示第1A圖實施例之N型金氧半導體延遲單元佈局平面圖；第2圖係繪示本揭示內容一實施例之時間數位轉換器(Time-to-Digital Converter,TDC)示意圖，其包含以第1A圖與第1B圖所示延遲單元實作之延遲線；第3圖係表示反映本揭示內容實施例之所揭示延遲元件之時序解析度與用以調整延遲元件閘極直流偏壓的控制電壓之間關係的曲線圖；以及第4圖係說明本揭示內容一實施例之時間數位轉換器之可調式延遲元件之形成方法流程圖，其中延遲元件以互補P型
金氧半電晶體與成對互補金氧半電晶體(CMOS pair)協同多晶矽氧化定義層緣(Poly on Oxide Definition Edge,PODE)電晶體，以及其他核心電晶體(core transistor)一併實作於相同的氧化定義層(Oxide Definition,OD)區域。
為了使本揭示內容之敘述更加詳盡與完備，可參照附圖及以下所述之各種實施例，附圖為整體揭示內容描述經過詳細考慮過的部分。除非明確描述之外，關於附屬裝置(attachment)、接合器(coupling)或其類似物的術語，例如「連接(connected)」與「互連(interconnected)」係指一種關係，其中結構透過介於中間結構直接或非直接地固定或附著至另一結構，以及指可移動的或不易彎曲的連接物或關係。同樣地，除非明確描述之外，關於電性耦接或其相似術語，例如「耦接(coupled)」、「連接」與「互連」係指一種關係，其中結構透過介於中間結構直接或非直接地與另一結構溝通。
本揭示內容描述一種緊湊型與高效能時間數位轉換器(Time-to-Digital Converter,TDC)之可調式延遲元件設計。根據此種設計，每一個可調式延遲元件由複數個串聯連接的可調式延遲單元形成。每一個可調式延遲單元包含金氧半(Metal Oxide Semiconductor,MOS)電晶體與多晶矽氧化定義層緣(Poly on Oxide Definition
Edge,PODE)電晶體。此處使用的術語「氧化定義層(Oxide Definition,OD)」係指介電質結構可以由氧化物或其他適合主動元件製程的介電質形成。可調式MOS電晶體與PODE電晶體係與核心電晶體合併於佈局中，以達成延遲元件的微小佈局面積與微小角落變異(corner variation)。除此之外，可調式延遲單元以成對的可調式P型金氧半電晶體(PMOS)協同PODE電晶體實作於一個延遲元件中，以及互補可調式N型金氧半電晶體(NMOS)協同PODE電晶體位於個別的延遲元件中，以達成延遲元件平滑的電容對電壓曲線(C-V curve)。互補的延遲元件接著用來形成時間數位轉換器的延遲線。
第1A圖繪示本揭示內容一實施例之包含成對互補可調式延遲單元之裝置100示意圖，其包含P型金氧半導體(PMOS)延遲單元102與N型金氧半導體(NMOS)延遲單元104。此處PMOS延遲單元102包含可調式PMOS電晶體106與PODE電晶體108，其中可調式PMOS電晶體106與PODE電晶體108共用相同的源極。於一些實施例中，可調式PMOS電晶體106作為拉升(pull-up)電晶體之用，並且其閘極耦接至可調式電壓(VDD-Vctrl)，其中VDD為高電壓源，Vctrl為可調式控制電壓以調整訊號傳播通過PMOS延遲單元102的延遲時間。PODE電晶體108的閘極耦接至VDD，並且PODE電晶體108作為可調式PMOS延遲單元102部分的可變電阻與電容之用。
如第1A圖所示，互補NMOS延遲單元104包含可調式NMOS電晶體110與PODE電晶體112，其中可調式NMOS電晶體110與PODE電晶體112共用相同的源極。於一些實施例中，可調式NMOS電晶體110作為拉降(pull-down)電晶體之用，並且其汲極耦接至可調式PMOS電晶體106之汲極於輸出節點120。可調式NMOS電晶體110之閘極耦接至可調式控制電壓Vctrl。確切而言，可調整的控制電壓Vctrl建立可調式PMOS電晶體106的閘極與可調式NMOS電晶體110的閘極之間的直流閘極偏壓(DC gate bias)，以調節訊號傳播通過PMOS延遲單元102與NMOS延遲單元104之延遲。PODE電晶體112之閘極耦接至低電壓源GND，並且類似於PODE電晶體108，PODE電晶體112作為可調式NMOS延遲單元104部分的可變電阻與電容之用。
如第1A圖所示，PMOS延遲單元102與NMOS延遲單元104更包含核心PMOS電晶體114與核心NMOS電晶體116，形成輸入訊號IN在訊號傳播至延遲單元之前的反向器118。反向器118之核心PMOS電晶體114的源極耦接至高電壓源VDD，且其汲極耦接至節點120當作反向器118的輸出之用。反向器118之核心NMOS電晶體116的源極耦接至低電壓源GND，且其汲極耦接至節點120。核心PMOS電晶體114與核心NMOS電晶體116之閘極一起耦接輸入訊號IN，當作反向器118的輸入之用。當運作中，從反向器118通過PMOS延遲單元102與NMOS延遲單元104之輸出訊號
OUT的時序(timing)及/或延遲時間，可透過調整控制電壓Vctrl以形成可調式PMOS電晶體106與可調式NMOS電晶體110之閘極的直流閘極偏壓進行調節。
第1B圖表示本揭示內容一實施例之第1A圖實施例之NMOS延遲單元104佈局平面圖(PMOS延遲單元102的佈局與其類似)。此處，NMOS延遲單元104中的可調式NMOS電晶體110與PODE電晶體112形成在相同的氧化定義層區域(Oxide Definition,OD)130上方，協同核心NMOS電晶體116與電路中其他核心電晶體(此處未繪示)以降低延遲單元與延遲元件的佈局面積。利用共用氧化定義層區域佈局的結果，相較於不同電晶體使用不同氧化定義層區域的佈局，NMOS延遲單元104的佈局面積可大幅減少。如第1B圖所示，可調式NMOS電晶體110係與PODE電晶體112以及其他可調式NMOS電晶體110中每一者共用相同的源極S。PODE電晶體112與核心NMOS電晶體116置於多個部分及/或指部(finger)之中，其連接在個別的互連層上(透過一或多個接點(contact)、層間連接點(via)與導電性接線的組合，此處未繪示)。於一些實施例中，PODE電晶體112之PODE連接區132置於靠近氧化定義層區域130的邊緣，如第1B圖所示。
第2圖繪示本揭示內容一實施例之時間數位轉換器(TDC)示意圖，其包含以第1A圖與第1B圖所示延遲單元實作之延遲線。如第2圖所示，時間數位轉換器140包含成對的延遲線142與146、複數個D型正反器150(D
Flip-Flop,DFF)與溫度碼至二進位碼(thermometer to binary)轉換器152。延遲線142與146中分別包含複數個延遲元件144與148，其中延遲元件144與148每一者包含複數個(例如4個，但不以此為限)上述延遲單元(此處未繪示)。延遲線142以時間上落後於時脈週期(clock cycle)的訊號作為其輸入，並且延遲線142內的每一個延遲元件144具有傳播延遲時間(propagation delay)Tfast，其「加速」落後訊號偕同調節的控制電壓Vctrl來降低落後(lagging)訊號通過延遲線142的傳播延遲。另一方面，延遲線146以時間上領先(leading)於時脈週期的訊號作為其輸入，並且延遲線146內的每一個延遲元件148具有傳播延遲時間Tslow，其「減慢」落後訊號偕同調節的控制電壓Vctrl來增加領先訊號通過延遲線146的傳播延遲。每一個D型正反器150將快的延遲元件144的輸出作為其輸入，並且相對應慢的延遲元件148的輸出作為其參考時脈。D型正反器150的輸出反映時間數位轉換器140之(時序)解析度，其為通過快的延遲元件144與慢的延遲元件148之間傳播延遲的時間區間及/或差值Td，亦即Td=Tslow-Tfast。接著提供從D型正反器150的輸出訊號到溫度碼至二進位碼轉換器152，其轉換來自D型正反器150多值輸入(例如溫度碼格式)為二進位數值的數列，作為時間數位轉換器140的輸出。
第3圖表示本揭示內容實施例之反映上述時間數位轉換器140之延遲元件144及/或148之時序解析度與用
來調節延遲元件閘極直流偏壓的控制電壓之間關係的模擬曲線圖，時序解析度以微微秒(ps)為單位量測，控制電壓以伏特(Volt)為單位量測。如第3圖所示，延遲元件144與148展示接近線性的解析度對控制電壓曲線具有逐漸變化的斜率，使其易於校正延遲元件。如上述由於延遲元件144與148中的PMOS延遲單元102與NMOS延遲單元104協同核心PMOS電晶體114與核心NMOS電晶體116形成與實作在相同的氧化定義層區域如同上述，延遲元件的角落變異以標示SS(慢)、TT(典型)與FF(快)的線段表示，以時序解析度量測而言相對較小，例如第3圖所示，位於(-10%,12%)範圍內。此處角落變異係指晶片置於相同晶圓上或不同晶圓上的不同位置時製程變異造成的遷移率變異(mobility variation)。
第4圖係說明本揭示內容一實施例之時間數位轉換器之可調式延遲元件形成方法400流程圖，其中延遲元件以互補PMOS電晶體與成對CMOS電晶體協同PODE電晶體，以及其他核心電晶體一併實作於相同的氧化定義層區域。
於步驟402，包含串聯連接的複數個第一延遲元件的第一延遲線係形成用於時間數位轉換器(TDC)，其中第一延遲元件中每一者包含串聯連接的複數個第一延遲單元，其中第一延遲單元中每一者包含可調式PMOS電晶體、第一多晶矽氧化定義層緣(Poly on Oxide Definition Edge,PODE)電晶體與拉升PMOS電晶體，其中第一延遲
單元中至少一者的上述電晶體實作在相同的氧化定義層區域。
於步驟404，包含串聯連接的複數個第二延遲元件的第二延遲線係形成用於時間數位轉換器，其中第二延遲元件中每一者包含串聯連接的複數個第二延遲單元，其中第二延遲單元中每一者包含可調式NMOS電晶體、第二PODE電晶體與拉降NMOS電晶體，其中第二延遲單元中至少一者的上述電晶體實作在相同的氧化定義層區域。
具備上述可調式延遲元件的情況下，延遲元件144、148的解析度對控制電壓曲線平滑且帶有逐漸變化斜率用於校正。此外，由於裝置的延遲元件與核心電晶體在佈局中一併實作在相同的氧化定義層，因此角落變異小且延遲元件144、148之佈局面積有效減少。因為延遲元件以互補的成對PMOS電晶體與CMOS電晶體實作，延遲元件的電容對電壓曲線(亦即控制電壓對於電容值)也變得平滑。
於一些實施例中，時間數位轉換器(TDC)包含第一延遲線，第一延遲線包含串聯連接的複數個第一延遲元件，其中第一延遲延遲元件中每一者包含串聯連接的複數個第一延遲單元，其中第一延遲單元中每一者包含可調式PMOS電晶體、第一多晶矽氧化定義層緣(Poly on Oxide Definition Edge,PODE)電晶體與拉升PMOS電晶體。時間數位轉換器更包含第二延遲線，第二延遲線包含串聯連接的複數個第二延遲元件，其中第二延遲元件中每一者包含串聯連接的複數個第二延遲單元，其中第二延遲單元中每一
者包含可調式NMOS電晶體、第二PODE電晶體與拉降NMOS電晶體。
於一些實施例中，時間數位轉換器更包含複數個D型正反器，D型正反器中每一者用以接收來自第一延遲線中之第一延遲元件與第二延遲線中之第二延遲元件之輸出，以決定第一延遲元件與第二延遲元件之時序解析度。
於一些實施例中，時間數位轉換器更包含溫度碼至二進位碼轉換器，用以將來自該些D型正反器之多值輸入轉換為二進位數值數列，作為時間數位轉換器的輸出。
於一些實施例中，第一延遲單元的至少一者與第二延遲單元的至少一者實作在相同的氧化定義層區域。
於一些實施例中，第一延遲單元的至少一者中之可調式PMOS電晶體之閘極耦接至高電壓源與控制電壓之間的電壓差。
於一些實施例中，第一延遲單元的至少一者中之第一PODE電晶體之閘極耦接至高電壓源。
於一些實施例中，第一延遲單元的至少一者中之可調式PMOS電晶體與第一PODE電晶體共用相同的源極。
於一些實施例中，第二延遲單元的至少一者中之可調式NMOS電晶體之閘極耦接至控制電壓。
於一些實施例中，第二延遲單元的至少一者中之第二PODE電晶體之閘極耦接至低電壓源。
於一些實施例中，第二延遲單元的至少一者中之可調式NMOS電晶體與第二PODE電晶體共用相同的源極。
於一些實施例中，延遲單元結構包含第一延遲單元，第一延遲單元包含可調式PMOS電晶體、第一多晶矽氧化定義層緣(Poly on Oxide Definition Edge,PODE)電晶體與拉升PMOS電晶體，其中可調式PMOS電晶體與第一PODE電晶體彼此共用相同的源極。延遲單元結構更包含第二延遲單元，第二延遲單元包含可調式NMOS電晶體、第二PODE電晶體與拉降NMOS電晶體，其中可調式NMOS電晶體與第二PODE電晶體彼此共用相同的源極。第一延遲元件與第二延遲元件之閘極各自耦接至可調整電壓源，以提供直流偏壓於該些第一延遲單元與該些第二延遲單元之閘極。
於一些實施例中，時間數位轉換器形成方法包含形成第一延遲線，第一延遲線包含串聯連接的複數個第一延遲元件，其中第一延遲元件中每一者包含串聯連接的複數個第一延遲單元，其中第一延遲單元中每一者包含可調式PMOS電晶體、第一多晶矽氧化定義層緣(Poly on Oxide Definition Edge,PODE)電晶體與拉升PMOS電晶體。時間數位轉換器形成方法更包含形成第二延遲線，第二延遲線包含串聯連接的複數個第二延遲元件，其中第二延遲元件中每一者包含串聯連接的複數個第二延遲單元，其中第二延
遲單元中每一者包含可調式NMOS電晶體、第二PODE電晶體與拉降NMOS電晶體。
於一些實施例中，上述方法更包含形成複數個D型正反器，D型正反器中每一者用以接收來自第一延遲線中之第一延遲元件與第二延遲線中之第二延遲元件之輸出，以決定第一延遲元件與第二延遲元件之時序解析度。時間數位轉換器形成方法更包含形成溫度碼至二進位碼轉換器，用以將來自該些D型正反器之多值輸入轉換為二進位數值數列，作為時間數位轉換器的輸出。
於一些實施例中，上述方法更包含實作第一延遲單元的至少一者與第二延遲單元的至少一者在相同的氧化定義層(Oxide Definition,OD)區域。
於一些實施例中，上述方法更包含耦接第一延遲單元的至少一者中之可調式PMOS電晶體之閘極至高電壓源與控制電壓之間的電壓差。
於一些實施例中，上述方法更包含耦接第一延遲單元的至少一者中之第一PODE電晶體之閘極至高電壓源。
於一些實施例中，上述方法更包含致能第一延遲單元的至少一者中之可調式PMOS電晶體與第一PODE電晶體共用相同的源極。
於一些實施例中，上述方法更包含耦接第二延遲單元的至少一者中之可調式NMOS電晶體之閘極至控制電壓。
於一些實施例中，上述方法更包含耦接第二延遲單元的至少一者中之第二PODE電晶體之閘極至低電壓源。
於一些實施例中，上述方法更包含致能第二延遲單元的至少一者中之可調式NMOS電晶體與第二PODE電晶體共用相同的源極。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視申請專利範圍所界定者為準。
140‧‧‧時間數位轉換器
142‧‧‧延遲線
144‧‧‧延遲元件
146‧‧‧延遲線
148‧‧‧延遲元件
150‧‧‧D型正反器
152‧‧‧溫度碼至二進位碼轉換器
TDC‧‧‧時間數位轉換器
DFF‧‧‧D型正反器
Tfast‧‧‧傳播延遲時間
Tslow‧‧‧傳播延遲時間
Claims (10)
- 一種時間數位轉換器，包含：一第一延遲線，包含串聯連接的複數個第一延遲元件，其中該些第一延遲元件中每一者包含串聯連接的複數個第一延遲單元，其中該些第一延遲單元中每一者包含一可調式P型金氧半電晶體、一第一多晶矽氧化定義層緣(poly on oxide definition edge)電晶體與一拉升P型金氧半電晶體，其中該可調式P型金氧半電晶體與該第一多晶矽氧化定義層緣電晶體耦接，且該可調式P型金氧半電晶體與該拉升P型金氧半電晶體均耦接於一輸出節點；以及一第二延遲線，包含串聯連接的複數個第二延遲元件，其中該些第二延遲元件中每一者包含串聯連接的複數個第二延遲單元，其中該些第二延遲單元中每一者包含一可調式N型金氧半電晶體、一第二多晶矽氧化定義層緣電晶體與一拉降N型金氧半電晶體，其中該可調式N型金氧半電晶體與該第二多晶矽氧化定義層緣電晶體耦接，且該可調式N型金氧半電晶體與該拉降N型金氧半電晶體均耦接於該輸出節點。
- 如請求項1所述之時間數位轉換器，更包含：複數個D型正反器，該些D型正反器中每一者用以接收來自該第一延遲線中之一第一延遲元件與該第二延遲線 中之一第二延遲元件之一輸出，以決定該第一延遲元件與該第二延遲元件之一時序解析度；以及一溫度碼至二進位碼(thermometer to binary)轉換器，用以將來自該些D型正反器之一多值輸入轉換為一二進位數值數列，作為該時間數位轉換器的輸出。
- 如請求項1所述之時間數位轉換器，其中：該些第一延遲單元的至少一者與該些第二延遲單元的至少一者實作在一相同的氧化定義層(oxide definition)區域；該些第一延遲單元的至少一者中之該可調式P型金氧半電晶體之一閘極耦接至一高電壓源與一控制電壓之間的一電壓差；該些第一延遲單元的至少一者中之該第一多晶矽氧化定義層緣電晶體之一閘極耦接至一高電壓源；該些第一延遲單元的至少一者中之該可調式P型金氧半電晶體與該第一多晶矽氧化定義層緣電晶體共用一相同的源極。
- 如請求項1所述之時間數位轉換器，其中：該些第二延遲單元的至少一者中之該可調式N型金氧半電晶體之一閘極耦接至一控制電壓；該些第二延遲單元的至少一者中之該第二多晶矽氧化定義層緣電晶體之一閘極耦接至一低電壓源； 該些第二延遲單元的至少一者中之該可調式N型金氧半電晶體與該第二多晶矽氧化定義層緣電晶體共用一相同的源極。
- 一種延遲單元結構，包含：一第一延遲單元，包含一可調式P型金氧半電晶體、一第一多晶矽氧化定義層緣(poly on oxide definition edge)電晶體與一拉升P型金氧半電晶體，其中該可調式P型金氧半電晶體與該第一多晶矽氧化定義層緣電晶體彼此共用一相同的源極，其中該可調式P型金氧半電晶體與該拉升P型金氧半電晶體均耦接於一輸出節點；以及一第二延遲單元，包含一可調式N型金氧半電晶體、一第二多晶矽氧化定義層緣電晶體與一拉降N型金氧半電晶體，其中該可調式N型金氧半電晶體與該第二多晶矽氧化定義層緣電晶體彼此共用一相同的源極，其中該可調式N型金氧半電晶體與該拉降N型金氧半電晶體均耦接於該輸出節點；其中該些第一延遲單元與該些第二延遲單元之複數個閘極各自耦接至一可調整電壓源，以提供一直流偏壓於該些第一延遲單元與該些第二延遲單元之該些閘極。
- 一種時間數位轉換器形成方法，包含：形成一第一延遲線，該第一延遲線包含串聯連接的複數個第一延遲元件，其中該些第一延遲元件中每一者包含串聯連接的複數個第一延遲單元，其中該些第一延遲單元 中每一者包含一可調式P型金氧半電晶體、一第一多晶矽氧化定義層緣(poly on oxide definition edge)電晶體與一拉升P型金氧半電晶體，其中該可調式P型金氧半電晶體與該第一多晶矽氧化定義層緣電晶體耦接，且該可調式P型金氧半電晶體與該拉升P型金氧半電晶體均耦接於一輸出節點；以及形成一第二延遲線，該第二延遲線包含串聯連接的複數個第二延遲元件，其中該些第二延遲元件中每一者包含串聯連接的複數個第二延遲單元，其中該些第二延遲單元中每一者包含一可調式N型金氧半電晶體、一第二多晶矽氧化定義層緣電晶體與一拉降N型金氧半電晶體，其中該可調式N型金氧半電晶體與該第二多晶矽氧化定義層緣電晶體耦接，且該可調式N型金氧半電晶體與該拉降N型金氧半電晶體均耦接於該輸出節點。
- 如請求項6所述之時間數位轉換器形成方法，更包含：形成複數個D型正反器，該些D型正反器中每一者用以接收來自該第一延遲線中之一第一延遲元件與該第二延遲線中之一第二延遲元件之一輸出，以決定該第一延遲元件與該第二延遲元件之一時序解析度；以及形成一溫度碼至二進位碼(thermometer to binary)轉換器，用以將來自該些D型正反器之一多值輸入轉換為一二進位數值數列，作為該時間數位轉換器的輸出。
- 如請求項6所述之時間數位轉換器形成方法，更包含：實作該些第一延遲單元的至少一者與該些第二延遲單元的至少一者在一相同的氧化定義層(oxide definition)區域。
- 如請求項6所述之時間數位轉換器形成方法，更包含：耦接該些第一延遲單元的至少一者中之該可調式P型金氧半電晶體之一閘極至一高電壓源與一控制電壓之間的一電壓差；耦接該些第一延遲單元的至少一者中之該第一多晶矽氧化定義層緣電晶體之一閘極至一高電壓源；致能該些第一延遲單元的至少一者中之該可調式P型金氧半電晶體與該第一多晶矽氧化定義層緣電晶體共用一相同的源極。
- 如請求項6所述之時間數位轉換器形成方法，更包含：耦接該些第二延遲單元的至少一者中之該可調式N型金氧半電晶體之一閘極至一控制電壓；耦接該些第二延遲單元的至少一者中之該第二多晶矽氧化定義層緣電晶體之一閘極至一低電壓源； 致能該些第二延遲單元的至少一者中之該可調式N型金氧半電晶體與該第二多晶矽氧化定義層緣電晶體共用一相同的源極。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/161,714 US9176479B2 (en) | 2014-01-23 | 2014-01-23 | Tunable delay cells for time-to-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201539985A TW201539985A (zh) | 2015-10-16 |
| TWI536742B true TWI536742B (zh) | 2016-06-01 |
Family
ID=53497612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103144818A TWI536742B (zh) | 2014-01-23 | 2014-12-22 | 時間數位轉換器及其形成方法以及延遲單元結構 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9176479B2 (zh) |
| DE (1) | DE102014019455B4 (zh) |
| TW (1) | TWI536742B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107836082A (zh) * | 2016-05-17 | 2018-03-23 | 华为技术有限公司 | 一种时间数字转换器及数字锁相环 |
| US9679887B1 (en) | 2016-06-02 | 2017-06-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Over-voltage protection circuit |
| WO2018191725A1 (en) * | 2017-04-14 | 2018-10-18 | Paradromics, Inc. | Low-area, low-power neural recording circuit, and method of training the same |
| KR102711536B1 (ko) * | 2019-11-05 | 2024-10-02 | 삼성전자주식회사 | 타이밍 데이터 수집 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012142A (en) * | 1989-07-28 | 1991-04-30 | At&T Bell Laboratories | Differential controlled delay elements and skew correcting detector for delay-locked loops and the like |
| JP4850473B2 (ja) * | 2005-10-13 | 2012-01-11 | 富士通セミコンダクター株式会社 | デジタル位相検出器 |
| US7564284B2 (en) * | 2007-03-26 | 2009-07-21 | Infineon Technologies Ag | Time delay circuit and time to digital converter |
| US8098085B2 (en) * | 2009-03-30 | 2012-01-17 | Qualcomm Incorporated | Time-to-digital converter (TDC) with improved resolution |
| US8324668B2 (en) * | 2009-12-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for isolating devices in integrated circuits |
| US8692306B2 (en) * | 2012-01-05 | 2014-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Decoupling capacitor and method of making same |
| US8847284B2 (en) * | 2013-02-27 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit with standard cells |
| US8963600B2 (en) * | 2013-03-04 | 2015-02-24 | Kabushiki Kaisha Toshiba | Apparatus for programmable insertion delay to delay chain-based time to digital circuits |
| US8976053B1 (en) * | 2013-10-04 | 2015-03-10 | Amlogic Co., Ltd. | Method and apparatus for Vernier ring time to digital converter with self-delay ratio calibration |
-
2014
- 2014-01-23 US US14/161,714 patent/US9176479B2/en not_active Expired - Fee Related
- 2014-12-22 DE DE102014019455.8A patent/DE102014019455B4/de active Active
- 2014-12-22 TW TW103144818A patent/TWI536742B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| US9176479B2 (en) | 2015-11-03 |
| DE102014019455A1 (de) | 2015-07-23 |
| US20150205267A1 (en) | 2015-07-23 |
| TW201539985A (zh) | 2015-10-16 |
| DE102014019455B4 (de) | 2020-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200177193A1 (en) | Voltage controlled oscillator based on complementary current-injection field-effect transistor devices | |
| TWI536742B (zh) | 時間數位轉換器及其形成方法以及延遲單元結構 | |
| TW465173B (en) | Voltage controlled oscillator utilizing threshold voltage control of silicon on insulator MOSFETS | |
| US8294525B2 (en) | Technique for linearizing the voltage-to-frequency response of a VCO | |
| US20170040941A1 (en) | Injection-locked oscillator and method for controlling jitter and/or phase noise | |
| US9432008B2 (en) | Variable delay element | |
| US9197222B2 (en) | Method and apparatus of a resonant oscillator separately driving two independent functions | |
| US9847784B2 (en) | Facilitation of increased locking range transistors | |
| US20180241345A9 (en) | Semiconductor Device and Method | |
| JP2018515991A5 (zh) | ||
| Shepherd et al. | 500 kHz–5 MHz phase-locked loops in high-temperature silicon carbide CMOS | |
| US9673790B2 (en) | Circuits and methods of synchronizing differential ring-type oscillators | |
| JPH1127116A (ja) | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ | |
| US7256657B2 (en) | Voltage controlled oscillator having digitally controlled phase adjustment and method therefor | |
| KR102101836B1 (ko) | 딜레이 셀 및 이를 적용하는 지연 동기 루프 회로와 위상 동기 루프 회로 | |
| TW201308903A (zh) | 延遲元件及數位控制振盪器 | |
| Tibenszky et al. | A compact inductorless 32 GHz divide-by-2 CML frequency divider on 22 nm FD-SOI technology | |
| EP3163750B1 (en) | Clock generator using resistive components to generate sub-gate delays and/or using common-mode voltage based frequency-locked loop circuit for frequency offset reduction | |
| Suman | Design of efficient ring VCO using nano scale double gate MOSFET | |
| EP1861927A1 (en) | Oscillator | |
| JP6315970B2 (ja) | 遅延同期ループ回路 | |
| CN104917522B (zh) | 一种基于cmos的高精细度数控振荡器延迟基本单元 | |
| US8937512B1 (en) | Voltage-controlled oscillator | |
| US10511292B2 (en) | Oscillator | |
| Wei et al. | Novel building blocks for PLL using complementary logic in 28nm UTBB-FDSOI technology |