JPWO2010150311A1 - Ｔｄｃ回路及びａｄｐｌｌ回路 - Google Patents

Abstract

第１反転遅延素子を偶数個、ループ状に接続した第１遅延回路と、第２反転遅延素子を偶数個、ループ状に接続した第２遅延回路と、第１入力信号を受け、第１反転遅延素子から第１パルス信号を発生させる第１パルス信号駆動回路と、第２入力信号を受け、第２の反転遅延素子から第２パルス信号を発生させる第２パルス信号駆動回路と、第２反転遅延素子からの第４パルス信号によって、第１反転遅延素子からの第３パルス信号の論理をラッチする、複数の第１フリップフロップ回路と、第３パルス信号をカウントする第１カウンタと、第４パルス信号をカウントする第２カウンタと、第３パルス信号を、第４パルス信号によって、第１フリップフロップよってラッチし、第１フリップフロップがラッチした信号が第１の変化をした場合に、第１のカウンタのカウント数及び第２カウンタのカウント数を記憶する検出結果出力回路と、を備えることを特徴とするＴＤＣ回路。

Description

パルス信号を用いて時間差の計測を行う回路に関する。

無線通信装置において、ＲＦ回路はアナログ回路により構成され、ベースバンド回路はデジタル回路により構成されていた。しかし、アナログ回路は面積が大きく、消費電力も大きい。そこで、ＲＦ回路をデジタル回路で構成することが検討されており、ＲＦ信号を処理する上で重要なＰＬＬ（Phase Locked Loop）回路に対応する、ＡＤＰＬＬ（All Digitalphase Locked Loop: ディジタルフェーズロックドループ）回路が提案されている。

ＡＤＰＬＬ回路において、２つの異なるクロックの位相差、すなわち、２つのパルス信号の論理の立ち上がり間の時間差を検出し、デジタル値であらわすＴＤＣ（Time-To-Digital Converter）回路の分解能を高めることが、課題の一つとなっている。

ここで、２つのパルス信号の論理の立ち上がりの時間差は、以下のように検出する。まず、複数段の論理回路を連続して接続して構成された遅延回路に、一方のパルス信号を先に伝搬させる。次いで、上記の論理回路とは信号遅延時間が短い論理回路を連続して接続して構成された遅延回路に、時間差をおいて他方のパルス信号も伝搬させる。そこで、一方のパルス信号から伝搬したパルス信号の立ち上がりと、他方のパルス信号から伝搬したパルス信号の立ち上がりが一致するのが、何段目の論理回路にパルス信号が伝搬したときに起きるかによって、上記の時間差を判断することができる。なぜなら、一方のパルス信号が伝搬する論理回路の信号遅延時間と、他方のパルス信号が伝搬する論理回路の信号遅延時間との差と、一致した論理回路の段数との積が時間差と等しくなるからである。
ここで、ＴＤＣ回路において、２つのパルス信号間の時間差を検出するための、パルス信号を伝搬させる遅延回路を構成するのに、論理回路を直列に接続して構成すると、遅延回路は大規模となる。
そこで、パルス信号の伝搬が連続して起きるように、反転論理を出力する論理回路を奇数段、ループ状に接続して、遅延回路を構成すると、遅延回路は小規模になる（特許文献１参照。）。少数段の反転論理を出力する論理回路によってループ状の遅延回路を構成する場合、一方のパルス信号によってループ状の遅延回路に発生した発振クロックのパルス周期と、他方のパルス信号によって他方のループ状の遅延回路に発生した発振クロックのパルス周期との差と、双方の発振クロックの立ち上がりが一致したときのクロックのカウント数との積が、一方のパルス信号の入力時期と、他方のパルス信号の入力時期との時間差と等しくなる。
ここで、発振クロックの周期の差は、ループ状の遅延回路の信号遅延時間を変化させて形成することになる。発振クロックの周期は、複数の遅延回路の信号遅延時間の和に応じて決まるからである。そうすると、信号遅延時間の変化を非常に小さくしない限り、発振クロックの周期の差を小さくすることは困難である。
また、一方の発振クロックの立ち上がりから、他方の発振クロックの立ち上がりを検出するため、発振クロックの周期の差を、フリップフロップの反応時間より、小さくすることができない。従って、双方の発振クロックの周期の時間差により、入力信号の時間差を検出するため、検出の精度は上がらない。
なお、双方の発振クロックの立ち上がりにより、入力信号の時間差を検出するのは以下の理由による。発振クロック信号が発生しているループ状の遅延回路において、一つの反転論理を出力する論理回路（例えばインバータ）について着目すると、奇数段でループ状の遅延回路は構成されているため、そのインバータが出力する信号の論理は立ち上がりと、立ち下がりとを繰り返すことになる。しかし、論理の立ち上がりから立ち下がりまでの期間は、１周期の半分とは限らない。そのため、双方の発振クロックの立ち上がり時期の差を、一方の発振クロックの立ち上がりと他方の発振クロックの立ち下がりから検出することができないからである。
上記のように、反転論理を出力する論理回路を、ループ状に接続して形成した遅延回路によって時間差を検出するＴＤＣ回路の分解能を高めることは困難である。

特表２００５−５２１０５９号

本発明の課題は、一方の入力信号に起因するパルス信号が伝搬する遅延回路、他方の入力信号に起因するパルス信号が伝搬する遅延回路を用いて、一方の入力信号の入力時期と、他方の入力信号の入力時期の時間差を精度よく検出するＴＤＣ回路を提供することである。

上記の課題を解決するため、
入力される信号の論理を反転させた信号を、第1の信号遅延時間後に、出力する第１の反転遅延素子を偶数個、ループ状に直列接続して形成された第１の遅延回路と、
入力される信号の論理を反転させた信号を、前記第1の信号遅延時間とは異なる第２の信号遅延時間後に、出力する第２の反転遅延素子を偶数個であって、前記第１の反転遅延素子と同数、ループ状に直列接続して形成された第２の遅延回路と、
第１の入力信号を受け、前記第１の反転遅延素子のいずれかから第１パルス信号を発生させる第１パルス信号駆動回路と、
第２の入力信号を受け、前記第２の反転遅延素子のいずれかから第２パルス信号を発生させる第２パルス信号駆動回路と、
前記第２パルス信号又は前記第２パルス信号に起因して発生した前記第２の反転遅延素子からのパルス信号を含む第４パルス信号によって、前記第２の反転遅延素子それぞれに対応する前記第１の反転遅延素子が出力する前記第１のパルス信号又は前記第１パルス信号に起因して発生した前記第１の反転遅延素子からのパルス信号を含む第３パルス信号の論理をラッチする、複数の第１フリップフロップ回路と、
第１の反転遅延素子のいずれか一つが発生する第３パルス信号をカウントする第１のカウンタと、
第２の反転遅延素子のいずれか一つが発生する第４パルス信号をカウントする第２のカウンタと、
前記第３パルス信号を、前記第４パルス信号によって、前記複数の第１フリップフロップのそれぞれによってラッチしたときに、前記複数の第１フリップフロップのいずれかがラッチした信号が論理”Ｌ”から論理”Ｈ”へ第１の変化をしたときに、前記第１のカウンタのカウンタ数及び前記第２のカウンタのカウント数を記憶する検出結果出力回路と、を備えることを特徴とするＴＤＣ回路。

本発明によれば、一方の入力信号に起因するパルス信号が伝搬する遅延回路、他方の入力信号に起因するパルス信号が伝搬する遅延回路を用いて、一方の入力信号の入力時期と、他方の入力信号の入力時期の時間差を精度よく検出するＴＤＣ回路を提供することができる。

図１は実施例１のＴＤＣ回路５０を示す。 図２は、インバータ１１を構成するインバータ９０の回路図を示す。 図３は、パルス幅設定回路Ａ７０の動作を説明する図である。 図４は、ＴＤＣ回路５０による時間間隔の計測原理を説明する図である。 図５は、第１のフリップフロップ列３０及び第２のフリップフロップ列４０の動作について説明する図である。 図６Ａ、Ｂは第１のフリップフロップ列３０を構成するフリップフロップ３１から３６までにメタステーブル状態が発生したときの処理を説明する図である。 図７は、検出結果出力回路１１０を示す図である。 図８Ａ、図８Ｂは、実施例２のＴＤＣ回路１３０の回路図及び動作説明図である。 図９は実施例３のＡＤＰＬＬ２００の回路図を示す。

本発明は、以下に説明する実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、以下の実施例に限定されない。

図１は実施例１のＴＤＣ回路５０を示す。ＴＤＣ回路５０は、エッジ検出回路５１、及び、検出結果出力回路１１０を備える。ここで、実施例１のＴＤＣ回路５０は、入力信号ＩＮＡと入力信号ＩＮＢ間の入力時期に対する時間差がプラスであるときに、その時間差を計測するＴＤＣ回路である。なお、ここで、時間差がプラスであるとは、入力信号ＩＮＡが、入力信号ＩＮＢより後に入力される場合をいう。
エッジ検出回路５１は、第１の遅延回路１０、第２の遅延回路２０、第１のフリップフロップ列３０、第２のフリップフロップ列４０、カウンタＡ６１、カウンタＢ６２、パルス幅設定回路Ａ７０、パルス幅設定回路Ｂ８０から構成されている。
第１の遅延回路１０は、インバータ１１、インバータ１２、インバータ１３、インバータ１４、インバータ１５、インバータ１６を備える。そして、インバータ１１の出力信号をインバータ１２が受け、インバータ１２の出力信号をインバータ１３が受け、インバータ１３の出力信号をインバータ１４が受け、インバータ１４の出力信号をインバータ１５が受け、インバータ１５の出力信号をインバータ１６が受け、インバータ１６の出力信号をインバータ１１が受ける。すなわち、インバータ１１、１２、１３、１４、１５、１６はリング状に直列に接続されている。そして、インバータ１１、１２、１３、１４、１５、１６に入力信号が入力されてから、出力信号が出力されるまでの信号遅延時間はほぼ同様であることが望ましい。第１の遅延回路１０は、上記のように６個のインバータから構成されているが、構成個数はそれだけに限られず、偶数のインバータから構成されていればよい。なお、後述するように、第１の遅延回路１０においては、信号間の時間間隔がＴｆとなる、パルス信号が連続的に発生する。

インバータ１１は、入力端子ＸＲＳＴａを備え、入力端子ＸＲＳＴａに論理”Ｈ”の信号を入力されると、２つの相補な入力信号を入力とし、それらの反転論理を有する相補な出力信号を出力するインバータである。インバータ１１は、さらに入力端子ＸＲＳＴａに論理”Ｌ”の信号を入力されると、入力信号に関わらず、一方は論理”Ｈ”、他方は論理”Ｌ”の出力信号を出力するインバータである。なお、図２によって、後にインバータ１１を構成するインバータを、詳細に説明する。
インバータ１２、１３、１４、１５、及び、１６もインバータ１１と同様な機能を有する。

第２の遅延回路２０は、インバータ２１、インバータ２２、インバータ２３、インバータ２４、インバータ２５、インバータ２６を備える。インバータ２１、２２、２３、２４、２５、２６はリング状に直列に接続されている。第２の遅延回路２０は、上記のように６個のインバータから構成されているが、構成個数はそれだけに限られず、偶数のインバータから構成されていればよい。ただし、第２の遅延回路２０を構成するインバータの数は、第１の遅延回路１０を構成するインバータの数と同数である。そして、インバータ２１、２２、２３、２４、２５、２６に入力信号が入力されてから、出力信号が出力されるまでの信号遅延時間はほぼ同様であることが望ましい。なお、インバータ１１、１２、１３、１４、１５、１６とインバータ２１、２２、２３、２４、２５の信号遅延時間を比較すると、インバータ２１、２２、２３、２４、２５の信号遅延時間のほうが長い。インバータ２１、２２、２３、２４、２５、及び、２６もインバータ１１と同様な機能を有する。なお、後述するように、第２の遅延回路２０においては、信号間の時間間隔がＴｓとなる、パルス信号が連続的に発生し、第１の遅延回路１０のパルス信号間の間隔Ｔｆより、Ｔｓは長い。なお、第１の遅延回路１０におけるパルス信号の時間間隔と、第２の遅延回路２０におけるパルス信号の時間間隔とが異なるのは、それぞれの遅延回路を構成するインバータの信号遅延時間が異なるため、信号がインバータ６段分を伝搬するのに要する時間、すなわち、１周期を決めている時間が異なるものとなるからである。

第１のフリップフロップ列３０は、フリップフロップ３１、フリップフロップ３２、フリップフロップ３３、フリップフロップ３４、フリップフロップ３５、及び、フリップフロップ３６を備える。フリップフロップ３１は、Ｄ（データ）端子と、ＣＬＫ（クロック）端子と、Ｑ（出力データ）端子とを有し、ＣＬＫ端子への入力信号に論理”Ｌ”から論理”Ｈ”への論理の立ち上がりがあると、Ｄ端子への入力信号の論理をラッチし、ラッチした信号をＱ端子から出力信号として出力する、Ｄ型フリップフロップである。なお、上記のＤ型フリップフロップのＤ端子、Ｑ端子、ＣＬＫ端子それぞれが相補信号を受ける機能を有する。すなわち、Ｄ端子はＤ端子、ＸＤ端子からなり、Ｑ端子はＱ端子、ＸＱ端子からなり、ＣＬＫ端子はＣＬＫ端子、ＸＣＬＫ端子からなっている。
なお、フリップフロップ３２、フリップフロップ３３、フリップフロップ３４、フリップフロップ３５、及び、フリップフロップ３６も同様なＤ型フリップフロップである。

フリップフロップ３１は、Ｄ端子によってインバータ１１からの出力信号を受け、ＣＬＫ端子によってインバータ２１からの出力信号を受け、フリップフロップ４１のＣＬＫ端子及びフリップフロップ４６のＤ端子に向けＱ端子から出力信号を出力する。
フリップフロップ３２は、Ｄ端子によってインバータ１２からの出力信号を受け、ＣＬＫ端子によってインバータ２２からの出力信号を受け、フリップフロップ４２のＣＬＫ端子及びフリップフロップ４１のＤ端子に向けＱ端子から出力信号を出力する。
フリップフロップ３３は、Ｄ端子によってインバータ１３からの出力信号を受け、ＣＬＫ端子によってインバータ２３からの出力信号を受け、フリップフロップ４３のＣＬＫ端子及びフリップフロップ４２のＤ端子に向けＱ端子から出力信号を出力する。
フリップフロップ３４は、Ｄ端子によってインバータ１４からの出力信号を受け、ＣＬＫ端子によってインバータ２４からの出力信号を受け、フリップフロップ４４のＣＬＫ端子及びフリップフロップ４３のＤ端子に向けＱ端子から出力信号を出力する。
フリップフロップ３５は、Ｄ端子によってインバータ１５からの出力信号を受け、ＣＬＫ端子によってインバータ２５からの出力信号を受け、フリップフロップ４５のＣＬＫ端子及びフリップフロップ４４のＤ端子に向けＱ端子から出力信号を出力する。
フリップフロップ３６は、Ｄ端子によってインバータ１６からの出力信号を受け、ＣＬＫ端子によってインバータ２６からの出力信号を受け、フリップフロップ４６のＣＬＫ端子及びフリップフロップ４５のＤ端子に向けＱ端子から出力信号を出力する。
なお、フリップフロップ３１から３６までは信号Ｘｒｓｔによりリセットされる。

第２のフリップフロップ列４０は、フリップフロップ４１、フリップフロップ４２、フリップフロップ４３、フリップフロップ４４、フリップフロップ４５、及び、フリップフロップ４６を備える。フリップフロップ４１から４６までは信号Ｘｒｓｔによりリセットされる。フリップフロップ４１、４２、４３、４４、４５、及び、４６もフリップフロップ３１と同様なＤ型フリップフロップである。なお、フリップフロップ４１、４２、４３、４４、４５、及び、４６のＤ端子及びＣＬＫ端子への入力信号はフリップフロップ３１、３２、３３、３４、３５、３６からの出力信号であるが、詳細は上記に記載されているので、省略する。なお、第１のフリップフロップ列３０及び第２フリップフロップ列４０の動作については、図５を用いて説明する。

カウンタＡ６１は、インバータ１６から出力される相補信号を受け、正論理の信号の論理が”Ｌ”から”Ｈ”へ立ち上がったときにカウントアップするカウンタである。
カウンタＢ６２は、インバータ２６から出力される相補信号を受け、正論理の信号の論理が”Ｌ”から”Ｈ”へ立ち上がったときにカウントアップするカウンタである。

パルス幅設定回路Ａ７０はフリップフロップ７１、インバータ７２、ＮＡＮＤ７３、パルス発生回路７４、及び、信号ＩＮＡが入力される入力端子を備える。
フリップフロップ７１のＤ端子には論理”Ｈ”の信号が入力されている。フリップフロップ７１のＣＬＫ端子には、インバータ１３から出力される信号が入力される。フリップフロップ７１のＰＲ端子にはパルス発生回路７４からの出力信号が入力される。
インバータ７２はフリップフロップ７１のＱ端子から出力される出力信号が入力される。
ＮＡＮＤ７３の一方の入力端子にはインバータ７２からの出力信号が入力される。ＮＡＮＤ７３の他方の入力端子には信号ＩＮＡが入力される。ＮＡＤＮ７３の出力信号はインバータ１１の入力端子ＸＲＳＴａに入力される。
パルス幅設定回路Ａ７０の動作については、図３を参照しながら、後に詳細に説明する。

パルス幅設定回路Ｂ８０は、フリップフロップ８１、インバータ８２、ＮＡＮＤ８３、パツス発生回路８４、及び、信号ＩＮＢが入力される入力端子を備える。
フリップフロップ８１のＤ端子には論理”Ｈ”の信号が入力されている。フリップフロップ８１のＣＬＫ端子には、インバータ２３から出力される信号が入力される。フリップフロップ８１のＰＲ端子にはパルス発生回路８４からの出力信号が入力される。
インバータ８２はフリップフロップ８１のＱ端子から出力される出力信号が入力される。
ＮＡＮＤ８３の一方の入力端子にはインバータ８２からの出力信号が入力される。ＮＡＮＤ８３の他方の入力端子には信号ＩＮＢが入力される。ＮＡＤＮ８３の出力信号はインバータ２１の入力端子ＸＲＳＴａに入力される。

検出結果出力回路１１０は、カウンタＡ６１のカウント数を２進法で表したときの各ビットに対応するｎ本の信号（ｎは正の整数）、カウンタＡ６２のカウント数を２進法で表したときの各ビットに対応するｍ本の信号（ｍは正の整数）、基準ＣＬＫ（基準クロック）、カウント開始エッジ信号として使用される信号ＩＮＢ、フリップフロップ３２のＱ端子からの信号Ｑ１と、フリップフロップ４１、４２、４３、４４、４５、４６のＱ端子からの信号ＱＱ１、ＱＱ２、ＱＱ３、ＱＱ４、ＱＱ５、ＱＱ６を入力信号として受ける。また、エッジ検出回路１１０は、基準ＣＬＫ（基準クロック）カウント数Ｎｒｅｆを２進法で表したときの各ビットに対応する論理を有するＳ（ｓは正の整数）本の信号、第１の遅延回路１０及び第２の遅延回路２０への信号Ｘｒｓｔ、カウントＡ６１から出力される１回目検出のときの周回数１ｓｔＣＡを２進法で表したときの各ビットに対応する論理を有する複数本の信号、カウントＡ６１から出力される２回目検出のときの周回数２ｎｄＣＡを２進法で表したときの各ビットに対応する論理を有する複数本の信号、カウントＢ６２から出力される１回目検出のときの周回数１ｓｔＣＢを２進法で表したときの各ビットに対応する論理を有する複数本の信号、カウントＢ６２から出力される２回目検出のときの周回数２ｎｄＣＢを２進法で表したときの各ビットに対応する論理を有する複数本の信号、カウントＢ６２から出力される２回目検出のときの校正用周回数３ｉｒｄＣＢを２進法で表したときの各ビットに対応する論理を有する複数本の信号、１回目検出のときのインバータの位置が何番目であったかを２進法の数（１ｓｔＱＱ１ｄｔ−１ｓｔＱＱ６ｄｔ）で表したときの各ビットに対応する論理を有する信号、２回目検出のときのインバータの位置が何番目であったかを２進法の数（２ｎｄＱＱ１ｄｔ−２ｎｄＱＱ６ｄｔ）で表したときの各ビットに対応する論理を有する信号を出力する。

すなわち、検出結果出力回路１１０は、式（１）において、信号ＩＮＡ及び信号ＩＮＢ間の時間差を求めるのに必要な、２進法で表した数値を、カウンタＡ６１、カウンタＡ６２、フリップフロップ３２、フリップフロップ４１、４２、４３、４４、４５、４６からの信号から得る回路である。なお、詳細動作については、図７を用いて説明する。

図２は、インバータ１１を構成するインバータ９０の回路図を示す。インバータ９０はＰ型ＭＯＳトランジスタ９１、９２、９３、９４、９５、及び、Ｎ型ＭＯＳトランジスタ９６、９７、９８、９９、１００、１０１、１０２とを備える。
Ｐ型ＭＯＳトランジスタ９１は、高電位電源Ｖｃｃと接続するソース、Ｐ型ＭＯＳトランジスタ９４のソースと接続するドレイン、信号ＲＳＴを受けるゲートを備える。
Ｐ型ＭＯＳトランジスタ９２は、高電位電源Ｖｃｃと接続するソース、Ｎ型ＭＯＳトランジスタ９８のドレインと接続するドレイン、入力信号Ｘｒｓｔを受ける入力端子ＸＲＳＴａに接続するゲートを備える。なお、Ｎ型ＭＯＳトランジスタ９８のドレインは、出力信号端子ＯＰ、Ｐ型ＭＯＳトランジスタ９５のドレイン、Ｎ型ＭＯＳトランジスタ９９のドレイン、及び、Ｎ型ＭＯＳトランジスタ９７のゲートに接続している。
Ｐ型ＭＯＳトランジスタ９３は、高電位電源Ｖｃｃと接続するソース、Ｐ型ＭＯＳトランジスタ９５のソースと接続するドレイン、信号ＲＳＴを受けるゲートを備える。
Ｐ型ＭＯＳトランジスタ９４は、Ｐ型ＭＯＳトランジスタ９１のドレインと接続するソース、Ｎ型ＭＯＳトランジスタ９６のドレインと接続するドレイン、入力信号端子ＩＰを受けるゲートを備える。なお、Ｎ型ＭＯＳトランジスタ９６のドレインは、出力信号端子ＯＭ、Ｎ型ＭＯＳトランジスタ１０１のドレイン、Ｎ型ＭＯＳトランジスタ９７のドレイン、及び、Ｎ型ＭＯＳトランジスタ９８のゲートに接続している。
Ｐ型ＭＯＳトランジスタ９５は、Ｐ型ＭＯＳトランジスタ９３のドレインと接続するソース、Ｎ型ＭＯＳトランジスタ９９のドレインと接続するドレイン、入力信号端子ＩＭを受けるゲートを備える。

Ｎ型ＭＯＳトランジスタ９６は、Ｎ型ＭＯＳトランジスタ１００のドレインと接続するソース、Ｐ型ＭＯＳトランジスタ９４のドレインと接続するドレイン、入力信号端子ＩＰと接続するゲートを備える。
Ｎ型ＭＯＳトランジスタ９７は、Ｐ型ＭＯＳトランジスタ９４のドレインと接続するドレイン、グランド電位Ｖｓｓと接続するソース、Ｐ型ＭＯＳトランジスタ９２のドレインと接続するゲートを備える。
Ｎ型ＭＯＳトランジスタ９８は、Ｐ型ＭＯＳトランジスタ９５のドレインと接続するドレイン、グランド電位Ｖｓｓと接続するソース、Ｎ型ＭＯＳトランジスタ１０１のドレインと接続するゲートを備える。
Ｎ型ＭＯＳトランジスタ９９は、Ｐ型ＭＯＳトランジスタ９５のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ１０２と接続するソース、出力端子ＩＭと接続するゲートを備える。
Ｎ型ＭＯＳトランジスタ１００は、Ｎ型ＭＯＳトランジスタ９６のソースと接続するドレイン、グランド電位Ｖｓｓと接続するソース、入力端子ＸＲＳＴａと接続するゲートを備える。
Ｎ型ＭＯＳトランジスタ１０１は、Ｎ型ＭＯＳトランジスタ９６のドレインと接続するドレイン、グランド電位Ｖｓｓと接続するソース、信号ＲＳＴと接続するゲートを備える。
Ｎ型ＭＯＳトランジスタ１０２は、Ｎ型ＭＯＳトランジスタ９９のソースと接続するドレイン、グランド電位Ｖｓｓと接続するソース、入力端子ＸＲＳＴａと接続するゲートを備える。
インバータ１０３は、入力信号Ｘｒｓｔを入力端子ＸＲＳＴａに受け、その論理を反転させた信号ＲＳＴを出力する。

上記より、インバータ９０は、入力信号Ｘｒｓｔの論理が”Ｈ”であるときは、相補信号を入力端子ＩＰ及び入力端子ＩＭにより受け、その論理を反転させた出力信号を出力端子ＯＰ及び出力端子ＯＭを出力する。Ｐ型ＭＯＳトランジスタ９１、９３は高電位ＶｃｃをＰ型ＭＯＳトランジスタ９４、９５に供給し、Ｎ型ＭＯＳトランジスタ１００、１０２はグランド電位ＶｓｓをＮ型ＭＯＳトランジスタ９６、９９に供給するからである。また、インバータ９０は、入力信号Ｘｒｓｔの論理が”Ｌ”であるときは、入力端子ＩＰ、ＩＭから入力される信号の論理に関わらず、出力端子ＯＭから論理”Ｌ”の信号を出力し、出力端子ＯＰから論理”Ｈ”の信号を出力する。

図３は、パルス幅設定回路Ａ７０の動作を説明する図である。なお、パルス幅設定回路Ｂ８０の動作とパルス幅設定回路Ａ７０の動作は同様である。
信号ＩＮＡはＮＡＮＤ７３の一方の入力端子に入力されている。時刻Ｔ１に信号ＩＮＡの論理が論理”Ｌ”から論理”Ｈ”に立ち上がる。

フリップフロップ７１はＰＲ（プリセット）端子付きのＤ型フリップフロップである。そこで、時刻Ｔ２において、フリップフロップ７１は、パルス発生回路７４からのパルス信号をＰＲ端子で受けると、論理”Ｌ”の信号をＱ端子より出力する。
インバータ７２はフリップフロップ７１のＱ端子から出力される信号の反転信号を出力する。そこで、時刻Ｔ２において、インバータ７２は、Ｑ端子より論理”Ｌ”の信号を受けると、論理”Ｈ”の信号をＮＡＮＤ７３の他方の入力端子に出力する。
ＮＡＮＤ７３は一方の端子から入力された信号と、他方の端子から入力された信号の論理積をとり、その論理を反転させた信号をインバータ１１の入力端子ＸＲＳＴａに出力する。そこで、時刻Ｔ２において、インバータ７２は論理”Ｈ”の信号を出力し、信号ＩＮＡが論理”Ｈ”であるから、ＮＡＤＮ７３がインバータ１１へ出力する信号の論理は、論理”Ｈ”から論理”Ｌ”へ変化する。

そうすると、時刻Ｔ２以前において、インバータ１１の出力端子ＯＰは、入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けている間は、入力信号の反転論理を有する信号を出力する。すなわち、時刻Ｔ２以前において、インバータ１１は、論理”Ｌ”の信号を出力する。時刻Ｔ２において、入力端子ＸＲＳＴａに論理”Ｌ”の信号を受けると、インバータ１１の出力端子ＯＰは、入力信号の論理に関わらず、論理”Ｈ”の信号を出力する。

そこで、インバータ１１の出力端子ＯＰからの論理”Ｈ”の信号をインバータ１２が受けて、時刻Ｔ３において、インバータ１２の出力端子ＯＰからは論理”Ｌ”の信号が出力される。
次いで、インバータ１２の出力端子ＯＰからの論理”Ｌ”の信号をインバータ１３が受けて、時刻Ｔ４において、インバータ１３の出力端子ＯＰからは論理”Ｈ”の信号が出力される。
なお、インバータ１３、１５については、入力端子ＸＲＳＴａに論理”Ｈ”の信号が入力されている。また、インバータ１２、１４、１６については、検出結果出力回路１１０が出力する信号Ｘｒｓｔが入力端子ＸＲＳＴａに接続されている。信号Ｘｒｓｔの論理は、１回目の検出、２回目の検出のときには論理”Ｈ”であるが、３回目の検出終了後に論理”Ｌ”となる。
そうすると、時刻Ｔ４において、インバータ１３の出力端子ＯＰからの信号が論理”Ｌ”から論理”Ｈ”へ立ち上がると、フリップフロップ７１はＣＬＫ端子における論理の立ち上がりを受けて、Ｑ端子から出力する信号の論理は論理”Ｌ”から論理”Ｈ”に立ち上がる。次いで、インバータ７２が出力する信号の論理は論理”Ｈ”から論理”Ｌ”に立ち下がり、ＮＡＮＤ７３が出力する信号の論理は論理”Ｌ”から論理”Ｈ”に立ち上がる。

その結果、インバータ１１は入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けることになり、入力信号の反転論理を有する信号を出力する。すなわち、時刻Ｔ５において、インバータ１１は、論理”Ｌ”の信号を出力する。
ここで、インバータ１１の入力端子ＸＲＳＴａに論理”Ｈ”の信号Ｘｒｓｔが入力されなかったとしたならば、インバータ１６の出力信号、すなわち、インバータ１１の入力信号が時刻Ｔ７に論理”Ｌ”となるため、インバータ１１は論理”Ｈ”の信号を出力し続けることになる。その結果、インバータ１１からインバータ１６までのインバータの数は６個なので、インバータ１１からインバータ１６までが出力する信号の論理は固定となる。
しかし、時刻Ｔ５において、すなわち、インバータ１６の論理が論理”Ｌ”となる前に、インバータ１１が入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けて、その出力信号の論理が変化すると、時刻Ｔ２において発生したインバータ１１の論理変化を、時刻Ｔ５において発生したインバータ１１の論理変化が追っかけて、インバータ列（インバータ１１からインバータ１６まで）を伝搬することになる。その結果、ループ上に接続されているインバータ列が偶数のインバータから構成されている場合でも、インバータ列内のインバータが出力信号の論理が固定しない。
次いで、インバータ１３の出力端子ＯＰからの論理”Ｈ”の信号をインバータ１４が受けて、時刻Ｔ５において、インバータ１４の出力端子ＯＰからは論理”Ｌ”の信号が出力される。
次いで、インバータ１４の出力端子ＯＰからの論理”Ｌ”の信号をインバータ１５が受けて、時刻Ｔ６において、インバータ１５の出力端子ＯＰからは論理”Ｈ”の信号が出力される。
次いで、インバータ１５の出力端子ＯＰからの論理”Ｈ”の信号をインバータ１６が受けて、時刻Ｔ７において、インバータ１６の出力端子ＯＰからは論理”Ｌ”の信号が出力される。すなわち、インバータ１６から出力される信号の論理が論理”Ｈ”から論理”Ｌ”に立ち下がるので、パルス発生回路７４は、フリップフロップ７１のＰＲ端子に向け、パルス信号を出力する。なお、インバータ１６の出力端子ＯＰは時刻Ｔ９において、論理”Ｌ”から論理”Ｈ”に立ち上がる信号を出力する。インバータ１１が時刻Ｔ５において、出力した論理”Ｌ”の信号が伝搬したためである。そうすると、カウンタ回路Ａ６１はインバータ１６の出力端子ＯＰからの信号が論理”Ｌ”から論理”Ｈ”に立ち上がることに応じてカウントアップする。
その結果、インバータ１１のＸＳＲＴ端子が論理”Ｌ”の信号を受けることになり、時刻Ｔ８において、インバータ１１の出力端子ＯＰからは論理”Ｈ”の信号が出力される。

その後、上記の動作を、インバータ１１からインバータ１６まで、及び、パルス幅設定回路Ａ７０は繰り返すので、インバータ１１の出力端子ＯＰ、ＯＭから、パルス信号は繰り返し出力される。その結果、インバータ１１からインバータ１６までには、Ｔ８からＴ９までの期間、Ｔ９からＴ１０までの期間に示すように、インバータ１１からインバータ１６までの信号伝搬期間で決定される一定周期で論理”Ｈ”、論理”Ｌ”を繰り返すクロック信号が発生する。また、インバータ１１の出力端子ＯＰ、ＯＭから出力される信号の論理”Ｈ”の期間は、インバータ１１からインバータ１３まで、及びパルス幅設定回路Ａ７０を信号が伝搬する期間で決定される。その結果、論理”Ｈ”の期間を決定するインバータの段数が１周期の期間を決定するインバータの段数の半分となるため、インバータ１１から出力される信号の論理”Ｈ”の期間、及び、論理”Ｌ”の期間はほぼ等しいものとなる。
以上より、第１の遅延回路１０において、時間間隔がＴ１０からＴ１２、すなわち、Ｔｆとなるパルス信号であって、パルス幅が時間間隔Ｔ１０からＴ１２までの約半分となるパルス信号が発生する。また、同様に、第２の遅延回路２０においても、時間間隔がＴｓであり、また、パルス幅が約その半分のパルス信号が発生する。

図４は、ＴＤＣ回路５０による時間間隔の計測原理を説明する図である。そこで、第１の遅延回路１０への入力信号ＩＮＡの論理”Ｈ”から論理”Ｌ”への立ち上がりと、第２の遅延回路２０への入力信号ＩＮＢの論理”Ｈ”から論理”Ｌ”の立ち上がりとの時間間隔を測定する場合を例にとって、以下、計測原理を説明する。
ここで、図４に示すように、第１の遅延回路１０を構成するインバータ１１から出力される、パルス間隔Ｔｆのパルス信号により、第１の遅延回路１０において、周期Ｔｆのクロック信号が発生する。また、第２の遅延回路２０を構成するインバータ２１から出力されるパルス信号により、第２の遅延回路２０において、周期Ｔｓのパルス信号が伝搬する。

そこで、図４の最初の段に示すように、入力信号ＩＮＡの論理”Ｈ”から論理”Ｌ”の立ち上がり後、ある時間の経過後、入力信号ＩＮＢの論理”Ｈ”から論理”Ｌ”の立ち上がりがあったとする。そして、カウンタＡ６１及びカウンタＢ６２のカウント数が０であるとき、すなわち、入力信号ＩＮＡ、ＩＮＢの入力により発生するパルス信号がカウンタ回路Ａ６１、Ｂ６２に達しない前の期間において、４段目のインバータ２４がパルス信号を出力する時刻より、４段目のインバータ１４がパルス信号を出力する時刻が遅く、５段目のインバータ１５がパルス信号を出力する時刻より、５段目のインバータ２５がパルス信号を出力する時刻が早いとする。すなわち、最初のパルス信号の周回において、第２の遅延回路２０を走るパルス信号間の間隔が長いため、４段目のインバータと５段目のインバータの間で、第１の遅延回路１０を走るパルス信号が第２の遅延回路２０を走るパルス信号の発生時期が逆転したとする。

その後、図４の次の段に示すように、カウンタ回路Ａ６１、カウンタ回路Ｂ６２のカウント数が１であるとき、すなわち、第１の遅延回路１０において発生したパルス信号及び第２の遅延回路２０において発生したパルス信号が第１周回にあるとき、第１の遅延回路１０中のパルス信号は、第２の遅延回路２０中のパルス信号に比較し、少しづつ早めに立ち上がるようになる。第２の遅延回路２０中のパルス信号間の間隔が長いためである。

次いで、図４の最終の段に示すように、カウンタ回路Ａ６１のカウント数はｋ、及びカウンタ回路Ｂ６２のカウント数は（ｋ＋１）であるとき、すなわち、入力信号ＩＮＡ、ＩＮＢの入力により発生するパルス信号がカウンタ回路Ａ６１においてｋ周回目、カウンタ回路Ｂ６２において（ｋ＋１）周回目に入った時において、３段目のインバータ２３がパルス信号を出力する時刻より、３段目のインバータ１３がパルス信号を出力する時刻が遅く、４段目のインバータ１４がパルス信号を出力する時刻より、４段目のインバータ２４がパルス信号を出力する時刻が速いとする。すなわち、第１の遅延回路１０中のパルス信号のｋ周回において、３段目のインバータと４段目のインバータの間で、第１の遅延回路１０中を走るパルス信号が第２の遅延回路２０中を走るパルス信号に対して早く立ち上がったとする。

ここで、第１の遅延回路１０のパルス信号間の周期をＴｆ、第２の遅延回路２０のパルス信号間の周期をＴｓとする。次いで、第２の遅延回路２０のパルス信号間の周期をＴｓが長いために、第１回目に、Ｃ周回した第１の遅延回路１０中を走るパルス信号が第２の遅延回路２０中を走るパルス信号より早く立ち上がることとなったときに、そのパルス信号を発生しているインバータの位置をＡとする。さらに、第２回目に、Ｄ周回した第１の遅延回路１０中を走るパルス信号が第２の遅延回路２０中を走るパルス信号より早く立ち上がることとなったときに、そのパルス信号を発生しているインバータの位置をＢとする。さらに、ｋ＝（Ｄ−Ｃ）とすると、第２の遅延回路２０中のインバータのパルス信号間の周期が長いため、第２の遅延回路２０中のパルス信号に対して、第１の遅延回路１０中のパルス信号が早く立ち上がるようになるためには、第１の遅延回路１０中のパルス信号のほうが１周多くループをまわることになるため、次の式（１）の関係式が成立する。
（６ｋ−Ａ＋Ｂ）Ｔｓ＝（６（ｋ＋１）−Ａ＋Ｂ）Ｔｆ―――式（１）
Ｔｆ＝Ｔｓ−Δｔとすると、さらに、式（１）から式（２）が導かれる。
（６ｋ−Ａ＋Ｂ）Ｔｓ＝（６（ｋ＋１）−Ａ＋Ｂ）×（Ｔｓ−Δｔ）―――式（２）
そうすると、式（３）が導かれる。
Δｔ＝６Ｔｓ／（６ｋ＋６−Ａ＋Ｂ）――――式（３）
さらに、入力信号ＩＮＡの論理の立ち上がりと入力信号ＩＮＢの論理の立ち上がりとの時間差ＴＴは次の式より表される。
ＴＴ＝Ａ×Δｔ―――――――式（４）
上記の実例では、最初の周回において５段目のインバータで、１回目に、第１の遅延回路１０のパルス信号が早く立ち上がることとなった後、第１の遅延回路１０におけるｋ＋１周回目のパルス信号を、第２の遅延回路２０におけるパルス信号が再び、ｋ周回して、４段目のインバータにおいて第１の遅延回路１０のパルス信号が早く立ち上がることとなるため、式（３）は式（３Ａ）となる。
Δｔ＝６Ｔｓ／（６ｋ＋５）――――式（３Ａ）

以上より、第１の遅延回路１０において発生するパルス信号のパルス間隔Ｔｆと、第２の遅延回路２０において発生するパルス信号のパルス間隔Ｔｓとの差が式（３）により、与えられる。また、図４に示す例では、インバータ５段分を通過することにより、入力信号ＩＮＡから発生したパルス信号が、入力信号ＩＮＢから発生したパルス信号より、早く立ち上がることになるため、式（３Ａ）より入力信号ＩＮＡの論理の立ち上がりと入力信号ＩＮＢの論理の立ち上がりとの時間差は式（４）より、５×Δｔ＝３０Ｔｓ／（６ｋ＋５）となる。
ここで、時間間隔Ｔｓは基準クロックにより測定することになるが、その測定方法は、図７を用いて説明する。

図５は、第１のフリップフロップ列３０及び第２のフリップフロップ列４０の動作について説明する図である。
図５においては、入力信号ＩＮＡと入力信号ＩＮＢとは、プラスの時間差をもって入力されている、すなわち、入力信号ＩＮＡの入力より前に入力信号ＩＮＢが入力されている。
入力信号ＩＮＡが第１の遅延回路１０に入力され、インバータ１１、１２、１３、１４、１５、１６と伝搬して行く様子を示す。

インバータ１１が出力する信号の論理の立ち上がりは時間Ｔ２、Ｔ８、Ｔ１４、Ｔ２０にある。また、インバータ１１が出力する信号の論理の立ち下がりは、時間Ｔ５、Ｔ１１、Ｔ１７、Ｔ２３にある。
インバータ１２が出力する信号の論理の立ち上がりは時間Ｔ６、Ｔ１２、Ｔ１８、Ｔ２４にある。また、インバータ１２が出力する信号の論理の立ち下がりは、時間Ｔ３、Ｔ９、Ｔ１５、Ｔ２１にある。
インバータ１３が出力する信号の論理の立ち上がりは時間Ｔ４、Ｔ１０、Ｔ１６、Ｔ２２にある。また、インバータ１３が出力する信号の論理の立ち下がりは、時間Ｔ７、Ｔ１３、Ｔ１９にある。
インバータ１４が出力する信号の論理の立ち上がりは時間Ｔ８、Ｔ１４、Ｔ２０にある。また、インバータ１４が出力する信号の論理の立ち下がりは、時間Ｔ５、Ｔ１１、Ｔ１７、Ｔ２３にある。
インバータ１５が出力する信号の論理の立ち上がりは時間Ｔ６、Ｔ１２、Ｔ１８、Ｔ２４にある。また、インバータ１５が出力する信号の論理の立ち下がりは、時間Ｔ９、Ｔ１５、Ｔ２１にある。
インバータ１６が出力する信号の論理の立ち上がりは時間Ｔ１０、Ｔ１６、Ｔ２２にある。また、インバータ１６が出力する信号の論理の立ち下がりは、時間Ｔ７、Ｔ１３、Ｔ１９にある。
インバータ１１は立ち上がり論理を有するパルス信号であり、その後からインバータ１６までは、立ち下がり論理を有するパルス信号と立ち上がり論理を有するパルス信号を交互に発生する。

また、入力信号ＩＮＢが第２の遅延回路２０に入力され、インバータ２１、２２、２３、２４、２５、２６と伝搬して行く様子を示す。
インバータ２１が出力する信号の論理の立ち上がりは時間Ｔ１、Ｔ９、Ｔ１７にある。また、インバータ１１が出力する信号の論理の立ち下がりは、時間Ｔ５、Ｔ１３、Ｔ２１にある。

インバータ２２が出力する信号の論理の立ち上がりは時間Ｔ６とＴ７の間、Ｔ１４とＴ１５の間、Ｔ２２とＴ２３の間にある。また、インバータ２２が出力する信号の論理の立ち下がりは、時間Ｔ２とＴ３の間、Ｔ１０とＴ１１の間、Ｔ１８とＴ１９の間にある。
インバータ２３が出力する信号の論理の立ち上がりは時間Ｔ３とＴ４の間、Ｔ１１とＴ１２の間、Ｔ１９とＴ２０の間にある。また、インバータ２３が出力する信号の論理の立ち下がりは、時間Ｔ７とＴ８の間、Ｔ１５とＴ１６の間、Ｔ２３とＴ２４の間にある。
インバータ２４が出力する信号の論理の立ち上がりは時間Ｔ９、Ｔ１７、Ｔ２５にある。また、インバータ２４が出力する信号の論理の立ち下がりは、時間Ｔ５、Ｔ１３、Ｔ２１にある。
インバータ２５が出力する信号の論理の立ち上がりは時間Ｔ６とＴ７の間、Ｔ１４とＴ１５の間、Ｔ２２とＴ２３の間にある。また、インバータ２５が出力する信号の論理の立ち下がりは、時間Ｔ１０とＴ１１の間、Ｔ１８とＴ１９の間にある。
インバータ２６が出力する信号の論理の立ち上がりは時間Ｔ１１とＴ１２の間、Ｔ１９とＴ２０の間にある。また、インバータ２６が出力する信号の論理の立ち下がりは、時間Ｔ７とＴ８の間、Ｔ１５とＴ１６の間、Ｔ２３とＴ２４の間にある。
インバータ２１は立ち上がり論理を有するパルス信号であり、その後からインバータ２６までは、立ち下がり論理を有するパルス信号と立ち上がり論理を有するパルス信号を交互に発生する。

図１における説明から、第１のフリップフロップ列３０は、第２の遅延回路１０のインバータ列それぞれから発生するパルス信号によって、第１の遅延回路２０のインバータ列それぞれから発生するパルス信号をラッチするフリップフロップ列から構成されている。
ここで、第１の遅延回路１０中のパルス信号より、第２の遅延回路２０中のパルス信号の論理変化が早い状態であるときには、第１のフリップフロップ列３０に属するフリップフロップは論理”Ｌ”の信号を出力する。ここで、論理変化とは、論理の立ち上がり、及び、論理の立ち下がりの双方をいう。

その逆に、第１の遅延回路１０中のパルス信号より、第２の遅延回路２０中のパルス信号の論理変化が遅い状態であるときには、第１のフリップフロップ列３０に属するフリップフロップは論理”Ｈ”の信号を出力する。
従って、第２の遅延回路２０中のパルス信号の論理変化が早い状態のときに、すべての第１のフリップフロップ列のフリップフロップは一旦論理”Ｌ”の信号を出力するが、第２の遅延回路２０中のパルス信号の論理変化が遅い状態であるときには、その状態となった第１の遅延回路１０、及び、第２の遅延回路２０のインバータからの信号を受け取ったフリップフロップから論理”Ｈ”の信号を出力する。
その後、さらに、第１の遅延回路１０中のパルス信号より、第２の遅延回路２０中のパルス信号の論理変化が早い状態となったときには、第１のフリップフロップ列３０に属するフリップフロップは論理”Ｌ”の信号を出力する。
従って、本実施例においては、フリップフロップ３１からフリップフロップ３６までのＱ端子それぞれは、信号Ｑ１から信号Ｑ６までを出力する。従って、上記の説明からわかるように、本実施例においては、信号Ｑ５は時間Ｔ６とＴ７との間で、信号Ｑ６は時間Ｔ７とＴ８との間で、信号Ｑ１は時間Ｔ９で、信号Ｑ２は時間Ｔ１０とＴ１１の間で、信号Ｑ３は時間Ｔ１１とＴ１２との間で、信号Ｑ４は時間Ｔ１３で、それぞれ信号の論理が立ち上がる。そして、信号Ｑ２は時間Ｔ１８とＴ１９の間で、信号Ｑ３は時間Ｔ１９とＴ２０の間で、信号Ｑ４は時間Ｔ２１で、信号Ｑ５は時間Ｔ２２とＴ２３の間で、信号Ｑ６は時間Ｔ２３とＴ２４の間で、信号Ｑ１は時間Ｔ２５においてそれぞれ、信号の論理が立ち下がる。

第２のフリップフロップ列４０は、第１のフリップフロップ列３０のフリップフロップ列の内の一つから出力される出力信号を、そのフリップフロップの一つ前のフリップフロップから出力される出力信号でラッチするフリップフロップ４１、４２、４３、４４、４５、４６から構成されている。従って、最初に出力論理が論理”Ｌ”から論理”Ｈ”に変化した第１フリップフロップ列のフリップフロップから出力される出力信号は、第２の遅延回路２０中のパルス信号の立ち上がりが遅い状態が続き、その一つ前のフリップフロップからの出力される出力信号が論理”Ｌ”から論理”Ｈ”に変化した時に、第２のフリップフロップ列４０のフリップフロップによってラッチされ、その第２のフリップフロップ列４０のフリップフロップが出力する出力信号の論理が変化する。
従って、本実施例においては、フリップフロップ４１からフリップフロップ４６までのＱ端子それぞれは、信号ＱＱ１から信号ＱＱ６までを出力する。そして、信号ＱＱ４のみが、時間Ｔ１３においてその論理が立ち上がる。

すなわち、第１の遅延回路１０を走るパルス信号が、第２の遅延回路２０を走るパルス信号より早く立ち上がったと認識した、第１のフリップフロップ列のフリップフロップを、第２のフリップフロップ列４０は検出する。そうすると、第１の遅延回路１０中のパルス信号が早く立ち上がったときにパルス信号を発生しているインバータの位置情報を検出する。
従って、上記の式（３）を導くにあたり、上記の式（１）で使用した、最初のパルス信号の周回において、何段目のインバータでパルス信号の早い論理変化があったかを示す位置情報、及び、パルス信号のｋ周回目において、何段目のインバータでパルス信号の早い論理の立ち上がりがあったかを示す位置情報を、第２のフリップフロップ列４０は検出する回路である。

図６Ａ、Ｂは第１のフリップフロップ列３０を構成するフリップフロップ３１から３６までにメタステーブル状態が発生したときの処理を説明する図である。図６Ａは第１のフリップフロップ列３０のフリップフロップ３５にメタステーブル状態が発生し、フリップフロップ３５の出力信号Ｑ５の論理が不安定となり、その出力信号Ｑ５の論理の立ち上がりが、フリップフロップ３１の出力信号Ｑ１の論理の立ち上がりの後になったところを示す図である。なお、メタステーブル状態とはフリップフロップへの入力信号のセットアップ時間やホールド時間が満たされない場合に、フリップフロップの出力信号が不安定となる状態をいう。
そして、フリップフロップ３６、３１、３２、３３、３４の出力信号Ｑ６、Ｑ１、Ｑ２、Ｑ３、Ｑ４の論理は、順に立ち上がっている。

その結果、第２のフリップフロップ列４０のフリップフロップ４５の出力信号ＱＱ５の論理が立ち上がってからフリップフロップ４４の出力信号ＱＱ４の論理が立ち上がることになる。フリップフロップ４５の出力信号ＱＱ５の論理が立ち上がるのは、第１のフリップフロップ列のフリップフロップ３６の出力信号の論理が論理”Ｌ”から論理”Ｈ”に立ち上がる前にフリップフロップ３５の論理が論理”Ｌ”から論理”Ｈ”に立ち上がるに立ち上がるところ、論理の立ち上がり順序が逆になってしまうからである。
その後、第１の遅延回路のインバータ１１から１６における、パルス信号の早い論理変化の状態が終了して、出力信号Ｑ１から出力信号Ｑ５の論理が、順次、立ち下がる。

図６Ｂは、フリップフロップ４１からフリップフロップ４６までの出力信号ＱＱ１からＱＱ６までの論理の状態と、第２の遅延回路２０中のパルス信号の立ち上がりが遅い状態が始まった、第２の遅延回路２０のインバータの位置との関係を示す表である。図６Ｂが示す表の最左端の欄から順に、出力信号ＱＱ１から出力信号ＱＱ６までの論理状態を示し、表の最右端の欄には、出力信号ＱＱ１から出力信号ＱＱ６までの論理状態によって判定されるインバータの位置を示す。出力信号ＱＱ１から出力信号ＱＱ６までの論理状態（×００００１）は位置０を、（００００１×）は位置５を、（０００１×０）は位置４を、（００１×００）は位置３を、（０１×０００）は位置２を、（１×００００）は位置１を示す。なお、論理状態で×は論理状態が”１”であっても”０”であってもよい状態、いわゆる、don’t care状態を表す。
出力信号の状態が論理”１”であったときに、その出力信号に引き続く出力信号の状態をdon’t care状態とすると、第２の遅延回路２０のインバータが出力するパルス信号の立ち上がりが、第１の遅延回路１０中のパルス信号より、遅い状態となった場合において、第２の遅延回路２０のインバータの出力信号と、第１の遅延回路１０のインバータの出力信号を受ける、第１のフリップフロップ列３０のフリップフロップにおいて、出力信号間の時間間隔が短くなり、メタステーブル状態となっても、第２の遅延回路２０のインバータが出力するパルス信号の立ち上がりが遅い状態となった、第２の遅延回路２０のインバータの位置を判定できる。
すなわち、図６Ａに示した状態において、出力信号ＱＱ４と出力信号ＱＱ５の双方に、論理の立ち上がりがあっても、出力信号ＱＱ５の論理の立ち上がりは無視され、出力信号ＱＱ４の論理の立ち上がりの結果のみから、第２の遅延回路２０のインバータの位置は５番目であることがわかる。

図７は、検出結果出力回路１１０を示す図である。検出結果出力回路１１０はカウンタ１１１、フリップフロップ１１２、１１３、１１４、フリップフロップ１１５ａから１１５ｃ、インバータ１１５ｄ、１１５ｆ、１１５ｈ、アンド１１５ｅ、オア１１５ｇ、フリップフロップ１１６ａ１から１１６ａｎ（ｎは正の整数）、フリップフロップ１１７ａ１から１１７ａｎ（ｎは正の整数）、フリップフロップ１１８ａ１から１１８ａｎ（ｎは正の整数）、フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）、フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）、フリップフロップ１２１ａ１からフリップフロップ１２１ａｍ（ｍは正の整数）、フリップフロップ１２２ａ１からフリップフロップ１２２ａ６まで、フリップフロップ１２３ａ１からフリップフロップ１２３ａ６までから構成されている。
カウンタ１１１は、信号ＩＮＢ、基準ＣＬＫ（基準クロック）、及び、フリップフロップ１１４のＱ端子からの信号を受ける。信号ＩＮＢの論理が論理”Ｌ”から論理”Ｈ”に立ち上がると、カウンタ１１１は基準ＣＬＫのカウントを開始し、その後、フリップフロップ１１４のＱ端子からの信号が論理”Ｌ”から論理”Ｈ”に立ち上がると、基準ＣＬＫのカウントを終了する。そして、基準クロックのカウントを終了すると、カウンタ１１１は基準ＣＬＫのカウント開始から終了までの間にカウントした基準ＣＬＫのカウント数Ｎｒｅｆを２進法で表したときの各ビットに対応する論理を有するＳ（ｓは正の整数）本の信号を出力する。

フリップフロップ１１２、１１３、及び、１１４はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、フリップフロップ１１２、１１３、及び、１１４のＤ端子に入力されている信号をラッチし、フリップフロップ１１２、１１３、及び、１１４のＱ端子から出力する。フリップフロップ１１２、１１３、及び、１１４のＱ端子から出力される信号の初期論理は”Ｌ”である。また、フリップフロップ１１２のＤ端子には常に論理”Ｈ”の信号が入力されている。フリップフロップ１１２のＱ端子はフリップフロップ１１３のＤ端子に接続し、フリップフロップ１１３のＱ端子はフリップフロップ１１４のＤ端子に接続し、フリップフロップ１１４のＱ端子はインバータ１１５の入力端子に接続している。ここで、信号ＩＮＢはパルス幅設定回路Ｂ８０に対する入力信号であり、信号ＩＮＢを受けたＮＡＮＤ７３からの出力信号により、インバータ２１はパルス信号を発生する。その結果、第１の遅延回路１０中のパルス信号に対して、第２の遅延回路２０のインバータ２１が出力するパルス信号の立ち上がりが一致すると、フリップフロップ３１のＱ端子から出力される信号Ｑ１の論理が論理”Ｌ”から論理”Ｈ”に立ち上がる。従って、第１の遅延回路１０中のパルス信号に対して、第２の遅延回路２０のインバータ２１が出力するパルス信号の立ち上がりが一致することが、３回起きると、フリップフロップ１１４のＱ端子から出力される信号の論理が”Ｈ”となる。

フリッフフロップ１１４のＱ端子からの出力信号は、フリップフロップ１１５ａのＤ端子に接続し、フリップフロップ１１５ａのＱ端子はフリップフロップ１１５ｂのＤ端子に接続し、フリップフロップ１１５ｂのＱ端子はフリップフロップ１１５ｃのＤ端子に接続する。フリップフロップ１１５ａ、１１５ｂ、１１５ｃのＣＬＫ端子は基準クロックＣＬＫが入力される。従って、フリッフフロップ１１４のＱ端子からの論理”Ｈ”は順次、フリップフロップ１１５ａ、１１５ｂ、１１５ｃにおいて基準クロックＣＬＫによってラッチされ、それぞれのＱ端子より、論理”Ｈ”の信号が順次出力される。フリップフロップ１１５ｃのＱ端子は、インバータ１１５ｄを介してアンド１１５ｅの一方の端子に接続し、フリップフロップ１１５ｂのＱ端子はアンド１１５ｅの他方の端子に接続する。そうすると、アンド１１５ｅからは、基準クロックＣＬＫの１周期分の論理”Ｈ”のパルス信号が出力される。アンド１１５ｅの出力信号はオア１１５ｇの一方の端子に接続し、インバータ１１５ｈを介して信号Ｘｒｓｔとなるので、アンド１１５ｅから論理”Ｈ”のパルス信号が出力されると、信号Ｘｒｓｔはその期間、論理”Ｌ”となる。その結果、インバータ１２、１４、１６、２２、２４、２６が出力する信号の論理が固定される。
一方、信号ｍａｓｔｅｒｘｒｓｔはＴＤＣ５０の動作時に論理”Ｈ”であり、待機時には論理”Ｌ”となる信号であり、インバータ１１５ｆを介して、オア回路１１５ｇの他方の端子に入力される。その結果、オア１１５ｇはアンド１１５ｅからのパルス信号が入力されない限り、論理”Ｌ”を出力するので、信号Ｘｒｓｔは、ＴＤＣ５０の動作時には、論理”Ｈ”の信号をである。その結果、インバータ１２、１４、１６、２２、２４、２６は通常のインバータとして機能する。なお、ＴＤＣ５０の待機時には、信号ｍａｓｔｅｒｘｒｓｔは論理”Ｌ”であり、インバータ１２、１４、１６、２２、２４、２６が出力する信号の論理は固定される。
なお、信号Ｘｒｓｔの論理が”Ｌ”であるときには、図１に示すように、フリップフロップ３１から３６まで、フリップフロップ４１から４６まで、カンウンタＡ６１、カウンタＢ６２はリセットされる。

フリップフロップ１１６ａ１からフリップフロップ１１６ａｎ（ｎは正の整数）、フリップフロップ１１７ａ１からフリップフロップ１１７ａｎ（ｎは正の整数）、フリップフロップ１１８ａ１からフリップフロップ１１８ａｎ（ｎは正の整数）はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
フリップフロップ１１６ａ１からフリップフロップ１１６ａｎ（ｎは正の整数）のそれぞれのＤ端子は、カウンタＡ６１から出力される、カウンタ数を２進方で表した場合の各デジットの論理を有する信号を受け取る。また、フリップフロップ１１６ａ１からフリップフロップ１１６ａｎ（ｎは正の整数）のそれぞれのＱ端子は、フリップフロップ１１７ａ１からフリップフロップ１１７ａｎ（ｎは正の整数）のＤ端子と接続している。
フリップフロップ１１７ａ１からフリップフロップ１１７ａｎ（ｎは正の整数）のそれぞれのＱ端子は、フリップフロップ１１８ａ１からフリップフロップ１１８ａｎ（ｎは正の整数）のＤ端子と接続している。フリップフロップ１１７ａ１からフリップフロップ１１７ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号２ｎｄＣＡの内の一つを出力する。信号２ｎｄＣＡは、２回目に第１の遅延回路１０中のパルス信号が第２の遅延２０中のパルスに対して早く論理変化したときのパルス信号の周回数を表す。
フリップフロップ１１８ａ１からフリップフロップ１１８ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号１ｓｔＣＡの内の一つを出力する。信号１ｓｔＣＡは、１回目に第１の遅延回路１０中のパルス信号が第２の遅延２０中のパルス信号に対して早いときのパルス信号の周回数を表す。

フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）、フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）、フリップフロップ１２１ａ１からフリップフロップ１２１ａｍ（ｍは正の整数）はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）のそれぞれのＤ端子は、カウンタＢ６２から出力される、カウンタ数を２進方で表した場合の各デジットの論理を有する信号を受け取る。また、フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）のＤ端子と接続している。フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号３ｉｒｄＣＢの内の一つを出力する。フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１２１ａ１からフリップフロップ１２１ａｍ（ｍは正の整数）のＤ端子と接続している。フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号２ｎｄＣＢの内の一つを出力する。フリップフロップ１２１ａ１からフリップフロップ１２１ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号１ｓｔＣＡの内の一つを出力する。

ここで、Ｍ本の信号３ｉｒｄＣＢで表される２進数は、３回目に第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より早く論理変化があったときのカウンタＢ６２のカウント数Ｎｂを表す。また、基準ＣＬＫカウント終了エッジがカウンタ１１１に入力され、基準ＣＬＫのカウントが終了した時は、３回目に第１の遅延回路１０中のパルス信号が第２の遅延回路２０中のパルス信号より早く論理変化があったときと一致する。そうすると、基準ＣＬＫの周期をＴｒｅｆ、基準ＣＬＫのカウント数Ｎｒｅｆ、第２の遅延回路２０中のパルス信号の周期をＴｓとすると、以下の式が成立する。
Ｔｓ＝Ｔｒｅｆ×Ｎｒｅｆ／（６Ｎｂ＋１）―――――式（５）
従って、基準ＣＬＫのクロック周期Ｔｒｅｆがわかっていれば、式（５）より、第２の遅延回路２０中のパルス信号の周期Ｔｓを計算することができる。

フリップフロップ１２２ａ１からフリップフロップ１２２ａ６及びフリップフロップ１２３ａ１から１２３ａ６は、ＣＬＫ端子でフリップフロップ３１のＸＱ端子からの信号ＸＱ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
フリップフロップ１２２ａ１からフリップフロップ１２２ａ６はそれぞれのＤ端子により、フリップフロップ４１からフリップフロップ４６までのＱ端子からの出力信号ＱＱ１からＱＱ６までをそれぞれ受ける。

フリップフロップ１２２ａ１からフリップフロップ１２２ａ６のＱ端子それぞれは、フリップフロップ１２３ａ１から１２３ａ６のＤ端子それぞれに接続している。
フリップフロップ１２２ａ１からフリップフロップ１２２ａ６のＱ端子それぞれは信号２ｎｄＱＱ１ｄｔから信号２ｎｄＱＱ６ｄｔまでをそれぞれ出力する。信号２ｎｄＱＱ１ｄｔから信号２ｎｄＱＱ６ｄｔまでは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、２回目に早く論理の変化があったときに、その早い論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。

フリップフロップ１２３ａ１からフリップフロップ１２３ａ６のＱ端子それぞれは信号１ｓｔＱＱ１ｄｔから信号１ｓｔＱＱ６ｄｔまでをそれぞれ出力する。信号１ｓｔＱＱ１ｄｔから信号１ｓｔＱＱ６ｄｔまでは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、１回目に早く論理の変化があったときに、その早い論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。
従って、信号１ｓｔＱＱ１ｄｔから信号１ｓｔＱＱ６ｄｔまでによって表される２進数は、式（３）のＡを表示している。また、信号２ｎｄＱＱ１ｄｔから信号２ｎｄＱＱ６ｄｔまでによって表される２進数は、式（３）のＢを表示している。
さらに、Ｎ本の２ｎｄＣＡが表す２進数からＮ本の１ｓｔＣＡが表す２進数を差し引くと、式（３）において説明したｋを導くことができる。また、Ｍ本の２ｎｄＣＢが表す２進数からＭ本の１ｓｔＣＢが表す２進数を差し引くと、式（３）において説明した（ｋ＋１）を導くことができる。そうすると、数値Ａ、Ｂ、ｋ、ｋ＋１を式（３）に実際にいれることにより、式（３）より、第２の遅延回路２０のパルス信号の周期をＴｓとして、Δｔを計算することができる。また、式（４）より、入力信号ＩＮＡと入力信号ＩＮＢの入力の時間差を求めることができる。

すでに、式（５）より、Ｔｓは基準クロックの周期Ｔｒｅｆとの関係で、求められているので、最終的に、入力信号ＩＮＡと入力信号ＩＮＢの入力の時間差ＴＴをＴｒｅｆによって、次の式より求めることができる。
ＴＴ＝６Ａ×Ｔｒｅｆ×（６Ｎｂ＋１）／Ｎｒｅｆ／（６ｋ＋６−Ａ＋Ｂ）――式（６）

以上より、実施例１のＴＤＣ回路５０は、
入力される信号の論理を反転させた信号を、第１の信号遅延時間後に、出力する第１の反転遅延素子（インバータ１１等）を偶数個、ループ状に接続してなる第１の遅延回路（第１の遅延回路）と、
入力される信号の論理を反転させた信号を、前記第1の信号遅延時間とは異なる第２の信号遅延時間後に、出力する第２の反転遅延素子（インバータ２１等）を偶数個であって、前記第１の反転遅延素子と同数、ループ状に接続してなる第２の遅延回路（第２の遅延回路）と、
第１の入力信号(信号ＩＮＡ)を受け、前記第１の反転遅延素子のいずれかから第１パルス信号を発生させる第１パルス信号駆動回路（パルス幅設定回路Ａ７０）と、
第２の入力信号（信号ＩＮＢ）を受け、前記第２の反転遅延素子のいずれかから第２パルス信号を発生させる第２パルス信号駆動回路（パルス幅設定回路Ｂ８０）と、
前記第２パルス信号又は前記第２パルス信号に起因して発生した前記第２の反転遅延素子からのパルス信号を含む第４パルス信号によって、前記第２の反転遅延素子それぞれに対応する前記第１の反転遅延素子が出力する前記第１のパルス信号又は前記第１パルス信号に起因して発生した前記第１の反転遅延素子からのパルス信号を含む第３パルス信号の論理をラッチする、複数の第１フリップフロップ回路（第１のフリップフロップ列３０）と、
第１の反転遅延素子のいずれか一つが発生するパルス信号をカウントする第１のカウンタ（カウンタＡ６１）と、
第２の反転遅延素子のいずれか一つが発生するパルス信号をカウントする第２のカウンタ（カウンタＢ６２）と、
前記第３パルス信号を、前記第４パルス信号によって、前記複数の第１フリップフロップのそれぞれによってラッチしたときに、前記複数の第１フリップフロップのいずれかがラッチした信号が論理”Ｌ”から論理”Ｈ”へ変化したときに、前記第１のカウンタ及び前記第２のカウンタのカウント数を記憶する記憶回路（検出結果出力回路１１０）と、を備えることを特徴とするＴＤＣ回路である。

そうすると、まず、第１パルス信号駆動回路により発生させられたパルス信号が、ループ状に接続された第１遅延回路内を伝搬する。また、第２パルス信号駆動回路により発生させられたパルス信号も、ループ状に接続された第２遅延回路内を伝搬する。
第１の入力信号が先に入力され、第２の入力信号が、その後、時間差をもって入力された場合、第１パルス信号駆動回路と、第２パルス信号駆動回路の動作開始に時間差が生じるので、第１遅延回路中の第３パルス信号の発生と、第２遅延回路中の第４パルス信号の発生に時間差が生じる。

ここで、第１の反転遅延素子の第１信号遅延時間に比較し、第２の反転遅延素子の第２信号遅延時間が長いと、第２の遅延回路中の第４パルス信号の間隔が長くなる。
従って、パルス発生の時期に時間差があっても、第１の遅延回路中を伝搬する第３パルス信号が第２の遅延回路中を伝搬する第４パルス信号より早く論理変化があり、さらに、ループ状の反転遅延素子を伝搬して、２回目の早い論理変化が起こる。
そうすると、一回目の早い論理変化から、２回目の早い論理変化までのパルスの伝搬に関わった第１の反転遅延素子の数と、第２の反転遅延素子の数から、第１の信号遅延時間と第２の信号遅延時間との差と、第２の信号遅延時間との比率を求めることができる。
一方、第２の信号遅延時間は基準クロックとの比較により、求めることができるので、第１の信号遅延時間と第２の信号遅延時間との差を求めることができる。
その結果、第１の入力信号と第２の入力信号との入力時期の時間差は、第１回目の早い論理変化までのパルスの伝搬に関わった、第２の遅延回路の第２の反転素子の数と、第１の信号遅延時間と第２の信号遅延時間との差から求めることができる。

次に、ＴＤＣ回路５０は、さらに、前記複数の第１フリップフロップの内の一つの出力をＣＬＫ端子に受けるとともに、その他の第１フリップフロップの内の一つからの出力をＤ端子で受ける、複数の第２フリップフロップ（フリップフロップ４１からフリップフロップ４６まで、すなわち、第２のフリップフロップ列４０）を備えることを特徴とするＴＤＣ回路である。
第１フリップフロップの出力信号の論理は、第１の遅延回路中のパルス信号の論理変化が第２の遅延回路中のパルス信号の論理変化より早いときに、論理変化を起こす。そうすると、第２フリップフロップは、最初に論理の変化があった第１フリップフロップからの信号を、次に論理の変化を起こした第１のフリップフロップからの信号によってラッチすることになる。従って、第２フリップフロップによれば、出力する信号の論理の変化が最初にあった、第１フリップフロップの位置を検出することができる。

次いで、ＴＤＣ回路５０における、第１の反転遅延素子（インバータ１１等）、第２の反転遅延素子（インバータ２１等）、複数の第１フリップフロップ回路（第１のフリップフロップ列３０）、複数の第２フリップフロップ（第２のフリップフロップ列４０）は相補信号により駆動される回路であることを特徴とする。
上記のそれぞれの回路が相補信号を扱えることとすると、単相信号を扱う場合に比較し、論理の変化を容易にとらえることができる。

次いで、ＴＤＣ回路５０における、前記第１パルス信号を発生する前記第１の反転遅延素子は、リセット端子を有し、前記リセット端子に論理”Ｌ”の信号が入力されると、前記第１の反転遅延素子の入力信号の論理に関わらず、論理が固定した信号を出力し、
第１パルス信号駆動回路（パルス幅設定回路Ａ７０）は第１の入力信号（信号ＩＮＡ）が入力されたときに、前記第１パルス信号を発生する前記第１の反転遅延素子の前記リセット端子に論理”Ｌ”の信号を入力し、
前記第１パルス信号を発生する前記第１の反転遅延素子から発生した第３パルス信号が、リング状に接続された複数の第１の反転遅延素子の内の半分の数を伝搬し、前記伝搬後のパルス信号を受けて、第１のパルス信号駆動回路（パルス幅設定回路Ａ７０）は、前記第１パルス信号を発生する前記第１の反転遅延素子の前記リセット端子に論理”Ｈ”の信号を入力することを特徴とする。
第１の遅延回路中の第３パルス信号の周期は、第１の反転遅延素子の全数をパルス信号が伝搬する時間で決定されている。そこで、第１の反転遅延素子の半数を第３パルス信号が伝搬した後の信号によって、第１のパルス信号駆動回路は、第１パルス信号を発生する第１の反転遅延素子のリセット状態を解除している。その結果、第１の反転遅延素子がリセット状態の期間と、解除状態の期間はほぼ同一となる。そうすると、第１の反転遅延素子がリセット状態のときに、パルスが形成されるため、パルス幅は１周期のほぼ半分となる。

次いで、ＴＤＣ回路は、検出結果出力回路（検出結果出力回路１１０）を備え、
前記検出結果出力回路は、第１回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第１レジスタ（フリップフロップ１１８ａ１−ａｎ、フリップフロップ１２１ａ１−ａｎ、フリップフロップ１２３ａ１−ａ６）と、
第２回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第２レジスタ（フリップフロップ１１７ａ１−ａｎ、フリップフロップ１２０ａ１−ａｎ、フリップフロップ１２２ａ１−ａ６）と、
第３回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第２のカウンタのカウンタ数を記憶する第３レジスタ（フリップフロップ１１９ａ１−ａｎ）と、
前記第２の入力信号（信号ＩＮＢ）の入力から、第３回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときまでに、前記検出結果出力回路に入力されている基準クロックのクロックをカウントし、カウント数を記憶するカウンタ（カウンタ１１１）と、を備えることを特徴とする。

検出結果出力回路が記憶する、「１回目の早期立ち上がり時の、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置」と、「２回目の早期立ち上がり時の、
前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置」と、「第３回目の早期立ち上がり時の、前記検出結果出力回路に入力されている基準クロックのクロックのカウント数」とから、入力信号ＩＮＡと入力信号ＩＮＢのプラスの時間差を算出することができる。
さらに以上より、実施例１のＴＤＣ回路の効果をまとめると、以下のようになる。まず、パルス信号が伝搬する第１の遅延回路と、第２の遅延回路は、それぞれ、偶数であって少数段の反転信号を出力する論理素子がループ状に接続されて構成されている。従って、第３パルス信号、第４パルス信号が伝搬する第１の遅延回路、第２の遅延回路を小規模とすることができる。
そうすると、第１、第２の遅延回路を構成する反転信号を出力する論理素子が偶数であることから、各論理素子に着目した場合、出力する信号の論理は立ち上がり又は立ち上がりに固定される。
さらに、第１の遅延回路と、第２の遅延回路を伝搬するパルス信号のパルス幅は、パルス信号の周期のほぼ１／２である。
従って、伝搬する第３、第４のパルス信号は、論理の立ち上がりから立ち下がりパルスと、論理の立ち上がりから立ち下がりパルスを含むことになるが、いずれのパルス信号も、論理の変化エッジにおいて、時間差を検出したい入力信号の入力時期の差を反映している。
また、パルス幅設定回路Ａ７０、パルス幅設定回路Ｂ８０によって、第１のパルス信号、第２のパルスを発生したインバータ１１、２１から、インバータ１６、２６へ第３、第４のパルス信号が伝搬したことを受けて、パルス幅設定回路Ａ７０、パルス幅設定回路Ｂ８０はさらに、第１のパルス信号、第２のパルスをインバータ１１、２１に発生させる。
さらに、奇数段の論理回路をループ状に接続して遅延回路を形成した場合は、発振クロックの周期の差によって、入力信号の入力時期の時間差を検出していたが、実施例１のＴＤＣ回路においては、式（３）に示すように、第１の遅延回路の論理回路と、第２の遅延回路の論理回路の信号遅延時間差によって、入力信号の入力時期の時間差を検出することになる。上記の信号遅延時間の差は、小さく設定することが可能なため、実施例のＴＤＣ回路は入力信号の入力時期の時間差を精度よく検出することができる。
なお、フリップフロップ３１からフリップフロップ３６は、第３のパルス信号の論理の変化エッジと第４のパルス信号の論理の変化エッジとの間に、ある程度時間差がないと、反応することができない。しかし、信号遅延時間の差の算出は、２回目と３回目に第１の遅延回路の第３パルス信号の論理の変化が、第２の遅延回路の第４パルス信号の論理の変化より早いことの検出によって行っているため、フリップフロップの反応時間は相殺されている。また、フリップフロップ３１からフリップフロップ３６は、第３のパルス信号の論理の変化エッジと第４のパルス信号の論理の変化エッジとの間に充分な差がなく、図６Ａに示すようなメタステーブル状態がフリップフロップに起きても、図６Ｂに示すように判断することにより、正確に、第１回目に第１の遅延回路の第３パルス信号の論理の変化が、第２の遅延回路の第４パルス信号の論理の変化より早いことを検出することができる。
以上より、実施例１のＴＤＣ回路５０は、一方の入力信号に起因するパルス信号が伝搬する遅延回路、他方の入力信号に起因するパルス信号が伝搬する遅延回路を用いて、一方の入力信号の入力時期と、他方の入力信号の入力時期の時間差を精度よく検出することができる。

実施例２のＴＤＣ回路１３０は、エッジ検出回路５１、及び、検出結果出力回路１４０を備える。ただし、エッジ検出回路５１については、実施例１で説明したため、説明を省略する。ここで、実施例２のＴＤＣ回路１３０は、入力信号ＩＮＡと入力信号ＩＮＢとの間の入力時期に対する時間差がマイナスであっても、時間差を計測できるＴＤＣ回路である。なお、時間差がマイナスであるとは、入力信号ＩＮＡより入力信号ＩＮＢの入力が後である場合をいう。以下、マイナスの時間差を測定する原理及び、実施例２のＴＤＣ回路１３０を図８Ａ、図８Ｂを用いて説明する。

図８Ａ、図８Ｂは、実施例２のＴＤＣ回路１３０の回路図及び動作説明図である。図８Ａにおける回路において、検出結果出力回路１４０はカウンタ１３１、フリップフロップ１３２、１３３、１３４、１３５、フリップフロップ１３６ａ、１３６ｂ、１３６ｃ、インバータ１３６ｄ、１３６ｆ、１３６ｈ、アンド１３６ｅ、オア１３６ｇ、フリップフロップ１３７ａ１から１３７ａｎ（ｎは正の整数）、フリップフロップ１３８ａ１から１３８ａｎ（ｎは正の整数）、フリップフロップ１３９ａ１から１３９ａｎ（ｎは正の整数）、フリップフロップ１４０ａ１から１４０ａｎ（ｎは正の整数）、フリップフロップ１４１ａ１からフリップフロップ１４１ａｎ（ｎは正の整数）、フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）、フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）、フリップフロップ１４４ａ１からフリップフロップ１４４ａｍ（ｍは正の整数）、フリップフロップ１４５ａ１からフリップフロップ１４５ａ６まで、フリップフロップ１４６ａ１からフリップフロップ１４６ａ６まで、フリップフロップ１４７ａ１からフリップフロップ１４７ａ６までから構成されている。

カウンタ１３１は、信号ＩＮＢ、基準ＣＬＫ（基準クロック）、及び、フリップフロップ１１４のＱ端子からの信号を受ける。信号ＩＮＢの論理が論理”Ｌ”から論理”Ｈ”に立ち上がると、カウンタ１３１は基準ＣＬＫのカウントを開始し、その後、フリップフロップ１１４のＱ端子からの信号が論理”Ｌ”から論理”Ｈ”に立ち上がると、基準ＣＬＫのカウントを終了する。そして、基準クロックのカウントを終了すると、カウンタ１３１は基準ＣＬＫのカウント開始から終了までの間にカウントした基準ＣＬＫのカウント数Ｎｒｅｆを２進法で表したときの各ビットに対応する論理を有するＳ（ｓは正の整数）本の信号を出力する。

フリップフロップ１３２、１３３、１３４、及び、１３５はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、フリップフロップ１３２、１３３、１３４、及び、１３５のＤ端子に入力されている信号をラッチし、フリップフロップ１３２、１３３、１３４、及び、１３５のＱ端子から出力する。フリップフロップ１３２、１３３、１３４、及び、１３５のＱ端子から出力される信号の初期論理は”Ｌ”である。また、フリップフロップ１３２のＤ端子には常に論理”Ｈ”の信号が入力されている。フリップフロップ１３２のＱ端子はフリップフロップ１３３のＤ端子に接続し、フリップフロップ１３３のＱ端子はフリップフロップ１３４のＤ端子に接続し、フリップフロップ１３４のＱ端子はフリップフロップ１３５のＤ端子に接続し、フリップフロップ１３５のＱ端子はフリップフロップ１３６ａのＤ端子に接続している。
フリップフロップ１３６ａのＱ端子はフリップフロップ１３６ｂのＤ端子に接続し、フリップフロップ１３６ｂのＱ端子はフリップフロップ１３６ｃのＤ端子に接続し、フリップフロップ１３６ｃのＱ端子はインバータ１３６ｄを介してアンド１３６ｅの一方の端子に接続する。フリップフロップ１３６ｂのＱ端子はアンド１３６ｅの他方の端子に接続する。アンド１３６ｅの出力はオア１３６ｇの一方の入力端子に接続する。信号ｍａｓｔｅｒｘｒｓｔはインバータ１３６ｆを介してオア１３６ｇの他方の入力端子に接続する。オア１３６ｇの出力信号はインバータ１３６ｈを介して信号Ｘｒｓｔとして出力される。
ここで、信号Ｑ１は実施例１で説明したように、第１の遅延回路１０中のパルス信号に対して、第２の遅延回路２０のインバータ２１が出力するパルス信号の立ち上がりが一致すると、論理が論理”Ｌ”から論理”Ｈ”に立ち上がる信号である。
フリップフロップ１３６ａ、１３６ｂ、１３６ｃ、インバータ１３６ｄ、１３６ｆ、１３６ｈ、アンド１３６ｅ、オア１３６ｇは、図７のフリップフロップ１１５ａ、１１５ｂ、１１５ｃ、インバータ１１５ｄ、１１５ｆ、１１５ｈ、アンド１１５ｅ、オア１１５ｇと同様な動作をする。信号ｍａｓｔｅｒｘｒｓｔも、図７における説明と同様な論理を有する信号である。

フリップフロップ１３７ａ１からフリップフロップ１３７ａｎ（ｎは正の整数）、フリップフロップ１３８ａ１からフリップフロップ１３８ａｎ（ｎは正の整数）、フリップフロップ１３９ａ１からフリップフロップ１３９ａｎ（ｎは正の整数）、フリップフロップ１４０ａ１からフリップフロップ１４０ａｎ（ｎは正の整数）はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
フリップフロップ１３７ａ１からフリップフロップ１３７ａｎ（ｎは正の整数）のそれぞれのＤ端子は、カウンタＡ６１から出力される、カウンタ数を２進方で表した場合の各デジットの論理を有する信号を受け取る。また、フリップフロップ１３７ａ１からフリップフロップ１３７ａｎ（ｎは正の整数）のそれぞれのＱ端子は、フリップフロップ１３８ａ１からフリップフロップ１３８ａｎ（ｎは正の整数）のＤ端子と接続している。
フリップフロップ１３８ａ１からフリップフロップ１３８ａｎ（ｎは正の整数）のそれぞれのＱ端子は、フリップフロップ１３９ａ１からフリップフロップ１３９ａｎ（ｎは正の整数）のＤ端子と接続している。

フリップフロップ１３８ａ１からフリップフロップ１３８ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号３ｉｒｄＣＡ２の内の一つを出力する。信号３ｉｒｄＣＡ２は、３回目に第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルスより早く立ち上がったときのパルス信号の周回数を表す。
フリップフロップ１３９ａ１からフリップフロップ１３９ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号２ｎｄＣＡ２の内の一つを出力する。信号２ｎｄＣＡ２は、２回目に第１の遅延回路１０中のパルス信号が、第２の遅延２０中のパルスより早く論理変化をしたときのパルス信号の周回数を表す。
フリップフロップ１４０ａ１からフリップフロップ１４０ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号１ｓｔＣＡ２の内の一つを出力する。信号１ｓｔＣＡ２は、１回目に第１の遅延回路１０中のパルス信号が、第２の遅延２０中のパルスより早く論理変化があったときのパルス信号の周回数を表す。

フリップフロップ１４１ａ１からフリップフロップ１４１ａｍ（ｍは正の整数）、フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）、フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）、フリップフロップ１４４ａ１からフリップフロップ１４４ａｍ（ｍは正の整数）はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
フリップフロップ１４１ａ１からフリップフロップ１４１ａｍ（ｍは正の整数）のそれぞれのＤ端子は、カウンタＢ６２から出力される、カウンタ数を２進方で表した場合の各デジットの論理を有するＭ本の信号を受け取る。また、フリップフロップ１４１ａ１からフリップフロップ１４１ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）のＤ端子と接続している。
フリップフロップ１４１ａ１からフリップフロップ１４１ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号４ｔｈＣＢの内の一つを出力する。
フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）のＤ端子と接続している。フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号３ｉｒｄＣＢの内の一つを出力する。

フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１４４ａ１からフリップフロップ１４４ａｍ（ｍは正の整数）のＤ端子と接続している。フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号２ｎｄＣＡの内の一つを出力する。
フリップフロップ１４４ａ１からフリップフロップ１４４ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号１ｓｔＣＡの内の一つを出力する。
ここで、Ｍ本の信号４ｔｈＣＢで表される２進数は、４回目に第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より早く立ち上がったときのカウンタＢ６２のカウント数Ｎｂを表す。また、基準ＣＬＫカウント終了エッジがカウンタ１１１に入力され、基準ＣＬＫのカウントが終了した時は、４回目に第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より早く立ち上がったときと一致する。そうすると、基準ＣＬＫの周期をＴｒｅｆ、基準ＣＬＫのカウント数Ｎｒｅｆ、第２の遅延回路２０中のパルス信号の周期をＴｓとすると、以下の式が成立する。
Ｔｓ＝Ｔｒｅｆ×Ｎｒｅｆ／（６Ｎｂ＋１）―――――式（７）
従って、基準ＣＬＫのクロック周期Ｔｒｅｆがわかっていれば、式（７）より、第２の遅延回路２０中のパルス信号の周期Ｔｓを計算することができる。

フリップフロップ１４５ａ１からフリップフロップ１４５ａ６、フリップフロップ１４６ａ１からフリップフロップ１４６ａ６、及び、フリップフロップ１４７ａ１から１４７ａ６は、ＣＬＫ端子でフリップフロップ３１のＸＱ端子からの信号ＸＱ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
フリップフロップ１４５ａ１からフリップフロップ１４５ａ６はそれぞれのＤ端子により、フリップフロップ４１からフリップフロップ４６までのＱ端子からの出力信号ＱＱ１からＱＱ６までをそれぞれ受ける。

フリップフロップ１４５ａ１からフリップフロップ１４５ａ６のＱ端子それぞれは、フリップフロップ１４６ａ１から１４６ａ６のＤ端子それぞれに接続し、かつ、信号３ｉｒｄＱＱ１ｄｔ２から信号３ｉｒｄＱＱ６ｄｔ２までを出力する。信号３ｉｒｄＱＱ１ｄｔ２から信号３ｉｒｄＱＱ６ｄｔ２までは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、３回目に早い論理変化があったときに、その早い論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。

フリップフロップ１４６ａ１からフリップフロップ１４６ａ６のＱ端子それぞれは、フリップフロップ１４６ａ１から１４６ａ６のＤ端子それぞれに接続し、かつ、信号２ｎｄＱＱ１ｄｔ２から信号２ｎｄＱＱ６ｄｔ２までを出力する。信号２ｎｄＱＱ１ｄｔから信号２ｎｄＱＱ６ｄｔまでは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、２回目に早い論理変化があったときに、その論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。

フリップフロップ１４７ａ１からフリップフロップ１４７ａ６のＱ端子それぞれは信号１ｓｔＱＱ１ｄｔ２から信号１ｓｔＱＱ６ｄｔ２までをそれぞれ出力する。信号１ｓｔＱＱ１ｄｔから信号１ｓｔＱＱ６ｄｔまでは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、１回目に早く立ち上がったときに、その早い論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。

図８Ｂは、マイナスの時間差を測定するときの入力信号ＩＮＡ及び入力信号ＩＮＢの入力時期の関係を示す。入力信号ＩＮＡの入力時期はＴ１であり、入力信号ＩＮＢの入力時期はそれより後のＴ２である。その結果、インバータ１１もほぼ時間Ｔ１にパルス信号を出力し、インバータ２１もほぼＴ２においてパルス信号を出力する。
そうすると、インバータ１１が次のパルス信号を発生する時期Ｔ３は、時間Ｔ３の後になる。従って、インバータ１１が次に発生するパルス信号と、入力信号ＩＮＢとの関係において、プラスの時間差を測定することが可能である。そして、インバータ１１が次に発生したパルス信号と、入力信号ＩＮＢ信号との時間差を、第１の遅延回路１０中を伝搬するパルス信号の周期Ｔｓから差し引けは、入力信号ＩＮＡと入力信号ＩＮＢのマイナスの時間差をわかる。

すなわち、式（４）を使用して、次の式が導かれる。
ＴＴマイナス＝Ｔｓ−Ａマイナス×ΔＴ――――――――――式（８）
すなわち、
ＴＴマイナス＝（６ｋ＋５−６Ａマイナス）Ｔｓ／（６ｋ＋６−Ａマイナス＋Ｂマイナス）――――式（９）
さらに、式（７）を考慮すると、
ＴＴマイナス＝（６ｋ＋５−６Ａマイナス）×Ｔｒｅｆ×（６Ｎｂ＋１）／Ｎｒｅｆ／（６ｋ＋６−Ａマイナス＋Ｂマイナス）―――――――――――式（１０）
ここで、ＴＴマイナスはマイナスの時間差、Ａマイナスは２回目に第１の遅延回路１０中を伝搬するパルス信号の論理が、第２の遅延回路２０中を伝搬するパルス信号より早く立ち上がったことを検出したときのインバータの位置である。また、Ｂマイナスは３回目に第１の遅延回路１０中を伝搬するパルス信号の論理が、第２の遅延回路２０中を伝搬するパルス信号より早く立ち上がったことを検出したときのインバータの位置である。
ここで、Ａマイナス又はＢマイナスとして、２回目又は３回目に第１の遅延回路１０中を伝搬するパルス信号の論理が、第２の遅延回路２０中を伝搬するパルス信号より早く立ち上がったことを検出したときのインバータの位置を採用する理由は以下である。
まず、時間Ｔ２にインバータ２１がパルス信号を発生したときに、インバータ１１がパルス信号の一部として、論理”Ｈ”の信号を出力していると 、フリップフロップ３１のＱ端子から出力される信号Ｑ１の論理が立ち上がってしまう。しかし、この信号Ｑ１の論理の立ち上がりは、インバータ１１の次のパルス信号が伝搬した結果、第１の遅延回路１０中のパルス信号の立ち上がりが、第２の遅延回路２０のパルス信号の立ち上がりより、早く立ち上がったことを示すのではない。

そこで、１回目に、第１の遅延回路１０中を伝搬するパルス信号の論理が、第２の遅延回路２０中を伝搬するパルス信号より早く立ち上がったことを検出したとしても、その結果、フリップフロップ３１のＱ端子から発生される信号Ｑ１が立ち上がっても、検出結果出力回路１４０においてラッチされた、信号１ｓｔＣＡ２、信号１ｓｔＣＢ２、信号１ｓｔＱＱ１ｄｔ２から信号１ｓｔＱＱ６ｄｔ２までは無視する必要がある。
従って、信号２ｎｄＱＱ１ｄｔ２から信号２ｎｄＱＱ６ｄｔ２までによって表される２進数は、式（９）のＡマイナスを表示している。また、信号３ｉｒｄＱＱ１ｄｔ２から信号３ｉｒｄＱＱ６ｄｔ２までによって表される２進数は、式（９）のＢマイナスを表示している。
さらに、Ｎ本の３ｉｒｄＣＡ２が表す２進数からＮ本の２ｎｄＣＡ２が表す２進数を差し引くと、式（９）において説明したｋを導くことができる。また、Ｍ本の３ｉｒｄＣＢ２が表す２進数からＭ本の２ｎｄＣＢ２が表す２進数を差し引くと、式（９）において説明した（ｋ＋１）を導くことができる。そうすると、数値Ａマイナス、Ｂマイナス、ｋ、検出結果回路１４０で求めたＮｒｅｆ、Ｎｂを式（１０）に実際にいれることにより、入力信号ＩＮＡと入力信号ＩＮＢの入力の時間差ＴＴマイナスを求めることができる。

以上より、実施例１のＴＤＣ回路５０と、実施例２のＴＤＣ回路１３０とは、検出結果出力回路１４０を除いて、同様な回路である。
しかし、ＴＤＣ回路１３０は、検出結果出力回路（検出結果出力回路１４０）を備え、
前記検出結果出力回路１４０は、第２回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第１レジスタ（フリップフロップ１３９ａ１−ａｎ、フリップフロップ１４３ａ１−ａｎ、フリップフロップ１４６ａ１−ａ６）と、
第３回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第２レジスタ（フリップフロップ１３８ａ１−ａｎ、フリップフロップ１４２ａ１−ａｎ、フリップフロップ１４５ａ１−ａ６）と、
第４回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第２のカウンタのカウンタ数を記憶する第３レジスタ（フリップフロップ１４１ａ１−ａｎ）と、
前記第２の入力信号（信号ＩＮＢ）の入力から、第３回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときまでに、前記検出結果出力回路に入力されている基準クロックのクロックをカウントし、カウント数を記憶するカウンタ（カウンタ１３１）と、を備えることを特徴とする。
検出結果出力回路が記憶する、「２回目の早期立ち上がり時の、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置」と、「３回目の早期立ち上がり時の、
前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置」と、「第４回目の早期立ち上がり時の、前記検出結果出力回路に入力されている基準クロックのクロックのカウント数」とから、入力信号ＩＮＡと入力信号ＩＮＢのマイナスの時間差を算出することができる。

実施例１のＴＤＣ回路５０に、ＴＤＣ回路５０からの出力信号から求められる時間差に関する数値をデジタル化する回路を付加し、デジタル信号を出力するＴＤＣ回路を構成することができる。そのＴＤＣ回路を使用すると、ＡＤＰＬＬ（All Digital Phase Locked Loop：全デジタルＰＬＬ）を構成することが可能となる。

図９は実施例３のＡＤＰＬＬ２００の回路図を示す。ＡＤＰＬＬ２００は、アキュムレータ２１０、ミキサ及び位相比較器２２０、ループフィルタ２３０、ＤＣＯ（Digitally Controlled Oscillator：デジタル発振回路）２４０、ＴＤＣ回路２５０、カウンタ２６０とから構成されている。
アキュムレータ２１０は、基準クロック２５１を受けて、周波数設定ワード信号２１１を累積加算し、その電圧に応じて基準位相を表すデジタル信号を出力する回路である。なお、周波数設定ワード信号２１１は、ＤＣＯ２４０の発振周波数に関する電圧値を有する。
ミキサ及び位相比較器２２０は、ＴＤＣ回路２５０からの出力信号により表された基準位相とＤＯＣ２４０の出力信号の位相との差分を表すデジタル信号と、カウンタ２６０からのＤＯＣ２４０の出力信号の位相を表すデジタル信号と、基準位相を表す信号に応じて、ＤＯＣ２４０の出力信号の発振周波数を制御する位相誤差信号をループフィルタ２３０へ出力する回路である。

ループフィルタ２３０は、位相差誤差信号に含まれる高調波成分や雑音を除去するともに、ＤＣＯ２４０の制御感度を考慮して、ＤＯＣ２４０への制御信号を出力する。
カウンタ２６０は、ＤＣＯ２４０の出力信号の位相を検出し、ＤＣＯ２４０の出力信号の位相に応じたデジタル信号をミキサ及び位相比較器２２０へ出力する。
ＴＤＣ回路２５０は、基準クロック２５１のクロックの立ち上がりの位相と、ＤＣＯ２４０の出力信号の立ち上がりの位相を比較し、位相差に応じたデジタル信号を出力する、すなわち、基準クロック２５１のクロックの立ち上がりと、ＤＣＯ２４０の出力信号の立ち上がりとの時間差を検出し、その時間差に応じたデジタル信号をミキサ及び位相比較器２２０へ出力する。
また、ＴＤＣ回路２５０は、実施例１のＴＤＣ回路５０及びＴＤＣ回路５０により得た結果をデジタル化する回路から構成されている。従って、実施例１のＴＤＣ回路５０により得たＮｒｅｆ、１ｓｔＣＡ、２ｎｄＣＡ、３ｉｒｄＣＢ、２ｎｄＣＢ、１ｓｔＣＢ、２ｎｄＱＱ１ｄｔ−２ｎｄＱＱ６ｄｔ、１ｓｔＱＱ１ｄｔ−１ｓｔＱＱ６ｄｔまでの信号を利用して、式（６）により得た時間差に関する数値を２進法を使用して表した場合の各デジットに対応するデジタル信号を、ＴＤＣ回路２５０は出力する。

以上より、
実施例３のＡＤＰＬＬ回路２００は、
入力されたデジタル信号に応じた発振周波数を有する発振信号を出力する発振回路（ＤＯＣ２４０）と、
周波数設定ワードを累積加算し、基準位相を表す信号を出力するアキュムレータと、
前記発振信号の位相と、基準クロックの位相とを比較し、その位相差に応じたデジタル信号を出力する位相差検出回路（ＴＤＣ回路２５０）と、
前記発振回路が出力する前記発振信号の位相とを検出し、位相をデジタル化した信号を出力するカウンタと、
前記位相差検出回路から出力される位相差に応じた前記デジタル信号と、前記発振回路が出力する前記発振信号の位相をデジタル化した信号とに応じて、前記発振回路の発振周波数を制御する信号を出力する位相比較器と、
位相比較器から出力される制御信号に含まれる高調成分を除去するとともに、前記発振回路の制御感度に応じて、前記制御信号を変更した制御信号を前記発振回路に出力するフィルタ回路と、を備えることを特徴とするＡＤＰＬＬ回路である。

実施例１のＴＤＣ回路５０によれば、基準クロックと発振器（ＤＣＯ２４０）からの発振信号との位相差、すなわち、論理の立ち上がり又は立ち下がり間の時間差を、精度よく検出することができる。また、実施例１のＴＤＣ回路５０を利用することにより、ＰＬＬのすべてをデジタル回路で構成したＡＤＰＬＬを構成することができる。ＡＤＰＬＬにおいては、デジタル信号によって制御されるＤＣＯ２４０によって発振信号が得られるため、ＤＣＯ２４０の位相雑音が抑制される。アナログ的な回路による遅延ばらつきがなくなるため、信号の発生、伝達におけるばらつきが抑制されるからである。従って、ＡＤＰＬＬから出力される発振信号、すなわち、基準クロックを分周したクロックに対して影響する位相雑音が減少する効果がある。

本発明によれば、２つのパルス信号間の時間差を検出するための回路が比較的小規模ではあるが、２つのパルス信号間の時間差の検出分解能が高いＴＤＣ回路を提供することができる。

１０ 第１の遅延回路
２０ 第２の遅延回路
１１、１２、１３、１４、１５、１６ インバータ
２１、２２、２３、２４、２５、２６ インバータ
３０ 第１のフリップフロップ列
３１、３２、３３、３４、３５、３６、４１、４２、４３、４４、４５、４６ フリップフロップ
４０ 第２のフリップフロップ列
５０、１３０ ＴＤＣ回路
Ａ６１、Ａ６２ カウンタ
Ａ７０、Ｂ８０ パルス幅設定回路
１１０、１４０ 検出結果出力回路
２００ ＡＤＰＬＬ回路
２１０ アキュムレータ
２２０ ミキサ及び位相比較器
２３０ ループフィルタ
２４０ ＤＣＯ
２５０ ＴＤＣ回路
２６０ カウンタ

パルス幅設定回路Ａ７０はフリップフロップ７１、インバータ７２、ＮＡＮＤ７３、及び、信号ＩＮＡが入力される入力端子を備える。
フリップフロップ７１のＤ端子には論理”Ｈ”の信号が入力されている。フリップフロップ７１のＣＬＫ端子には、インバータ１３から出力される信号が入力される。
インバータ７２はフリップフロップ７１のＱ端子から出力される出力信号が入力される。
ＮＡＮＤ７３の一方の入力端子にはインバータ７２からの出力信号が入力される。ＮＡＮＤ７３の他方の入力端子には信号ＩＮＡが入力される。ＮＡＤＮ７３の出力信号はインバータ１１の入力端子ＸＲＳＴａに入力される。
パルス幅設定回路Ａ７０の動作については、図３を参照しながら、後に詳細に説明する。

パルス幅設定回路Ｂ８０は、フリップフロップ８１、インバータ８２、ＮＡＮＤ８３、及び、信号ＩＮＢが入力される入力端子を備える。
フリップフロップ８１のＤ端子には論理”Ｈ”の信号が入力されている。フリップフロップ８１のＣＬＫ端子には、インバータ２３から出力される信号が入力される。
インバータ８２はフリップフロップ８１のＱ端子から出力される出力信号が入力される。
ＮＡＮＤ８３の一方の入力端子にはインバータ８２からの出力信号が入力される。ＮＡＮＤ８３の他方の入力端子には信号ＩＮＢが入力される。ＮＡＤＮ８３の出力信号はインバータ２１の入力端子ＸＲＳＴａに入力される。

フリップフロップ７１のＱ端子の初期値は”Ｌ”である。
インバータ７２はフリップフロップ７１のＱ端子から出力される信号の反転信号を出力する。
ＮＡＮＤ７３は一方の端子から入力された信号と、他方の端子から入力された信号の論理積をとり、その論理を反転させた信号をインバータ１１の入力端子ＸＲＳＴａに出力する。時刻Ｔ１において、インバータ７２は論理”Ｈ”の信号を出力し、信号ＩＮＡが論理”Ｌ”から”Ｈ”であるから、ＮＡＤＮ７３がインバータ１１へ出力する信号の論理は、論理”Ｈ”から論理”Ｌ”へ変化する。

そうすると、時刻Ｔ１以前において、インバータ１１の出力端子ＯＰは、入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けている間は、入力信号の反転論理を有する信号を出力する。すなわち、時刻Ｔ１以前において、インバータ１１は、論理”Ｌ”の信号を出力する。時刻Ｔ１において、入力端子ＸＲＳＴａに論理”Ｌ”の信号を受けると、インバータ１１の出力端子ＯＰは、入力信号の論理に関わらず、論理”Ｈ”の信号を出力する。

その結果、インバータ１１は入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けることになり、入力信号の反転論理を有する信号を出力する。すなわち、時刻Ｔ５において、インバータ１１は、論理”Ｌ”の信号を出力する。
ここで、インバータ１１の入力端子ＸＲＳＴａに論理”Ｈ”の信号Ｘｒｓｔが入力されなかったとしたならば、インバータ１６の出力信号、すなわち、インバータ１１の入力信号が時刻Ｔ７に論理”Ｌ”となるため、インバータ１１は論理”Ｈ”の信号を出力し続けることになる。その結果、インバータ１１からインバータ１６までのインバータの数は６個なので、インバータ１１からインバータ１６までが出力する信号の論理は固定となる。
しかし、時刻Ｔ５において、すなわち、インバータ１６の論理が論理”Ｌ”となる前に、インバータ１１が入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けて、その出力信号の論理が変化すると、時刻Ｔ１において発生したインバータ１１の論理変化を、時刻Ｔ５において発生したインバータ１１の論理変化が追っかけて、インバータ列（インバータ１１からインバータ１６まで）を伝搬することになる。その結果、ループ上に接続されているインバータ列が偶数のインバータから構成されている場合でも、インバータ列内のインバータが出力信号の論理が固定しない。
なお、インバータ１６の出力端子ＯＰは時刻Ｔ９において、論理”Ｌ”から論理”Ｈ”に立ち上がる信号を出力する。インバータ１１が時刻Ｔ５において、出力した論理”Ｌ”の信号が伝搬したためである。そうすると、カウンタ回路Ａ６１はインバータ１６の出力端子ＯＰからの信号が論理”Ｌ”から論理”Ｈ”に立ち上がることに応じてカウントアップする。

その後、上記の動作を、インバータ１１からインバータ１６は繰り返すので、インバータ１１の出力端子ＯＰ、ＯＭから、パルス信号は繰り返し出力される。その結果、インバータ１１からインバータ１６までには、Ｔ８からＴ９までの期間、Ｔ９からＴ１０までの期間に示すように、インバータ１１からインバータ１６までの信号伝搬期間で決定される一定周期で論理”Ｈ”、論理”Ｌ”を繰り返すクロック信号が発生する。また、インバータ１１の出力端子ＯＰ、ＯＭから出力される信号の論理”Ｈ”の期間は、インバータ１１からインバータ１３まで、及びパルス幅設定回路Ａ７０を信号が伝搬する期間で決定される。その結果、論理”Ｈ”の期間を決定するインバータの段数が１周期の期間を決定するインバータの段数の半分となるため、インバータ１１から出力される信号の論理”Ｈ”の期間、及び、論理”Ｌ”の期間はほぼ等しいものとなる。
以上より、第１の遅延回路１０において、時間間隔がＴ１０からＴ１２、すなわち、Ｔｆとなるパルス信号であって、パルス幅が時間間隔Ｔ１０からＴ１２までの約半分となるパルス信号が発生する。また、同様に、第２の遅延回路２０においても、時間間隔がＴｓであり、また、パルス幅が約その半分のパルス信号が発生する。

Claims (7)

1. 入力される信号の論理を反転させた信号を、第1の信号遅延時間後に、出力する第１の反転遅延素子を偶数個、ループ状に直列接続して形成された第１の遅延回路と、
   入力される信号の論理を反転させた信号を、前記第1の信号遅延時間とは異なる第２の信号遅延時間後に、出力する第２の反転遅延素子を偶数個であって、前記第１の反転遅延素子と同数、ループ状に直列接続して形成された第２の遅延回路と、
   第１の入力信号を受け、前記第１の反転遅延素子のいずれかから第１パルス信号を発生させる第１パルス信号駆動回路と、
   第２の入力信号を受け、前記第２の反転遅延素子のいずれかから第２パルス信号を発生させる第２パルス信号駆動回路と、
   前記第２パルス信号又は前記第２パルス信号に起因して発生した前記第２の反転遅延素子からのパルス信号を含む第４パルス信号によって、前記第２の反転遅延素子それぞれに対応する前記第１の反転遅延素子が出力する前記第１のパルス信号又は前記第１パルス信号に起因して発生した前記第１の反転遅延素子からのパルス信号を含む第３パルス信号の論理をラッチする、複数の第１フリップフロップ回路と、
   第１の反転遅延素子のいずれか一つが発生する前記第３パルス信号をカウントする第１のカウンタと、
   第２の反転遅延素子のいずれか一つが発生する前記第４パルス信号をカウントする第２のカウンタと、
   前記第３パルス信号を、前記第４パルス信号によって、前記複数の第１フリップフロップのそれぞれによってラッチし、前記複数の第１フリップフロップのいずれかがラッチした信号の論理が第１の変化をした場合に、前記第１のカウンタのカウント数及び前記第２のカウンタのカウント数を記憶する検出結果出力回路と、を備えることを特徴とするＴＤＣ回路。
2. 前記複数の第１フリップフロップの内の一つの出力をＣＬＫ端子に受けるとともに、その他の第１フリップフロップの内の一つからの出力をＤ端子で受ける、複数の第２フリップフロップを備えることを特徴とする請求項１記載のＴＤＣ回路。
3. 前記第１の反転遅延素子、前記第２の反転遅延素子、前記複数の第１フリップフロップ回路、及び、前記複数の第２フリップフロップは相補信号により駆動される回路であることを特徴とする請求項１記載のＴＤＣ回路。
4. 前記第１パルス信号を発生する前記第１の反転遅延素子は、リセット端子を有し、前記リセット端子に論理”Ｌ”の信号が入力されると、前記第１の反転遅延素子に入力される信号の論理に関わらず、論理が固定した信号を出力し、
   前記第１パルス信号駆動回路は前記第１の入力信号が入力されたときに、前記第１パルス信号を発生する前記第１の反転遅延素子の前記リセット端子に論理”Ｌ”の信号を入力し、
   前記第１パルス信号を発生する前記第１の反転遅延素子から発生したパルス信号が、リング状に接続された複数の第１の反転遅延素子の内の半分の数を伝搬し、伝搬後の前記第３パルス信号を受けて、第１のパルス信号駆動回路は、前記第１パルス信号を発生する前記第１の反転遅延素子の前記リセット端子に論理”Ｈ”の信号を入力することを特徴とする請求項１記載のＴＤＣ回路。
5. 前記検出結果出力回路は、第１回目に前記第１の変化があったときに、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号又は前記第４パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第１レジスタと、
   第２回目に前記第１の変化があったときに、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号又は前記第４パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第２レジスタと、
   第３回目に前記第１の変化があったときに、前記第２のカウンタのカウンタ数を記憶する第３レジスタと、
   前記第２の入力信号の入力から、前記第３回目に前記第１の変化があったときまでに、前記検出結果出力回路に入力されている基準クロックのクロックをカウントし、カウント数を記憶するカウンタと、を備えることを特徴とする請求項１記載のＴＤＣ回路。
6. 前記検出結果出力回路は、第２回目に前記第１の変化があったときに、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号又は前記第４パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第１レジスタと、
   第３回目に前記第１の変化があったときに、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号及び前記第４パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第２レジスタと、
   第４回目に前記第１の変化があったときに、前記第２のカウンタのカウンタ数を記憶する第３レジスタと、
   前記第２の入力信号の入力から、前記第４回目に前記第１の変化があったときまでに、前記検出結果出力回路に入力されている基準クロックのクロックをカウントし、カウント数を記憶するカウンタと、を備えることを特徴とする請求項１記載のＴＤＣ回路。
7. 入力されたデジタル信号に応じた発振周波数を有する発振信号を出力する発振回路１１と、
   周波数設定ワードを累積加算し、基準位相を表す信号を出力するアキュムレータと、
   前記発振信号の位相と、基準クロックの位相とを比較し、前記位相差に応じたデジタル信号を出力する位相差検出回路と、
   前記発振回路が出力する前記発振信号の位相とを検出し、前記位相を表したデジタル信号を出力するカウンタと、
   前記位相差検出回路から出力される位相差に応じた前記デジタル信号と、前記発振回路が出力する前記発振信号の位相をデジタル化した信号とに応じて、前記発振回路の発振周波数を制御する信号を出力する位相比較器と、
   前記位相比較器から出力される制御信号に含まれる高調成分を除去するとともに、前記発振回路の制御感度に応じて、前記制御信号を変更した制御信号を前記発振回路に出力するフィルタ回路と、を備えることを特徴とするＡＤＰＬＬ回路。

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