CN110233619A - 全数字锁相环频率综合器 - Google Patents

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陈波
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Abstract

本发明公开了全数字锁相环频率综合器，包括数控振荡器、预分频器、计数器、时间数字转换器、第一D触发器、第二D触发器、差分器、第一加法器、第二加法器以及数字滤波器。数控振荡器与预分频器连接，预分频器分别连接到计数器、时间数字转换器以及第一D触发器；第一D触发器和时间数字转换器接入参考频率，第一D触发器连接到第二D触发器以及差分器；计数器连接到第二D触发器，第二D触发器与时间数字转换器连接到第一加法器，第一加法器连接到差分器；第二加法器连接到频率控制字、差分器以及数字滤波器；数字滤波器连接到数控振荡器。本发明提高了信号时序稳定性，降低了噪声敏感度，减少了量化噪声，适用于60GHz通讯系统。

Description

全数字锁相环频率综合器
技术领域
本发明属于频率综合器技术领域，具体涉及一种全数字锁相环频率综合器。
背景技术
全数字锁相环(ADPLL)具有容易集成、系统可靠性高等优点，但也有工作频率低结构复杂、噪声分析困难等缺点，不适合用于高频时钟发生器。鉴于此，现有技术中60GHz通讯系统常采用模拟锁相环。传统PLL设计成熟简单，但信号都是以模拟电压模式传递，集成于系统中容易受其他模块干扰，要求工作电源电压较高且对电源的噪声特性要求高。环路配置困难，滤波器调节能力非常有限，导致环路性能不如全数字锁相环；此外，现有技术中的全数字锁相环要应用到60GHz通讯系统，还会遇到如信号时序不够稳定、噪声难以优化之类的问题。
发明内容
针对现有技术中所存在的不足，本发明提供了一种提高了信号时序稳定性、降低了噪声敏感度、减少了量化噪声、适用于60GHz通讯系统的全数字锁相环频率综合器。
全数字锁相环频率综合器，包括数控振荡器、预分频器、计数器、时间数字转换器、第一D触发器、第二D触发器、差分器、第一加法器、第二加法器以及数字滤波器，所述数控振荡器的输出端与预分频器输入端连接，所述预分频器输出端分别连接到所述计数器和时间数字转换器的输入端以及第一D触发器的触发端；所述第一D触发器和时间数字转换器的输入端接入参考频率，第一D触发器的输出端连接到第二D触发器的触发端以及差分器的触发端；所述计数器的输出端连接到所述第二D触发器的输入端，所述第二D触发器与所述时间数字转换器的输出端连接到第一加法器的输入端，所述第一加法器的输出端连接到所述差分器的输入端；所述第二加法器的正向输入端连接频率控制字，反向输入端连接差分器的输出端，输出端连接到数字滤波器；所述数字滤波器输出端连接到所述数控振荡器。
进一步地，所述数控振荡器包括粗调、中调和细调三组开关电容阵列；所述时间数字转换器采用游标延迟链结构。
相比于现有技术，本发明具有如下有益效果：
1、通过第二D触发器输出端连接到第一D触发器以及差分器的触发端，可以有效提高高频时钟的信号时序稳定性；
2、一方面通过数控振荡器采用开关电容整列切换来调整振荡频率，有效细化了DCO的频率调谐步长，降低了噪声敏感度；另一方面通过TDC采用游标延迟链结构，显著减少了量化噪声；由此解决了噪声难以优化问题。
附图说明
图1为本发明全数字锁相环频率综合器的结构示意图；
图2为本发明中时间数字转换器的结构示意图；
图3为本发明中数控振荡器的结构示意图。
具体实施方式
为了使发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。
全数字锁相环频率综合器，如图1所示，包括数控振荡器(DCO)、预分频器、计数器、时间数字转换器(TDC)、第一D触发器、第二D触发器、差分器、第一加法器、第二加法器以及数字滤波器，所述数控振荡器的输出端与预分频器输入端连接，所述预分频器输出端分别连接到所述计数器和时间数字转换器的输入端以及第一D触发器的触发端；所述第一D触发器和时间数字转换器的输入端接入参考频率，第一D触发器的输出端连接到第二D触发器的触发端以及差分器的触发端；所述计数器的输出端连接到所述第二D触发器的输入端，所述第二D触发器与所述时间数字转换器的输出端连接到第一加法器的输入端，所述第一加法器的输出端连接到所述差分器的输入端；所述第二加法器的正向输入端连接频率控制字(FCW)，反向输入端连接差分器的输出端，输出端连接到数字滤波器；所述数字滤波器输出端连接到所述数控振荡器。
本方案在工作时，由数控振荡器输出一频率fPLL，通过预分频器转换成较低频率fDIV以便计数器和时间数字转换器在数字域做处理。fDIV先输入至计数器计数以便得出fDIV对于参考频率fRef的倍数信息；同时fDIV输入时间数字转换器，得到fDIV对于参考频率fRef延时信息，再通过第一加法器结合前面得到的倍数信息，完整的频率信息最终由差分器得到。差分器用以比较当前频率倍数和延时信息和上一周期频率倍数和延时信息，得到最终频率信息与频率控制字FCW进行比较，得到的差即是数字化的频率误差信号。此频率误差信号在数字滤波器做滤波处理后，转换成匹配数控振荡器控制的数据格式，来控制数控振荡器以便实时调整其振荡频率fPLL。所述数字滤波器通过采用可配置比例路径和积分路径模式构建零极点，并对高频噪声灵活使用无限冲激响应IIR滤波器，来达到最优的滤波效果；所述数字滤波器可灵活配置，响应更快，没有失配问题，抗噪声能力强，同时只占用非常有限芯片面积。
本方案通过第二D触发器输出端连接到第一D触发器以及差分器的触发端，有效提高了高频时钟的信号时序稳定性。
作为优化的方案，如图2-3所示，所述数控振荡器包括粗调、中调和细调三组开关电容阵列；所述时间数字转换器采用游标延迟链结构。
所述数控振荡器使用开关电容阵列切换来调整振荡频率，可由不同的电容器件阵列组成，以便适用于不同调节步长和精度；通过格式转换逻辑将滤波后的数字误差信息转换成粗调、中调和细调的控制信息以便控制数控振荡器中不同的电容器件阵列。所述格式转化逻辑相当于数字滤波器到DCO的接口电路，作用是把数字滤波器出来的总线格式转成数控振荡器需要的格式，因为为了最好的性能数控振荡器的调协单元并非二进制权重分布。时间数字转换器现有技术中常用单延时链，在高频时量化噪声较大。
本方案一方面通过数控振荡器采用开关电容整列切换来调整振荡频率，有效细化了DCO的频率调谐步长，降低了噪声敏感度；另一方面通过TDC采用游标延迟链结构，显著降低了量化噪声；由此解决了噪声难以优化问题。
以上所述仅为本发明的优选实施方式，本发明的保护范围并不仅限于上述实施方式，凡是属于本发明原理的技术方案均属于本发明的保护范围。对于本领域的技术人员而言，在不脱离本发明的原理的前提下进行的若干改进，这些改进也应视为本发明的保护范围。

Claims (2)

1.全数字锁相环频率综合器，其特征在于：包括数控振荡器、预分频器、计数器、时间数字转换器、第一D触发器、第二D触发器、差分器、第一加法器、第二加法器以及数字滤波器，所述数控振荡器的输出端与预分频器输入端连接，所述预分频器输出端分别连接到所述计数器和时间数字转换器的输入端以及第一D触发器的触发端；所述第一D触发器和时间数字转换器的输入端接入参考频率，第一D触发器的输出端连接到第二D触发器的触发端以及差分器的触发端；所述计数器的输出端连接到所述第二D触发器的输入端，所述第二D触发器与所述时间数字转换器的输出端连接到第一加法器的输入端，所述第一加法器的输出端连接到所述差分器的输入端；所述第二加法器的正向输入端连接频率控制字，反向输入端连接差分器的输出端，输出端连接到数字滤波器；所述数字滤波器输出端连接到所述数控振荡器。
2.根据权利要求1所述的全数字锁相环频率综合器，其特征在于：
所述数控振荡器包括粗调、中调和细调三组开关电容阵列；所述时间数字转换器采用游标延迟链结构。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021098513A1 (zh) * 2019-11-18 2021-05-27 华南理工大学 一种锁相环的频率锁定方法及电路

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WO2021098513A1 (zh) * 2019-11-18 2021-05-27 华南理工大学 一种锁相环的频率锁定方法及电路
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