CN203086442U - 一种基于加法器的锁相式快跳源 - Google Patents
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Abstract
本实用新型提供一种基于加法器的锁相式快跳源,主要包括频率发生器、锁相电路、CPLD控制模块、数模转换电路、功分电路以及放大电路和滤波电路,所述的频率发生器与所述的锁相电路、功分电路以及放大电路和滤波电路之间依次顺序连接,所述的CPLD控制模块通过所述的数模转换电路与所述的锁相电路连接。其中,所述的锁相电路中设置了一个加法器,并且所述的锁相电路中的压控振荡器的调谐电压端口通过所述的加法器分别与所述的数模转换电路输出端以及所述的锁相电路中的锁相环芯片的泵电压输出端相连。本实用新型可以在300MHz的信号带宽内实现快速跳频,其频率转换时间小于或者等于10??s,并获得小于或者等于-70dBc的杂波抑制特性。
Description
技术领域
本实用新型涉及数字锁相式频率源领域,尤其是涉及一种基于加法器的锁相式快跳源。
背景技术
数字锁相式频率源,因为其体积小、成本低、杂散抑制度高等特点,被,广泛运用于各类系统中,是一种最常见的频率源。
但是,现有的数字锁相式频率源是由一个惰性环路经过频率捕捉和相位捕捉来实现锁相的,所以其频率转换时间较长,一般是大于或者等于40μs。如果要缩短频率转换时间就必须以降低杂散抑制度为代价;如果采用直接数字式频率合成技术,也就是一般所说的DDS(Direct Digital Synthesizer,直接数字式频率合成器)技术,虽然能实现频率转换时间小于1μs,但这种基于DDS实现的快跳源却有体积大、功耗高、成本高等明显缺点,不能很好地适应当前通信系统对信号处理模块体积小型化、功耗最低化等方面的需求。
实用新型内容
本实用新型的目的在于:针对现有技术存在的问题,提供一种基于加法器的锁相式快跳源,减少频率源进行频率捕获所需要的时间并快速锁定频率,同时又不影响频率源的杂散抑制指标。
本实用新型的目的通过以下技术方案来实现:一种基于加法器的锁相式快跳源,主要包括频率发生器、锁相电路、CPLD(Complex Programmable Logic Device,复杂可编程逻辑器件)控制模块、数模转换电路、功分电路以及放大电路和滤波电路,所述的频率发生器与所述的锁相电路、功分电路以及放大电路和滤波电路之间依次顺序连接,所述的CPLD控制模块通过所述的数模转换电路与所述的锁相电路连接。其中,所述的锁相电路中设置了加法器,并且所述的锁相电路中的压控振荡器的调谐电压端口通过所述的加法器分别与所述的数模转换电路输出端以及所述的锁相电路中的锁相环芯片的泵电压输出端相连。
进一步地,所述的加法器的数量是一个。
进一步地,所述的频率发生器是一个晶体振荡器。
进一步地,所述的数模转换电路是由一个D/A数模转换器构成。
进一步地,所述的功分电路是由一个功分器构成。
进一步地,所述的放大电路是由一个放大器构成。
进一步地,所述的滤波电路是由一个滤波器构成。
与现有技术相比,本实用新型一种基于加法器的锁相式快跳源通过提前预置锁相电路中的压控振荡器的调谐电压,使锁相环直接进入快速捕获带,从而大大减少了频率源进行频率捕获所需要的时间,实现了快速频率锁定,同时又不影响频率源的杂散抑制指标,极大地改善了频率源的性能。
附图说明
图1为本实用新型一种基于加法器的锁相式快跳源的工作原理图。
具体实施方式
下面结合附图和具体实施例对本实用新型进行详细说明。
结合图1所示,一种基于加法器的锁相式快跳源,主要包括20MHz晶体振荡器、锁相电路、CPLD控制模块、D/A转换器、功分器以及放大器和滤波器,所述的晶体振荡器与所述的锁相电路、功分器以及放大器和滤波器之间依次顺序连接,所述的CPLD通过所述的D/A转换器与所述的锁相电路连接;在所述的锁相电路中设置了一个加法器,并且所述的锁相电路中的压控振荡器的调谐电压端口通过所述的加法器分别与所述的D/A转换器输出端以及所述的锁相电路中的锁相环芯片的泵电压输出端相连。
本实用新型锁相式快跳源的工作原理是:当开机后,通过CPLD控制模块控制快跳源将全频段的各个频点扫一遍,用A/D采样器获取各输出频点所对应压控振荡器的调谐电压,并将该调谐电压值转换为相应的码字存储到CPLD控制模块的存储器中。这样,在快跳源工作时,CPLD控制模块在产生频率控制码字并送入到锁相芯片的同时,将产生与频率源输出频率相对应的预置电压数据送到D/A转换器,使D/A转换器产生相应的预置电压,经过加法器叠加之后,直接将压控振荡器的振荡频率预置到所要求的输出频率附近,将环路直接置入快捕带,再由锁相环精确锁相,从而实现快速频率锁定;压控振荡器的输出信号最后经放大器放大后输出到滤波器,经过滤波器的滤波后输出。
本实用新型锁相式快跳源在进行频率跳变时,CPLD控制模块将对应频率的码字送给锁相环芯片,同时将对应频率的电压码字送给D/A转换器产生预调电压,该预调电 压输出到加法器后进行叠加;先由D/A转换器输出的预置电压对压控振荡器进行粗调,使压控振荡器的输出频率直接进入锁相环快捕带,然后再由锁相环进行细调,使锁相环电路锁定输出频点。因此,大大降低了快跳源的频率转换时间,所得到的锁相式快跳源带宽为300MHz,其跳频时间在10μs以下。同时,为了实现-70dBc的杂散抑制特性,其中环路带宽选择80KHz,这样既能兼顾跳频时间的要求,又能满足杂散抑制的要求。在电源方面,使用集成稳压器二次稳压后得到锁相环电路的工作电压,从而避免了因开关频率及其他干扰所带来的杂散。经过上述处理过程,该锁相式快跳源的相关技术指标如下:(1)输出频率:1300MHz~1600MHz(连续波);(2)频率步进:1MHz;(3)频率转换时间:10μs以下;(4)杂散抑制:-70dBc以下;(5)输出功率:10dBm±1.5dB。
综上所述,本实用新型可以在300MHz的信号带宽内实现快速跳频,其频率转换时间小于或者等于10μs,并获得优良的相位噪声以及小于或者等于-70dBc的杂波抑制特性,能够满足现有的通信和雷达系统对频率合成器在频率转换时间、杂散抑制指标、模块功耗等方面越来越高的要求。
以上所述仅为本实用新型的较佳实施例而已,并不用以限制本实用新型,应当指出的是,凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本实用新型的保护范围之内。
Claims (7)
1. 一种基于加法器的锁相式快跳源,主要包括频率发生器、锁相电路、CPLD控制模块、数模转换电路、功分电路以及放大电路和滤波电路,所述的频率发生器与所述的锁相电路、功分电路以及放大电路和滤波电路之间依次顺序连接,所述的CPLD控制模块通过所述的数模转换电路与所述的锁相电路连接,其特征在于:所述的锁相电路中设置了加法器,并且所述的锁相电路中的压控振荡器的调谐电压端口通过所述的加法器分别与所述的数模转换电路输出端以及所述的锁相电路中的锁相环芯片的泵电压输出端相连。
2. 根据权利要求1所述的一种基于加法器的锁相式快跳源,其特征在于:所述的加法器的数量是一个。
3. 根据权利要求1所述的一种基于加法器的锁相式快跳源,其特征在于:所述的频率发生器是一个晶体振荡器。
4. 根据权利要求1所述的一种基于加法器的锁相式快跳源,其特征在于:所述的数模转换电路是由一个D/A数模转换器构成。
5. 根据权利要求1所述的一种基于加法器的锁相式快跳源,其特征在于:所述的功分电路是由一个功分器构成。
6. 根据权利要求1所述的一种基于加法器的锁相式快跳源,其特征在于:所述的放大电路是由一个放大器构成。
7. 根据权利要求1所述的一种基于加法器的锁相式快跳源,其特征在于:所述的滤波电路是由一个滤波器构成。
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