JP2009302640A - 固体撮像装置 - Google Patents

Abstract

【課題】撮影条件に依存せずに、良好な画像を得ることができる固体撮像装置を提供する。
【解決手段】固体撮像装置が、光電変換素子を有する画素が少なくとも１つ配置された画素部と、画素部から出力される画素毎の出力電圧と予め定められている基準電圧との差分に応じた遅延量を有する遅延素子が多段に接続されている遅延回路と、遅延回路を伝播するパルスに対して、遅延回路を周回する周回数と、多段に接続されている遅延素子を伝播した段数とを検出し、該検出した周回数と段数とに基いたデジタル信号を画素毎に出力するデコーダ部と、を有するアナログ・デジタル変換器と、予め設定された撮影モードに応じて、アナログ・デジタル変換器から出力されるデジタル信号のビット数を変更するようにアナログ・デジタル変換器を制御する制御回路と、を有する。
【選択図】図１

Description

本発明は、デジタルカメラ、デジタルビデオカメラ、または、内視鏡等に使用される固体撮像装置に関するものである。

近年、デジタルカメラ・デジタルビデオカメラや内視鏡では、小型化や低消費電力化が進んでおり、それにあわせて固体撮像装置も小型化・低消費電力化が必要となってきている。

その小型化・低消費電力化を実現する為に、ＡＤ（アナログ・デジタル）変換回路をデジタル回路で構成する固体撮像装置が、例えば特許文献１に提案されている。

図１２は、従来の固体撮像装置の概略構成を示すブロック図である。この固体撮像装置は、光電変換素子を有し、入射光量に応じた画素信号を出力する画素を２次元にアレイ状に配列した画素ブロック９０１と前記画素ブロック９０１からの画素信号をＡＤ変換するＡＤ変換器９０２とからなるアレイブロック（サブアレイ）Ｂ１，Ｂ２、…Ｂ２０を２次元に、図示例では、４行５列に配置して画素部が構成されている。

図１３は、図１２におけるＡＤ変換器９０２の回路構成の一例を示すブロック図である。このＡＤ変換器９０２は、入力されたパルスに対して入力電圧に応じた遅延量を有する遅延素子が多段に接続された遅延回路９１１と、遅延回路９１１により遅延されたパルスの段数を所定のタイミング毎にサンプリングし、デコードするデコーダ部９１０とからなる。

また、デコーダ部９１０は、パルスが遅延回路９１１内を周回した回数を計数するカウンタ回路９１２と、遅延回路９１１内を伝播しているパルスが遅延素子を通過した段数を検出するラッチ＆エンコーダ回路９１３と、ラッチ＆エンコーダ回路９１３の出力値とカウンタ回路９１２の出力値とを加算する加算器９１４により構成され、入力信号に係る入力電圧に応じたデジタル値を生成するようになっている。ここでは、入力信号として、画素ブロック９０１から出力される画素信号が入力される。
特開２００６−２８７８７９号公報

ところで、動画撮影や連写撮影などの高速撮影時や、長時間露光や夜景撮影などの高精度撮影時など撮影条件により要求される特性が異なる場合がある。しかしながら、上記構成の従来のＡＤ変換器を搭載した固体撮像装置では、撮影条件に応じた最適な画像を得る為の回路構成および駆動方法についての考察がなされていない。

したがって、前述した従来のＡＤ変換器を搭載した固体撮像装置では、撮影条件によっては、取得する画像でのノイズが大きく、良好な画像が得られない場合があるという問題がある。

本発明は、上記課題に鑑みてなされたものであり、撮影条件に依存せずに、良好な画像を得ることができる固体撮像装置を提供することを目的とする。

この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、光電変換素子を有する画素が少なくとも１つ配置された画素部と、前記画素部から出力される画素毎の出力電圧と予め定められている基準電圧との差分に応じた遅延量を有する遅延素子が多段に接続されている遅延回路と、前記遅延回路を伝播するパルスに対して、前記遅延回路を周回する周回数と、前記多段に接続されている遅延素子を伝播した段数とを検出し、該検出した周回数と段数とに基いたデジタル信号を前記画素毎に出力するデコーダ部と、を有するアナログ・デジタル変換器と、予め設定された撮影モードに応じて、前記アナログ・デジタル変換器から出力されるデジタル信号のビット数を変更するように前記アナログ・デジタル変換器を制御する制御回路と、を有することを特徴とする固体撮像装置である。

請求項２に記載の発明は、前記デコーダ部は、前記パルスが前記遅延回路を周回した周回数を計数するカウンタ回路と、前記パルスが前記多段に接続されている遅延素子を伝播した段数を検出するラッチ＆エンコーダ回路と、で構成されていることを特徴とする請求項１に記載の固体撮像装置である。

請求項３に記載の発明は、前記制御回路は、前記遅延回路を前記パルスが伝播する期間を変更する、ことを特徴とする請求項１および請求項２に記載の固体撮像装置である。

請求項４に記載の発明は、前記制御回路は、前記パルスが前記遅延回路を周回した周回数を計数する前記カウンタ回路のカウント期間を変更する、ことを特徴とする請求項１および請求項２に記載の固体撮像装置である。

請求項５に記載の発明は、前記アナログ・デジタル変換器から出力されたデジタル信号のビット数を調整するビット数制御手段をさらに有し、前記制御回路は、予め設定された撮影モードに応じて、前記ビット数制御手段が調整するビット数を変更する、ことを特徴とする請求項１から請求項４に記載の固体撮像装置である。

この発明によれば、撮影条件に対応する撮影モードに応じて、ＡＤ変換器の駆動方法を最適に変更することにより、すなわち、ＡＤ変換器のビット数を制御することにより、撮影モードに適した画像のデジタル値が得られることにより、撮影条件に依存せずに、良好な画像を得ることができる固体撮像装置を提供することができる。

＜実施例１＞
以下、図面を参照して、本発明の実施の形態について説明する。図１は、実施例１に係る固体撮像装置の構成を示す概略ブロック図である。この図１を用いて、実施例１に係る固体撮像装置の構成について説明する。

実施例１に係る固体撮像装置は、複数の画素１が２次元（図示例では４行５列）に配置されている画素アレイ２と、画素アレイ２に対して垂直走査の制御を実行させるための垂直走査回路３と、２次元に配置されている画素１の各列に対応して配置されている複数のＣＤＳ（Correlated Double Sampler）回路（相関二重サンプリング）４と、水平走査回路５と、ＡＤ（アナログ・デジタル）変換器６と、制御回路７と、サンプリングパルス生成回路８と、モード切替回路９と、Ｂｉｔ数制御回路（ビット数制御回路）１０と、から構成されている。

画素１は、それぞれ、少なくとも光電変換素子を有し、入射光量に応じた画素信号を出力する。ＣＤＳ回路４は、それぞれ、対応する画素１から出力される信号から、リセット時のノイズを抑圧した信号を出力する。水平走査回路５は、各ＣＤＳ回路４の信号読み出しを制御する。

ＡＤ変換器６は、ＣＤＳ回路４から順に出力される信号をＡＤ変換して、画像データとして出力する。このＡＤ変換器６には、ＣＤＳ回路４から出力される画素信号が、入力信号として、ＣＤＳ回路４の順に入力される。

サンプリングパルス生成回路８は、ＡＤ変換器６で用いられるサンプリングパルスを入力パルスφＰＬとして生成し、生成した入力パルスφＰＬをＡＤ変換器６に出力する。なお、後述するように、この入力パルスφＰＬがＨｉｇｈの期間に、ＡＤ変換器６は、ＣＤＳ回路４から出力される信号をＡＤ変換する。

Ｂｉｔ数制御回路１０は、ＡＤ変換器６から出力される信号のビット数を変更して出力する。たとえば、Ｂｉｔ数制御回路１０は、ＡＤ変換器６から出力される信号のビット数が１４ビットである場合に、上位２ビットを削除して、下位の１２ビットの信号にビット数を変更して出力する。

モード切替回路９は、撮影モードを切替える。たとえば、固体撮像装置を操作するユーザが、固体撮像装置の操作部を操作することにより、予め設定されている複数の撮影モードの中から、任意の撮影モードを選択して切り換える。このモード切替回路９は、ユーザが選択した撮影モードを制御回路７に出力することにより、撮影モードを切替える。

また、固体撮像装置は、予め設定されている複数の撮影モードを、内部に有する撮影モード情報記憶部に予め記憶しておいてもよい。そして、ユーザは、この撮影モード情報記憶部に記憶されている撮影モードの中から、任意の撮影モードを選択する。

また、この撮影モード情報記憶部には、撮影条件を変更するための情報を撮影条件情報として、撮影モードと関連付けて予め記憶しておいてもよい。この撮影条件情報とは、たとえば、後述する入力パルスφＰＬをＨｉｇｈとする期間を変更するための情報などである。

なお、ユーザが撮影モードを選択するのではなく、このモード切替回路９が、画素１が検出した画像に基いて、撮影モード情報記憶部に記憶されている撮影モードの中から撮影モードを選択して切り換えてもよい。

制御回路７は、垂直走査回路３、ＣＤＳ回路４、水平走査回路５、ＡＤ変換器６、サンプリングパルス生成回路８、及び、Ｂｉｔ数制御回路１０を制御する。たとえば、制御回路７は、リセット信号φＲＳ、転送制御信号φＴＬを、ＡＤ変換器６に出力することにより、ＡＤ変換器６を制御する。

また、この制御回路７は、モード切替回路９から入力された撮影モードに応じて、上記に説明した各回路を制御する。また、この制御回路７は、たとえば、モード切替回路９から入力された撮影モードに該当する撮影条件情報を、モード切替回路９の撮影モード情報記憶部から読み出し、読み出した撮影条件情報に基づいて、上記に説明した各回路を制御する。

以降においては、画素アレイ２が４行５列に２次元配置されている複数の画素１を有しており、この１行目の画素１を、列の順に、画素Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５として説明する。また、同様に、２行目の画素１を、画素Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５とし、３行目の画素１を、画素Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４、Ｐ３５とし、４行目の画素１を、画素Ｐ４１、Ｐ４２、Ｐ４３、Ｐ４４、Ｐ４５として説明する。

また、以降においては、１列目の画素である画素Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１に対応するＣＤＳ回路４をＣＤＳ１として説明する。また、同様に、２列目の画素である画素Ｐ１２、Ｐ２２、Ｐ３２、Ｐ４２に対応するＣＤＳ回路４をＣＤＳ２とし、３列目の画素である画素Ｐ１３、Ｐ２３、Ｐ３３、Ｐ４３に対応するＣＤＳ回路４をＣＤＳ２とし、４列目の画素である画素Ｐ１４、Ｐ２４、Ｐ３４、Ｐ４４に対応するＣＤＳ回路４をＣＤＳ２とし、５列目の画素である画素Ｐ１５、Ｐ２５、Ｐ３５、Ｐ４５に対応するＣＤＳ回路４をＣＤＳ２として説明する。

図２は、図１に示した実施例１に係る固体撮像装置に搭載されているＡＤ変換器６の構成を示す構成図である。

ＡＤ変換器６は、遅延素子ＤＵが多段に接続されてなり、入力信号の電圧と基準電圧との差分に応じた遅延量を持ったパルスが走行する遅延回路１１１と、遅延回路１１１でのパルスの周回数と走行位置とを計数するデコーダ部１１０とで構成されている。なお、このパルスが走行するとは、パルスが伝播することである。また、遅延回路１１１でのパルスの走行位置とは、遅延回路１１１において、多段に接続されている遅延素子ＤＵをパルスが伝播した段数のことである。

この遅延回路１１１は、遅延素子ＤＵが多段に接続されている構成を有しており、各遅延素子ＤＵは、ＣＤＳ回路４から入力された入力信号の電圧と基準電圧とを電源電圧として動作している。この遅延回路１１１において、初段となる遅延素子ＤＵはＡＮＤ回路であり、初段以外の遅延素子ＤＵはそれぞれ遅延回路またはバッファ回路である。この初段となる遅延素子ＤＵとしてのＡＮＤ回路の一方の入力端子には、サンプリングパルス生成回路８からの入力パルスφＰＬが入力され、他方の入力端子には最終段の遅延素子ＤＵの出力が入力されている。

この遅延回路１１１は、入力された入力信号の電圧と基準電圧の電圧とに応じた振幅と周波数を有するクロック信号を生成する。なお、ここでは遅延回路１１１の構成として、ＡＮＤ回路と遅延回路を用いて説明しているが、ＮＡＮＤ回路とインバータ回路であってもよい。

デコーダ部１１０は、更に詳しくは、カウンタ回路１１２と、ラッチ＆エンコーダ回路１１３と、加算器１１４とにより構成されている。このカウンタ回路１１２には、遅延回路１１１における最終段の遅延素子ＤＵの出力が入力されている。このカウンタ回路１１２は、遅延回路１１１を走行するパルスの周回数をカウント値として計数する。

ラッチ＆エンコーダ回路１１３には、遅延回路１１１における各遅延素子ＤＵの出力が、入力されている。このラッチ＆エンコーダ回路１１３は、遅延回路１１１における複数の遅延素子ＤＵにおけるパルスが走行した走行位置、すなわち、遅延素子ＤＵの段数を検出する。

加算器１１４は、カウンタ回路１１２で計数したカウント値とラッチ＆エンコーダ回路１１３が検出した遅延素子ＤＵの段数とに基いて、予め定められている算出方法により、入力信号に相当するデジタル信号を算出し、算出したデジタル信号をＢｉｔ数制御回路１０に出力する。

＜通常モードの場合＞
次に図１に示すように構成される固体撮像装置の、通常モードの場合における動作を、図３に示すタイミングチャートを用いて説明する。なお、モード切替回路９では、通常モードが選択されている。

初めに、垂直走査回路３から出力される画素選択信号φＳＬ１がＨｉｇｈとなり（符号Ａ３０１参照）、画素選択信号φＳＬ１で制御される１行目の画素１（画素Ｐ１１，画素Ｐ１２，画素Ｐ１３，画素Ｐ１４，画素Ｐ１５）が選択される。次に、選択された画素１（画素Ｐ１１，画素Ｐ１２，画素Ｐ１３，画素Ｐ１４，画素Ｐ１５）の信号が、対応するＣＤＳ回路４（ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，ＣＤＳ４，ＣＤＳ５）へ、それぞれ出力される。この時、他の画素選択信号φＳＬ２，φＳＬ３，φＳＬ４は、Ｌｏｗを維持している。

なお、選択された画素１（画素Ｐ１１，画素Ｐ１２，画素Ｐ１３，画素Ｐ１４，画素Ｐ１５）からは、画素１をリセットしたときに出力されるリセット時の信号と受光した光に対応する光信号との２つの信号が、それぞれ出力される。対応するＣＤＳ回路４（ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，ＣＤＳ４，ＣＤＳ５）は、それぞれ、入力された２つの信号の電圧の差を演算することによって、リセット時のノイズを抑圧した信号（電圧）を生成する。

そして、制御回路７がリセット信号φＲＳをＨｉｇｈとする（符号Ａ３０２参照）ことで、ＡＤ変換器６のカウンタ回路１１２を初期状態へリセットを行い、リセット信号φＲＳをＬｏｗとする（符号Ａ３０３参照）。これにより、カウンタ回路１１２の初期状態へのリセットを終了する。

そして、水平走査回路５から出力される制御信号φＨ１がＨｉｇｈとなり（符号Ａ３０４参照）、制御信号φＨ１で制御される１列目のＣＤＳ回路４（ＣＤＳ１）の信号がＡＤ変換器６へ出力される。この時、水平走査回路５から出力される他の制御信号φＨ２，φＨ３，φＨ４，φＨ５は、Ｌｏｗを維持している。

その後、サンプリングパルス生成回路８が入力パルスφＰＬをＨｉｇｈとする（符号Ａ３０５参照）ことにより、遅延回路１１１では、制御信号φＨ１で制御されるＣＤＳ回路４（ＣＤＳ１）から入力される入力信号の電圧と基準電圧との差に応じた遅延量を持ったパルスが走行する。カウンタ回路１１２は、遅延回路１１１を走行するパルスの周回数を計数する。

予め定められている一定期間（図示例では、ＳＦｒ秒）経過した後、サンプリングパルス生成回路８が入力パルスφＰＬをＬｏｗとする（符号Ａ３０６参照）ことで、遅延回路１１１でのパルス走行が停止する。

その後、加算器１１４は、カウンタ回路１１２で計数されたカウント値とラッチ＆エンコーダ回路１１３で得られるデータとを処理し、画素１（画素Ｐ１１）に応じたデジタル信号を算出する。

その後、制御回路７が、転送制御信号φＴＬをＨｉｇｈとする（符号Ａ３０７参照）ことで、加算器１１４は算出したデジタル信号をＢｉｔ数制御回路１０へ出力する。次に、制御回路７が、転送制御信号φＴＬをＬｏｗとする（符号Ａ３０８参照）ことで、加算器１１４は算出したデジタル信号の出力を終了する。

そして、Ｂｉｔ数制御回路１０は、ＡＤ変換器６から入力されたデジタル信号を１倍したデータを、画素１（画素Ｐ１１）に応じたデジタル値として出力する。なお、ここで出力されるデジタル値のビット数をＢｔ（図示例では、Ｂｔ＝１２）とする。そして、制御回路７が、制御信号φＨ１をＬｏｗとする（符号Ａ３０９参照）ことで、ＣＤＳ回路４（ＣＤＳ１）からの信号読出しを終了する。

その後、制御回路７が、制御信号φＨ２，φＨ３，φＨ４，φＨ５を順次Ｈｉｇｈとし、ＣＤＳ回路４の信号を順に読出し、順にＡＤ変換を実行することで、画素選択信号φＳＬ１にて選択された１行目の画素１（画素Ｐ１１，画素Ｐ１２，画素Ｐ１３，画素Ｐ１４，画素Ｐ１５）の信号出力を行う。

次いで、制御回路７が、画素選択信号φＳＬ２をＨｉｇｈとし（符号Ａ３１０参照）、固体撮像装置が、上記の画素選択信号φＳＬ１をＨｉｇｈとした場合の動作を繰り返すことで、２行目の画素（画素Ｐ２１，画素Ｐ２２，画素Ｐ２３，画素Ｐ２４，画素Ｐ２５）の読出しを、１行目の画素の場合と同様に実行する。以上のように、固体撮像装置は、画素選択信号を順次Ｈｉｇｈとすることで、全画素の読出しを実行する。

＜高精細モードの場合＞
次に図４に示すタイミングチャートを用いて、信号処理精度を向上し、高精細な画像が得られる高精細モード時の動作を説明する。

この図４に記載のタイミングチャートにおいては、モード切替回路９では高精細モードが選択されている。そのため、図３に記載のタイミングチャートに対し、サンプリングパルス生成回路８が出力する入力パルスφＰＬのＨｉｇｈとなる期間（図示例では、ＳＦｂ）が、図３を用いて説明した通常モードでの入力パルスφＰＬのＨｉｇｈとなる期間（図示例では、ＳＦｒ）のＭｂ倍（図示例では、Ｍｂ＝４）と長くなっている点が異なる。その他については、図３に記載の動作と同じである為、説明を省略する。

このように、ＡＤ変換器６に入力される入力パルスφＰＬのＨｉｇｈとなる期間をＭｂ倍と長くすることで、ＡＤ変換器６から出力されるデジタル信号のカウント値（２＾ビット数）がＭｂ倍となり、得られるビット数（図示例では、１４ビット）が増加する。なお、以降において、符号「＾」は、べき乗を示す。

その後、Ｂｉｔ数制御回路１０にてＡＤ変換器６から出力されるデジタル信号を１倍した値をデジタル値として出力する。このようにすることで、出力されるデジタル値のビット数が増加し、信号処理の精度を向上することができる。そのため、この固体撮像装置からは、高精細な画像を得ることが可能となる。

＜実施例２：低ノイズモードの場合＞
図５は、実施例２に係る固体撮像装置の動作を示すタイミングチャートである。ここでは、ランダムノイズを低減した低ノイズな画像が得られる場合の動作を示している。

この図５に記載のタイミングチャートにおいては、実施例１に記載の固体撮像装置の通常動作（図３）に対し、モード切替回路９では低ノイズモードが選択されている。そのため、実施例１に記載の固体撮像装置の通常動作（図３）に対して、入力パルスφＰＬのＨｉｇｈとなる期間（図示例では、ＳＦｎ）が、通常モードでの入力パルスφＰＬがＨｉｇｈとなる期間（図示例では、ＳＦｒ）のＭｎ倍（図示例では、Ｍｎ＝４）と長くなっている点が異なる。また、Ｂｉｔ数制御回路１０での制御方法が、ＡＤ変換器６から出力されるデジタル信号を、１／Ｍｎ倍したデジタル値を出力するようになっている点が異なる。その他については、図３に記載の動作と同じである為、説明を省略する。

このように、ＡＤ変換器６に入力される入力パルスφＰＬのＨｉｇｈとなる期間をＭｎ倍と長くすることで、画素の信号をＭｎ回加算したのと同じデジタル信号が得られる。このＭｎ回加算したデジタル信号には、それぞれにランダムなノイズが重畳されている。

その後、Ｂｉｔ数制御回路１０にてＡＤ変換器６から出力されるデジタル信号を１／Ｍｎ倍することでデジタル信号の平均化を行う。そうすることで出力されるデジタル値のノイズ量を低減することが可能となる。なお、得られるデジタル値は、通常モード時のビット数Ｂｔ（図示例では、１２ビット）の信号を得ることが可能となる。

以上の動作を行うことで、実施例２に係る固体撮像装置からは、ノイズを低減した良好な画像を得ることが可能となる。

＜実施例３：長時間露光モードの場合＞
図６は、実施例３に係る固体撮像装置の動作を示すタイミングチャートである。暗時などにおいて、画素から出力される信号が小さい時などに長時間露光する長時間露光モードの場合の動作を示している。

この図６に記載のタイミングチャートにおいては、実施例１に記載の固体撮像装置の通常動作（図３）に対し、モード切替回路９では、長時間露光モードが選択されている。それに伴い、入力パルスφＰＬのＨｉｇｈとなる期間（図示例では、ＳＦｄ）が通常モードでの入力パルスφＰＬがＨｉｇｈとなる期間（図示例では、ＳＦｒ）のＭｄ倍（図示例では、Ｍｄ＝４）と長くなっている点が異なる。また、Ｂｉｔ数制御回路１０での制御方法が、ＡＤ変換器６から出力されるデジタル信号の下位のＢｔビット（図示例では、１２ビット）を出力するようになっている点が異なる。その他については、図３に記載の動作と同じである為、説明を省略する。

このように、ＡＤ変換器６に入力される入力パルスφＰＬのＨｉｇｈとなる期間（図示例では、ＳＦｄ）を通常モードの入力パルスφＰＬのＨｉｇｈとなる期間（図示例では、ＳＦｒ）のＭｄ倍と長くすることで、ＡＤ変換器６から出力されるデジタル信号のカウント値（２＾ビット数）がＭｄ倍（図示例では、１４ビット）となる。その後、Ｂｉｔ数制御回路１０にて、下位のＢｔビット（図示例では、１２ビット）のみを出力する。

このようにすることで、得られるデジタル値は、通常時の信号と比較し画素信号をＭｄ倍にしたのと同じような効果があり、固体撮像装置は、暗時など画素から出力される信号が小さい場合でも、ダイナミックレンジを最適化することが可能となり、良好な画像を得ることができる。

＜実施例４：高速モードの場合＞
図７は、実施例４に係る固体撮像装置の動作を示すタイミングチャートである。この図７に記載のタイミングチャートにおいては、実施例１に記載の固体撮像装置の通常動作（図３）に対し、モード切替回路９で高速モードが選択されている。

そのため、入力パルスφＰＬのＨｉｇｈとなる期間がＳＦｒ／Ｍｆと短くなるように制御される点が異なる。また、Ｂｉｔ数制御回路１０での制御方法が、ＡＤ変換器６から出力されるデジタル信号をＭｆ倍（図示例では、Ｍｆ＝４）して出力する点が異なる。その他については、図３に記載の通常の読出し動作と同じである為、説明を省略する。

このように、ＡＤ変換器６の入力パルスφＰＬのＨｉｇｈとなる期間を通常時（ＳＦｒ）より１／Ｍｆ倍と短くすることで、高速に画像を得ることが可能となる。しかしながら、ＡＤ変換器６から出力されるデジタル信号のカウント値（２＾ビット数）が通常モード時の１／Ｍｆ倍となる。そこで、Ｂｉｔ数制御回路１０では、ＡＤ変換器６から出力されたデジタル信号をＭｆ倍した値をデジタル値として出力する。そうすることで得られるデジタル値は、通常モード時のビット数Ｂｔ（図示例では、１２ビット）の信号を得ることが可能となる。

以上のように、選択されたモード（図示例では、高速モード）により、ＡＤ変換器６の入力パルスφＰＬのＨｉｇｈとなる期間を制御し、出力信号のビット数を制御することで、固体撮像装置は、通常時と同じビット数の出力デジタル値を得ることができ、画像を高速に得ることが可能となる。

＜実施例５：固体撮像装置の異なる動作方法＞
図８は、実施例５に係る固体撮像装置の動作を示すタイミングチャートである。この図７に記載のタイミングチャートにおいては、図３を用いて説明した実施例１による固体撮像装置に対して、ＡＤ変換器６内のカウンタ回路１１２のカウント期間（図示例では、ＳＦ）を、リセット信号φＲＳがＨｉｇｈの後Ｌｏｗとなった時から、転送制御信号φＴＬがＨｉｇｈとなる期間で制御を行っている点が異なっている。

次に、図８を用いて、この実施例５に係る固体撮像装置の動作について説明する。初めに、垂直走査回路３から出力される画素選択信号φＳＬ１がＨｉｇｈとなり（符号Ａ８０１参照）、画素選択信号φＳＬ１で制御される１行目の画素１（画素Ｐ１１，画素Ｐ１２，画素Ｐ１３，画素Ｐ１４，画素Ｐ１５）が選択される。この選択された画素１（画素Ｐ１１，画素Ｐ１２，画素Ｐ１３，画素Ｐ１４，画素Ｐ１５）の信号が、対応するＣＤＳ回路４（ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，ＣＤＳ４，ＣＤＳ５）へ、それぞれ出力される。この時、他の画素選択信号φＳＬ２，φＳＬ３，φＳＬ４は、Ｌｏｗを維持している。

選択された画素１（画素Ｐ１１，画素Ｐ１２，画素Ｐ１３，画素Ｐ１４，画素Ｐ１５）からは、画素１をリセットしたときに出力されるリセット時の信号と受光した光に対応する光信号の２つの信号の電圧がそれぞれ出力される。ＣＤＳ回路４（ＣＤＳ１，ＣＤＳ２，ＣＤＳ３，ＣＤＳ４，ＣＤＳ５）では、その２つの信号の電圧の差を演算することによって、リセット時のノイズを抑圧した信号（電圧）を生成する。

そして、制御回路７が、リセット信号φＲＳをＨｉｇｈとする（符号Ａ８０２参照）ことで、ＡＤ変換器６のカウンタ回路１１２を初期状態へリセットを行い、サンプリングパルス生成回路８が入力パルスφＰＬをＨｉｇｈとする（符号Ａ８０３参照）。

入力パルスφＰＬがＨｉｇｈとなったことにより、遅延回路１１１では、制御信号φＨ１で制御されるＣＤＳ回路４（ＣＤＳ１）から入力される入力信号の電圧と基準電圧との差に応じた遅延量を持ったパルスが走行する。これにより、ＡＤ変換器が、画素１（画素Ｐ１１，画素Ｐ１２，画素Ｐ１３，画素Ｐ１４，画素Ｐ１５）の信号のＡＤ変換を実行するための準備が整うこととなる。

そして、水平走査回路５から出力される制御信号φＨ１がＨｉｇｈとなり（符号Ａ８０４参照）、制御信号φＨ１で制御される１列目のＣＤＳ回路４（ＣＤＳ１）の信号が、ＡＤ変換器６へ出力される。この時、水平走査回路５から出力される他の制御信号φＨ２，φＨ３，φＨ４，φＨ５は、Ｌｏｗを維持している。

その後、制御回路７が、リセット信号φＲＳをＬｏｗとする（符号Ａ８０５参照）ことで、カウンタ回路１１２は、遅延回路１１１を走行するパルスの周回数を計数し始める。

予め定められている一定期間（図示例では、ＳＦ）経過した後、制御回路７が、転送制御信号φＴＬをＨｉｇｈとする（符号Ａ８０６参照）ことで、カウンタ回路１１２で計数されたカウント値とラッチ＆エンコーダ回路１１３で得られるデータとを加算器１１４で処理された値が、画素１（画素Ｐ１１）に応じたデジタル信号として加算器１１４からＢｉｔ数制御回路１０へ出力される。

その後、制御回路７が、転送制御信号φＴＬをＬｏｗとする（符号Ａ８０７参照）ことで、デジタル信号の出力を終了する。

固体撮像装置の、その他の動作および各回路の駆動方法については、図３を用いて説明した実施例１と同様である為、その説明を省略する。以上のように、図８を用いて説明したように、モード切替回路９により設定されたモードに基いて、制御回路７が転送制御信号φＴＬを制御することで、この固体撮像装置は、実施例１と同様に動作することが可能である。

また、この図８を用いて説明した実施例５に係る固体撮像装置に対して、図４から図７を用いて説明した様々なモードを適用することも、実施例１に係る固体撮像装置と同様に可能である。

＜実施例６：ＡＤ変換器の第１の変形例＞
実施例６に係るＡＤ変換器６の一例としての構成を図９に示す。この図９においては、図２を用いて説明したＡＤ変換器６と対比して、遅延回路１１１に入力される入力信号と基準電圧との入力端子が逆となっている。

たとえば、図２を用いて説明したＡＤ変換器６においては、多段に接続されている複数の遅延素子ＤＵには、遅延素子ＤＵの第１の端子に基準電圧が印加されており、遅延素子ＤＵの第２の端子にＣＤＳ回路４から入力された入力信号の電圧が、それぞれ印加されている。なお、この場合の基準電圧の電圧は、たとえば、接地電位である。

これに対して、この図９のＡＤ変換器６においては、多段に接続されている複数の遅延素子ＤＵには、第２の端子に基準電圧が印加されており、第１の端子にＣＤＳ回路４から入力された入力信号の電圧が印加される。なお、この場合の基準電圧の電圧は、たとえば、入力信号の電圧よりも高い予め定められている電圧である。

このように、ＡＤ変換器６において、多段に接続されている複数の遅延素子ＤＵの第２の端子と第１の端子とに対して、ＣＤＳ回路４から入力された入力信号と基準電圧とを逆に入力するようにすることも可能である。

このように、多段に接続されている複数の遅延素子ＤＵの第２の端子と第１の端子とに対して、ＣＤＳ回路４から入力された入力信号と基準電圧とを逆に入力することにより、ＣＤＳ回路４から入力された入力信号の電圧の値に応じて、良好な画像を得ることが可能である。

その他のＡＤ変換器６および固体撮像装置の構成については、実施例１から実施例５と同じである為、その説明を省略する。このようにＡＤ変換器６を構成しても、このＡＤ変換器６を用いた固体撮像装置は、実施例１〜５による固体撮像装置と同様な効果を得ることが可能である。

＜実施例７：ＡＤ変換器の第２の変形例＞
実施例７に係る固体撮像装置の例を図１０に示す。本実施例においては、図１を用いて説明した固体撮像装置のＣＤＳ回路４の代わりに、Ｓ／Ｈ回路（サンプル・ホールド回路）１１を設けた点が異なる。このＳ／Ｈ回路１１は、画素１のリセット時の信号と、受光した光に対応する信号との２つの信号を、各々保持して出力する。

さらに、図１１に示すように、図１０のＡＤ変換器６においては、実施例１から実施例５に記載の遅延回路１１１における基準電圧に代わって入力信号２が入力されている点が異なっている。なお、この図１１においては、実施例１から実施例６に記載していた入力信号は、入力信号１としている。

この入力信号１とは、Ｓ／Ｈ回路１１から出力される受光した光に対応する信号であり、入力信号２とは、Ｓ／Ｈ回路１１から出力される画素１のリセット時の信号である。なお、この対応は、逆にしてもよい。

このようにＡＤ変換器６を構成することにより、このＡＤ変換器６の遅延回路１１１は、Ｓ／Ｈ回路１１から出力される入力信号１と入力信号２との電圧の差に応じた遅延量を持ったパルスを走行させることが可能となる。

次に、実施例７に係る固体撮像装置の動作について説明する。先ず、画素１をリセットしたとき出力される画素のリセット時の信号（信号１）が、Ｓ／Ｈ回路１１に保持される。そして画素１が受光した光に対応する画素の信号（信号２）が、Ｓ／Ｈ回路１１に保持される。そして、Ｓ／Ｈ回路１１に保持された信号１及び信号２は、各々、入力信号１及び入力信号２としてＡＤ変換器６に入力される。

これにより、遅延回路１１１では、画素１をリセットしたときに出力されるリセット時の信号と受光した光に対応する光信号の２つの信号の差に相当する遅延量を持ったパルスが、走行することになる。その他のＡＤ変換器および固体撮像装置の構成については、実施例１から実施例５と同じである為、その説明を省略する。

この実施例７に係る固体撮像装置のように、ＣＤＳ回路４の代わりにＳ／Ｈ回路１１を用いても、実施例１に係る固体撮像装置と同様に、撮影をすることが可能である。また、実施例７に係る固体撮像装置は、実施例１〜５までと同様の撮影モードを実行することが可能であり、そのため、実施例１〜５による固体撮像装置と同様な効果を得ることが可能である。

なお、上記に説明した実施例７においては、信号１と信号２の両方をＳ／Ｈ回路１１に保持させておき、遅延回路１１１に入力させるようにしているが、これに限られるものではない。たとえば、Ｓ／Ｈ回路１１が、信号１又は信号２の何れか一方のみを保持して遅延回路１１１に出力し、他方の信号は保持することなく直接に遅延回路１１１に出力するようにしてもよい。

なお、上記に説明した実施形態における画素アレイ２は、複数の画素１が配置されているが、光電変換素子を有し、入射光量に応じた画素信号を出力する画素１が少なくとも１つ配置されている回路構成であればよことは自明である。

また、上記実施形態で遅延回路１１１の遅延素子ＤＵは、ＡＮＤ回路または遅延回路で構成されているが、上記実施形態以外の回路構成でも、入力信号の電圧と基準電圧の差に応じた遅延量を持ったパルスを走行させることができる回路構成であればよいことも自明である。

なお、上記の説明においては、制御回路７とサンプリングパルス生成回路８とを、異なる構成であるものとして説明したが、これに限られるものではなく、制御回路７とサンプリングパルス生成回路８とを一体として、制御回路７として構成してもよい。また、制御回路７と水平走査回路５とモード切替回路９とを一体として、制御回路７として構成してもよい。

なお、撮影モード情報記憶部は、ハードディスク装置や光磁気ディスク装置、フラッシュメモリ等の不揮発性のメモリや、ＣＲ−ＲＯＭ等の読み出しのみが可能な記憶媒体、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性のメモリ、あるいはこれらの組み合わせにより構成されるものとする。

なお、図１における制御回路７は専用のハードウェアにより実現されるものであってもよく、また、この制御回路７はメモリおよびＣＰＵ（中央演算装置）により構成され、制御回路７の機能を実現するためのプログラムをメモリにロードして実行することによりその機能を実現させるものであってもよい。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

実施例１に係る固体撮像装置の構成を示す概略ブロック図である。 図１のＡＤ変換器の構成を示す構成図である。 図１の固体撮像装置において通常モードの場合のタイミングチャートである。 図１の固体撮像装置において高精細モードの場合のタイミングチャートである。 実施例２に係る固体撮像装置の動作を示すタイミングチャートである。 実施例３に係る固体撮像装置の動作を示すタイミングチャートである。 実施例４に係る固体撮像装置の動作を示すタイミングチャートである。 実施例５に係る固体撮像装置の動作を示すタイミングチャートである。 実施例６に係るＡＤ変換器の一例としての構成を示す構成図である。 実施例７に係る固体撮像装置の構成を示す構成図である。 図１０のＡＤ変換器の構成を示す構成図である。 従来の固体撮像装置の概略構成を示すブロック図である。 図１２のＡＤ変換器の回路構成の一例を示すブロック図である。

符号の説明

１…画素、２…画素アレイ、３…垂直走査回路、４…ＣＤＳ回路、５…水平走査回路、６、９０２…ＡＤ変換器、７…制御回路、８…サンプリングパルス生成回路、９…モード切替回路、１０…Ｂｉｔ数制御回路、１１…Ｓ／Ｈ回路、１１０、９１０…デコーダ部、１１１、９１１…遅延回路、１１２、９１２…カウンタ回路、１１３、９１３…ラッチ＆エンコーダ回路、１１４、９１４…加算器、ＤＵ…遅延素子、φＨ１、φＨ２、φＨ３、φＨ４、φＨ５…制御信号、φＲＥＦ…基準信号、φＲＳ…リセット信号、φＳＬ１、φＳＬ２、φＳＬ３、φＳＬ４、φＳＬ５…画素選択信号、φＴＬ…転送制御信号

Claims (5)

1. 光電変換素子を有する画素が少なくとも１つ配置された画素部と、
   前記画素部から出力される画素毎の出力電圧と予め定められている基準電圧との差分に応じた遅延量を有する遅延素子が多段に接続されている遅延回路と、
   前記遅延回路を伝播するパルスに対して、前記遅延回路を周回する周回数と、前記多段に接続されている遅延素子を伝播した段数とを検出し、該検出した周回数と段数とに基いたデジタル信号を前記画素毎に出力するデコーダ部と、
   を有するアナログ・デジタル変換器と、
   予め設定された撮影モードに応じて、前記アナログ・デジタル変換器から出力されるデジタル信号のビット数を変更するように前記アナログ・デジタル変換器を制御する制御回路と、
   を有することを特徴とする固体撮像装置。
2. 前記デコーダ部は、
   前記パルスが前記遅延回路を周回した周回数を計数するカウンタ回路と、
   前記パルスが前記多段に接続されている遅延素子を伝播した段数を検出するラッチ＆エンコーダ回路と、
   で構成されていることを特徴とする請求項１に記載の固体撮像装置。
3. 前記制御回路は、
   前記遅延回路を前記パルスが伝播する期間を変更する、
   ことを特徴とする請求項１および請求項２に記載の固体撮像装置。
4. 前記制御回路は、
   前記パルスが前記遅延回路を周回した周回数を計数する前記カウンタ回路のカウント期間を変更する、
   ことを特徴とする請求項１および請求項２に記載の固体撮像装置。
5. 前記アナログ・デジタル変換器から出力されたデジタル信号のビット数を調整するビット数制御手段をさらに有し、
   前記制御回路は、
   予め設定された撮影モードに応じて、前記ビット数制御手段が調整するビット数を変更する、
   ことを特徴とする請求項１から請求項４に記載の固体撮像装置。

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