TWI404410B - Solid-state imaging elements and camera systems - Google Patents

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Description

固體攝像元件及相機系統
本發明係有關於以CMOS影像感測器為代表之固體攝像元件及相機系統。
近年來，作為取代CCD的固體攝像元件(影像感測器)，CMOS(Complimentary Metal Oxide Semiconductor)影像感測器係受到矚目。
這是因為，CMOS影像感測器克服了以下的課題。
亦即，CCD像素之製造上需要專用製程，又，其動作上需要複數的電源電壓，而且必須要組合複數的周邊IC來使其動作。
相對於此，CMOS影像感測器係由於克服了這些在CCD中會使系統變得非常複雜化的各種問題，因此如上所述，是受到矚目。
CMOS影像感測器，其製造上係可採用與一般的CMOS型積體電路同樣的製程，且可以單一電源來驅動，再者可使採用CMOS製程的類比電路或邏輯電路混合存在於同一晶片內。
因此，CMOS影像感測器係可減少周邊IC的數目，具有複數個很大的優點。
CCD的輸出電路，係以採用具有浮游擴散層(FD：Floating Diffusion)之FD放大器的1通道(ch)輸出為主流。
相對於此，CMOS影像感測器係對每一像素持有FD放大器，其輸出係為，將像素陣列中的某一行予以選擇，將其往列方向同時讀出的列並列輸出型，係為主流。
這是因為，被配置在像素內的FD放大器係難以獲得充分的驅動能力，因此必須要降低資料速率，因此設計成並列處理是有利的。
此種CMOS影像感測器，係於數位相機或攝影錄影機、監視攝影機、車載攝影機等之攝像裝置中，作為攝像元件而被廣泛運用。
圖1係將像素配置成2維陣列狀的CMOS影像感測器的一般構成例之圖示。
圖1的CMOS影像感測器10，係由像素陣列部11、垂直掃描電路(Vdec：像素驅動電路)12、及縱欄讀出電路(列處理電路)13所構成。
像素陣列部11，係像素電路被配置成M行×N列的矩陣狀。
垂直掃描電路12，係控制著被配置在像素陣列部11中之任意行上的像素的動作。垂直掃描電路12，係透過控制線LRST、LTX、LSEL來控制著像素。
讀出電路13，係將已被垂直掃描電路12作了讀出控制的像素行的資料，透過輸出訊號線LSGN而加以收取，傳輸給後段的訊號處理電路。
讀出電路13，係含有相關二重取樣電路(CDS：Correlated Double Sampling)或類比數位轉換器(ADC)。
圖2係圖示了，以4個電晶體所構成的CMOS影像感測器的像素電路例。
該像素電路20，係例如具有由光二極體(PD)所成之光電轉換元件(以下有時會簡稱為PD)21。
像素電路20，係對該1個光電轉換元件21，具有傳輸電晶體22、重置電晶體23、增幅電晶體24、及選擇電晶體25這4個電晶體來作為主動元件。
光電轉換元件21，係將入射光進行光電轉換，成為相應於其光量的電荷(此處係為電子)。
傳輸電晶體22，係被連接在光電轉換元件21與浮置擴散點FD(以下有時會簡稱為FD)之間，透過傳輸控制線LTX而對其閘極(傳輸閘)給予傳輸訊號(驅動訊號)TX。
藉此，就將光電轉換元件21中被光電轉換出來的電子，傳輸至浮置擴散點FD。
重置電晶體23，係被連接在電源線LVREF與浮置擴散點FD之間，透過重置控制線LRST而對其閘極，給予著重置訊號RST。
藉此，重置電晶體23係將浮置據散點FD之電位，重置成電源線LVDD之電位。
在浮置擴散點FD，係連接有增幅電晶體24的閘極。增幅電晶體24，係透過選擇電晶體25而連接至訊號線26(圖1的LSGN)，與像素部外的定電流源構成源極追隨器。
然後，位址訊號(選擇訊號)SEL係透過選擇控制線LSEL而給予至選擇電晶體25的閘極，選擇電晶體25就變成ON。
若選擇電晶體25為ON，則增幅電晶體24係將浮置擴散點FD之電位予以增幅然後將相應於其電位的電壓，輸出至訊號線26。透過訊號線26，從各像素所輸出的電壓，係被輸出至讀出電路13。
該像素的所謂重置動作，係將累積在光電轉換元件21中的電荷，將傳輸電晶體22設成ON，以將光電轉換元件21中所累積的電荷，傳輸至浮置擴散點FD而吐出。
此時，浮置擴散點FD係為了收取光電轉換元件21的電荷，而事先將重置電晶體23設成ON，以將電荷往電源側吐出。或有些時候，在將傳輸電晶體22設成ON之期間，與此並行地，是將重置電晶體23設成ON，直接向電源吐出電荷。
將這些一連串動作，單純地稱之為「像素重置動作」或「快門動作」。
另一方面，在讀出動作時，首先將重置電晶體23設成ON以將浮置擴散點FD予以重置，在其狀態下，透過已被設成ON的選擇電晶體25而對輸出訊號線26進行輸出。此係稱作P相輸出。
接著，將傳輸電晶體22設成ON而將光電轉換元件21中所累積的電荷予以傳輸至浮置擴散點FD，將其輸出，輸出至訊號線26。此係稱作D相輸出。
在像素電路外部求取D相輸出與P相輸出的差分，將浮置擴散點FD的重置雜訊加以消除而成為影像訊號。
單純將這些一連串動作稱之為「像素讀出動作」。
傳輸控制線LTX、重置控制線LRST、及選擇控制線LSEL，係被垂直掃描電路12選擇性驅動。
作為像素電路之構成，除了4電晶體構成(4Tr型)像素電路以外，還可採用3電晶體構成(3Tr型)、5電晶體構成(5Tr型)等。
以上的電路，係為各像素具有光電轉換元件的基本之構成。
其他還有，配置了1個選擇控制線、1個重置控制線、及複數個傳輸控制線的像素共用構造，具有像素部其係全體含有讀出像素部與非讀出像素部的CMOS影像感測器，亦為人所知。
具有此種構成的CMOS影像感測器的特徵之一可舉出如，對像素陣列部隨機存取之機能。
藉此，藉由抽略必要之像素來進行讀出而提升了畫格速率的高速動畫，或將預定領域切出而讀出之機能等，就可被實現(例如參照專利文獻1)。
圖3係採用了抽略讀出方式的CMOS影像感測器的2像素共用時之構成的概念圖。
該像素部11A係如圖3所示，選擇控制線LSEL、重置控制線LRST係被共用，對應於2個光電轉換元件21-1(PD1),21-2(PD2)，配置了2條傳輸控制線LTX1及LTX2。
在進入讀出之前，一度設成重置狀態而將光電轉換元件21-1,21-2中殘留的電荷予以清空，然後進入下次的讀出動作。
然而，在抽略讀出之際，若將非讀出像素就這樣放著不管，則積存在像素中的電荷會往周圍漏出，可能會混入到讀出像素的訊號裡，導致暈染現象發生。
為了防止該訊號的混入，即使是非讀出像素，也需要使電荷從像素中排出。
用來抑制該暈染現象之發生的技術，有數種被提出(例如參照專利文獻1)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2006-310932號公報
在專利文獻1中係在可將像素陣列部的任意領域之像素資訊予以部分切出而讀出的CMOS影像感測器中，在讀出領域以外的上方及下方之非讀出行中，不進行存取控制。
因此，在像素內的光電轉換元件中被光電轉換、累積的電荷，會超過光電轉換元件的累積容量而往周邊的像素漏出，造成所謂暈染之發生，此一問題點係被指出。
作為其解決對策，想到將部分讀出領域作任意設定，同時將該當任意設定領域以外的非存取行整批進行重置控制的控制方法，但要構成控制電路是有困難。
又，整批重置所伴隨而來的消費電力或雜訊的增加等疑慮，是有被言及。
於是，作為其解決對策，針對任意的部分讀出領域之上方及下方的非存取行，在讀出領域的任意行讀出的同時，每次1行而逐次進行重置控制等之方法，係被揭露。
此時，為了暈染控制，只要將不讀出的行設成重置固定即可。
可是，若重置固定就這樣放著不管，則傳輸控制線LTX1係為高位準“H”。
因此，若將傳輸控制線LTX2設成高位準“H”而試圖將光電轉換元件21-2的訊號予以讀出，則如圖3中的虛線＜1＞所示，在電性上會看見二極體PD1，會非常糟糕。
本發明的目的在於，提供一種可確實抑制非讀出像素的暈染發生的固體攝像元件及相機系統。
本發明之第1觀點的固體攝像元件，係具有：像素部，係將光訊號轉換成電氣訊號並具有將該電氣訊號隨著曝光時間而加以累積之機能的像素電路，被排列成矩陣狀所成；和像素驅動部，係可透過控制線而驅動上記像素部以進行其訊號電荷的重置、累積、傳輸及輸出；上記像素部係具有配置了1個選擇控制線、1個重置控制線、及複數個傳輸控制線的像素共用構造，全體是含有讀出像素部與非讀出像素部；上記像素驅動部係為，非讀出像素係固定成通常重置狀態，並具有像素控制部，其係在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則解除非讀出像素的重置狀態，設成非讀出狀態。
本發明之第2觀點的相機系統，係具有：固體攝像元件；和光學系，係將被攝體像成像在上記攝像元件；訊號處理電路，係將上記攝像元件的輸出影像訊號，加以處理；上記固體攝像元件係具有：像素部，係將光訊號轉換成電氣訊號並具有將該電氣訊號隨著曝光時間而加以累積之機能的複數像素電路，被排列成矩陣狀所成；和像素驅動部，係可透過控制線而驅動上記像素部以進行其訊號電荷的重置、累積、傳輸及輸出；上記像素部係具有配置了1個選擇控制線、1個重置控制線、及複數個傳輸控制線的像素共用構造，全體是含有讀出像素部與非讀出像素部；上記像素驅動部係為，非讀出像素係固定成通常重置狀態，並具有像素控制部，其係在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則解除非讀出像素的重置狀態，設成非讀出狀態。
若依據本發明，則於像素控制部中，非讀出像素係固定成通常重置狀態，在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則非讀出的像素重置狀態會被解除，成為非讀出狀態。
若依據本發明，則可確實抑制非讀出像素的暈染發生。
以下，將本發明的實施形態，和圖面對應關連而加以說明。
此外，說明是按照以下順序來進行。
1.第1實施形態(固體攝像元件之構成例)
2.第2實施形態(列並列ADC搭載固體攝像元件之構成例)
3.第3實施形態(相機系統之構成例)
＜1.第1實施形態＞
圖4係本發明之第1實施形態所述之CMOS影像感測器(固體攝像元件)之構成例的圖示。
本CMOS影像感測器100，係具有：像素陣列部110、作為像素驅動部的垂直掃描電路(Vdec)120、及作為像素訊號讀出部的縱欄讀出電路130。
像素陣列部110係有複數像素被排列成2維狀(矩陣狀)。
圖5係本實施形態所述之在2個像素間具有共用構造的CMOS影像感測器之像素之一例的圖示。
該像素部110A，係例如具有由光二極體(PD)所成之光電轉換元件(以下有時會簡稱為PD)111-1,111-2。
然後，像素部110A係對各光電轉換元件111-1,111-2，具有傳輸電晶體112-1,112-2。
然後，於像素部110A中，重置電晶體113、增幅電晶體114、及選擇電晶體115是被2個像素所共用。
光電轉換元件111-1,111-2，係將入射光進行光電轉換，成為相應於其光量的電荷(此處係為電子)。
傳輸電晶體112-1,112-2，係被連接在光電轉換元件111-1,111-2與作為輸出節點的浮置擴散點FD(以下有時簡稱為FD)之間。
傳輸電晶體112-1,112-2，係透過傳輸控制線LTX111,LTX112而對其閘極(傳輸閘)給予著屬於控制訊號的傳輸訊號TX1,TX2。
藉此，傳輸電晶體112-1,112-2係將已被光電轉換元件111所光電轉換出來的電子，傳輸至浮置擴散點FD。
重置電晶體113，係被連接在電源線LVDD與浮置擴散點FD之間，透過重置控制線LRST而對其閘極，給予著屬於控制訊號的重置訊號RST。
藉此，重置電晶體113係將浮置擴散點FD之電位，重置成電源線LVDD之電位VDD。
在浮置擴散點FD，係連接有增幅電晶體114的閘極。增幅電晶體114，係透過選擇電晶體115而連接至訊號線LSGN，與像素部外的定電流源構成源極追隨器。
然後，相應於位址訊號之屬於控制訊號的選擇訊號SEL，係透過選擇控制線LSEL而給予至選擇電晶體115的閘極，選擇電晶體115就變成ON。
若選擇電晶體115為ON，則增幅電晶體114係將浮置擴散點FD之電位予以增幅然後將相應於其電位的電壓，輸出至訊號線LSGN。透過訊號線LSGN，從各像素所輸出的電壓，係被輸出至縱欄讀出電路130。
這些動作，係因為例如傳輸電晶體112、重置電晶體113、及選擇電晶體115的各閘極是以行單位而被連接，因此是針對1行份的各像素同時進行。
被配線在像素陣列部110中的重置控制線LRST、傳輸控制線LTX111,LTX112、及選擇控制線LSEL是以像素陣列之各行單位進行配線。
這些重置控制線LRST、傳輸控制線LTX、及選擇控制線LSEL，係被垂直掃描電路120所驅動。
如此，像素部110A係具有被配置了1個選擇控制線LSEL、1個重置控制線LRST、及複數個傳輸控制線LTX111,LTX112的像素共用構造，全體是含有讀出像素部與非讀出像素部。
垂直掃描電路120，係控制著被配置在像素陣列部110中之任意行上的像素的動作。垂直掃描電路120，係透過重置控制線LRST、傳輸控制線LTX(111,112)、及選擇控制線LSEL來控制著像素。
垂直掃描電路120，係如圖5所示，具有像素控制部120A。
像素控制部120A係為，非讀出像素係固定成通常重置狀態，在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則解除非讀出像素的重置狀態，設成非讀出狀態。
像素控制部120A係含有邏輯電路，係將非讀出像素固定成重置狀態，在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則解除非讀出像素的重置狀態。
邏輯電路係含有以下機能：邏輯閘是以與共用像素之週期相同的週期而被反覆，僅根據該當邏輯閘的連接關係，來變更讀出像素與非讀出像素的控制。
像素控制部120A係為，被連接至傳輸控制線LTX，用來使得讀出、非讀出成為可能的邏輯閘，是藉由複數邏輯電路之組合而被形成。
像素控制部120A係為，非讀出像素的傳輸線的重置解除期間及非讀出期間，係由選擇控制線LSEL的訊號期間所決定，讀出像素的傳輸線的讀出期間，係被決定成會是在選擇控制線LSEL的選擇訊號SEL期間內。
像素控制部120A係具有以下機能：當已選擇了讀出像素的位址時，則藉由邏輯閘來解除有共用關係的其他像素的重置狀態，設成非讀出狀態。
又，組合邏輯閘係與像素部一起被配置在同一晶片上。
關於該垂直掃描電路120的像素控制部120A之構成及機能，將詳述於後。
像素控制部120A，係例如圖5所示，含有：垂直(V)解碼器121、位準平移器122、邏輯電路123、及垂直驅動電路124所構成。
於像素控制部120A中，位址是被V解碼器121所解碼，已被解碼器之訊號是受到位準平移器122的位準平移作用，而被供給至含有邏輯閘的邏輯電路123。
邏輯電路123係被構成為，將非讀出像素固定成重置狀態，在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則解除非讀出像素的重置狀態。
然後，垂直驅動電路124，係依照邏輯電路123的邏輯演算之結果，隨應於動作狀態，來驅動控制著重置控制線LRST、傳輸控制線LTX、及選擇控制線LSEL。
縱欄讀出電路130，係將已被垂直掃描電路120作了讀出控制的像素行的資料，透過訊號線LSGN而加以收取，傳輸給後段的訊號處理電路。
縱欄讀出電路130，係含有CDS電路或ADC(類比數位轉換器)。
以下，說明本實施形態所述之垂直掃描電路120的像素控制部的具體構成及機能。
[像素控制部的第1構成例]
圖6係本發明之實施形態所述之垂直掃描電路的像素控制部的第1構成例的電路圖。
圖6的像素控制部120B，係具有作為複數鎖存的D型正反器DFF1～DFF4、作為第1邏輯閘的3輸入AND閘AD1～AD4、及作為第2邏輯閘的OR閘OG1～OG4。
然後，藉由第1邏輯閘與第2邏輯閘而形成了邏輯閘部。
一般而言，隨應於因畫格速率等動畫模式所要求之規格而被決定的抽略位址，而將被硬佈線(hard wired)所固定之抽略對應電路(暈染抑制電路)，構成在該每一位址行。
相對於此，圖6的像素控制部120B，係將抽略動作的位址行，使用屬於鎖存鏈部的DFF鏈而設計成可程式化，而被構成為可對應於任意的抽略位址，且可即時性地作變更。
對DFF1～DFF4的時脈端子係供給著寫入時脈Φ 。對DFF1的資料輸入D係供給著資料DT，DFF1的輸出Q係被連接至後段的DFF2的資料輸入D。
同樣地，DFF2的輸出Q係被連接至後段的DFF3的資料輸入D，DFF3的輸出Q係被連接至後段的DFF4的資料輸入D，DFF4的輸出Q係被連接至後段的未圖示之DFF(5)的資料輸入D。
對AND閘AD1～AD4的第1輸入係供給著抽略訊號SIG[m]。AND閘AD1～AD4的第2輸入係成為負輸入。
AND閘AD1及AD2的第2輸入係被連接至屬於選擇訊號SEL[n]之供給線的選擇控制線LSEL[n]。
AND閘AD3及AD4的第2輸入係被連接至屬於選擇訊號SEL[n+1]之供給線的選擇控制線LSEL[n+1]。
AND閘AD1的第3輸入係被連接至正反器DFF1的輸出端子Q。AND閘AD2的第3輸入係被連接至正反器DFF2的輸出端子Q。AND閘AD3的第3輸入係被連接至正反器DFF3的輸出端子Q。AND閘AD4的第3輸入係被連接至正反器DFF4的輸出端子Q。
OR閘OG1的第1輸入係被連接至AND閘AD1的輸出，第2輸入是被連接至屬於傳輸訊號TX[2n]之供給線的傳輸控制線LTX[2n]。
OR閘OG2的第1輸入係被連接至AND閘AD2的輸出，第2輸入是被連接至屬於傳輸訊號TX[2n+1]之供給線的傳輸控制線LTX[2n+1]。
OR閘OG3的第1輸入係被連接至AND閘AD3的輸出，第2輸入是被連接至屬於傳輸訊號TX[2n+2]之供給線的傳輸控制線LTX[2n+2]。
OR閘OG4的第1輸入係被連接至AND閘AD4的輸出，第2輸入是被連接至屬於傳輸訊號TX[2n+3]之供給線的傳輸控制線LTX[2n+3]。
圖7(A)及(B)係用來說明圖6的像素控制部120B之動作的圖，圖7(A)係用來說明通常時之動作，圖7(B)係用來說明寫入時之動作的說明圖。
如圖7(A)所示，讀出或非讀出像素，是由DFF1～DFF4中所記憶的值(0或1)所決定。
藉此，就可將任意的行，切換成讀出或非讀出之動作。
正反器DFF1～DFF4係具有連鎖構造，藉由事前對DFF鏈序列式地灌入用來決定讀出或非讀出像素用的01序列，就可隨應於任意的抽略位址而動作。
圖7(A)所示的通常動作時，寫入時脈Φ 係為停止(固定在低位準)，正反器DFF1～DFF4係將所記憶的值，從輸出端子Q加以輸出。
此時，由於寫入時脈Φ 係已經停止，所以後段的正反器DFF的記憶值就不會進行傳播。
如圖7(B)所示，在寫入動作時，抽略訊號SIG「m」係被固定在低位準，令時脈Φ 作動，而將相應於抽略規格的讀出或非讀出所需之01序列，依序逐次傳輸至DFF1～DFF4。
因此，將1個序列儲存至正反器DFF中，是需要恰好V尺寸之時脈數的時間。寫入時脈Φ 係被計數器所控制。
若依據圖6的像素控制部120B，則可不必變更硬體就能設成任意的抽略模式，而且可作即時性變更。
又，抽略模式的種類係依照DFF鏈中所被記憶的序列而定，理論上可不必增加硬體就能無限地擴充。
活用即時性，就可對應於設定側的各種動作，而細緻地變更抽略動作。
原本決定要求規格的必要已被消除，設計的自由度可從硬體提升至軟體階層。
設計自由度的階層變廣，因此規格決定的自由度也變廣。
[像素控制部的第2構成例]
圖8係本發明之實施形態所述之垂直掃描電路的像素控制部的第2構成例的電路圖。
圖8的像素控制部120C，係具有：作為複數記憶體的RAM121～124、作為第1邏輯閘的3輸入AND閘AD11～AD14、2輸入AND閘AD21～AD24、及作為第2邏輯閘的OR閘OG11～OG14。
然後，藉由第1邏輯閘與第2邏輯閘而形成了邏輯閘部。
如前述，一般而言，隨應於因畫格速率等動畫模式所要求之規格而被決定的抽略位址，而將被硬佈線(hard wired)所固定之抽略對應電路(暈染抑制電路)，構成在該每一位址行。
相對於此，圖8的像素控制部120C，係將抽略動作的位址行，記憶在RAM121～124中而設計成可程式化，而被構成為可對應於任意的抽略位址，且可即時性地作變更。
像素控制部120C係為，是否為讀出或是非讀出像素，是由被配置在各行的RAM121～124中所記憶的值(0或1)而決定。
藉此，像素控制部120C就可將任意的行，切換成讀出或非讀出之動作。
RAM121～124係具有：與字組線WL的連接部W、與位元線BL的連接部B、與反轉位元線/BL(/係表示反轉的意思)的連接部/B、及輸出端子Q。
對AND閘AD21～AD24的第1輸入係被連接著寫入啟用訊號WRT_EN的供給線。
AND閘AD21的第2輸入係被連接至屬於傳輸訊號TX[2n]之供給線的傳輸控制線LTX[2n]，AND閘AD21的輸出係被連接至字組線WL11。字組線WLL11係被連接至RAM121的連接部W。
字組線WL11，係在傳輸訊號TX[2n]為高位準，且寫入啟用訊號WRT_EN為活化之高位準時，被驅動成高位準。
AND閘AD22的第2輸入係被連接至屬於傳輸訊號TX[2n+1]之供給線的傳輸控制線LTX[2n+1]，AND閘AD22的輸出係被連接至字組線WL12。字組線WLL12係被連接至RAM122的連接部W。
字組線WL12，係在傳輸訊號TX[2n+1]為高位準，且寫入啟用訊號WRT_EN為活化之高位準時，被驅動成高位準。
AND閘AD23的第2輸入係被連接至屬於傳輸訊號TX[2n+2]之供給線的傳輸控制線LTX[2n+2]，AND閘AD23的輸出係被連接至字組線WL13。字組線WLL13係被連接至RAM123的連接部W。
字組線WL13，係在傳輸訊號TX[2n+2]為高位準，且寫入啟用訊號WRT_EN為活化之高位準時，被驅動成高位準。
AND閘AD24的第2輸入係被連接至屬於傳輸訊號TX[2n+3]之供給線的傳輸控制線LTX[2n+3]，AND閘AD24的輸出係被連接至字組線WL14。字組線WLL14係被連接至RAM124的連接部W。
字組線WL14，係在傳輸訊號TX[2n+3]為高位準，且寫入啟用訊號WRT_EN為活化之高位準時，被驅動成高位準。
如此，在像素控制部120C中，對RAM121～124進行存取之際的字組線WL11～WL14，係被構成為，可將像素讀出之際會進行存取的傳輸控制線LTX[2n]～LTX[2n+3]直接加以運用。
亦即，像素控制部120C係被構成為，當傳輸訊號TX[2n]～TX[2n+3]是活化的高位準時，與寫入啟用訊號WRT_EN取AND，以使得對RAM121～124之寫入是成為有效。
對AND閘AD11～AD14的第1輸入係供給著抽略訊號SIG[m]。AND閘AD11～AD14的第2輸入係成為負輸入。
AND閘AD11及AD12的第2輸入係被連接至屬於選擇訊號SEL[n]之供給線的選擇控制線LSEL[n]。
AND閘AD13及AD14的第2輸入係被連接至屬於選擇訊號SEL[n+1]之供給線的選擇控制線LSEL[n+1]。
AND閘AD11的第3輸入係被連接至RAM121的輸出端子Q。AND閘AD12的第3輸入係被連接至RAM122的輸出端子Q。AND閘AD13的第3輸入係被連接至RAM123的輸出端子Q。AND閘AD14的第3輸入係被連接至RAM124的輸出端子Q。
OR閘OG11的第1輸入係被連接至AND閘AD11的輸出，第2輸入是被連接至屬於傳輸訊號TX[n]之供給線的傳輸控制線LTX[2n]。
OR閘OG12的第1輸入係被連接至AND閘AD12的輸出，第2輸入是被連接至屬於傳輸訊號TX[2n+1]之供給線的傳輸控制線LTX[2n+1]。
OR閘OG13的第1輸入係被連接至AND閘AD13的輸出，第2輸入是被連接至屬於傳輸訊號TX[2n+2]之供給線的傳輸控制線LTX[2n+2]。
OR閘OG14的第1輸入係被連接至AND閘AD14的輸出，第2輸入是被連接至屬於傳輸訊號TX[2n+3]之供給線的傳輸控制線LTX[2n+3]。
此處，說明RAM及其寫入電路的構成例。
圖9係圖8的RAM及其寫入電路之構成例的電路圖。
[RAM的構成例]
RAM(121～124)，係由例如靜態RAM(SRAM)所構成。
圖9的RAM係具有：反相器IV121,IV122、存取電晶體M121,M122、節點ND121、ND122、連接部W,B,/B、及輸出端子Q。
反相器IV121的輸出與反相器IV122的輸入係相連接，藉由其連接點而形成了節點ND121。反相器IV122的輸出與反相器IV121的輸入係相連接，藉由其連接點而形成了節點ND122。
該節點ND122係被連接至輸出端子Q。
存取電晶體M121,M122，係例如由n通道MOS(NMOS)電晶體所形成。
存取電晶體M121的源極、汲極係被連接至節點ND121及反轉位元線/BL。藉由存取電晶體M121與反轉位元線/BL的連接點，形成了連接部/B。
存取電晶體M122的源極、汲極係被連接至節點ND122及位元線BL。藉由存取電晶體M122與位元線BL的連接點，形成了連接部B。
然後，存取電晶體M121,M122的閘極，係透過連接部W而連接至字組線WL。
具有如此構成的RAM，在通常動作時，寫入啟用訊號WRT_EN係為非活化的低位準，因此存取電晶體M121,M122係為OFF狀態，記憶值會從輸出端子Q持續輸出。
[RAM的寫入電路之構成例]
接著，說明RAM的寫入電路。
RAM的寫入電路，係如圖9所示，具有NMOS電晶體NT121,NT122、p通道MOS(PMOS)電晶體PT121,PT122、及3輸入AND閘AD121,AD122。
NMOS電晶體NT121的源極係被接地，汲極係被連接至反轉位元線/BL的一端側。反轉位元線/BL的另一端側上係連接著PMOS電晶體PT121的汲極，PMOS電晶體PT121的源極係被連接至電源電壓VDD的供給線。
NMOS電晶體NT122的源極係被接地，汲極係被連接至位元線BL的一端側。位元線BL的另一端側上係連接著PMOS電晶體PT122的汲極，PMOS電晶體PT122的源極係被連接至電源電壓VDD的供給線。
NMOS電晶體NT121的閘極是被連接至AND閘AD121的輸出。NMOS電晶體NT122的閘極是被連接至AND閘AD122的輸出。
又，PMOS電晶體PT121及PT122的閘極，是被連接至時脈訊號Φ 2的反轉訊號/Φ 2的供給線。
3輸入的AND閘AD121的第1輸入係被連接至，欲寫入RAM之記憶值資料(0或1)DATA的供給線。AND閘AD121的第2輸入係被連接至寫入啟用訊號WRT_EN的供給線，第3輸入是被連接至時脈訊號Φ 1的供給線。
3輸入的AND閘AD122的屬於負輸入的第1輸入係被連接至，欲寫入RAM之記憶值資料(0或1)DATA的供給線。AND閘AD122的第2輸入係被連接至寫入啟用訊號WRT_EN的供給線，第3輸入是被連接至時脈訊號Φ 1的供給線。
圖10(A)～(I)係用來說明圖8及圖9的像素控制部120C之動作的時序圖。
此處，以對RAM121進行存取時為例子來說明。
圖10(A)係圖示了寫入啟用訊號WRT_EN，圖10(B)係圖示了時脈訊號Φ 1，圖10(C)係圖示了時脈訊號Φ 2，圖10(D)係圖示了位元線BL的電位，圖10(E)係圖示了反轉位元線/BL的電位。
圖10(F)係圖示了傳輸控制線LTX[2n]中所被傳播之傳輸訊號TX[2n]，圖10(G)係圖示了記憶值資料DATA，圖10(H)係圖示了節點ND121的位準，圖10(I)係圖示了節點ND122的位準(輸出值)。
通常動作時，寫入啟用訊號WRT_EN係被設定在低位準(邏輯0)，因AND閘21而使字組線WLL11係成為低位準。
其結果為，因為RAM121的存取電晶體M121,M122係為OFF狀態，所以RAM121係將反相器迴圈的節點ND122中所記憶的值，持續從輸出端子Q輸出。
在寫入時，寫入啟用訊號WRT_EN係被設定成高位準(邏輯1)。
首先時脈訊號Φ 2是被設定成所定期間的高位準，其反轉訊號/Φ 2係成為低位準而使PMOS電晶體PT121,PT122成為ON。藉此，位元線BL及反轉位元線/BL就會一度被預充電成高位準(VDD位準)。
接著，同步於時脈訊號Φ 1，對欲進行存取之行的傳輸控制線LTX「2n」係傳輸了高位準的傳輸訊號TX[2n]，因AND閘21而使字組線WLL11係成為高位準。
其結果為，RAM121的存取電晶體M121,M122係成為ON狀態。
此時，隨著所寫入的記憶值資料DATA的值，具體而言係隨著邏輯0或是1，NMOS電晶體NT121及NT122的任一者會成為ON。藉此，設成ON的電晶體所連接的位元線BL或是反轉位元線/BL就會被放電而落回低位準。
已掉到低位準的位元線BL或是反轉位元線/BL的資料位準，是透過存取電晶體M122、M121而被傳達至節點ND122或ND121，RAM121的值會根據其值而被改寫。
此處，如圖10(G)所示，由於記憶值資料DATA係為「1」，因此寫入電路的NMOS電晶體NT121係為ON，反轉位元線/BL係被放電，成為低位準。
隨著該反轉位元線/BL變成低位準，透過反轉位元線/BL、RAM121的存取電晶體M121，節點ND121會被放電，節點ND121會成為低位準。其結果為，節點ND122變成高位準，資料1就被寫入。
同步於時脈訊號Φ 1，傳輸訊號TX[2n]會成為低位準，因AND閘21而使字組線WLL11係成為低位準。
其結果為，RAM121的存取電晶體M121,M122係成為OFF，完成寫入，以後就持續進行寫入別的行的預充電動作。
若依據圖8及圖9的像素控制部120C，則和圖6的像素控制部120B同樣地，可不必變更硬體就能設成任意的抽略模式，而且可作即時性變更。
又，抽略模式的種類係依照DFF鏈中所被記憶的序列而定，理論上可不必增加硬體就能無限地擴充。
活用即時性，就可對應於設定側的各種動作，而細緻地變更抽略動作。
原本決定要求規格的必要已被消除，設計的自由度可從硬體提升至軟體階層。
設計自由度的階層變廣，因此規格決定的自由度也變廣。
尤其是，若依據圖8及圖9的像素控制部120C，則由於是將以V解碼器指定位址之機能，直接運用於對RAM的寫入存取上，因此追加的硬體可以較少。
於本第2構成例中雖然是使用RAM，但對RAM並無特別限定，只要是記憶元件即可。例如，亦可為鎖存(latch)等。
又，有令其逐步記憶抽略對象行的情形，反之，也有令其逐步記憶讀出對象行的情形。
進行記憶動作的對象之記憶元件的指定，是藉由用來指定要進行讀出動作或重置動作之行用的電路的輸出訊號，或是根據該電路之輸出所生成的訊號來為之。
[像素控制部的第3構成例]
圖11係本發明之實施形態所述之垂直掃描電路的像素控制部的第3構成例的電路圖。
圖11中係圖示了，在電路構成的主要部分，位址是已被選擇時，或是選擇訊號已成為活化時，為了不必用複雜的電路構成就能解除非讀出像素之重置狀態，而在讀出行與非讀出行之間，配置了邏輯閘的構成例。
換言之，在圖11中係圖示了，用來抑制暈染所需的快門驅動之構成例。
圖11的像素控制部120D係具有：NAND閘NA1,NA2、NOR閘NG1,NG2、OR閘OG20,OG21、及OR閘OG30,OR31。
NAND閘NA1的第1輸入係被連接至屬於重置訊號RST[n]之供給線的重置控制線LRST[n]，第2輸入是被連接至屬於選擇訊號SEL[n]之供給線的選擇控制線LSEL[n]。
NAND閘NA2的第1輸入係被連接至屬於重置訊號RST[n+1]之供給線的重置控制線LRST[n+1]，第2輸入是被連接至屬於選擇訊號SEL[n+1]之供給線的選擇控制線LSEL[n+1]。
NOR閘NG1及NG2的第1輸入係被連接至抽略訊號SIG[m]的供給線。
NOR閘NG1的第2輸入是被連接至屬於選擇訊號SEL[n]之供給線的選擇控制線LSEL[n]。
NOR閘NG2的第2輸入是被連接至屬於選擇訊號SEL[n+1]之供給線的選擇控制線LSEL[n+1]。
OR閘OG20的第1輸入係被連接至屬於傳輸訊號TX[2n+1]之供給線的傳輸控制線LTX[2n+1]，第2輸入是被連接至NOR閘NG1的輸出。
OR閘OG21的第1輸入係被連接至屬於傳輸訊號TX[2n]之供給線的傳輸控制線LTX[2n]，第2輸入係被接地。
OR閘OG30的第1輸入係被連接至屬於傳輸訊號TX[2n+2]之供給線的傳輸控制線LTX[2n+2]，第2輸入是被連接至NOR閘NG2的輸出。
OR閘OG31的第1輸入係被連接至屬於傳輸訊號TX[2n+3]之供給線的傳輸控制線LTX[2n+3]，第2輸入係被接地。
圖12係將關連於圖11的MIL邏輯記號顯示所致之電路與動作機能的一部分予以整合來圖示。
此處，抽略方法係已經被預先決定，如圖所示，最下面的TX'[2n]行及最上面的TX'[2n+3]行係被決定成讀出行。
相對於此，為了使TX'[2n+1]行及TX'[2n+2]行成為非讀出行，上側係為上側彼此的2像素、下側係為下側彼此的2像素採取共用的2像素共用構造之構成。
現在，若將邏輯電路以MIL記號表示，則圖中，在最下方的讀出行2n係連接有OR閘OG21，又在最上方的讀出行TX[2n+3]行係連接有OR閘OG31。
在成為非讀出行的TX[2n+1]行及TX[2n+2]行，係分別連接有OR閘OG20及OG30。
OR閘OG21之一方的輸入係為傳輸訊號TX[2n]，若將另一方之輸入接地，則當傳輸訊號TX[2n]為高位準“H(活化)”時，由於“OR閘TG21”已經接地因此不會發生任何事，會直接通過。因此，輸出TX'[2n]也變成高位準“H(活化)”，成為讀出狀態。
該行的傳輸控制線係受到普通的控制。
相對於此，OR閘OG20之一方的輸入係為傳輸訊號TX[2n+1]，另一方之輸入係被供給著NOR閘NG1的輸出V1。
然後，NOR閘NG1之一方的輸入又再連接至抽略訊號SIG[m]的供給線，與已被連接至選擇控制線LSEL[n]的另一方之輸入部，一起形成了負邏輯輸入部。
後者係還形成了，被設在SEL[n]與TX[2n]之間，在輸出部具有RST'[n]的NAND閘NA1的一方之輸入部，與NAND閘NA1的另一方之輸入RST[n]一起形成了負邏輯輸入部。
當重置訊號RST[n]是高位準“H”時，若將選擇訊號SEL[n]設成高位準“H”，則重置訊號RST'[n]就變成低位準“L”，重置固定就被解除。
此時，對NOR閘NG1的一方之輸入，係輸入著高位準“H”的選擇訊號SEL[n]，另一方之輸入係輸入著抽略訊號SIG[m]。
因此，抽略訊號SIG[m]為高位準“H”時，輸出V1係為低位準“L”，當OR閘OG20的輸入TX[2n+1]係為低位準“L”時，輸出TX'[2n+1]係成為低位準“L”。
亦即，TX'[2n+1]行係成為非讀出狀態。
同樣地，OR閘OG31之一方的輸入係為傳輸訊號TX[2n+3]，若另一方之輸入接地，則當傳輸訊號TX[2n+3]總是為高位準“H(活化)”時，輸出TX'[2n+3]係成為高位準“H”，成為讀出狀態。
相對於此，OR閘OG30之一方的輸入係為傳輸訊號TX[2n+2]，另一方之輸入係被供給著NOR閘NG2的輸出V2。
NOR閘NG2之一方的輸入又還被供給著抽略訊號SIG[m]，與已被連接至選擇控制線LSEL[n+1]的另一方之輸入部，一起形成了負邏輯輸入部。
後者係還形成了，在與重置控制線LRST'[n+1]之間所被設置的NAND閘NA2的一方之輸入部，與NAND閘NA1的另一方之輸入RST[n+1]，一起形成了負邏輯輸入部。
當重置訊號RST[n+1]是高位準“H”時，若將選擇訊號SEL[n+1]設成高位準“H”，則重置訊號RST'[n+1]就變成低位準“L”，重置固定就被解除。
此時，對NOR閘NG2的一方之輸入，係輸入著高位準“H”的選擇訊號SEL[n+1]，另一方之輸入係輸入著抽略訊號SIG[m]，因此當訊號為高位準“H”時，輸出V2係為低位準“L”。
當OR閘OG30的輸入TX[2n+2]係為低位準“L”時，輸出TX'[2n+2]係成為低位準“L”。
因此，TX'[2n+2]行係成為非讀出狀態。
此外，在本發明的實施形態中，雖然將用來構成邏輯閘的組合邏輯電路設計成OR電路、NOR電路及NAND電路，但只要是能實現前述動作的電路，則無必要限制於這些。
圖13(A)～(G)係圖11之電路的時序圖之圖示。
圖13(A)～(G)係針對圖2下側的讀出行與非讀出行的組合，圖示了時序圖。
圖13(A)係圖示了選擇訊號SEL[n]，圖13(B)係圖示了重置訊號RST[n]，圖13(C)係圖示了傳輸訊號TX[2n]，圖13(D)係圖示了傳輸訊號TX[2n+1]。
圖13(E)係圖示了重置訊號RST'[n]，圖13(F)係圖示了傳輸訊號[2n]，圖13(G)係圖示了傳輸訊號TX[2n+1]。
關於TX[2n]行，OR閘OG21的一方之輸入部係被接地，因此左側的輸入訊號係直接通過到右側而成為傳輸訊號TX'[2n]。
在選擇訊號SEL[n]為高位準“H”的期間中，重置訊號RST[n]的高位準“H”係被解除，TX'[2n]行係成為高位準“H”，成為讀出行。
另一方面，TX'[2n+1]行也是會被解除掉重置固定，在此期間中係成為低位準“L”，TX'[2n+1]行係固定為低位準“L”，成為非讀出狀態。
接著，說明4像素共用時的暈染抑制快門驅動之構成例。
圖14係為4像素共用之構成例的圖示。
於圖14中，為了容易理解，和圖5相同的構成部分係標示同一符號來表示。
圖15係4像素共用時的像素排列例之圖示。
圖15的例子是，像素a、像素d是在列方向上呈曲折狀的重複，而在相鄰的列中，像素b、像素c是在列方向上呈曲折狀的重複，分別在縱方向上為4像素共用。
各共用單位是在水平方向上相連，1個共用單位是在水平方向上共用著選擇控制線LSEL[n]、重置控制線LRST[n]。
對應於單位內的各個像素而圖示了配置有4條傳輸控制線TX'[4n]、TX'[4n+1]、TX'[4n+2]、TX'[4n+3]之狀態。
[像素控制部的第4構成例]
圖16係本發明之實施形態所述之垂直掃描電路的像素控制部的第4構成例的電路圖。
圖16中係圖示了，對應於4像素共用，為了對於複數傳輸線的每一者執行“讀出”、“非讀出”，而適用了由複數個邏輯電路所成之邏輯閘的樣子。
圖16的像素控制部120E係具有：NAND閘NA3、NOR閘NG11,NG12、OR閘OG40,OG41、及OR閘OG50,OR51。
NAND閘NA3的第1輸入係被連接至屬於重置訊號RST[n]之供給線的重置控制線LRST[n]，第2輸入是被連接至屬於選擇訊號SEL[n]之供給線的選擇控制線LSEL[n]。
NOR閘NG11及NG12的第1輸入係被連接至抽略訊號SIG[m']的供給線。
NOR閘NG11及NG12的第2輸入是被連接至屬於選擇訊號SEL[n]之供給線的選擇控制線LSEL[n]。
OR閘OG40的第1輸入係被連接至屬於傳輸訊號TX[4n+1]之供給線的傳輸控制線LTX[4n+1]，第2輸入是被連接至NOR閘NG11的輸出。
OR閘OG41的第1輸入係被連接至屬於傳輸訊號TX[4n]之供給線的傳輸控制線LTX[4n]，第2輸入係被接地。
OR閘OG50的第1輸入係被連接至屬於傳輸訊號TX[4n+2]之供給線的傳輸控制線LTX[4n+2]，第2輸入是被連接至NOR閘NG12的輸出。
OR閘OG51的第1輸入係被連接至屬於傳輸訊號TX[4n+3]之供給線的傳輸控制線LTX[4n+3]，第2輸入係被接地。
於圖16的構成中，對讀出行的傳輸控制線LTX[4n]與LTX[4n+3]係分別連接有OR閘OG41,OG51，形成了各個OR閘OG41,OG51的一方之輸入部。
此時，OR閘OG41,OG51的另一方之輸入部係都被接地。
現在，當傳輸訊號TX[4n]是高位準“H”時，OR閘OG41的另一方之輸入係被接地，因此輸出係變成高位準“H”，TX'[4n]行係成為讀出狀態。
同樣地，當傳輸訊號TX[4n+3]是高位準“H”時，OR閘OG51的另一方之輸入係被接地，因此輸出係變成高位準“H”，TX'[4n+3]行係成為讀出狀態。
另一方面，在非讀出行的傳輸控制線LTX[4n+1]與LTX[4n+2]係分別配置有OR閘OG40,OG50，形成了OR閘OG40,OG50的一方之輸入部。
對OR閘OG40,OG50的另一方之輸入部係分別供給著，NOR閘NG11及NOR閘NG12的輸出V1'及V2'。
NOR閘NG11及NOR閘NG12的一方之輸入部係被供給著抽略訊號SIG[m']，另一方之輸入部係一起被連接至選擇控制線SEL[n]。
在選擇控制線SEL[n]與重置控制線RST[n]之間係配置有，將其分別作為輸入部，而輸出是RST'[n]的NAND閘NA3。
至於與讀出像素有共用關係的其他二個像素，為了將重置固定的高位準“H”加以解除而設成非讀出狀態，係將重置訊號RST[n]和選擇訊號SEL[n]一起設成高位準“H”以將輸出RST'[n]設成低位準“L”。
此時，若將抽略訊號SIG[m']設成高位準“H”，則NOR閘NG11及NOR閘NG12的輸出V1'及V2'係成為低位準“L”。
當傳輸訊號TX[4n+1]及TX[4n+2]是低位準“L”之時，由於OR閘OG40及OG50的輸出係為低位準“L”因此TX'[4n+1]及TX'[4n+2]之各行係成為非讀出狀態。
圖17係將關連於圖16的MIL邏輯記號顯示所致之電路與動作機能予以整合來圖示。
於以上說明的像素控制部中，在佈局時，是將A1還有A2分別連接到所定的連接部，將G1及G2分別接到GND，則可期待以下2個效果。
對全行可以插入相同的組合邏輯閘即可。
由於只需分別打上接點即可，因此製造製程變得非常簡單。所排列的閘極係整行全部相同，只需將接點以讀取/不讀取/不讀取/讀取‧‧‧這樣的方式，區分要連接GND還是連接閘極即可。
可對應於抽略間隔的變更，使得電路設計變得容易。
完全不需要計算時序而將共用像素按照該時序加以吐出這類精細的時序控制。
不僅是2像素共用，就連4像素共用等各種像素共用構造的抽略讀出，皆可適用。
全像素讀出、抽略讀出的切換係變得簡單、容易進行。
如以上說明，若依據本實施形態，則在共用像素構造之傳輸線上，配置由複數邏輯電路之組合所成的邏輯閘。
非讀出像素係固定成通常重置狀態，在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則藉由邏輯閘而將非讀出的像素重置狀態予以解除，成為非讀出狀態。
再者，用來解除非讀出像素之重置狀態用的邏輯電路加以構成的上記邏輯閘，是以和共用像素之週期相同的週期而重複，僅藉由其邏輯閘的連接關係，就可改變讀出像素與非讀出像素的控制。
因此，若依據本實施形態，可得到以下之效果。
可僅在全域快門(Global Shutter)時，使控制線選擇驅動器的驅動能力降低。
藉此，在滾動快門(Rolling Shutter)時及資料讀出時可以足夠的速度將重置訊號RST、傳輸訊號TX進行切換，而可與其同時並行地，可降低全域快門的PD重置時的洩漏電流。
其結果為，可防止畫質劣化或因閂鎖效應(latch up)所導致的元件破壞。
又，若依據圖16的構成，則可縮小驅動器的面積，可降低成本。
此外，各實施形態所述之CMOS影像感測器雖無特別限定，但亦可構成為，例如搭載有列並列型的類比-數位轉換裝置(以下簡稱為ADC(Analog Digital Converter))的CMOS影像感測器。
＜2.第2實施形態＞
圖18係本發明之第2實施形態所述之列並列ADC搭載固體攝像元件(CMOS影像感測器)之構成例的區塊圖。
此固體攝像元件200，係如圖18所示，具有作為攝像部的像素陣列部210、作為像素驅動部的垂直掃描電路220、水平傳輸掃描電路230、時序控制電路240。
再者，固體攝像元件200係具有：ADC群250、數位一類比轉換裝置(以下簡稱為DAC(Digital Analog Converter)260、放大器電路(S/A)270、及訊號處理電路280。
像素陣列部210，係由含有光二極體與像素內放大器的例如圖4所示之像素，配置成矩陣狀(行列狀)而構成。
又，於固體攝像元件200中，作為用來依序讀出像素陣列部210之訊號用的控制電路，係配置有如下之電路。
亦即，於固體攝像元件200中係配置有，作為控制電路而生成內部時脈用的時序控制電路240、用以控制行位址或行掃描的垂直掃描電路220、還有用來控制列位址或列掃描的水平傳輸掃描電路230。
然後，垂直掃描電路220，係適用了上述圖4～圖17所關連說明的垂直掃描電路。
ADC群250，係將具有比較器251、計數器252、及鎖存253的ADC，作複數列的排列。
比較器251係將DAC260所生成之參考電壓作階段性變化而成的屬於斜面波形(RAMP)的參考電壓Vslop，和每行線從像素經由垂直訊號線所得之類比訊號，加以比較。
計數器252，係將比較器251的比較時間，加以計數。
ADC群250，係具有n位元數位訊號轉換機能，對每一垂直訊號線(列線)作配置，構成了列並列ADC區塊。
各鎖存253之輸出，係例如被連接至2n位元寬的水平傳輸線290。
然後，配置有對應於水平傳輸線290的2n個放大器電路270、及訊號處理電路280。
於ADC群250中，在垂直訊號線所被讀出的類比訊號(電位Vsl)，係於每列配置之比較器251中，和參考電壓Vslop(帶有某種斜率呈線性變化的斜線波形)進行比較。
此時，與比較器251同樣地被每列配置的計數器252係會動作，將斜面波形的某個電位Vslop與計數值取一對一對應同時加以變化，藉此以將垂直訊號線的電位(類比訊號)Vsl，轉換成數位訊號。
參考電壓Vslop的變化係用來將電壓的變化轉換成時間的變化，其時間是藉由某個週期(時脈)來計數，以轉換成數位值。
然後，類比電氣訊號Vsl與參考電壓Vslop有交會時，比較器251的輸出係被反轉，將計數器252的輸入時脈予以停止，完成AD轉換。
以上的AD轉換期間結束後，藉由水平傳輸掃描電路230，將鎖存253中所保持的資料，經由水平傳輸線290、放大器電路270而輸入至訊號處理電路280，生成2維影像。
如此一來，就進行了列並列輸出處理。
具有如此效果的固體攝像元件，係可適用來作為數位相機或視訊攝影機的攝像元件。
＜3.第3實施形態＞
圖19係本發明之第3實施形態所述之固體攝像元件所適用的相機系統之構成之一例的圖示。
本相機系統300，係如圖19所示，具有可適用本實施形態所述之CMOS影像感測器(固體攝像元件)100、200的攝像元件310。
再者，相機系統300係還具有，將入射光導入至該攝像元件310之像素領域(使被攝體像予以成像)的光學系、例如使入射光(像光)在攝像面上成像的鏡頭320。
相機系統300係具有：用來驅動攝像元件310的驅動電路(DRV)330、用來處理攝像元件310之輸出訊號用的訊號處理電路(PRC)340。
驅動電路330，係具有時序產生器(未圖示)用以產生驅動攝像元件310內之電路所需的包含開始脈衝或全域脈衝之各種時序訊號；以所定的時序訊號來驅動攝像元件310。
又，訊號處理電路340，係對攝像元件310之輸出訊號，係施以所定的訊號處理。
已被訊號處理電路340所處理過的影像訊號，係被記錄至例如記憶體等之記錄媒體。已被記錄至記錄媒體的影像資訊，係可藉由印表機等進行硬拷貝。或是，使已被訊號處理電路340所處理過的影像訊號，在液晶顯示器等所成之監視器上以動畫方式呈現。
如上述，數位靜態相機等攝像裝置中，作為攝像元件310，係搭載前述的攝像元件100、200，藉此就可實現低消費電力、且高精度的相機。
100‧‧‧固體攝像元件
110‧‧‧像素陣列部
110A‧‧‧像素部
120‧‧‧垂直掃描電路
120A~120E‧‧‧像素控制部
130‧‧‧縱欄讀出電路
111‧‧‧光電轉換元件
112-1~112-4‧‧‧傳輸電晶體
113‧‧‧重置電晶體
114‧‧‧增幅電晶體
115‧‧‧選擇電晶體
200‧‧‧固體攝像元件
210‧‧‧像素陣列部
220‧‧‧垂直掃描電路
230‧‧‧水平傳輸掃描電路
240‧‧‧時序控制電路
250‧‧‧ADC群
260‧‧‧DAC
270‧‧‧放大器電路(S/A)
280‧‧‧訊號處理電路
300‧‧‧相機系統
310‧‧‧攝像元件
320‧‧‧鏡頭
330‧‧‧驅動電路
340‧‧‧訊號處理電路
[圖1]將像素配置成2維陣列狀的CMOS影像感測器(固體攝像元件)的一般構成例之圖示。
[圖2]以4個電晶體所構成的CMOS影像感測器的像素例的圖示。
[圖3]採用了抽略讀出方式的CMOS影像感測器的2像素共用時之構成的概念圖。
[圖4]本發明之實施形態所述之CMOS影像感測器(固體攝像元件)之構成例的圖示。
[圖5]本實施形態所述之在2個像素間具有共用構造的CMOS影像感測器之像素之一例的圖示。
[圖6]本發明之實施形態所述之垂直掃描電路的像素控制部的第1構成例的電路圖。
[圖7]圖6的像素控制部之動作的說明圖。
[圖8]本發明之實施形態所述之垂直掃描電路的像素控制部的第2構成例的電路圖。
[圖9]圖8的RAM及其寫入電路之構成例的電路圖。
[圖10]圖8及圖9的像素控制部之動作的說明用時序圖。
[圖11]本發明之實施形態所述之垂直掃描電路的像素控制部的第3構成例的電路圖。
[圖12]將關連於圖11的MIL邏輯記號顯示所致之電路與動作機能予以整合來圖示。
〔圖13〕圖11之電路的時序圖之圖示。
〔圖14〕4像素共用之構成例的圖示。
〔圖15〕4像素共用時的像素排列例之圖示。
〔圖16〕本發明之實施形態所述之垂直掃描電路的像素控制部的第4構成例的電路圖。
〔圖17〕將關連於圖16的MIL邏輯記號顯示所致之電路與動作機能予以整合來圖示。
〔圖18〕本發明之第2實施形態所述之列並列ADC搭載固體攝像元件(CMOS影像感測器)之構成例的區塊圖。
〔圖19〕本發明之第3實施形態所述之固體攝像元件所適用的相機系統之構成之一例的圖示。
100．．．固體攝像元件
110．．．像素陣列部
120．．．垂直掃描電路
130．．．縱欄讀出電路

Claims (14)

  1. 一種固體攝像元件，其特徵為，具有：像素部，係將光訊號轉換成電氣訊號並具有將該電氣訊號隨著曝光時間而加以累積之機能的複數像素電路，被排列成矩陣狀所成；和像素驅動部，係可透過控制線而驅動上記像素部以進行其訊號電荷的重置、累積、傳輸及輸出；上記像素部係為，具有配置了1個選擇控制線、1個重置控制線、及複數個傳輸控制線的像素共用構造，全體是含有讀出像素部與非讀出像素部；上記像素驅動部係為，非讀出像素係固定成通常重置狀態，並具有像素控制部，其係在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則解除非讀出像素的重置狀態，設成非讀出狀態。
  2. 如申請專利範圍第1項所記載之固體攝像元件，其中，上記像素驅動部的像素控制部係為，含有邏輯電路，係將非讀出像素固定成重置狀態，在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則解除非讀出像素的重置狀態； 上記邏輯電路係為，含有以下機能：邏輯閘是以與共用像素之週期相同的週期而被反覆，僅根據該當邏輯閘的連接關係，來變更讀出像素與非讀出像素的控制。
  3. 如申請專利範圍第1項所記載之固體攝像元件，其中，上記像素控制部係為，被連接至上記傳輸控制線，使得讀出、非讀出成為可能的邏輯閘，是藉由複數邏輯電路之組合而被形成。
  4. 如申請專利範圍第3項所記載之固體攝像元件，其中，上記像素控制部係為，被分別配置在複數上記傳輸控制線的邏輯電路，係含有OR閘；上記讀出像素的傳輸控制線上所被配置的OR閘的一方之輸入部係被接地，使另一方之輸入部的輸入狀態反映至輸出上而設成讀出狀態；上記非讀出像素的傳輸控制線上所被配置的OR閘的一方之輸入部中所被配置的組合邏輯閘，係含有NOR閘及NAND閘；上記NAND閘係在輸入部具有上記選擇控制線和重置控制線，被連接至選擇控制線的輸入部，係形成上記NOR閘的一方之輸入部，另一方之輸入部係被連接至抽略訊號線； 上記NOR閘的輸出部係形成了被配置在上記非讀出傳輸控制線的上記OR閘之一方之輸入部，上記OR閘的輸出部係提供非讀出狀態。
  5. 如申請專利範圍第1項所記載之固體攝像元件，其中，上記像素控制部係為，非讀出像素的傳輸控制線的重置解除期間及非讀出期間，係由上記選擇控制線的訊號期間所決定，讀出像素的傳輸控制線的讀出期間係被決定成會落在上記選擇控制線的訊號期間內。
  6. 如申請專利範圍第2項所記載之固體攝像元件，其中，上記像素控制部係為，當已選擇了讀出像素的位址時，則藉由邏輯閘來解除有共用關係的其他像素的重置狀態，設成非讀出狀態。
  7. 如申請專利範圍第1項所記載之固體攝像元件，其中，上記像素控制部係含有：鎖存鏈部，係由同步於時脈而將鎖存資料逐次予以平移用的複數鎖存所形成；和複數個邏輯閘部，係用來進行上記各鎖存的鎖存資料與所對應之行的傳輸控制線中所被傳播之傳輸訊號的邏輯演算；上記鎖存鏈部係為， 用來決定讀出或非讀出用的資料序列，係事前序列式地被平移輸入而設定。
  8. 如申請專利範圍第7項所記載之固體攝像元件，其中，上記各邏輯閘部係含有：第1邏輯閘，係進行抽略訊號與鎖存資料的邏輯演算；和第2邏輯閘，係用來進行上記第1邏輯閘之輸出與所對應之行的傳輸控制線中所被傳播之傳輸訊號的邏輯演算；上記像素控制部係為，通常動作時，是令時脈所致之上記複數鎖存中的資料平移予以停止；在對上記各鎖存寫入上記資料系列時，則是在已接受了非活化的抽略訊號之狀態下，對上記鎖存鏈部，將用來決定讀出或非讀出用的資料序列予以序列式地平移輸入之。
  9. 如申請專利範圍第1項所記載之固體攝像元件，其中，上記像素控制部係含有：複數記憶體，係分別被配置在各行，被寫入著用來表示所對應之行的像素是讀出還是非讀出用的值；和複數個邏輯閘部，係用來進行上記各記憶體的記憶值與所對應之行的傳輸控制線中所被傳播之傳輸訊號的邏輯 演算。
  10. 如申請專利範圍第9項所記載之固體攝像元件，其中，上記各邏輯閘部係含有：第1邏輯閘，係進行抽略訊號與上記記憶體之記憶值的邏輯演算；和第2邏輯閘，係用來進行上記第1邏輯閘之輸出與所對應之行的傳輸控制線中所被傳播之傳輸訊號的邏輯演算。
  11. 如申請專利範圍第9項所記載之固體攝像元件，其中，上記各記憶體係為，藉由寫入啟用訊號的活化，在所對應之行的傳輸控制線中所被傳播之傳輸訊號是活化之時，就可寫入。
  12. 如申請專利範圍第3項所記載之固體攝像元件，其中，上記組合邏輯閘是與上記像素部一起被配置在同一晶片上。
  13. 如申請專利範圍第1項所記載之固體攝像元件，其中，具有像素訊號讀出部，係從上記像素部以複數之像素單位進行像素訊號之讀出；上記像素訊號讀出部係含有：複數之比較器，係對應於像素的列排列而配置，將讀 出訊號電位與參考電壓進行比較判定，將該當判定訊號予以輸出；和複數個計數器，其動作係受上記比較器之輸出所控制，並將所對應之上記比較器的比較時間加以計數。
  14. 一種相機系統，其特徵為，具有：固體攝像元件；和光學系統，係將被攝體像成像在上記固體攝像元件；訊號處理電路，係將上記固體攝像元件的輸出影像訊號，加以處理；上記固體攝像元件係具有：像素部，係將光訊號轉換成電氣訊號並具有將該電氣訊號隨著曝光時間而加以累積之機能的複數像素電路，被排列成矩陣狀所成；和像素驅動部，係可透過控制線而驅動上記像素部以進行其訊號電荷的重置、累積、傳輸及輸出；上記像素部係為，具有配置了1個選擇控制線、1個重置控制線、及複數個傳輸控制線的像素共用構造，全體是含有讀出像素部與非讀出像素部；上記像素驅動部係為，非讀出像素係固定成通常重置狀態，並具有像素控制部，其係在將有共用關係之讀出像素予以讀出之際，若其位址已被選擇時，或是選擇訊號已成為活化時，則解除非 讀出像素的重置狀態，設成非讀出狀態。
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