KR20110108345A - 고체 촬상 소자 및 카메라 시스템 - Google Patents

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Abstract

고체 촬상 소자(100)는, 화소부(110)와, 화소부의 신호 전하의 리셋, 축적, 전송 및 출력을 행하도록 제어선을 통하여 구동 가능한 화소 구동부(120)와, 화소부로부터 화소의 신호의 판독을 행하는 화소 신호 판독부(130)를 가지며, 화소부(110)는, 하나의 선택 제어선, 하나의 리셋 제어선, 및 복수의 전송 제어선 이 배치된 화소 공유 구조를 가지며, 전체가 판독 화소부와 비 판독 화소부를 포함하고, 화소 구동부(120)는, 비 판독 화소는 통상 리셋 상태로 고정하여 두고, 공유 관계에 있는 판독 화소를 판독할 때에, 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독의 화소 리셋 상태를 해제하고, 비 판독 상태로 하는 화소 제어부를 갖는다.

Description

고체 촬상 소자 및 카메라 시스템{SOLID-STATE IMAGING ELEMENT AND CAMERA SYSTEM}
본 발명은, CMOS 이미지 센서로 대표되는 고체 촬상 소자 및 카메라 시스템에 관한 것이다.
근래, CCD에 대신하는 고체 촬상 소자(이미지 센서)로서, CMOS(Complimentary Metal Oxide Semiconductor) 이미지 센서가 주목을 받고 있다.
이것은 CMOS 이미지 센서가 다음의 과제를 극복하고 있기 때문이다.
즉, CCD 화소의 제조에는 전용 프로세스를 필요로 하고, 또한, 그 동작에는 복수의 전원 전압이 필요하고, 또한 복수의 주변 IC를 조합시켜서 동작시킬 필요가 있다.
이에 대해, CMOS 이미지 센서는, 이와 같은 CCD에서 시스템이 매우 복잡화하다는 여러 문제를 극복하고 있기 때문에, 상술한 바와 같이, 주목을 받고 있다.
CMOS 이미지 센서는, 그 제조에는 일반적인 CMOS형 집적 회로와 같은 제조 프로세스를 이용하는 것이 가능하고, 또한 단일 전원으로의 구동이 가능하고, 또한 CMOS 프로세스를 이용한 아날로그 회로나 논리 회로를 동일 칩 내에 혼재시킬 수 있다.
이 때문에, CMOS 이미지 센서는, 주변 IC의 수를 줄일 수 있다는 큰 메리트를 복수 가지고 있다.
CCD의 출력 회로는, 부유 확산층(FD : Floating Diffusion)을 갖는 FD 앰프를 이용한 1채널(ch) 출력이 주류이다.
이에 대해, CMOS 이미지 센서는 화소마다 FD 앰프를 갖고 있고, 그 출력은, 화소 어레이 중 어느 1행을 선택하고, 그들을 동시에 열방향으로 판독하는 열병렬 출력형이 주류이다.
이것은, 화소 내에 배치된 FD 앰프로는 충분한 구동 능력을 얻기가 어렵고, 따라서 데이터 레이트를 내리는 것이 필요하여, 병렬 처리가 유리하다고 되어 있기 때문이다.
이와 같은 CMOS 이미지 센서는, 디지털 카메라나 캠코더, 감시 카메라, 차량탑재 카메라 등의 촬상 장치에서, 촬상 소자로서 널리 사용되고 있다.
도 1은, 화소를 2차원 어레이 형상으로 배치한 CMOS 이미지 센서의 일반적인 구성예를 도시하는 도면이다.
도 1의 CMOS 이미지 센서(10)는, 화소 어레이부(11), 수직 주사 회로(Vdec : 화소 구동 회로)(12) 및 칼럼 판독 회로(열 처리 회로)(13)에 의해 구성되어 있다.
화소 어레이부(11)는, 화소 회로가 M행×N열의 매트릭스형상으로 배치되어 있다.
수직 주사 회로(12)는, 화소 어레이부(11)중 임의의 행에 배치된 화소의 동작을 제어한다. 수직 주사 회로(12)는, 제어선(LRST, LTX, LSEL)을 통하여 화소를 제어한다.
판독 회로(13)는, 수직 주사 회로(12)에 의해 판독 제어된 화소행의 데이터를 출력 신호선(LSGN)을 통하여 수취하고, 후단의 신호 처리 회로에 전송한다.
판독 회로(13)는, 상관 이중 샘플링 회로(CDS : Correlated Double Sampling)나 아날로그 디지털 컨버터(ADC)를 포함한다.
도 2는, 4개의 트랜지스터로 구성되는 CMOS 이미지 센서의 화소 회로예를 도시하는 도면이다.
이 화소 회로(20)는, 예를 들면 포토 다이오드(PD)로 이루어지는 광전 변환 소자(이하, 단지 PD라고도 함)(21)를 갖는다.
화소 회로(20)는, 이 1개의 광전 변환 소자(21)에 대해, 전송 트랜지스터(22), 리셋 트랜지스터(23), 증폭 트랜지스터(24), 및 선택 트랜지스터(25)의 4개의 트랜지스터를 능동 소자로서 갖는다.
광전 변환 소자(21)는, 입사광을 그 광량에 따른 양의 전하(여기서는 전자)로 광전 변환한다.
전송 트랜지스터(22)는, 광전 변환 소자(21)와 플로팅 디퓨전(FD)(이하, 단지 FD라고도 함)의 사이에 접속되고, 전송 제어선(LTX)을 통하여 그 게이트(전송 게이트)에 전송 신호(구동 신호)(TX)가 주어진다.
이에 의해, 광전 변환 소자(21)에서 광전 변환된 전자를 플로팅 디퓨전(FD)에 전송한다.
리셋 트랜지스터(23)는, 전원 라인(LVREF)과 플로팅 디퓨전(FD) 사이에 접속되고, 리셋 제어선(LRST)을 통하여 그 게이트에 리셋 신호(RST)가 주어진다.
이에 의해, 리셋 트랜지스터(23)는, 플로팅 디퓨전(FD)의 전위를 전원 라인(LVDD)의 전위로 리셋한다.
플로팅 디퓨전(FD)에는, 증폭 트랜지스터(24)의 게이트가 접속되어 있다. 증폭 트랜지스터(24)는, 선택 트랜지스터(25)를 통하여 신호선(26)(도 1의 LSGN)에 접속되고, 화소부 외의 정전류원과 소스 폴로워를 구성하고 있다.
그리고, 선택 제어선(LSEL)을 통하여 어드레스 신호(선택 신호)(SEL)가 선택 트랜지스터(25)의 게이트에 주어지고, 선택 트랜지스터(25)가 온 된다.
선택 트랜지스터(25)가 온 되면, 증폭 트랜지스터(24)는 플로팅 디퓨전(FD)의 전위를 증폭하여 그 전위에 따른 전압을 신호선(26)에 출력한다. 신호선(26)을 통하여, 각 화소로부터 출력된 전압은, 판독 회로(13)에 출력된다.
이 화소의 리셋 동작이란, 광전 변환 소자(21)에 축적되어 있는 전하를, 전송 트랜지스터(22)를 온 하여, 광전 변환 소자(21)에 축적된 전하를 플로팅 디퓨전(FD)에 전송하여 소출(掃出)하는 것이 된다.
이 때, 플로팅 디퓨전(FD)은 사전에 광전 변환 소자(21)의 전하를 수취할 수 있도록, 리셋 트랜지스터(23)를 온 하여 전하를 전원측으로 소출하고 있다. 또는 전송 트랜지스터(22)를 온 하고 있는 사이, 이것과 병행으로서 리셋 트랜지스터(23)를 온으로 하여, 직접 전원에 전하를 소출하고 있는 경우도 있다.
이들 일련의 동작을 단순화하여, 화소 리셋 동작 또는 셔터 동작이라고 부른다.
한편, 판독 동작에서는, 우선 리셋 트랜지스터(23)를 온으로 하여 플로팅 디퓨전(FD)을 리셋하고, 그 상태에서 온 된 선택 트랜지스터(25)를 통하여 출력 신호선(26)에 출력한다. 이것을 P상 출력이라고 부른다.
다음에, 전송 트랜지스터(22)를 온으로 하여 광전 변환 소자(21)에 축적된 전하를 플로팅 디퓨전(FD)에 전송하고, 그 출력을 신호선(26)에 출력한다. 이것을 D상 출력이라고 부른다.
화소 회로 외부에서의 D상 출력과 P상 출력의 차분을 취하고, 플로팅 디퓨전(FD)의 리셋 노이즈를 캔슬하여 화상 신호로 한다.
단순화하여 이들 일련의 동작을 단순하게 「화소 판독 동작」이라고 부른다.
전송 제어선(LTX), 리셋 제어선(LRST), 및 선택 제어선(LSEL)은, 수직 주사 회로(12)에 의해 선택적으로 구동된다.
화소 회로의 구성으로서, 4트랜지스터 구성(4Tr형) 화소 회로 외에, 3트랜지스터 구성(3Tr형), 5트랜지스터 구성(5Tr형) 등을 채용하는 것이 가능하다.
이상의 회로는, 광전 변환 소자를 각각의 화소로 갖는 기본적인 구성이다.
그 밖에, 하나의 선택 제어선, 하나의 리셋 제어선, 및 복수의 전송 제어선이 배치된 화소 공유 구조를 가지며, 전체가 판독 화소부와 비 판독 화소부를 포함하는 화소부를 갖는 CMOS 이미지 센서도 알려져 있다.
이와 같은 구성을 갖는 CMOS 이미지 센서의 특징의 하나로서, 화소 어레이부에의 랜덤 액세스 기능을 들 수 있다.
이에 의해, 필요한 화소를 솎아내어 판독함으로써 프레임 레이트를 올린 고속 동화나, 결정된 영역만을 잘라내어 판독하는 기능 등이 실현되어 있다(예를 들면 특허 문헌 1 참조).
도 3은, 솎음(cull) 판독 방식을 채용한 CMOS 이미지 센서의 2화소 공유인 경우의 구성을 도시하는 개념도이다.
이 화소부(11A)는, 도 3에 도시하는 바와 같이, 선택 제어선(LSEL), 리셋 제어선(LRST)은 공유되어 있고, 2개의 광전 변환 소자(21-1(PD1), 21-2(PD2))에 대응하여 전송 제어선(LTX1 및 LTX2)이 2개 배선되어 있다.
판독에 들어가기 전에, 한번 리셋 상태로 하여 광전 변환 소자(21-1, 21-2)에 남아 있는 전하를 비우고 나서 다음의 판독 동작에 들어간다.
그러나, 솎아내어 판독한 때, 비 판독 화소를 그대로 방치하여 두면, 화소에 쌓여진 전하가 주위로 누출하여, 판독 화소의 신호에 섞여 버리는 블루밍 현상이 발생할 우려가 있다.
이 신호의 혼입을 막는데는, 비 판독 화소도 화소로부터 전하를 배출할 필요가 있다.
이 블루밍 현상의 발생을 억제하는 기술이 여러가지 제안되어 있다(예를 들면 특허 문헌 1 참조).
[특허 문헌]
특허 문헌 1 : 일본 특개2006-310932호 공보
특허 문헌 1에서는, 화소 어레이부의 임의의 영역의 화소 정보를 부분적으로 잘라내어 판독 가능한 CMOS 이미지 센서에 있어서, 판독 영역 이외의 상방 및 하방의 비 판독행에서, 액세스 제어가 행하여지지 않는다.
이 때문에, 화소 내의 광전 변환 소자에서 광전 변환되고, 축적된 전하가 광전 변환 소자의 축적 용량을 넘어서 주변의 화소에 누출되는, 이른바 블루밍이 발생하는 문제점이 지적되어 있다.
그 해결책으로서, 부분 판독 영역을 임의로 설정하면서, 당해 임의의 설정 영역 이외의 비액세스 행을 일제히 리셋 제어하는 제어 방법이 생각되지만, 제어 회로를 구성하는 것은 곤란하다.
또한, 일제 리셋에 수반되는 소비 전력이나 잡음의 증가도 우려되는 것이 언급되어 있다.
그래서, 그 해결책으로서, 임의의 부분 판독 영역의 상방 및 하방의 비액세스 행에 관해, 판독 영역의 임의의 행 판독과 동시에 1행씩 순차적으로 리셋 제어하여 가는 등의 방법이 개시되어 있다.
이 경우, 블루밍 억제를 위해, 판독하지 않는 행을 리셋 고정으로 하면 좋다.
그러나, 리셋 고정한 채로 하여두면, 전송 제어선(LTX1)은 하이 레벨"H"이다.
이 때문에, 전송 제어선(LTX2)을 하이 레벨"H"로 하여 광전 변환 소자(21-2)의 신호를 판독하려고 하면, 도 3중 파선<1>으로 도시하는 바와 같이, 전기적으로 다이오드(PD1)가 보이에 되어 매우 사정이 나뻤다.
본 발명은, 비 판독 화소의 블루밍 발생을 확실하게 억제하는 것이 가능한 고체 촬상 소자 및 카메라 시스템을 제공하는 것에 있다.
본 발명의 제 1의 관점의 고체 촬상 소자는, 광신호를 전기 신호로 변환하고, 그 전기 신호를 노광 시간에 따라 축적하는 기능을 갖는 복수의 화소 회로가 행렬형상으로 배열된 화소부와, 상기 화소부의 신호 전하의 리셋, 축적, 전송 및 출력을 행하도록 제어선을 통하여 구동 가능한 화소 구동부를 가지며, 상기 화소부는, 하나의 선택 제어선, 하나의 리셋 제어선, 및 복수의 전송 제어선이 배치된 화소 공유 구조를 가지며, 전체가 판독 화소부와 비 판독 화소부를 포함하고, 상기 화소 구동부는, 비 판독 화소는 통상 리셋 상태로 고정하여 두고, 공유 관계에 있는 판독 화소를 판독할 때에, 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독 화소의 리셋 상태를 해제하고, 비 판독 상태로 하는 화소 제어부를 갖는다.
본 발명의 제 2의 관점의 카메라 시스템은, 고체 촬상 소자와, 상기 촬상 소자에 피사체상을 결상하는 광학계와, 상기 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 가지며, 상기 고체 촬상 소자는, 광신호를 전기 신호로 변환하고, 그 전기 신호를 노광 시간에 따라 축적하는 기능을 갖는 복수의 화소 회로가 행렬형상으로 배열된 화소부와, 상기 화소부의 신호 전하의 리셋, 축적, 전송 및 출력을 행하도록 제어선을 통하여 구동 가능한 화소 구동부를 가지며, 상기 화소부는, 하나의 선택 제어선, 하나의 리셋 제어선, 및 복수의 전송 제어선이 배치된 화소 공유 구조를 가지며, 전체가 판독 화소부와 비 판독 화소부를 포함하고, 상기 화소 구동부는, 비 판독 화소는 통상 리셋 상태로 고정하여 두고, 공유 관계에 있는 판독 화소를 판독할 때에, 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독 화소의 리셋 상태를 해제하고, 비 판독 상태로 하는 화소 제어부를 갖는다.
본 발명에 의하면, 화소 제어부에서, 비 판독 화소는 통상 리셋 상태로 고정하여 두고, 공유 관계에 있는 판독 화소를 판독할 때에, 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독의 화소 리셋 상태가 해제되어, 비 판독 상태가 된다.
본 발명에 의하면, 비 판독 화소의 블루밍 발생을 확실하게 억제할 수 있다.
도 1은 화소를 2차원 어레이 형상으로 배치한 CMOS 이미지 센서(고체 촬상 소자)의 일반적인 구성예를 도시하는 도면.
도 2는 4개의 트랜지스터로 구성되는 CMOS 이미지 센서의 화소예를 도시하는 도면.
도 3은 솎음(cull) 판독 방식을 채용한 CMOS 이미지 센서의 2화소 공유인 경우의 구성을 도시하는 개념도.
도 4는 본 발명의 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 소자)의 구성예를 도시하는 도면.
도 5는 본 실시 형태에 관한 2개의 화소에서 공유 구조를 갖는 CMOS 이미지 센서의 화소의 한 예를 도시하는 도면.
도 6은 본 발명의 실시 형태에 관한 수직 주사 회로의 화소 제어부의 제 1의 구성예를 도시하는 회로도.
도 7은 도 6의 화소 제어부의 동작을 설명하기 위한 도면.
도 8은 본 발명의 실시 형태에 관한 수직 주사 회로의 화소 제어부의 제 2의 구성예를 도시하는 회로도.
도 9는 도 8의 RAM 및 그 기록 회로의 구성예를 도시하는 회로도.
도 10은 도 8 및 도 9의 화소 제어부의 동작을 설명하기 위한 타이밍 차트.
도 11은 본 발명의 실시 형태에 관한 수직 주사 회로의 화소 제어부의 제 3의 구성예를 도시하는 회로도.
도 12는 도 11에 관련된 MIL 논리 기호 표시에 의한 회로와 동작 기능을 정리하여 도시하는 도면.
도 13은 도 11의 회로의 타이밍 차트를 도시하는 도면.
도 14는 4화소 공유의 구성예를 도시하는 도면.
도 15는 4화소 공유인 경우의 화소 배열예를 도시하는 도면.
도 16은 본 발명의 실시 형태에 관한 수직 주사 회로의 화소 제어부의 제 4의 구성예를 도시하는 회로도.
도 17은 도 16에 관련된 MIL 논리 기호 표시에 의한 회로와 동작 기능을 정리하여 도시하는 도면.
도 18은 본 발명의 제 2의 실시 형태에 관한 열병렬 ADC 탑재 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 도시하는 블록도.
도 19은 본 발명의 제 3의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.
이하, 본 발명의 실시의 형태를 도면에 관련지어서 설명한다.
또한, 설명은 이하의 순서로 행한다.
1. 제 1의 실시 형태(고체 촬상 소자의 구성예)
2. 제 2의 실시 형태(열병렬 ADC 탑재 고체 촬상 소자의 구성예)
3. 제 3의 실시 형태(카메라 시스템의 구성예)
<1. 제 1의 실시 형태>
도 4는, 본 발명의 제 1의 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 소자)의 구성예를 도시하는 도면이다.
본 CMOS 이미지 센서(100)는, 화소 어레이부(110), 화소 구동부로서의 수직 주사 회로(Vdec)(120), 및 화소 신호 판독부로서의 칼럼 판독 회로(130)를 갖는다.
화소 어레이부(110)는, 복수의 화소가 2차원형상(매트릭스형상)으로 배열되어 있다.
도 5는, 본 실시 형태에 관한 2개의 화소에서 공유 구조를 갖는 CMOS 이미지 센서의 화소의 한 예를 도시하는 도면이다.
이 화소부(110A)는, 예를 들면 포토 다이오드(PD)로 이루어지는 광전 변환 소자(이하, 단지 PD라고도 함)(111-1, 111-2)를 갖는다.
그리고, 화소부(110A)는, 각 광전 변환 소자(111-1, 111-2)에 대해, 전송 트랜지스터(112-1, 112-2)를 갖는다.
그리고, 화소부(110A)에서, 리셋 트랜지스터(113), 증폭 트랜지스터(114), 및 선택 트랜지스터(115)가 2개의 화소에서 공유되어 있다.
광전 변환 소자(111-1, 111-2)는, 입사광을 그 광량에 따른 양의 전하(여기서는 전자)에서 광전 변환한다.
전송 트랜지스터(112-1, 112-2)는, 광전 변환 소자(111-1, 111-2)와 출력 노드로서의 플로팅 디퓨전(FD)의 사이(이하, 단지 FD라고도 함)에 접속되어 있다.
전송 트랜지스터(112-1, 112-2)는, 전송 제어선(LTX111, LTX112)을 통하여 그 게이트(전송 게이트)에 제어 신호인 전송 신호(TX1, TX2)가 주어진다.
이에 의해, 전송 트랜지스터(112-1, 112-2)는, 광전 변환 소자(111)에서 광전 변환된 전자를 플로팅 디퓨전(FD)에 전송한다.
리셋 트랜지스터(113)는, 전원 라인(LVDD)과 플로팅 디퓨전(FD)의 사이에 접속되고, 리셋 제어선(LRST)을 통하여 그 게이트에 제어 신호인 리셋 신호(RST)가 주어진다.
이에 의해, 리셋 트랜지스터(113)는, 플로팅 디퓨전(FD)의 전위를 전원 라인(LVDD)의 전위(VDD)에 리셋한다.
플로팅 디퓨전(FD)에는, 증폭 트랜지스터(114)의 게이트가 접속되어 있다. 증폭 트랜지스터(114)는, 선택 트랜지스터(115)를 통하여 신호선(LSGN)에 접속되고, 화소부 외의 정전류원과 소스 폴로워를 구성하고 있다.
그리고, 선택 제어선(LSEL)을 통하여 어드레스 신호에 따른 제어 신호인 선택 신호(SEL)가 선택 트랜지스터(115)의 게이트에 주어지고, 선택 트랜지스터(115)가 온 한다.
선택 트랜지스터(115)가 온 되면, 증폭 트랜지스터(114)는 플로팅 디퓨전(FD)의 전위를 증폭하여 그 전위에 따른 전압을 신호선(LSGN)에 출력한다. 신호선(LSGN)을 통하여, 각 화소로부터 출력된 전압은, 칼럼 판독 회로(130)에 출력된다.
이들의 동작은, 예를 들면 전송 트랜지스터(112), 리셋 트랜지스터(113), 및 선택 트랜지스터(115)의 각 게이트가 행 단위로 접속되어 있기 때문에, 1행분의 각 화소에 관해 동시에 행하여진다.
화소 어레이부(110)에 배선되어 있는 리셋 제어선(LRST), 전송 제어선(LTX111, LTX112), 및 선택 제어선(LSEL)이 화소 배열의 각 행 단위로 배선되어 있다.
이들의 리셋 제어선(LRST), 전송 제어선(LTX), 및 선택 제어선(LSEL)은, 수직 주사 회로(120)에 의해 구동된다.
이와 같이, 화소부(110A)는, 하나의 선택 제어선(LSEL), 하나의 리셋 제어선(LRST), 및 복수의 전송 제어선(LTX111, LTX112)이 배치된 화소 공유 구조를 가지며, 전체가 판독 화소부와 비 판독 화소부를 포함한다.
수직 주사 회로(120)는, 화소 어레이부(110)중 임의의 행에 배치된 화소의 동작을 제어한다. 수직 주사 회로(120)는, 리셋 제어선(LRST), 전송 제어선(LTX)(111, 112), 및 선택 제어선(LSEL)을 통하여 화소를 제어한다.
수직 주사 회로(120)는, 도 5에 도시하는 바와 같이, 화소 제어부(120A)를 갖는다.
화소 제어부(120A)는, 비 판독 화소는 통상 리셋 상태로 고정하여 두고, 공유 관계에 있는 판독 화소를 판독할 때에, 그 어드레스가 선택된 경우 또는 선택 신호가 액티브로 된 경우에 비 판독 화소의 리셋 상태를 해제하고 비 판독 상태로 한다.
화소 제어부(120A)는, 비 판독 화소를 리셋 상태로 고정하고, 공유 관계에 있는 판독 화소를 판독할 때에 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독 화소의 리셋 상태를 해제하는 논리 회로를 포함한다.
논리 회로는, 논리 게이트가, 공유 화소의 주기와 동일한 주기에 의해 반복되고, 당해 논리 게이트의 접속 관계만에 의해, 판독 화소와 비 판독 화소의 제어를 변경하는 기능을 포함한다.
화소 제어부(120A)는, 전송 제어선(LTX)에 접속되고, 판독 비 판독을 가능하게 하는 논리 게이트가 복수의 논리 회로의 조합으로 형성되어 있다.
화소 제어부(120A)는, 비 판독 화소의 전송선의 리셋 해제 기간 및 비 판독 기간은, 선택 제어선(LSEL)의 신호기간에 의해 정해지고, 판독 화소의 전송선의 판독 기간은, 선택 제어선(LSEL)의 선택 신호(SEL) 기간 내가 되도록 정해져 있다.
화소 제어부(120A)는, 판독 화소의 어드레스를 선택한 경우에, 논리 게이트에 의해, 공유 관계에 있는 다른 화소의 리셋 상태를 해제하고, 비 판독 상태로 하는 기능을 갖는다.
또한, 조합 논리 게이트가 화소부 함께 동일 칩상에 배치된다.
이 수직 주사 회로(120)의 화소 제어부(120A)의 구성 및 기능에 관해서는 후에 상세히 기술한다.
화소 제어부(120A)는, 예를 들면 도 5에 도시하는 바와 같이, 수직(V) 디코더(121), 레벨 시프터(122), 논리 회로(123), 및 수직 구동 회로(124)를 포함하여 구성된다.
화소 제어부(120A)에서, V 디코더(121)로 어드레스가 디코드되고, 디코드된 신호가 레벨 시프터(122)의 레벨 시프트 작용을 받아, 논리 게이트를 포함하는 논리 회로(123)에 공급된다.
논리 회로(123)는, 비 판독 화소를 리셋 상태로 고정하고, 공유 관계에 있는 판독 화소를 판독할 때에 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독 화소의 리셋 상태를 해제하도록 구성되어 있다.
그리고, 수직 구동 회로(124)는, 논리 회로(123)의 논리 연산의 결과에 따라, 동작 상태에 따라, 리셋 제어선(LRST), 전송 제어선(LTX), 및 선택 제어선(LSEL)을 구동 제어한다.
칼럼 판독 회로(130)는, 수직 주사 회로(120)에 의해 판독 제어된 화소행의 데이터를, 신호선(LSGN)을 통하여 수취하고, 후단의 신호 처리 회로에 전송한다.
칼럼 판독 회로(130)는, CDS 회로나 ADC(아날로그 디지털 컨버터)를 포함한다.
이하, 본 실시 형태에 관한 수직 주사 회로(120)의 화소 제어부의 구체적인 구성 및 기능에 관해 설명한다.
[화소 제어부의 제 1의 구성예]
도 6은, 본 발명의 실시 형태에 관한 수직 주사 회로의 화소 제어부의 제 1의 구성예를 도시하는 회로도이다.
도 6의 화소 제어부(120B)는, 복수의 래치로서의 D형 플립플롭(DFF1 내지 DFF4), 제 1 논리 게이트로서의 3입력 AND 게이트(AD1 내지 AD4), 및 제 2 논리 게이트로서의 OR 게이트(OG1 내지 OG4)를 갖는다.
그리고, 제 1 논리 게이트와 제 2 논리 게이트에 의해 논리 게이트부가 형성된다.
일반적으로 프레임 레이트 등 동화 모드의 요구 사양에 의해 결정된 솎음 어드레스에 따라, 하드 와이어드로 고정된 솎음 대응 회로(블루밍 억제 회로)를 그 어드레스행마다 구성되어 있다.
이에 대해, 도 6의 화소 제어부(120B)는, 솎음 동작의 어드레스행을, 래치 체인부인 DFF 체인을 이용하여 프로그래머블하게 함으로써, 임의의 솎음 어드레스에 대응하고, 또한 리얼타임으로 변경할 수 있도록 구성되어 있다.
DFF(1) 내지 DFF(4)의 클록 단자에는 기록 클록(φ)이 공급된다. DFF(1)의 데이터 입력(D)에 데이터(DT)가 공급되고, DFF(1)의 출력(Q)이 다음단의 DFF(2)의 데이터 입력(D)에 접속되어 있다.
마찬가지로, DFF(2)의 출력(Q)이 다음단의 DFF(3)의 데이터 입력(D)에 접속되고, DFF(3)의 출력(Q)이 다음단의 DFF(4)의 데이터 입력(D)에 접속되고, DFF(4)의 출력(Q)이 다음단이 도시하지 않는 DFF(5)의 데이터 입력(D)에 접속되어 있다.
AND 게이트(AD1 내지 AD4)의 제 1 입력에 솎음 신호(SIG[m])가 공급된다. AND 게이트(AD1 내지 AD4)의 제 2 입력은 부(負)입력으로 되어 있다.
AND 게이트(AD1 및 AD2)의 제 2 입력은 선택 신호(SEL[n])의 공급 라인인 선택 제어선(LSEL[n])에 접속되어 있다.
AND 게이트(AD3 및 AD4)의 제 2 입력은 선택 신호(SEL[n+1])의 공급 라인인 선택 제어선(LSEL[n+1])에 접속되어 있다.
AND 게이트(AD1)의 제 3 입력이 플립플롭(DFF1)의 출력 단자(Q)에 접속되어 있다. AND 게이트(AD2)의 제 3 입력이 플립플롭(DFF2)의 출력 단자(Q)에 접속되어 있다. AND 게이트(AD3)의 제 3 입력이 플립플롭(DFF3)의 출력 단자(Q)에 접속되어 있다. AND 게이트(AD4)의 제 3 입력이 플립플롭(DFF4)의 출력 단자(Q)에 접속되어 있다.
OR 게이트(OG1)의 제 1 입력이 AND 게이트(AD1)의 출력에 접속되고, 제 2 입력이 전송 신호(TX[n])의 공급 라인인 전송 제어선(LTX[2n])에 접속되어 있다.
OR 게이트(OG2)의 제 1 입력이 AND 게이트(AD2)의 출력에 접속되고, 제 2 입력이 전송 신호(TX[2n+1])의 공급 라인인 전송 제어선(LTX[2n+1])에 접속되어 있다.
OR 게이트(OG3)의 제 1 입력이 AND 게이트(AD3)의 출력에 접속되고, 제 2 입력이 전송 신호(TX[2n+2])의 공급 라인인 전송 제어선(LTX[2n+2])에 접속되어 있다.
OR 게이트(OG4)의 제 1 입력이 AND 게이트(AD4)의 출력에 접속되고, 제 2 입력이 전송 신호(TX[2n+3])의 공급 라인인 전송 제어선(LTX[2n+3])에 접속되어 있다.
도 7(A) 및 (B)은, 도 6의 화소 제어부(120B)의 동작을 설명하기 위한 도면으로서, 도 7(A)은 통상시의 동작을, 도 7(B)은 기록시의 동작을 설명하기 위한 도면이다.
도 7(A)에 도시하는 바와 같이, 판독 또는 비 판독 화소인지는 DFF(1) 내지 DFF(4)에 기억시킨 값(0 또는 1)으로 결정한다.
이에 의해 임의의 행을 판독 또는 비 판독의 동작으로 전환할 수 있다.
플립플롭(DFF1 내지 DFF4)에는 체인 구조를 갖게 하고 있고, 사전에 DFF 체인에 시리얼로 판독 또는 비 판독 화소를 정하는 01 계열을 유입(流入)함으로써, 임의의 솎음 어드레스에 따른 동작이 가능해진다.
도 7(A)와 같이 통상 동작시는, 기록 클록(φ)은 정지(로우 레벨로 고정)하고 있고 플립플롭(DFF1 내지 DFF4)은 기억하고 있는 값을 출력 단자(Q)로부터 출력한다.
이 경우, 기록 클록(φ)은 정지하고 있기 때문에, 다음단의 플립플롭(DFF)의 기억치가 전파되는 일은 없다.
도 7(B)와 같이 기록 동작시는, 솎음 신호(SIG「m」)는 로우 레벨로 고정시켜 두고, 클록(φ)을 동작시켜서 솎아내어 사양에 따른 판독 또는 비 판독을 위한 01 계열을 DFF(1) 내지 DFF(4)에 차례로 전송하여 간다.
따라서 하나의 계열을 플립플롭(DFF)에 격납하는데는, V사이즈의 클록수만큼 시간을 필요로 한다. 기록 클록(φ)은 카운터에 의해 제어된다.
도 6의 화소 제어부(120B)에 의하면, 하드웨어를 변경하는 일 없이 임의의 솎음 모드로, 게다가 리얼타임으로 변경이 가능하다.
또한, 솎음 모드의 종류는 DFF 체인에 기억시키는 계열에 따라, 하드웨어를 증가시키는 일 없이 원리적으로 무한하게 확장 가능하다.
리얼타임성을 활용하여, 세트측의 다양한 동작에 대해 세밀하게 솎음 동작을 변경 가능하다.
원래 요구 사양을 결정할 필요가 없어지고, 설계의 자유도가 하드로부터 소프트의 계층으로 올릴 수 있다.
설계 자유도의 계층이 올라감으로써, 사양 결정의 자유도도 넓어진다.
[화소 제어부의 제 2의 구성예]
도 8은, 본 발명의 실시 형태에 관한 수직 주사 회로의 화소 제어부의 제 2의 구성예를 도시하는 회로도이다.
도 8의 화소 제어부(120C)는, 복수의 메모리로서의 RAM(121 내지 124), 제 1 논리 게이트로서의 3입력 AND 게이트(AD11 내지 AD14), 2입력 AND 게이트(AD21 내지 AD24), 및 제 2 논리 게이트로서의 OR 게이트(OG11 내지 OG14)를 갖는다.
그리고, 제 1 논리 게이트와 제 2 논리 게이트에 의해 논리 게이트부가 형성된다.
전술한 바와 같이, 일반적으로 프레임 레이트 등 동화 모드의 요구 사양에 의해 결정된 솎음 어드레스에 따라, 하드 와이어드로 고정된 솎음 대응 회로(블루밍 억제 회로)를 그 어드레스행마다 구성되어 있다.
이에 대해, 도 8의 화소 제어부(120C)는, 솎음 동작의 어드레스행을, RAM(121 내지 124)에 기억시켜서 프로그래머블하게 함으로써, 임의의 솎음 어드레스에 대응하고, 또한 리얼타임으로 변경할 수 있도록 구성되어 있다.
화소 제어부(120C)는, 판독인지 비 판독 화소인지는 각 행에 배치된 RAM(121 내지 124)에 기억시킨 값(0 또는 1)으로 결정한다.
이에 의해, 화소 제어부(120C)는, 임의의 행을 판독 또는 비 판독의 동작으로 전환할 수 있다.
RAM(121 내지 124)은, 워드선(WL)과의 접속부(W), 비트선(BL)과의 접속부(B), 반전 비트선(/BL)(/은 반전을 도시한다)과의 접속부(/B), 및 출력 단자(Q)를 갖는다.
AND 게이트(AD21 내지 AD24)의 제 1 입력에 기록 이네이블 신호(WRT_EN)의 공급 라인에 접속되어 있다.
AND 게이트(AD21)의 제 2 입력이 전송 신호(TX[2n])의 공급 라인인 전송 제어선(LTX[2n])에 접속되고, AND 게이트(AD21)의 출력이 워드선(WL11)에 접속되어 있다. 워드선(WLL11)은 RAM(121)의 접속부(W)에 접속되어 있다.
워드선(WL11)은, 전송 신호(TX[2n])가 하이 레벨이고, 기록 이네이블 신호(WRT_EN)가 액티브의 하이 레벨일 때에 하이 레벨로 구동된다.
AND 게이트(AD22)의 제 2 입력이 전송 신호(TX[2n+1])의 공급 라인인 전송 제어선(LTX[2n+1])에 접속되고, AND 게이트(AD22)의 출력이 워드선(WL12)에 접속되어 있다. 워드선(WLL12)은 RAM(122)의 접속부(W)에 접속되어 있다.
워드선(WL12)은, 전송 신호(TX[2n+1])가 하이 레벨이고, 기록 이네이블 신호(WRT_EN)가 액티브의 하이 레벨일 때에 하이 레벨로 구동된다.
AND 게이트(AD23)의 제 2 입력이 전송 신호(TX[2n+2])의 공급 라인인 전송 제어선(LTX[2n+2])에 접속되고, AND 게이트(AD23)의 출력이 워드선(WL13)에 접속되어 있다. 워드선(WLL13)은 RAM(123)의 접속부(W)에 접속되어 있다.
워드선(WL13)은, 전송 신호(TX[2n+2])가 하이 레벨이고, 기록 이네이블 신호(WRT_EN)가 액티브의 하이 레벨일 때에 하이 레벨로 구동된다.
AND 게이트(AD24)의 제 2 입력이 전송 신호(TX[2n+3])의 공급 라인인 전송 제어선(LTX[2n+3])에 접속되고, AND 게이트(AD24)의 출력이 워드선(WL14)에 접속되어 있다. 워드선(WLL14)은 RAM(124)의 접속부(W)에 접속되어 있다.
워드선(WL14)은, 전송 신호(TX[2n+3])가 하이 레벨이고, 기록 이네이블 신호(WRT_EN)가 액티브의 하이 레벨일 때에 하이 레벨로 구동된다.
이와 같이, 화소 제어부(120C)에서는, RAM(121 내지 124)에 액세스할 때의 워드선(WL11 내지 WL14)은, 화소 판독할 때에 액세스하는 전송 제어선(LTX[2n] 내지 LTX[2n+3])를 그대로 활용 가능하게 구성되어 있다.
즉, 화소 제어부(120C)는, 전송 신호(TX[2n] 내지 TX[2n+3])가 액티브의 하이 레벨일 때에, RAM(121 내지 124)에의 기록이 유효해지도록, 기록 이네이블 신호(WRT_EN)와의 AND를 취하는 구성으로 되어 있다.
AND 게이트(AD11 내지 AD14)의 제 1 입력에 솎음 신호(SIG[m])가 공급된다. AND 게이트(AD11 내지 AD14)의 제 2 입력은 부입력으로 되어 있다.
AND 게이트(AD11 및 AD12)의 제 2 입력은 선택 신호(SEL[n])의 공급 라인인 선택 제어선(LSEL[n])에 접속되어 있다.
AND 게이트(AD13 및 AD14)의 제 2 입력은 선택 신호(SEL[n+1])의 공급 라인인 선택 제어선(LSEL[n+1])에 접속되어 있다.
AND 게이트(AD11)의 제 3 입력이 RAM(121)의 출력 단자(Q)에 접속되어 있다. AND 게이트(AD12)의 제 3 입력이 RAM(122)의 출력 단자(Q)에 접속되어 있다. AND 게이트(AD13)의 제 3 입력이 RAM(123)의 출력 단자(Q)에 접속되어 있다. AND 게이트(AD14)의 제 3 입력이 RAM(124)의 출력 단자(Q)에 접속되어 있다.
OR 게이트(OG11)의 제 1 입력이 AND 게이트(AD11)의 출력에 접속되고, 제 2 입력이 전송 신호(TX[n])의 공급 라인인 전송 제어선(LTX[2n])에 접속되어 있다.
OR 게이트(OG12)의 제 1 입력이 AND 게이트(AD12)의 출력에 접속되고, 제 2 입력이 전송 신호(TX[2n+1])의 공급 라인인 전송 제어선(LTX[2n+1])에 접속되어 있다.
OR 게이트(OG13)의 제 1 입력이 AND 게이트(AD13)의 출력에 접속되고, 제 2 입력이 전송 신호(TX[2n+2])의 공급 라인인 전송 제어선(LTX[2n+2])에 접속되어 있다.
OR 게이트(OG14)의 제 1 입력이 AND 게이트(AD14)의 출력에 접속되고, 제 2 입력이 전송 신호(TX[2n+3])의 공급 라인인 전송 제어선(LTX[2n+3])에 접속되어 있다.
여기서, RAM 및 그 기록 회로의 구성예에 관해 설명한다.
도 9는, 도 8의 RAM 및 그 기록 회로의 구성예를 도시하는 회로도이다.
[RAM의 구성예]
RAM(121 내지 124)은, 예를 들면 스태틱 RAM(SRAM)에 의해 구성된다.
도 9의 RAM은, 인버터(IV121, IV122), 액세스 트랜지스터(M121, M122), 노드(ND121, ND122), 접속부(W, B, /B), 및 출력 단자(Q)를 갖는다.
인버터(IV121)의 출력과 인버터(IV122)의 입력이 접속되고, 그 접속점에 의해 노드(ND121)가 형성되어 있다. 인버터(IV122)의 출력과 인버터(IV121)의 입력이 접속되고, 그 접속점에 의해 노드(ND122)가 형성되어 있다.
이 노드(ND122)는 출력 단자(Q)에 접속되어 있다.
액세스 트랜지스터(M121, M122)는, 예를 들면 n채널 MOS(NMOS)트랜지스터에 의해 형성된다.
액세스 트랜지스터(M121)의 소스, 드레인이 노드(ND121) 및 반전 비트선(/BL)에 접속되어 있다. 액세스 트랜지스터(M121)와 반전 비트선(/BL)과의 접속점에 의해 접속부(/B)가 형성되어 있다.
액세스 트랜지스터(M122)의 소스, 드레인이 노드(ND122) 및 비트선(BL)에 접속되어 있다. 액세스 트랜지스터(M122)와 비트선(BL)과의 접속점에 의해 접속부(B)가 형성되어 있다.
그리고, 액세스 트랜지스터(M121, M122)의 게이트가 접속부(W)를 통하여 워드선(WL)에 접속되어 있다.
이와 같은 구성을 갖는 RAM은, 통상 동작시는 기록 이네이블 신호(WRT EN)가 비액티브의 로우 레벨이기 때문에, 액세스 트랜지스터(M121, M122)는 오프 상태에 있고, 기억치를 출력 단자(Q)로부터 계속 출력한다.
[RAM의 기록 회로의 구성예]
다음에, RAM의 기록 회로에 관해 설명한다.
RAM의 기록 회로는, 도 9에 도시하는 바와 같이, NMOS 트랜지스터(NT121, NT122), p채널 MOS(PMOS) 트랜지스터(PT121, PT122), 및 3입력 AND 게이트(AD121, AD122)를 갖는다.
NMOS 트랜지스터(NT121)의 소스가 접지되고, 드레인이 반전 비트선(/BL)의 일단측에 접속되어 있다. 반전 비트선(/BL)의 타단측에 PMOS 트랜지스터(PT121)의 드레인이 접속되고, PMOS 트랜지스터(PT121)의 소스가 전원 전압(VDD)의 공급 라인에 접속되어 있다.
NMOS 트랜지스터(NT122)의 소스가 접지되고, 드레인이 비트선(BL)의 일단측에 접속되어 있다. 비트선(BL)의 타단측에 PMOS 트랜지스터(PT122)의 드레인이 접속되고, PMOS 트랜지스터(PT122)의 소스가 전원 전압(VDD)의 공급 라인에 접속되어 있다.
NMOS 트랜지스터(NT121)의 게이트가 AND 게이트(AD121)의 출력에 접속되어 있다. NMOS 트랜지스터(NT122)의 게이트가 AND 게이트(AD122)의 출력에 접속되어 있다.
또한, PMOS 트랜지스터(PT121 및 PT122)의 게이트가 클록 신호(φ2)의 반전 신호(/φ2)의 공급 라인에 접속되어 있다.
3입력의 AND 게이트(AD121)의 제 1 입력은 RAM에 기록하여야 할 기억치 데이터(0 또는 1)(DATA)의 공급 라인에 접속되어 있다. AND 게이트(AD121)의 제 2 입력은 라이트 이네이블 신호(WRT_EN)의 공급 라인에 접속되고, 제 3 입력이 클록 신호(φ1)의 공급 라인에 접속되어 있다.
3입력의 AND 게이트(AD122)의 부입력인 제 1 입력은 RAM에 기록하여야 할 기억치 데이터(0 또는 1)(DATA)의 공급 라인에 접속되어 있다. AND 게이트(AD122)의 제 2 입력은 라이트 이네이블 신호(WRT_EN)의 공급 라인에 접속되고, 제 3 입력이 클록 신호(φ1)의 공급 라인에 접속되어 있다.
도 10(A) 내지 (I)는, 도 8 및 도 9의 화소 제어부(120C)의 동작을 설명하기 위한 타이밍 차트이다.
여기서는, RAM(121)에 액세스하는 경우를 예로 설명한다.
도 10(A)는 라이트 이네이블 신호(WRT_EN)를, 도 10(B)는 클록 신호(φ1)를, 도 10(C)는 클록 신호(φ2)를, 도 10(D)는 비트선(BL)의 전위를, 도 10(E)는 반전 비트선(/BL)의 전위를, 각각 나타내고 있다.
도 10(F)는 전송 제어부(LTX[2n])를 전파되는 전송 신호(TX[2n])를, 도 10(G)는 기억치 데이터(DATA)를, 도 10(H)는 노드(ND121)의 레벨을, 도 10(I)는 노드(ND122)의 레벨(출력치)을, 각각 나타내고 있다.
통상 동작시, 라이트 이네이블 신호(WRT_EN)가 로우 레벨(논리 0)로 설정되고, AND 게이트(21)에 의해 워드선(WLL11)은 로우 레벨이 된다.
그 결과, RAM(121)의 액세스 트랜지스터(M121, M122)는 오프 상태에 있기 때문에, RAM(121)은 인버터 루프의 노드(ND122)에 기억되어 있는 값을 출력 단자(Q)로부터 계속 출력한다.
기록시에, 라이트 이네이블 신호(WRT_EN)가 하이 레벨(논리 1)로 설정된다.
우선, 클록 신호(φ2)가 소정 기간 하이 레벨로 설정되고, 그 반전 신호(/φ2)가 로우 레벨이 되고 PMOS 트랜지스터(PT121, PT122)가 온 된다. 이에 의해, 비트선(BL) 및 반전 비트선(·BL)이 일단 하이 레벨(VDD 레벨)로 프리차지된다.
다음에, 클록 신호(φ1)에 동기하여, 액세스하고 싶은 행의 전송 제어선(LTX2n)에 하이 레벨의 전송 신호(TX[2n])가 전송되고, AND 게이트(21)에 의해 워드선(WLL11)은 하이 레벨이 된다.
그 결과, RAM(121)의 액세스 트랜지스터(M121, M122)는 온 상태가 된다.
이 때, 기록하는 기억치 데이터(DATA)의 값, 구체적으로는 논리 0인지 1인지에 의해, NMOS 트랜지스터(NT121 및 NT122)의 어느 한쪽이 온이 된다. 이에 의해, 온 한 트랜지스터가 접속하고 있는 비트선(BL) 또는 반전 비트선(/BL)이 디스차지되어 로우 레벨로 떨어진다.
로우 레벨로 떨어진 비트선(BL) 또는 반전 비트선(/BL)의 데이터 레벨이 액세스 트랜지스터(M122, M121)를 통하여 노드(ND122 또는 ND121)에 전달되고, 그 값에 의해 RAM(121)의 값이 재기록된다.
여기서는, 도 10(G)에 도시하는 바와 같이, 기억치 데이터(DATA)는 「1」이기 때문에, 기록 회로의 NMOS 트랜지스터(NT121)가 온 되어 반전 비트선(/BL)이 디스차지되고, 로우 레벨이 된다.
이 반전 비트선(/BL)이 로우 레벨이 된 것에 수반하여, 반전 비트선(/BL), RAM(121)의 액세스 트랜지스터(M121)을 통하여 노드(ND121)가 디스차지되고, 노드(ND121)가 로우 레벨이 된다. 결과로서 노드(ND122)가 하이 레벨이 되고, 데이터 1이 기록된다.
클록 신호(φ1)에 동기하여, 전송 신호(TX[2n])가 로우 레벨이 되고, AND 게이트(21)에 의해 워드선(WLL11)은 로우 레벨이 된다.
그 결과, RAM(121)의 액세스 트랜지스터(M121, M122)가 오프가 되고, 기록이 완료되고, 이후 다른 행을 기록하는 프리차지 동작으로 계속되어 간다.
도 8 및 도 9의 화소 제어부(120C)에 의하면, 도 6의 화소 제어부(120B)와 마찬가지로, 하드웨어를 변경하는 일 없이 임의의 솎음 모드로, 또한 리얼타임으로 변경이 가능하다.
또한, 솎음 모드의 종류는 DFF 체인에 기억시키는 계열에 따라, 하드웨어를 증가시키는 일 없이 원리적으로 무한하게 확장 가능하다.
리얼타임성을 활용하여, 세트측의 다양한 동작에 대해 세밀하게 솎음 동작을 변경 가능하다.
원래 요구 사양을 결정할 필요가 없어지고, 설계의 자유도가 하드로부터 소프트의 계층으로 올릴 수 있다.
설계 자유도의 계층이 올라감으로써, 사양 결정의 자유도도 넓어진다.
특히, 도 8 및 도 9의 화소 제어부(120C)에 의하면, V 디코더에서 어드레스를 지정하는 기능을 그대로 RAM에의 기록 액세스에 활용하고 있기 때문에, 추가 하드가 적어도 된다.
본 제 2의 구성예에서는, RAM을 이용하고 있지만, RAM으로 특히 한정되지 않고, 기억 소자라면 좋다. 예를 들면, 래치 등이라도 좋다.
또한, 솎음 대상 행을 기억시켜서 가는 경우도 있으면, 역으로 판독 대상 행을 기억시켜서 가는 경우도 있다.
기억 동작을 행하는 대상의 기억 소자의 지정을, 판독 동작 또는 리셋 동작을 행하는 행을 지정하는 회로의 출력 신호 또는 그 회로의 출력으로부터 생성된 신호에 의해 행한다.
[화소 제어부의 제 3의 구성예]
도 11은, 본 발명의 실시 형태에 관한 수직 주사 회로의 화소 제어부의 제 3의 구성예를 도시하는 회로도이다.
도 11에는, 회로 구성의 주요 부분으로, 어드레스가 선택된 경우, 또는 선택 신호가 능동이 된 경우, 복잡한 회로 구성을 취하지 않고서 비 판독 화소의 리셋 상태를 해제할 수 있도록, 판독행과 비 판독행의 사이에 논리 게이트를 배치한 구성예가 도시되어 있다.
환언하면, 도 11에는, 블루밍 억제를 위한 셔터 구동의 구성예가 도시되어 있다.
도 11의 화소 제어부(120D)는, NAND 게이트(NA1, NA2), NOR 게이트(NG1, NG2), OR 게이트(OG20, OG21), 및 OR 게이트(OG30, OR31)를 갖고 있다.
NAND 게이트(NA1)의 제 1 입력이 리셋 신호(RST[n])의 공급 라인인 리셋 제어선(LRST[n])에 접속되고, 제 2 입력이 선택 신호(SEL[n])의 공급 라인인 선택 제어선(LSEL[n])에 접속되어 있다.
NAND 게이트(NA2)의 제 1 입력이 리셋 신호(RST[n+1])의 공급 라인인 리셋 제어선(LRST[n+1])에 접속되고, 제 2 입력이 선택 신호(SEL[n+1])의 공급 라인인 선택 제어선(LSEL[n+1])에 접속되어 있다.
NOR 게이트(NG1 및 NG2)의 제 1 입력이 솎음 신호(SIG[m])의 공급 라인에 접속되어 있다.
NOR 게이트(NG1)의 제 2 입력이 선택 신호(SEL[n])의 공급 라인인 선택 제어선(LSEL[n])에 접속되어 있다.
NOR 게이트(NG2)의 제 2 입력이 선택 신호(SEL[n+1])의 공급 라인인 선택 제어선(LSEL[n+1])에 접속되어 있다.
OR 게이트(OG20)의 제 1 입력이 전송 신호(TX[2n+1])의 공급 라인인 전송 제어선(LTX[2n+1])에 접속되고, 제 2 입력이 NOR 게이트(NG1)의 출력에 접속되어 있다.
OR 게이트(OG21)의 제 1 입력이 전송 신호(TX[2n])의 공급 라인인 전송 제어선(LTX[2n])에 접속되고, 제 2 입력이 접지되어 있다.
OR 게이트(OG30)의 제 1 입력이 전송 신호(TX[2n+2])의 공급 라인인 전송 제어선(LTX[2n+2])에 접속되고, 제 2 입력이 NOR 게이트(NG2)의 출력에 접속되어 있다.
OR 게이트(OG31)의 제 1 입력이 전송 신호(TX[2n+3])의 공급 라인인 전송 제어선(LTX[2n+3])에 접속되고, 제 2 입력이 접지되어 있다.
도 12에, 도 11에 관련된 MIL 논리 기호 표시에 의한 회로와 동작 기능의 일부를 정리하여 도시하고 있다.
여기서는, 솎음 방법이 미리 정해져 있고, 도면에 도시하는 바와 같이 맨 아래의 TX'[2n]행 및 맨 위의 TX'[2n+3]행은 판독하는 행으로서 정해져 있다.
이에 대해, TX'[2n+1]행 및 TX'[2n+2]행은 비 판독행이 되도록, 상측은 상측끼리의 2화소, 하측은 하측끼리의 2화소에서 공유를 취하는 2화소 공유 구조의 구성으로 되어 있다.
지금, 논리 회로를 MIL 기호로 나타내는 것으로 하면, 도면중, 맨 아래의 판독행(2n)에는 OR 게이트(OG21)가, 또한 맨 위의 판독행 TX[2n+3]행에는 OR 게이트(OG31)가 접속되어 있다.
비 판독행이 되는 TX[2n+1]행 및 TX[2n+2]행에는 OR 게이트(OG20 및 OG30)가 각각 접속되어 있다.
OR 게이트(OG21)의 한쪽의 입력은 전송 신호(TX[2n])이고, 다른쪽의 입력을 접지하면, 전송 신호(TX[2n])가 하이 레벨"H(능동)"일 때, "OR 게이트(TG21)"에서 접지하고 있기 때문에 아무것도 일어나지 않고, 그대로 빠져 나온다. 이 때문에, 출력(TX'[2n])도 하이 레벨"H(능동)"이 되고, 판독 상태가 된다.
이 행의 전송 제어선은 보통으로 제어되는 것이 된다.
이에 대해, OR 게이트(OG20)의 한쪽의 입력은 전송 신호(TX[2n+1])이고, 다른쪽의 입력은 NOR 게이트(NG1)의 출력(V1)이 공급된다.
그리고, NOR 게이트(NG1)의 한쪽의 입력은 또한 솎음 신호(SIG[m])의 공급 라인에 접속되어 있고, 선택 제어선(LSEL[n])에 접속된 다른쪽의 입력부와 함께 부논리 입력부를 형성하고 있다.
후자는 또한, SEL[n]과 TX[2n]의 사이에 마련되고, RST'[n]를 출력부에 갖는 NAND 게이트(NA1)의 한쪽의 입력부를 형성하고, NAND 게이트(NA1)의 다른쪽의 입력(RST[n])과 함께 부논리 입력부를 형성하고 있다.
리셋 신호(RST[n])가 하이 레벨"H"일 때, 선택 신호(SEL[n])를 하이 레벨"H"로 하면, 출력 리셋 신호(RST'[n])는 로우 레벨"L"이 되고, 리셋 고정이 해제된다.
이 때, NOR 게이트(NG1)의 한쪽의 입력에는, 하이 레벨"H"의 선택 신호(SEL[n])가 입력되어 있고, 다른쪽의 입력은 솎음 신호(SIG[m])가 입력된다.
이 때문에, 솎음 신호(SIG[m])가 하이 레벨"H"일 때, 출력(V1)은 로우 레벨"L"이고, OR 게이트(OG20)의 입력(TX[2n+1])이 로우 레벨"L"인 경우에는, 출력 TX'[2n+1]은 로우 레벨"L"이 된다.
즉, TX'[2n+1]행은 비 판독 상태가 된다.
마찬가지로, OR 게이트(OG31)의 한쪽의 입력은 전송 신호(TX[2n+3])이고, 다른쪽의 입력이 접지되어 있으면, 전송 신호(TX[2n+3])가 항상 하이 레벨"H(능동)"일 때, 출력(TX'[2n+3])은 하이 레벨"H"이 되고, 판독 상태가 된다.
이에 대해, OR 게이트(OG30)의 한쪽의 입력은 전송 신호(TX[2n+2])이고, 다른쪽의 입력은 NOR 게이트(NG2)의 출력(V2)이 공급된다.
NOR 게이트(NG2)의 한쪽의 입력은 또한 솎음 신호(SIG[m])가 공급되어 있고, 선택 제어선(LSEL[n+1])에 접속된 다른쪽의 입력부와 함께 부논리 입력부를 형성하고 있다.
후자는 또한, 리셋 제어선(LRST'[n+1])과의 사이에 마련된 NAND 게이트(NA2)의 한쪽의 입력부를 형성하고, NAND 게이트(NA2)의 다른쪽의 입력(RST[n+1])과 함께 부논리 입력부를 형성하고 있다.
리셋 신호(RST[n+1])가 하이 레벨"H"일 때, 선택 신호(SEL[n+1])를 하이 레벨"H"로 하면, 출력 리셋 신호(RST'[n+1])는 로우 레벨"L"이 되고, 리셋 고정이 해제된다.
이 때, NOR 게이트(NG2)의 한쪽의 입력에는 하이 레벨"H"의 선택 신호(SEL[n+1])가 입력되어 있고, 다른쪽의 입력은 솎음 신호(SIG[m])가 입력되기 때문에, 신호가 하이 레벨"H"일 때, 출력(V2)은 로우 레벨"L"이다.
OR 게이트(OG30)의 입력(TX[2n+2])이 로우 레벨"L"인 경우에는, 출력(TX'[2n+2])는 로우 레벨"L"이 된다.
따라서 TX'[2n+2]행은 비 판독 상태가 된다.
또한, 본 발명의 실시 형태에서는, 논리 게이트를 구성하는 조합 논리 회로를 OR 회로, NOR 회로 및 NAND 회로로 하였지만, 전술한 동작을 실현하는 회로라면, 이것들로 한정할 필요는 없다.
도 13(A) 내지 (G)는, 도 11의 회로의 타이밍 차트를 도시하는 도면이다.
도 13(A) 내지 (G)는, 도 2의 하측의 판독행과 비 판독행의 조(組)에 관한 타이밍 차트가 도시되어 있다.
도 13(A)는 선택 신호(SEL[n])를, 도 13(B)는 리셋 신호(RST[n])를, 도 13(C)는 전송 신호(TX[2n])를, 도 13(D)는 전송 신호(TX[2n+1])를 각각 도시하고 있다.
도 13(E)은 리셋 신호(RST'[n])를, 도 13(F)은 전송 신호[2n]를, 도 13(G)은 전송 신호(TX[2n+1])를, 각각 도시하고 있다.
TX[2n]행에 관해서는, OR 게이트(OG21)의 한쪽의 입력부가 접지되어 있기 때문에, 좌측의 입력 신호가 그대로 우측에 빠져서 전송 신호(TX'[2n])가 된다.
선택 신호(SEL[n])가 하이 레벨"H"의 기간에서는, 리셋 신호(RST[n])의 하이 레벨"H"는 해제되고, TX'[2n]행은 하이 레벨"H"이 되고, 판독행이 된다.
한편, TX'[2n+1]행도 리셋 고정이 해제되고, 이 기간에서는 로우 레벨"L"이 되고, TX'[2n+1]행은 로우 레벨"L" 고정이고, 비 판독 상태가 된다.
다음에, 4화소 공유인 경우의 블루밍 억제 셔터 구동의 구성예에 관해 설명한다.
도 14는, 4화소 공유의 구성예를 도시하는 도면이다.
도 14에서는, 이해를 용이하게 하기 위해, 도 5와 동일 구성 부분은 동일 부호로서 나타내고 있다.
도 15는, 4화소 공유인 경우의 화소 배열예를 도시하는 도면이다.
도 15의 예는, 열방향으로 지그재그로 화소(a), 화소(d)의 반복이 되도록, 또한 옆의 열에서는 열방향으로 화소(b), 화소(c)의 반복이 되도록 각각 종방향으로 4화소 공유되어 있다.
각 공유 단위가 수평 방향으로 이어지고, 하나의 공유 단위가 수평 방향으로 선택 제어선(LSEL[n]), 리셋 제어선(LRST[n])이 공유되어 있다.
단위 내의 각각의 화소에 대응하여 4개의 전송 제어선(TX'[4n], TX'[4n+1], TX'[4n+2], TX'[4n+3])이 배치된 상태가 도시되어 있다.
[화소 제어부의 제 4의 구성예]
도 16은, 본 발명의 실시 형태에 관한 수직 주사 회로의 화소 제어부의 제 4의 구성예를 도시하는 회로도이다.
도 16에는, 4화소 공급에 대응하고, 복수의 전송선에 각각에 대해, "판독", "비 판독"을 실행하기 위해 복수의 논리 회로로 이루어지는 논리 게이트가 적용되는 양상이 도시되어 있다.
도 16의 화소 제어부(120E)는, NAND 게이트(NA3), NOR 게이트(NG11, NG12), OR 게이트(OG40, OG41), 및 OR 게이트(OG50, OR51)를 갖고 있다.
NAND 게이트(NA3)의 제 1 입력이 리셋 신호(RST[n])의 공급 라인인 리셋 제어선(LRST[n])에 접속되고, 제 2 입력이 선택 신호(SEL[n])의 공급 라인인 선택 제어선(LSEL[n])에 접속되어 있다.
NOR 게이트(NG11 및 NG12)의 제 1 입력이 솎음 신호(SIG[m'])의 공급 라인에 접속되어 있다.
NOR 게이트(NG11 및 NG12)의 제 2 입력이 선택 신호(SEL[n])의 공급 라인인 선택 제어선(LSEL[n])에 접속되어 있다.
OR 게이트(OG40)의 제 1 입력이 전송 신호(TX[4n+1])의 공급 라인인 전송 제어선(LTX[4n+1])에 접속되고, 제 2 입력이 NOR 게이트(NG11)의 출력에 접속되어 있다.
OR 게이트(OG41)의 제 1 입력이 전송 신호(TX[4n])의 공급 라인인 전송 제어선(LTX[4n])에 접속되고, 제 2 입력이 접지되어 있다.
OR 게이트(OG50)의 제 1 입력이 전송 신호(TX[4n+2])의 공급 라인인 전송 제어선(LTX[4n+2])에 접속되고, 제 2 입력이 NOR 게이트(NG12)의 출력에 접속되어 있다.
OR 게이트(OG51)의 제 1 입력이 전송 신호(TX[4n+3])의 공급 라인인 전송 제어선(LTX[4n+3])에 접속되고, 제 2 입력이 접지되어 있다.
도 16의 구성에서, 판독행이 되는 전송 제어선(LTX[4n]와 LTX[4n+3])에는 OR 게이트(OG41, OG51)가 각각 접속되고, 각각의 OR 게이트(OG41, OG51)의 한쪽의 입력부가 형성되어 있다.
이 경우, OR 게이트(OG41, OG51)의 다른쪽의 입력부는 함께 접지되어 있다.
지금, 전송 신호(TX[4n])가 하이 레벨"H"일 때, OR 게이트(OG41)의 다른쪽의 입력은 접지되어 있기 때문에, 출력은 하이 레벨"H"가 되고, TX'[4n]행은 판독 상태가 된다.
마찬가지로, 전송 신호(TX[4n+3])가 하이 레벨"H"일 때, OR 게이트(OG51)의 다른쪽의 입력은 접지되어 있기 때문에, 출력은 하이 레벨"H"가 되고, TX'[4n+3]행도 판독 상태가 된다.
한편, 비 판독행이 되는 전송 제어선(LTX[4n+1] 및 LTX[4n+2])에도 OR 게이트(OG40, OG50)가 각각 배치되고, OR 게이트(OG40, OG50)의 한쪽의 입력부가 형성되어 있다.
OR 게이트(OG40, OG50)의 다른쪽의 입력부에는, NOR 게이트(NG11) 및 NOR 게이트(NG12)의 출력(V1' 및 V2')이 각각 공급된다.
NOR 게이트(NG11) 및 NOR 게이트(NG12)의 한쪽의 입력부는 솎음 신호(SIG[m'])가 공급되고, 다른쪽의 입력부는 함께 선택 제어선(SEL[n])에 접속된다.
선택 제어선(SEL[n])과 리셋 제어선(RST[n])의 사이에는 각각을 입력부로 하고, 출력이 RST'[n]가 되는 NAND 게이트(NA3)가 배치되어 있다.
판독 화소와 공유 관계에 있는 다른 2개의 화소에 관해, 리셋 고정의 하이 레벨"H"를 해제하여 비 판독 상태로 하는데는, 리셋 신호(RST[n])와 선택 신호(SEL[n])을 함께 하이 레벨"H"로 하고 출력(RST'[n])을 레벨"L"로 한다.
이 때, 솎음 신호(SIG[m'])를 하이 레벨"H"로 하면, NOR 게이트(NG11) 및 NOR 게이트(NG12)의 출력(V1' 및 V2')은 로우 레벨"L"이 된다.
전송 신호(TX[4n+1] 및 TX[4n+2])가 로우 레벨"L"일 때, OR 게이트(OG40 및 OG50)의 출력은 로우 레벨"L"이 되기 때문에, TX'[4n+1] 및 TX'[4n+2]의 각 행은 비 판독 상태가 된다.
도 17에, 도 16에 관련된 MIL 논리 기호 표시에 의한 회로와 동작 기능을 정리하여 도시하고 있다.
이상 설명한 화소 제어부에서는, 레이아웃시에, A1, 또한 A2를 소정의 접속부에 각각 연결하고, G1 및 G2를 GND에 각각 떨어뜨리도록 하면, 이하의 2개의 효과를 기대할 수 있다.
모든 행에 같은 조합 논리 게이트를 삽입하면 좋다.
콘택트를 치고 나누는 것만으로 끝나기 때문에, 제조 프로세스가 매우 간단하게 된다. 나열하는 게이트는 전 행 완전히 같으며, 콘택트만 읽음/읽지 않음/읽지 않음/읽음 …라는 상태로, GND에 연결하는 게이트에 연결하는지를 나누면 좋다.
솎아내어 간격의 변경에 대응 가능하고, 회로 설계가 평이하게 된다.
타이밍을 헤아려서 공유 화소를 이 타이밍으로 토출한다는 세밀한 타이밍 제어가 전혀 불필요해진다.
2화소 공유만이 아니라, 4화소 공유 등, 다양한 화소 공유 구조의 솎음 판독에 적용할 수 있다.
전 화소 판독, 솎음 판독의 전환이 간단하게 되고, 용이하게 행할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 공유 화소 구조의 전송선에 복수의 논리 회로의 조합으로 이루어지는 논리 게이트를 배치한다.
비 판독 화소는 통상 리셋 상태로 고정하여 두고, 공유 관계에 있는 판독 화소를 판독할 때에 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 논리 게이트에 의해, 비 판독의 화소 리셋 상태를 해제하고, 비 판독 상태로 한다.
또한, 비 판독 화소 리셋 상태를 해제하는 논리 회로를 구성한 상기의 논리 게이트가, 공유 화소의 주기와 동일한 주기에 의해 반복되고, 그 논리 게이트의 접속 관계만에 의해, 판독 화소와 비 판독 화소의 제어를 바꿀 수 있다.
따라서 본 실시 형태에 의하면, 이하의 효과를 얻을 수 있다.
제어선 선택 드라이버의 드라이브 능력을, 글로벌 셔터시만 저감시킨다.
이에 의해, 롤링 셔터시 및 데이터 판독시에 충분한 속도로 리셋 신호(RST), 전송 신호(TX)를 스위칭하는 동시병렬적으로, 글로벌 셔터의 PD 리셋시의 피크 전류를 저감할 수 있다.
그 결과, 화질의 열화나 래치 업에 의한 소자의 파괴를 막을 수 있다.
또한, 도 16의 구성에 의하면, 드라이버의 면적을 축소하고, 비용을 저감할 수 있다.
또한, 각 실시 형태에 관한 CMOS 이미지 센서는, 특히 한정되지 않지만, 예를 들면 열병렬형의 아날로그-디지털 변환 장치(이하, ADC(Analog Digital Converter)라고 약칭한다)를 탑재한 CMOS 이미지 센서로서 구성하는 것도 가능하다.
<2. 제 2의 실시 형태>
도 18은, 본 발명의 제 2의 실시 형태에 관한 열병렬 ADC 탑재 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 도시하는 블록도다.
이 고체 촬상 소자(200)는, 도 18에 도시하는 바와 같이, 촬상부로서의 화소 어레이부(210), 화소 구동부로서의 수직 주사 회로(220), 수평 전송 주사 회로(230), 타이밍 제어 회로(240)를 갖는다.
또한, 고체 촬상 소자(200)는, ADC군(250), 디지털-아날로그 변환 장치(이하, DAC (Digital Analog Converter)라고 약칭한다)(260), 앰프 회로((S/A)270), 및 신호 처리 회로(280)를 갖는다.
화소 어레이부(210)는, 포토 다이오드와 화소 내 앰프를 포함하는, 예를 들면 도 4에 도시하는 바와 같은 화소가 매트릭스형상(행렬형상)으로 배치되어 구성된다.
또한, 고체 촬상 소자(200)에서는, 화소 어레이부(210)의 신호를 순차적으로 판독하기 위한 제어 회로로서 다음의 회로가 배치되어 있다.
즉, 고체 촬상 소자(200)에서는, 제어 회로로서 내부 클록을 생성하는 타이밍 제어 회로(240), 행 어드레스나 행 주사를 제어하는 수직 주사 회로(220), 그리고 열어드레스나 열 주사를 제어하는 수평 전송 주사 회로(230)가 배치된다.
그리고, 수직 주사 회로(220)는, 상술한 도 4 내지 도 17에 관련지어 설명한 수직 주사 회로가 적용된다.
ADC군(250)은, 비교기(251), 카운터(252), 및 래치(253)를 갖는 ADC가 복수열 배열되어 있다.
비교기(251)는, DAC(260)에 의해 생성되는 참조 전압을 계단형상으로 변화시킨 램프 파형(RAMP)인 참조 전압(Vslop)과, 행선(行線)마다 화소로부터 수직 신호선을 경유하여 얻어지는 아날로그 신호를 비교한다.
카운터(252)는, 비교기(251)의 비교 시간을 카운트한다.
ADC군(250)은, n비트 디지털 신호 변환 기능을 가지며, 수직 신호선(렬선)마다 배치되고, 열병렬 ADC 블록이 구성된다.
각 래치(253)의 출력은, 예를 들면 2n비트 폭의 수평 전송선(290)에 접속되어 있다.
그리고, 수평 전송선(290)에 대응한 2n개의 앰프 회로(270), 및 신호 처리 회로(280)가 배치된다.
ADC군(250)에서는, 수직 신호선에 판독된 아날로그 신호(전위 Vsl)는 열마다 배치된 비교기(251)에서 참조 전압(Vslop)(어는 경사를 갖는 선형으로 변화한 슬로프 파형)과 비교되다.
이 때, 비교기(251)와 마찬가지로 열마다 배치된 카운터(252)가 동작하고 있고, 램프파형의 어느 전위(Vslop)와 카운터 값이 1대1 대응을 취하면서 변화함으로써 수직 신호선의 전위(아날로그 신호)(Vsl)를 디지털 신호로 변환한다.
참조 전압(Vslop)의 변화는 전압의 변화를 시간의 변화로 변환하는 것이고, 그 시간을 어느 주기(클록)로 헤아림으로써 디지털 값으로 변환하는 것이다.
그리고 아날로그 전기 신호(Vsl)와 참조 전압(Vslop)이 교차한 때, 비교기(251)의 출력이 반전하고, 카운터(252)의 입력 클록을 정지하고, AD 변환이 완료된다.
이상의 AD 변환 기간 종료 후, 수평 전송 주사 회로(230)에 의해, 래치(253)에 보존된 데이터가, 수평 전송선(290), 앰프 회로(270)를 경유하여 신호 처리 회로(280)에 입력되고, 2차원 화상이 생성된다.
이와 같이 하여, 열병렬 출력 처리가 행하여진다.
이와 같은 효과를 갖는 고체 촬상 소자는, 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.
<3. 제 3의 실시 형태>
도 19는, 본 발명의 제 3의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면이다.
본 카메라 시스템(300)은, 도 19에 도시하는 바와 같이, 본 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 소자)(100, 200)가 적용 가능한 촬상 디바이스(310)를 갖는다.
또한, 카메라 시스템(300)은, 이 촬상 디바이스(310)의 화소 영역에 입사광을 유도하는(피사체상을 결상하는)광학계, 예를 들면 입사광(상광)을 촬상 면상에 결상시키는 렌즈(320)를 갖는다.
카메라 시스템(300)은, 촬상 디바이스(310)를 구동하는 구동 회로((DRV)330)와, 촬상 디바이스(310)의 출력 신호를 처리하는 신호 처리 회로((PRC)340)를 갖는다.
구동 회로(330)는, 촬상 디바이스(310) 내의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시 생략)를 가지며, 소정의 타이밍 신호로 촬상 디바이스(310)를 구동한다.
또한, 신호 처리 회로(340)는, 촬상 디바이스(310)의 출력 신호에 대해 소정의 신호 처리를 시행한다.
신호 처리 회로(340)에서 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(340)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화로서 투영된다.
상술한 바와 같이, 디지털 카메라 등의 촬상 장치에 있어서, 촬상 디바이스(310)로서, 선술한 촬상 소자(100, 200)를 탑재함으로써, 저소비 전력으로, 고정밀한 카메라를 실현할 수 있다.
100 : 고체 촬상 소자
110 : 화소 어레이부
110A : 화소부
120 : 수직 주사 회로
120A 내지 120E : 화소 제어부
130 : 칼럼 판독 회로
111 : 광전 변환 소자
112-1 내지 112-4 : 전송 트랜지스터
113 : 리셋 트랜지스터
114 : 증폭 트랜지스터
115 : 선택 트랜지스터
200 : 고체 촬상 소자
210 : 화소 어레이부
220 : 수직 주사 회로
230 : 수평 전송 주사 회로
240 : 타이밍 제어 회로
250 : ADC군
260 : DAC
270 : 앰프 회로(S/A)
280 : 신호 처리 회로
300 : 카메라 시스템
310 : 촬상 디바이스
320 : 구동 회로
330 : 렌즈
340 : 신호 처리 회로

Claims (14)

  1. 광신호를 전기 신호로 변환하고, 그 전기 신호를 노광 시간에 따라 축적하는 기능을 갖는 복수의 화소 회로가 행렬형상으로 배열된 화소부와,
    상기 화소부의 신호 전하의 리셋, 축적, 전송 및 출력을 행하도록 제어선을 통하여 구동 가능한 화소 구동부를 가지며,
    상기 화소부는,
    하나의 선택 제어선, 하나의 리셋 제어선 및 복수의 전송 제어선이 배치된 화소 공유 구조를 가지며, 전체가 판독 화소부와 비 판독 화소부를 포함하고,
    상기 화소 구동부는,
    비 판독 화소는 통상 리셋 상태로 고정하여 두고, 공유 관계에 있는 판독 화소를 판독할 때에, 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독 화소의 리셋 상태를 해제하고, 비 판독 상태로 하는 화소 제어부를 갖는 것을 특징으로 하는 고체 촬상 소자.
  2. 제 1항에 있어서,
    상기 화소 구동부의 화소 제어부는,
    비 판독 화소를 리셋 상태로 고정하고, 공유 관계에 있는 판독 화소를 판독할 때에 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독 화소의 리셋 상태를 해제하는 논리 회로를 포함하고,
    상기 논리 회로는,
    논리 게이트가, 공유 화소의 주기와 동일한 주기에 의해 반복되고, 당해 논리 게이트의 접속 관계만에 의해, 판독 화소와 비 판독 화소의 제어를 변경하는 기능을 포함하는 것을 특징으로 하는 고체 촬상 소자.
  3. 제 1항에 있어서,
    상기 화소 제어부는,
    상기 전송 제어선에 접속되고, 해독, 비 판독을 가능하게 하는 논리 게이트가 복수의 논리 회로의 조합에 의해 형성되어 있는 것을 특징으로 하는 고체 촬상 소자.
  4. 제 3항에 있어서,
    상기 화소 제어부는,
    복수의 상기 전송 제어선의 각각에 배치된 논리 회로가 OR 게이트를 포함하고,
    상기 판독 화소의 전송 제어선에 배치된 OR 게이트의 한쪽의 입력부가 접지되고, 다른쪽의 입력부의 입력 상태를 출력에 반영시켜서 판독 상태로 하고,
    상기 비 판독 화소의 전송 제어선에 배치된 OR 게이트의 한쪽의 입력부에 배치된 조합 논리 게이트가 NOR 게이트 및 NAND 게이트를 포함하고,
    상기 NAND 게이트는 상기 선택 제어선과 리셋 제어선을 입력부에 가지며, 선택 제어선에 접속된 입력부는, 상기 NOR 게이트의 한쪽의 입력부를 형성하고, 다른쪽의 입력부는 솎음 신호선에 접속되고,
    상기 NOR 게이트의 출력부는 상기 비 판독 전송 제어선에 배치된, 상기 OR 게이트의 한쪽의 입력부를 형성하고, 상기 OR 게이트의 출력부가 비 판독 상태를 제공하는 것을 특징으로 하는 고체 촬상 소자.
  5. 제 1항에 있어서,
    상기 화소 제어부는,
    비 판독 화소의 전송 제어선의 리셋 해제 기간 및 비 판독 기간은, 상기 선택 제어선의 신호기간에 의해 정해지고, 판독 화소의 전송 제어선의 판독 기간은, 상기 선택 제어선의 신호기간 내가 되도록 정해져 있는 것을 특징으로 하는 고체 촬상 소자.
  6. 제 2항에 있어서,
    상기 화소 제어부는,
    판독 화소의 어드레스를 선택한 경우에, 논리 게이트에 의해, 공유 관계에 있는 다른 화소의 리셋 상태를 해제하고, 비 판독 상태로 하는 것을 특징으로 하는 고체 촬상 소자.
  7. 제 1항에 있어서,
    상기 화소 제어부는,
    클록에 동기하여 래치 데이터를 순차적으로 시프트하는 복수의 래치에 의해 형성된 래치 체인부와,
    상기 각 래치의 래치 데이터와 대응하는 행의 전송 제어선을 전파되는 전송 신호와의 논리 연산을 행하는 복수의 논리 게이트부를 포함하고,
    상기 래치 체인부는,
    미리 시리얼로 판독 또는 비 판독을 정하는 데이터 계열이 시프트 입력되어 설정되어 있는 것을 특징으로 하는 고체 촬상 소자.
  8. 제 7항에 있어서,
    상기 각 논리 게이트부는,
    솎음 신호와 래치 데이터와의 논리 연산을 행하는 제 1 논리 게이트와,
    상기 제 1 논리 게이트의 출력과 대응하는 행의 전송 제어선을 전파되는 전송 신호와의 논리 연산을 행하는 제 2 논리 게이트를 포함하고,
    상기 화소 제어부는,
    통상 동작시는, 클록에 의한 상기 복수의 래치에서의 데이터 시프트를 정지시키고,
    상기 각 래치에의 상기 데이터 계열의 기록시에는, 비 액티브의 솎음 신호를 받은 상태에서, 상기 래치 체인부에 대해 시리얼로 판독 또는 비 판독을 정하는 데이터 계열을 시프트 입력시키는 것을 특징으로 하는 고체 촬상 소자.
  9. 제 1항에 있어서,
    상기 화소 제어부는,
    각 행에 각각 배치되고, 대응하는 행의 화소가 판독인지 비 판독인지를 나타내는 값이 기록된 복수의 메모리와,
    상기 각 메모리의 기억치와 대응하는 행의 전송 제어선을 전파되는 전송 신호와의 논리 연산을 행하는 복수의 논리 게이트부를 포함하는 것을 특징으로 하는 고체 촬상 소자.
  10. 제 9항에 있어서,
    상기 각 논리 게이트부는,
    솎음 신호와 상기 메모리의 기억치와의 논리 연산을 행하는 제 1 논리 게이트와,
    상기 제 1 논리 게이트의 출력과 대응하는 행의 전송 제어선을 전파되는 전송 신호와의 논리 연산을 행하는 제 2 논리 게이트를 포함하는 것을 특징으로 하는 고체 촬상 소자.
  11. 제 9항에 있어서,
    상기 각 메모리는,
    기록 이네이블 신호가 액티브이고, 대응하는 행의 전송 제어선을 전파되는 전송 신호가 액티브일 때에 기록 가능한 것을 특징으로 하는 고체 촬상 소자.
  12. 제 3항에 있어서,
    상기 조합 논리 게이트가 상기 화소부와 함께 동일 칩 위에 배치되어 있는 것을 특징으로 하는 고체 촬상 소자.
  13. 제 1항에 있어서,
    상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독부를 가지며,
    상기 화소 신호 판독부는,
    화소의 열배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 당해 판정 신호를 출력하는 복수의 비교기와,
    상기 비교기의 출력에 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 복수의 카운터를 포함하는 것을 특징으로 하는 고체 촬상 소자.
  14. 고체 촬상 소자와,
    상기 고체 촬상 소자에 피사체상을 결상하는 광학계와,
    상기 고체 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 가지며,
    상기 고체 촬상 소자는,
    광신호를 전기 신호로 변환하고, 그 전기 신호를 노광 시간에 따라 축적하는 기능을 갖는 복수의 화소 회로가 행렬형상으로 배열된 화소부와,
    상기 화소부의 신호 전하의 리셋, 축적, 전송 및 출력을 행하도록 제어선을 통하여 구동 가능한 화소 구동부를 가지며,
    상기 화소부는,
    하나의 선택 제어선, 하나의 리셋 제어선, 및 복수의 전송 제어선이 배치된 화소 공유 구조를 가지며, 전체가 판독 화소부와 비 판독 화소부를 포함하고,
    상기 화소 구동부는,
    비 판독 화소는 통상 리셋 상태로 고정하여 두고, 공유 관계에 있는 판독 화소를 판독할 때에, 그 어드레스가 선택된 경우, 또는 선택 신호가 액티브로 된 경우에, 비 판독 화소의 리셋 상태를 해제하고, 비 판독 상태로 하는 화소 제어부를 갖는 것을 특징으로 하는 카메라 시스템.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5446282B2 (ja) * 2009-01-21 2014-03-19 ソニー株式会社 固体撮像素子およびカメラシステム
GB201012631D0 (en) * 2010-07-28 2010-09-15 Isis Innovation Image sensor and method of sensing
CN104025576B (zh) * 2011-12-27 2017-07-11 富士胶片株式会社 摄像装置及摄像装置的控制方法
JP2013143729A (ja) 2012-01-12 2013-07-22 Sony Corp 撮像素子、撮像装置、電子機器および撮像方法
JP5984018B2 (ja) * 2013-02-21 2016-09-06 ソニー株式会社 固体撮像素子、および撮像装置
JP2014197832A (ja) * 2013-03-07 2014-10-16 キヤノン株式会社 撮像装置及びその駆動方法
US9369648B2 (en) * 2013-06-18 2016-06-14 Alexander Krymski Image sensors, methods, and pixels with tri-level biased transfer gates
CN107113387B (zh) * 2014-11-12 2020-09-18 索尼公司 固态成像装置及电子设备
CN105759369B (zh) * 2014-12-19 2018-03-09 华为技术有限公司 防止激光泄露的光模块和控制方法
US10033359B2 (en) * 2015-10-23 2018-07-24 Qualcomm Incorporated Area efficient flip-flop with improved scan hold-margin
US9979905B2 (en) * 2015-11-17 2018-05-22 Microsoft Technology Licensing, Llc. Multimode photosensor
US9966953B2 (en) 2016-06-02 2018-05-08 Qualcomm Incorporated Low clock power data-gated flip-flop
JP2018078405A (ja) * 2016-11-08 2018-05-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の駆動方法、及び、電子機器
WO2018173725A1 (ja) * 2017-03-24 2018-09-27 富士フイルム株式会社 撮像装置、撮像方法、及び撮像プログラム
US10587826B2 (en) * 2017-12-21 2020-03-10 Bae Systems Information And Electronic Systems Integration Inc. Event-driven seeker
WO2021096825A1 (en) * 2019-11-12 2021-05-20 Qsinx Management Llc Sensor with low power synchronous readout
KR20220105292A (ko) * 2021-01-20 2022-07-27 에스케이하이닉스 주식회사 이미지 센싱 장치 및 그의 동작 방법
CN117678238A (zh) * 2021-07-14 2024-03-08 索尼半导体解决方案公司 摄像装置和摄像方法
CN113709395A (zh) * 2021-08-30 2021-11-26 维沃移动通信有限公司 像素电路、图像传感器及电子设备
TWI830363B (zh) * 2022-05-19 2024-01-21 鈺立微電子股份有限公司 用於提供三維資訊的感測裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2156530A1 (en) * 1994-10-11 1996-04-12 Alexander George Dickinson Active pixel image sensor
JP2658936B2 (ja) 1995-01-13 1997-09-30 日本電気株式会社 移動体通信方式
NL1011381C2 (nl) * 1998-02-28 2000-02-15 Hyundai Electronics Ind Fotodiode voor een CMOS beeldsensor en werkwijze voor het vervaardigen daarvan.
JP3554224B2 (ja) * 1999-06-02 2004-08-18 キヤノン株式会社 光電変換装置
JP4120453B2 (ja) * 2003-04-18 2008-07-16 ソニー株式会社 固体撮像装置とその駆動制御方法
US7129883B2 (en) * 2004-02-23 2006-10-31 Sony Corporation Method and apparatus for AD conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus
JP4687155B2 (ja) * 2005-03-09 2011-05-25 ソニー株式会社 固体撮像装置およびその駆動方法
JP4581814B2 (ja) * 2005-04-26 2010-11-17 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
US7626626B2 (en) * 2006-01-13 2009-12-01 Micron Technology, Inc. Method and apparatus providing pixel storage gate charge sensing for electronic stabilization in imagers
JP4155996B2 (ja) * 2006-03-03 2008-09-24 シャープ株式会社 増幅型固体撮像装置
US8040405B2 (en) * 2006-07-05 2011-10-18 Olympus Corporation Solid-state imaging apparatus
US7839439B2 (en) * 2007-01-12 2010-11-23 Sony Corporation Solid-state imaging device and imaging device
JP2008172704A (ja) * 2007-01-15 2008-07-24 Matsushita Electric Ind Co Ltd 固体撮像装置及びその駆動方法
US7964929B2 (en) * 2007-08-23 2011-06-21 Aptina Imaging Corporation Method and apparatus providing imager pixels with shared pixel components
US8130300B2 (en) * 2007-12-20 2012-03-06 Aptina Imaging Corporation Imager method and apparatus having combined select signals
JP5446282B2 (ja) * 2009-01-21 2014-03-19 ソニー株式会社 固体撮像素子およびカメラシステム

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US20140240564A1 (en) 2014-08-28

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