JP2006287612A - 固体撮像装置 - Google Patents

Abstract

【課題】画質の低下を招くことなく固体撮像装置のダイナミックレンジを拡大する。
【解決手段】固体撮像装置は、画素部１２、ＡＤ変換回路１４、制御回路１９、及び加算回路１８を備えている。画素部には、セルが半導体基板上に二次元的に配置されている。各セルは、光電変換手段、蓄積手段と、読出し手段、増幅手段及びリセット手段を有する。上記画素部の増幅手段から出力されるアナログ信号は、上記ＡＤ変換回路でデジタル信号に変換されて出力される。制御回路は、画素部及びＡＤ変換回路を制御し、１フレームの電荷の蓄積期間に上記画素部における蓄積時間が異なる複数のアナログ信号を上記ＡＤ変換回路でＡＤ変換させる。加算回路は、ＡＤ変換回路から出力された蓄積時間が異なる複数のアナログ信号に対応するデジタル信号を加算する。
【選択図】 図１

Description

この発明は固体撮像装置に関するもので、例えばイメージセンサ付き携帯電話、デジタルカメラ、ビデオカメラなどに使用されるＣＭＯＳイメージセンサに適用されるものである。

従来、ＣＭＯＳイメージセンサのダイナミックレンジを拡大する方法については、例えば特許文献１や特許文献２に提案されている。特許文献１の方法は、不完全転送型のフォトダイオードに適用したものであるが、残像や白傷などが発生する恐れがあり高画質化が難しい。これに対し、特許文献２の方法は、完全転送型に対応しているため特許文献１のような残像や白傷などの恐れはない。しかし、検出部を使ってダイナミックレンジを拡大しているため、検出部のリークによる暗時ムラやＫＴＣノイズが発生し、特許文献１とは別の要因により画質の劣化が起こる可能性がある。しかも、どちらの方法も蓄積時間の長い信号と短い信号を加算して出力するため、蓄積時間の長い信号と短い信号を分離することが難しい。
特開２００１−１８９８９３ 特開２０００−２３０４４

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、画質の低下を招くことなくダイナミックレンジを拡大できる固体撮像装置を提供することにある。

この発明の一態様に係る固体撮像装置は、光電変換手段と、入射光を前記光電変換手段で光電変換して得た電荷を蓄積する蓄積手段と、前記蓄積手段に蓄積した電荷を、電荷蓄積部を有する検出手段に読み出す読出し手段と、前記検出手段に読み出した電荷を増幅して出力する増幅手段と、前記検出手段をリセットするためのリセット手段とを備えたセルが半導体基板上に二次元的に配置された画素部と、前記増幅手段から出力されたアナログ信号をデジタル信号に変換して出力するように構成されたＡＤ変換回路と、前記画素部及び前記ＡＤ変換回路を制御し、１フレームの電荷の蓄積期間における蓄積時間が異なる複数のアナログ信号を前記ＡＤ変換回路でＡＤ変換させる制御回路と、前記ＡＤ変換回路から出力された前記蓄積時間が異なる複数のアナログ信号に対応するデジタル信号を加算するように構成された加算回路とを具備する。

この発明によれば、画質の低下を招くことなくダイナミックレンジを拡大できる固体撮像装置が得られる。

以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。センサコア部１１には、画素部１２、カラム型ノイズキャンセル（ＣＤＳ）回路１３、カラム型アナログデジタルコンバータ（ＡＤＣ）１４、ラッチ回路１５、及び水平シフトレジスタ１６などが配置されている。上記画素部１２には、レンズ１７を介して光が入射され、光電変換によって入射光量に応じた電荷が生成される。発生した電荷に対応するアナログ信号は、ＣＤＳ１３を介してＡＤＣ１４に供給され、デジタル信号に変換されてラッチ回路１５にラッチされる。このラッチ回路１５にラッチされたデジタル信号は、シフトレジスタ１６により順次転送されて読み出される。上記シフトレジスタ１６から読み出されたデジタル信号ＯＵＴ０〜ＯＵＴ９は、ワイドダイナミックレンジミックス（ＷＤＭ）回路１８に供給される。

また、上記画素部１２に隣接して、信号読み出し用の垂直レジスタ（ＶＲレジスタ）２０、蓄積時間制御用の垂直レジスタ（ＥＳレジスタ、長い蓄積時間制御用レジスタ）２１、及びパルスセレクタ回路（セレクタ）２２がそれぞれ配置されている。

上記画素部１２からの読み出しや上記ＣＤＳ回路１３の制御は、タイミングジェネレータ（ＴＧ）１９から出力されるパルス信号Ｓ１〜Ｓ４，ＥＳＲ，ＶＲＲ，ＲＥＳＥＴ，ＡＤＲＥＳ，ＲＥＡＤによって行われる。パルス信号Ｓ１〜Ｓ４はＣＤＳ回路１２に、パルス信号ＥＳＲはＥＳレジスタ２１に、パルス信号ＶＲＲはＶＲレジスタ２０に、パルス信号ＲＥＳＥＴ，ＡＤＲＥＳ，ＲＥＡＤはパルスセレクタ回路２２にそれぞれ供給される。上記レジスタ２１と２０により画素部１２の垂直ラインが選択される。上記パルス信号ＲＥＳＥＴ，ＡＤＲＥＳ，ＲＥＡＤは、上記パルスセレクタ回路２２を介して画素部１２へ供給される。この画素部１２には、バイアス発生回路（バイアス１）２３からバイアス電圧ＶＶＬが印加されている。

ＶＲＥＦ発生回路２４は、メインクロック信号ＭＣＫに応答して動作し、ＡＤ変換（ＡＤＣ）用の基準波形を生成する回路である。この基準波形の振幅は、シリアルインターフェース（シリアルＩ／Ｆ）２５に入力されるデータＤＡＴＡによって制御される。このシリアルインターフェース２５に入力されるコマンドは、コマンドデコーダ２６に供給されてデコードされ、上記メインクロック信号ＭＣＫとともにタイミングジェネレータ１９に供給される。上記ＶＲＥＦ発生回路２４では、１水平走査期間に２回のＡＤ変換を実行するために、三角波ＶＲＥＦＴＬとＶＲＥＦＴＳを発生してＡＤＣ１４に供給する。

上記ＷＤＭ回路１８は、切り替えスイッチ３１、信号なしレベル（ＯＢレベル）の６４ＬＳＢを減算処理する減算回路３２、この減算回路３２の出力を増幅するゲイン（ＧＡＩＮ）回路３３、判定回路３４、スイッチ３５、加算回路３６、ラインメモリＷ３７、及び２０ビットの速度変換用ラインメモリ（ラインメモリＯＵＴ）３８を備えて構成されている。ラッチ回路１５から出力されるデジタル信号ＯＵＴ０〜ＯＵＴ９がＷＤＭ回路１８に入力されると、切り替えスイッチ３１に蓄積時間が長いことを示す信号ＳＴＬが入力されている時は、これらの信号ＯＵＴ０〜ＯＵＴ９はラインメモリＷ３７に入力される。

一方、切り替えスイッチ３１に蓄積時間が短いことを示す信号ＳＴＳが入力されている時は、信号なしレベル（ＯＢレベル）の６４ＬＳＢを減算回路３２で減算処理してゲイン回路３３で増幅する。本実施形態では、蓄積時間が長い場合の信号ＯＵＴ０〜ＯＵＴ９が１０２４ＬＳＢでクリップしているので、短い場合の信号ＯＵＴ０〜ＯＵＴ９とスムーズに合成できる。

上記ラインメモリＷ３７の出力は、加算回路３６と判定回路３４へ入力される。判定回路３４でラインメモリＷ３７の出力が１０２３ＬＳＢで飽和していると判定された場合、スイッチ３５をオンにして増幅した信号ＳＴＳを加算回路３６へ入力して信号ＳＴＬと加算する。この加算結果はラインメモリＯＵＴ３８へ入力して１／２の低速でセンサから出力する。

図２は、上記図１に示した増幅型ＣＭＯＳイメージセンサにおける画素部１２、ＣＤＳ回路１３及びＡＤＣ１４の具体的な構成例を示す回路図である。

画素部１２における各々のセル（画素）は、４つのトランジスタ（行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ）とフォトダイオード（光電変換手段）ＰＤから構成されている。上記トランジスタＴａ，Ｔｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ間に直列接続される。上記トランジスタＴａのゲートにはパルス信号ＡＤＲＥＳｎが供給される。上記トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにパルス信号ＲＥＳＥＴｎが供給される。また、上記トランジスタＴｄの電流通路の一端は、上記検出部ＦＤに接続され、そのゲートにパルス信号（読み出しパルス）ＲＥＡＤｎが供給される。そして、上記トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。

上記構成のセルが行及び列の二次元的に配置されて画素部１２が構成されている。上記画素部１２の下部には、ソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に配置されている。これら負荷トランジスタＴＬＭの電流通路は垂直信号線ＶＬＩＮと接地点間に接続され、そのゲートにはバイアス発生回路２３からバイアス電圧ＶＶＬが印加される。ＣＤＳ回路１３及びＡＤＣ１４中には、ノイズキャンセラ用の容量Ｃ１，Ｃ２が配置されると共に、垂直信号線ＶＬＩＮの信号を伝達するためのトランジスタＴＳ１、ＡＤ変換用の基準波形を入力するためのトランジスタＴＳ２、及び２段のコンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２が配置されている。上記コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２間には、キャパシタＣ３が接続される。上記コンパレータ回路ＣＯＭＰ１は、インバータＩＮＶ１と、このインバータＩＮＶ１の入力端と出力端間に電流通路が接続されたトランジスタＴＳ３とで構成されている。上記コンパレータ回路ＣＯＭＰ２は、インバータＩＮＶ２と、このインバータＩＮＶ２の入力端と出力端間に電流通路が接続されたトランジスタＴＳ４とで構成されている。上記トランジスタＴＳ１のゲートにはタイミングジェネレータ１９から出力されるパルス信号Ｓ１、上記トランジスタＴＳ２のゲートにはパルス信号Ｓ２、上記トランジスタＴＳ３のゲートにはパルス信号Ｓ３、及び上記トランジスタＴＳ４のゲートにはパルス信号Ｓ４がそれぞれ供給される。上記コンパレータ回路ＣＯＭＰ２から出力されるデジタル信号はラッチ回路１５でラッチされ、シフトレジスタ１６で順次読み出される。これによって、ラッチ回路１５から１０ビットのデジタル信号ＯＵＴ０〜ＯＵＴ９が出力される。

上記のような構成において、例えば垂直信号線ＶＬＩＮのｎラインの信号を読み出すためには、パルス信号ＡＤＲＥＳｎを“Ｈ”レベルにすることで増幅用トランジスタＴｂと負荷用トランジスタＴＬＭからなるソースフォロワ回路を動作させる。そして、フォトダイオードＰＤで光電変換して得た信号電荷を一定期間蓄積し、読み出しを行う前に検出部ＦＤにおける暗電流などのノイズ信号を除去するために、パルス信号ＲＥＳＥＴｎを“Ｈ”レベルに設定してトランジスタＴｃをオンして検出部ＦＤをＶＤＤ電圧＝２．８Ｖにセットする。これによって、垂直信号線ＶＬＩＮには基準となる検出部ＦＤに信号がない状態の電圧（リセットレベル）が出力される。この時、パルス信号Ｓ１，Ｓ３，Ｓ４をそれぞれ“Ｈ”レベルにしてトランジスタＴＳ１，ＴＳ３，ＴＳ４をオンさせることで、ＡＤＣ１４のコンパレータ回路ＣＯＭＰ１とＣＯＭＰ２のＡＤ変換レベルを設定すると共に、垂直信号線ＶＬＩＮのリセットレベルに対応した量の電荷を容量Ｃ１に蓄積する。

次に、パルス信号（読み出しパルス）ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせ、フォトダイオードＰＤで生成して蓄積した信号電荷を検出部ＦＤに読み出す。これによって、垂直信号線ＶＬＩＮには、検出部ＦＤの電圧（信号＋リセット）レベルが読み出される。この時、パルス信号Ｓ１を“Ｈ”レベル、パルス信号Ｓ３を“Ｌ”レベル、パルス信号Ｓ４を“Ｌ”レベル、パルス信号Ｓ２を“Ｈ”レベルにすることで、トランジスタＴＳ１がオン、トランジスタＴＳ３がオフ、トランジスタＴＳ４がオフ、トランジスタＴＳ２がオンとなり、「垂直信号線ＶＬＩＮの信号＋リセットレベル」に対応する電荷が容量Ｃ２に蓄積される。この際、容量Ｃ１は、コンパレータ回路ＣＯＭＰ１の入力端がハイインピーダンス状態となっているため、リセットレベルが保持されたままになっている。

その後、ＶＲＥＦ発生回路２４から出力される基準波形のレベルを増加させる（三角波ＶＲＥＦを低レベルから高レベル）ことで容量Ｃ１とＣ２の合成容量を介して、コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２でＡＤ変換する。上記三角波は、１０ビット（０〜１０２３レベル）のＡＤ変換レベルを１０ビットのカウンタで判定している。上記容量Ｃ１に蓄積したリセットレベルは、容量Ｃ２に蓄積したリセットレベルと極性が逆になるため、リセットレベルはキャンセルされ、実質的に容量Ｃ２の信号成分でＡＤ変換が実行される。このリセットレベルを除去する動作を低ノイズ化処理動作（ＣＤＳ動作：Correlated Double Sampling、相関二重サンプリング）と呼ぶ。このＡＤ変換動作を１水平走査期間に２回実行するために、ＶＲＥＦ発生回路２４で三角波ＶＲＥＦＴＬとＶＲＥＦＴＳを発生させ、トランジスタＴＳ２の電流通路の一端へ供給している。

図３は、上記図１及び図２に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。ＶＧＡセンサの場合には、１フレームが３０Ｈｚで水平走査数が５２５Ｈで駆動されている。垂直のｎラインではフォトダイオードＰＤで光電変換を行って発生した電荷を蓄積する蓄積時間ＴＬ＝５２４．５Ｈとする。水平同期パルスＨＰに同期して画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給してフォトダイオードＰＤで光電変換して検出部ＦＤに蓄積した信号電荷量を検出して読み出す。パルス信号ＲＥＳＥＴｎを“Ｈ”レベルにしてリセットトランジスタＴｃをオンし、その後オフしてリセットレベルを取り込む時には、基準波形の振幅は中間レベルに設定して読み出している。この中間レベルは、画素部１２に設けられている遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、パルス信号ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせることにより信号を読み出す。この読み出した信号に対して、水平走査期間の前半０．５Ｈ期間に基準波形として三角波を発生させて１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路１５に保持し、水平走査期間の後半の０．５Ｈ期間でセンサコア部１１より切替信号ＳＴＬｎとして出力している。

フォトダイオードＰＤ部では、蓄積時間ＴＬ＝５２４．５Ｈ後に読み出しを行った後、再度フォトダイオードＰＤ部で光電変換して信号電荷を蓄積する。フォトダイオードＰＤ部でＴＳ＝０．５Ｈ期間電荷を蓄積した後、１回目と同様に画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給してフォトダイオードＰＤで光電変換を行い、蓄積した信号電荷を読み出す。パルス信号ＲＥＳＥＴｎを“Ｈ”レベルにしてリセットトランジスタＴｃをオンし、その後オフしてリセットレベルを取り込む時には、基準波形の振幅は中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、パルス信号ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせることにより信号を読み出す。この読み出した信号に対して、水平走査期間の後半０．５Ｈ期間に基準波形として三角波を発生させ１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路１５に保持し、次の水平走査期間の前半の０．５Ｈ期間にセンサコア部１１より切替信号ＳＴＳｎとして出力している。

センサコア部１１から出力される上記切替信号ＳＴＬｎ，ＳＴＳｎは、図１に示したようにワイドダイナミックレンジミックス（ＷＤＭ）回路１８へ供給される。一方の信号ＳＴＬｎは、ラインメモリＷ３７に入力される。他方の信号ＳＴＳｎは、ゲイン回路３３で増幅された後、１ライン遅れたラインメモリＷ３７の出力と加算される。加算結果の信号はラインメモリＯＵＴ３８に入力されて１／２の低速で信号が読み出されることで、センサより１水平走査期間にデータを出力している。ＷＤＭ回路１８のゲイン設定は、加算した信号（ＳＴＬｎ＋ＳＴＳｎ）が入射光量に応じて直線になるように信号ＳＴＳｎのゲイン乗数を調整することで行う。通常、ゲインは、蓄積時間の比で算出されるため上記設定では５２４．５／０．５＝１０４９倍にする。このセンサの出力信号は、加算動作により２０ビット（ＤＯＵＴ０〜ＤＯＵＴ１９）の信号として出力している。

なお、上記蓄積時間ＴＬ＝５２４．５Ｈは、図１に示した回路におけるＥＳレジスタ２１を動作させることで短くすることができる。この蓄積時間ＴＬは、上述した例に限らず自由に変更して良い。この時、蓄積時間ＴＬとＴＳとの比によってＷＤＭ回路１８の信号ＳＴＳ用のゲイン係数を変更する。

上記のような構成によれば、１水平走査期間に蓄積時間の長い信号と短い信号を別々にＡＤ変換して出力し、読み出した２つのデジタル信号を加算することで、画質の低下を招くことなくダイナミックレンジを拡大できる。

［第２の実施形態］
次に、この発明の第２の実施形態に係る固体撮像装置として、図３に示した波形図における蓄積時間ＴＳを１Ｈ以上にする例について説明する。

図４は、この発明の第２の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図４に示す回路が図１に示した回路と異なるのは、画素部１２の読み出し用に新たに垂直レジスタ（ＷＤレジスタ、短い蓄積時間制御用レジスタ）２７を設けた点にある。また、ＷＤＭ回路１８のラインメモリＷを５本（ラインメモリＷ１〜Ｗ５：３７−１〜３７−５）にしている。このセンサの出力信号は１７ビット（ＤＯＵＴ０〜ＤＯＵＴ１６）である。

他の基本的な構成は図１に示した回路と同様であるので、同一構成部分に同じ符号を付してその詳細な説明は省略する。

図５は、上記図４に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。本例では、垂直のｎラインのフォトダイオードＰＤで光電変換して電荷を蓄積する蓄積時間ＴＬ＝５２０．５Ｈとする。水平同期パルスＨＰに同期して画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給し、フォトダイオードＰＤで光電変換して検出部ＦＤに蓄積した信号電荷を読み出す。パルス信号ＲＥＳＥＴｎを“Ｈ”レベルにしてリセットトランジスタＴｃをオンし、その後オフしてリセットレベルを取り込む時には、基準波形の振幅は中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整する。次に、パルス信号ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせることにより信号を読み出す。この読み出した信号に対して、水平走査期間の前半の０．５Ｈ期間に基準波形として三角波を発生させて１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路１５に保持し、水平走査期間の後半の０．５Ｈ期間にセンサコア部１１より信号ＳＴＬｎとして出力してラインメモリ３７−５に入力する。

フォトダイオードＰＤ部では、蓄積時間ＴＬ＝５２０．５Ｈ後に読み出しを行った後、再度フォトダイオードＰＤ部で光電変換して信号電荷を蓄積する。フォトダイオードＰＤ部でＴＳ＝４．５Ｈの期間蓄積した後、１回目と同様に画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給し、フォトダイオードＰＤで光電変換を行って蓄積した信号電荷を読み出す。パルス信号ＲＥＳＥＴｎを“Ｈ”レベルにしてリセットトランジスタＴｃをオンし、その後オフしてリセットレベルを取り込む時には、基準波形の振幅は中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、パルス信号ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせることにより信号を読み出す。この読み出した信号に対して、水平走査期間の後半０．５Ｈ期間に基準波形として三角波を発生させて１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路１５に保持して、次の水平走査期間の前半の０．５Ｈ期間でセンサコア部１１より信号ＳＴＳｎとして出力している。

センサコア部１１から出力された信号ＳＴＬｎは、ワイドダイナミックレンジミックス（ＷＤＭ）回路１８のラインメモリ３７−５，３７−４，３７−３，３７−２，３７−１を順次転送されて５Ｈの期間遅延される。この遅延された信号と増幅（ＧＡＩＮ）された信号ＳＴＳｎとを加算回路３６で加算する。加算した信号は、図４に示したようにラインメモリＯＵＴ３８に入力して速度変換し、１／２の低速で出力することで１水平走査期間にデータを出力する。上記ＷＤＭ回路１８のゲイン設定は、加算した信号（ＳＴＬｎ＋ＳＴＳｎ）が受光量に応じて直線になるように信号ＳＴＳｎのゲイン乗数を調整することで行う。通常、ゲイン算出は、蓄積時間の比で算出されるため、上記設定では５２０．５／４．５＝１１５倍にする。ここでは、センサの出力信号を１７ビット（ＤＯＵＴ０〜ＤＯＵＴ１６）で出力している。

上記電荷の蓄積時間ＴＬ＝５２０．５Ｈは、図４のＥＳレジスタ２１を動作させることで短くすることができる。また、蓄積時間ＴＳ＝４．５ＨはＷＤレジスタ２７を制御することで変更できる。この時、蓄積時間ＴＬとＴＳとの比によって信号ＳＴＳのゲイン係数を変更する。また、蓄積時間ＴＳを長くする場合はラインメモリ数を増加させ、蓄積時間ＴＳを短くする場合はラインメモリ数を少なくする。

上述したように、この発明の第１，第２の実施形態に係る固体撮像装置は、わずかなラインメモリ数とデジタル信号の増幅回路である乗算器と加算回路の２つの信号を加算する加算回路を設けることで、画質の低下を招くことなくダイナミックレンジを拡大できる。また、センサの出力信号はデジタル信号のため、ラインメモリで速度変換してセンサより出力することで従来と同等の出力信号周波数が得られる。更に、基準波形の振幅をＶＲＥＦＴＬとＶＲＥＦＴＳとで異ならせることで、信号ＳＴＳのＡＤ変換時にＶＲＥＦＴＳの振幅を小さくしてアナログ的に増幅し、デジタル的なゲインを小さくすることで量子化誤差を低減できる。更にまた、ラインメモリＷ３７の出力信号の判定がデジタル出力のため１０２３ＬＳＢを判定すれば良く、アナログ信号では所定のレベル以上で判定するため加算時の信号の連続性が悪い問題があったが、本実施形態では信号の連続性が改善できる。

［第３の実施形態］
次に、この発明の第２の実施形態に係る固体撮像装置として、ラインメモリを増加させないで蓄積時間ＴＳを１Ｈ以上にする例について説明する。

図６は、この発明の第３の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図６に示す回路が図４に示した回路と異なるのは、画素の駆動用パルスの振幅を制御するためにパルス振幅制御回路２８を設け、パルス信号ＶＲＥＡＤに適用した。また、ＷＤＭ回路１８では信号ＳＴＬが入力されている時は、ラッチ回路１５の出力信号ＯＵＴ０〜ＯＵＴ９を加算回路３６へ入力する。信号ＳＴＳが入力されている場合は、−６４ＬＳＢ処理してラインメモリＷ３７へ入力する。ラインメモリＷ３７の出力信号はゲイン回路３３と判定回路３４へ入力されている。判定回路３４でラインメモリＷ３７の出力が０ＬＳＢでなく信号があると判断した場合には、スイッチ３５をオンにしてゲイン回路３３で増幅した信号ＳＴＳを加算回路３６へ入力して信号ＳＴＬと加算する。加算結果の出力は１４ビットのラインメモリＯＵＴ３８へ入力して１／２の低速でセンサから出力（出力信号ＯＵＴ０〜ＯＵＴ１３）する。

図７は、上記図６に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。本例では、垂直のｎラインのフォトダイオードＰＤで光電変換して電荷を蓄積する蓄積時間ＴＬ＝５２５Ｈとする。また、短い蓄積時間ＴＳ＝６６Ｈとした。蓄積時間の長い時間ＴＬは、読み出しパルスＲＥＡＤの振幅を高レベル（２．８Ｖ）にして制御している。短い蓄積時間ＴＳは読み出しパルスＲＥＡＤの振幅を低レベル＝１Ｖで制御している。この読み出しパルスＲＥＡＤを発生させるために、パルス振幅制御回路２８によって読み出しパルスＲＥＡＤの振幅を制御している。上記蓄積時間ＴＬはＥＳレジスタ２１で１Ｈ毎に制御できる。また、上記蓄積時間ＴＳはＷＤレジスタ２７で１Ｈ毎に制御できる。

フォトダイオードＰＤからの第１回目の読み出し動作時（ｔ４）には、水平同期パルスＨＰに同期して画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。この時の読み出しパルスＲＥＡＤの振幅は低レベルに設定する。１回目に読み出す信号電荷は蓄積時間５２５Ｈの途中の時点ｔ２に低レベルの読み出しパルスＲＥＡＤを入力してフォトダイオードＰＤの一部の信号電荷を読み出して排出する。ｔ２〜ｔ４の時点までに再蓄積した信号を時点ｔ４にフォトダイオードＰＤから読み出す。

パルス信号ＲＥＳＥＴｎを“Ｈ”レベルにしてリセットトランジスタＴｃをオンし、その後オフしてリセットレベルを取り込む時には、基準波形の振幅は中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、パルス信号ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせることにより信号を読み出す。この読み出した信号に対して、水平走査期間の前半の０．５Ｈ期間に基準波形として三角波を発生させ１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路１５に保持し、水平走査期間の後半の０．５Ｈ期間でセンサコア部１１より切替信号ＳＴＳｎとして出力してラインメモリＷ３７に入力する。

フォトダイオードＰＤからの第２回目の読み出し動作時（ｔ５）は、１回目の０．５Ｈ後に画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを入力してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。この時の読み出しパルスＲＥＡＤの振幅は高レベルに設定する。

フォトダイオードＰＤ部で光電変換して蓄積した蓄積時間ＴＬ＝５２５Ｈの信号電荷を１回目と同様に画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを入力して読み出す。パルス信号ＲＥＳＥＴｎを“Ｈ”レベルにしてリセットトランジスタＴｃをオンし、その後オフしてリセットレベルを取り込む時には、基準波形の振幅は中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、パルス信号ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせることにより信号を読み出す。この読み出した信号に対して、水平走査期間の後半０．５Ｈ期間に基準波形として三角波を発生させることにより１０ビットのＡＤ変換を実施している。ＡＤ変換した信号はラッチ回路１５に保持して、次の水平走査期間の前半の０．５Ｈ期間でセンサコア部１１より切替信号ＳＴＬｎとして出力している。

出力した切替信号ＳＴＳｎは、図６に示すようにワイドダイナミックレンジミックス（ＷＤＭ）回路１８のラインメモリＷ３７で１Ｈ期間遅させて増幅（ＧＡＩＮ）し、信号ＳＴＬｎと加算する。加算した信号はラインメモリＯＵＴ３８で速度変換して１／２の低速で出力することで１水平走査期間にデータを出力している。ＷＤＭ回路１８のゲイン設定は、加算した信号（ＳＴＬｎ＋ＳＴＳｎ）が光量に応じて直線になるように信号ＳＴＳｎのゲイン乗数を調整することで行う。通常、ゲイン算出は、蓄積時間の比で算出されるため上記設定では５２５／６６＝８倍にする。センサの出力信号は１４ビット（ＤＯＵＴ０〜ＤＯＵＴ１３）で出力している。

図８（ａ），（ｂ）は、上記図７に示した動作タイミング図における時点ｔ１〜ｔ５の画素部の断面図とポテンシャル図を示しており、（ａ）図は大信号を蓄積する時、（ｂ）図は小信号を蓄積する時の断面図とポテンシャル図を示している。

ｐ型半導体基板にｎ型の不純物拡散領域が設けられてフォトダイオードＰＤが形成され、このｎ型不純物拡散領域の表面はｐ型不純物拡散領域でシールドされている。これによって、キズや暗時ムラの小さい埋め込み型フォトダイオードＰＤを形成している。検出部ＦＤはｎ型不純物拡散領域で形成され、上記フォトダイオードＰＤのｎ型不純物拡散領域とともに読み出しトランジスタ（リードゲート）Ｔｄのソース、ドレイン領域として働く。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、読み出しパルスＲＥＡＤが供給される。上記検出部ＦＤとしてのｎ型不純物拡散領域に隣接して、ｎ型不純物拡散領域が設けられている。このｎ型不純物拡散領域はリセットトランジスタ（リセットゲート）Ｔｃのドレイン領域として働き、上記検出部ＦＤのｎ型不純物拡散領域はソース領域として働く。上記ドレイン領域には、ドレイン電圧ＶＤ（＝２．８Ｖ、例えばＶＤＤ）が印加される。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、リセットパルスＲＥＳＥＴが供給される。そして、このリセットトランジスタＴｃにより、上記検出部ＦＤをドレイン電圧ＶＤにリセットできるようにしている。

大信号を蓄積する時は、図８（ａ）に示すように、時点ｔ１にフォトダイオードＰＤ部の信号電荷が飽和している。そして、時点ｔ２でリードゲートに低レベルのリード電圧（＝１．５Ｖ）を印加することで、フォトダイオードＰＤ部で飽和していた信号電荷の一部を排出している。次の時点ｔ３では、フォトダイオードＰＤに信号を再蓄積している。時点ｔ４では、フォトダイオードＰＤ部で再蓄積した信号を読み出すため、低レベルのリード電圧（＝１．５Ｖ）を印加することで検出部ＦＤに読み出している。時点ｔ５では、高レベルのリード電圧（＝２．８Ｖ）を印加することで、残りのフォトダイオードＰＤ部の信号電荷を検出部ＦＤに読み出している。すなわち、フォトダイオードＰＤが飽和した場合には、蓄積時間の短い信号を時点ｔ４に読み出すことができる。

これに対し、小信号を蓄積する時は、図８（ｂ）に示すように、時点ｔ１ではフォトダイオードＰＤ部の信号電荷は飽和していない。時点ｔ２にはリードゲートを低レベルのリード電圧（＝１．５Ｖ）で開いているが、フォトダイオードＰＤ部で信号電荷が飽和していいないため電荷はフォトダイオードＰＤ部から排出されない。次の時点ｔ３では継続してフォトダイオードＰＤで信号電荷を蓄積している。時点ｔ４ではフォトダイオードＰＤ部の信号電荷を読み出すため、低レベルのリード電圧（＝１．５Ｖ）を印加する。しかし、フォトダイオードＰＤ部の信号電荷が少ないため、検出部ＦＤには読み出されない。時点ｔ５では、高レベルのリード電圧（＝２．８Ｖ）を印加することにより、フォトダイオードＰＤ部の信号電荷全てを検出部ＦＤに読み出している。

図９（ａ），（ｂ），（ｃ）はそれぞれＷＤＭ回路１８の動作を示している。図９（ａ）はＡＤＣ出力信号を示しており、横軸が光量、縦軸がＡＤＣ出力レベルである。まず、光量に比例して信号ＳＴＬが増加する。低レベルのリード電圧で制限されたフォトダイオードＰＤ部の飽和信号まで増加する。この飽和は１０ビットの１０２３レベル以下でフォトダイオードＰＤ部が飽和するように設定している。フォトダイオードＰＤ部で飽和すると信号ＳＴＳが発生する。傾きは蓄積時間比で決まるため、約１／８の傾きになる。フォトダイオードＰＤ部の飽和を１／２設定（５００ＬＳＢ）とした時、本駆動では約４倍のダイナミックレンジが得られる。各画素のフォトダイオードＰＤ部の飽和はリードゲートの閾値電圧Ｖｔｈがばらつくため飽和もばらつく。この結果、信号ＳＴＳの立ち上がりの起点となる光量もばらつくことになる。

図９（ｂ）は、ゲイン処理後の光電変換特性を示している。ここでは信号ＳＴＳを８倍に増幅している。信号ＳＴＬとほぼ同じ傾きになっている。

図９（ｃ）は、信号ＳＴＬを８倍に増幅した信号ＳＴＳを加算した加算出力特性を示している。フォトダイオードＰＤ部の飽和レベルが異なるため加算レベルが異なるが光量に応じてほぼ直線で加算出力信号が得られる。ＡＤ変換した信号ＳＴＬと信号ＳＴＳが分離して得られるため、分離する必要がなく個別にゲイン設定ができるため簡単に信号ＳＴＳを増幅し、加算することで出力信号を直線化できる。

なお、本実施形態では２つの信号を加算する内容で説明したが、１水平走査期間にＶＲＥＦ発生回路２４で基準波形を３回以上発生させ、パルス信号ＶＲＥＡＤを４レベル以上の電圧で蓄積時間を異ならせて制御し、ラインメモリＷを２個以上設けてそれぞれ蓄積時間の異なる信号を加算すれば更にダイナミックレンジを拡大できる。

［第４の実施形態］
次に、この発明の第４の実施形態に係る固体撮像装置として、飽和信号電荷を増加できる第１のダイナミックレンジの拡大方法を説明する。

図１０は、この発明の第４の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図１０に示す回路が図６に示して回路と異なるのは、画素の駆動用パルス振幅制御回路２８を設けない点である。

図１１は、上記図１０に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。本例では、垂直のｎラインのフォトダイオードＰＤで光電変換して蓄積する蓄積時間をＴＬ＝５２５Ｈとする。また、短い蓄積時間ＴＳ＝６６Ｈとした。短い蓄積時間はＴＬ＝５２５Ｈ期間の途中にリセットパルスを入力することで実現できる。蓄積時間ＴＬはＥＳレジスタ２１で１Ｈ毎に制御できる。蓄積時間ＴＳはＷＤレジスタ２７で１Ｈ毎に制御できる。

第１回目の読み出し動作は、時点ｔ４に水平同期パルスＨＰに同期して画素部１２にパルス信号ＲＥＳＥＴｎ，ＡＤＲＥＳｎを入力し、検出部ＦＤに蓄積した信号を読み出すことで行う。この１回目に読み出す信号電荷は、蓄積時間５２５Ｈの途中の時点ｔ２にリセットパルスを入力して検出部ＦＤに蓄積した信号電荷を排出し、時点ｔ２〜ｔ４の期間に検出部ＦＤに蓄積した信号を時点ｔ４に読み出す。この時には、読み出しパルスＲＥＡＤｎは印加しない。

この時の信号読み出しでは、まず検出部ＦＤに蓄積した信号電荷を図２の容量Ｃ２に読み出す。次に、パルス信号ＲＥＳＥＴｎを入力して検出部ＦＤの信号電荷をリセットし、リセットレベルを図２の容量Ｃ１へ出力する。リセットレベルの信号取り込み時の基準波形の振幅は、中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、読み出した信号に対して、水平走査期間の前半０．５Ｈ期間に基準波形として三角波を発生させ１０ビットのＡＤ変換を実施している。ＡＤ変換した信号はラッチ回路にデータ保持して、水平走査期間の後半の０．５Ｈ期間でセンサコア部１１より切替信号ＳＴＳｎとして出力してラインメモリＷ３７に入力する。

画素部１２からの第２回目の読み出し動作時（ｔ５）は、１回目の０．５Ｈ後に画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを入力してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。パルス信号ＲＥＳＥＴｎを“Ｈ”レベルにしてリセットトランジスタＴｃをオンし、その後オフしてリセットレベルを取り込む時には、基準波形の振幅は中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、パルス信号ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせることにより信号を読み出す。この読み出した信号に対して、水平走査期間の後半０．５Ｈ期間に基準波形として三角波を発生させ１０ビットのＡＤ変換を実施している。ＡＤ変換した信号はラッチ回路１５に保持し、次の水平走査期間の前半の０．５Ｈ期間でセンサコア部１１より切替信号ＳＴＬｎとして出力している。

出力した信号ＳＴＳｎは、図１０に示すようにワイドダイナミックレンジミックス（ＷＤＭ）回路１８のラインメモリＷ３７で１Ｈ期間遅らせゲイン回路３３で増幅して、信号ＳＴＬｎと加算する。加算した信号はラインメモリＯＵＴ３８で速度変換して１／２の低速で出力することで１水平走査期間にデータＯＵＴ０〜ＯＵＴ１２を出力している。

ＷＤＭ回路１８のゲイン設定は、加算した信号（ＳＴＬｎ＋ＳＴＳｎ）が光量に応じて直線になるように信号ＳＴＳｎのゲイン乗数を調整することで行う。通常、ゲイン算出は、蓄積時間の比で算出されるため、上記設定では５２５／６６＝８倍にする。センサの出力信号は１３ビット（ＤＯＵＴ０〜ＤＯＵＴ１２）で出力している。

図１２（ａ），（ｂ）は、上記図１１に示した動作タイミング図における時点ｔ１〜ｔ５の画素部の断面図とポテンシャル図を示しており、（ａ）図は大信号を蓄積する時、（ｂ）図は小信号を蓄積する時の断面図とポテンシャル図である。

ｐ型半導体基板にｎ型の不純物拡散領域が設けられてフォトダイオードＰＤが形成され、このｎ型不純物拡散領域の表面はｐ型不純物拡散領域でシールドされている。これによって、キズや暗時ムラの小さい埋め込み型フォトダイオードＰＤを形成している。検出部ＦＤはｎ型不純物拡散領域で形成され、上記フォトダイオードＰＤのｎ型不純物拡散領域とともに読み出しトランジスタ（リードゲート）Ｔｄのソース、ドレイン領域として働く。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、読み出しパルスＲＥＡＤが供給される。上記検出部ＦＤとしてのｎ型不純物拡散領域に隣接して、ｎ型不純物拡散領域が設けられている。このｎ型不純物拡散領域はリセットトランジスタ（リセットゲート）Ｔｃのドレイン領域として働き、上記検出部ＦＤのｎ型不純物拡散領域はソース領域として働く。上記ドレイン領域には、ドレイン電圧ＶＤ（＝２．８Ｖ、例えばＶＤＤ）が印加される。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、リセットパルスＲＥＳＥＴが供給される。そして、このリセットトランジスタＴｃにより、上記検出部ＦＤをドレイン電圧ＶＤにリセットできるようにしている。リードゲートは常時開いているので、ディプレッション型トランジスタまたはエンハンスメント型で閉じているゲートの場合は低電圧を印加して、検出部ＦＤへ信号が流出するようにする。

大信号を蓄積する時は、図１２（ａ）に示すように、時点ｔ１ではフォトダイオードＰＤ部で飽和した信号電荷が検出部ＦＤへ流れるようにしている。時点ｔ２にリセットゲートをオンにすることで検出部ＦＤに蓄積していた信号電荷を排出する。次の時点ｔ３では、フォトダイオードＰＤ部で飽和より大きい信号電荷が検出部ＦＤへ流れ出て検出部ＦＤで信号を再蓄積している。時点ｔ４では、検出部ＦＤに蓄積した信号を読み出している。そして、時点ｔ５ではフォトダイオードＰＤ部で飽和した信号電荷をリード電圧を印加することで検出部ＦＤに読み出している。

これに対し、小信号を蓄積する時は、図１２（ｂ）に示すように、時点ｔ１ではフォトダイオードＰＤ部で信号電荷を蓄積している。時点ｔ２にリセットゲートパルスＲＥＳＥＴを印加して、検出部ＦＤのリーク電荷を排出する。次の時点ｔ３では、フォトダイオードＰＤ部で飽和しないため信号電荷が検出部ＦＤへ流れ込まない。時点ｔ４では検出部ＦＤに蓄積した信号を読み出すが、検出部ＦＤへ信号電荷が流れ込んでいないため、信号なしが出力される。そして、時点ｔ５ではフォトダイオードＰＤ部で蓄積した信号電荷をリードパルスを印加することで検出部ＦＤに読み出している。ＷＤＭ回路１８で、信号ＳＴＳが入力された時に信号ＳＴＬと加算する。

図１３（ａ），（ｂ），（ｃ）は、上記ＷＤＭ回路１８の動作を示している。図１３（ａ）はＡＤＣ出力信号であり、横軸に光量、縦軸にＡＤＣ出力レベルを示している。まず、光量に比例して信号ＳＴＬが増加する。ＡＤＣ出力はフォトダイオードＰＤ部の飽和信号まで増加する。この飽和は１０ビットの１０２３レベル以下でフォトダイオードＰＤ部が飽和するように設定している。フォトダイオードＰＤ部で飽和すると信号ＳＴＳが発生する。傾きは蓄積時間比で決まるため、約１／８の傾きになる。フォトダイオードＰＤ部の飽和を９００ＬＳＢと設定とした時、本駆動では約８倍のダイナミックレンジが得られる。各画素のフォトダイオードＰＤ部の飽和はリードゲートの閾値電圧Ｖｔｈがばらつくため飽和もばらつく。このため、信号ＳＴＳの立ち上がりの起点となる光量もばらつくことになる。

図１３（ｂ）は、ゲイン処理後の光電変換特性を示している。ここでは、信号ＳＴＳを８倍に増幅している。信号ＳＴＬとほぼ同じ傾きになっている。

図１３（ｃ）は、信号ＳＴＬを８倍に増幅した信号ＳＴＳを加算した加算出力特性を示している。フォトダイオードＰＤ部の飽和レベルが異なるため加算レベルが異なるが光量に応じてほぼ直線で加算出力信号が得られる。

本実施形態では、信号ＳＴＬと信号ＳＴＳが分離して得られるため、個別にゲイン設定ができるため、簡単に信号ＳＴＳのみ増幅して加算することで出力信号を直線化できる。

［第５の実施形態］
次に、この発明の第５の実施形態に係る固体撮像装置として、飽和信号電荷を増加できる第２のダイナミックレンジの拡大方法について説明する。

図１４は、この発明の第５の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの構成図を示している。図１４に示す回路が図１０と異なるのは、画素のリセット用のパルス振幅制御回路２８を設けた点である。ＷＤＭ回路１８中には、信号ＳＴＳをラインメモリＷ３７で遅延した後に信号ＳＴＳの非線形出力信号を線形変換する回路３９を設けた。このセンサの出力信号は１２ビット（ＤＯＵＴ０〜ＤＯＵＴ１１）としている。

図１５は、上記図１４に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。本例では、垂直のｎラインのフォトダイオードＰＤで光電変換して蓄積する蓄積時間ＴＬ＝５２５Ｈとする。また、短い蓄積時間ＴＳ＝６６Ｈとした。蓄積時間の長いＴＬはリセット用のパルス信号の振幅を高レベル（＝２．８Ｖ）で制御している。短い蓄積時間ＴＳはリセット用のパルス信号の振幅を低レベル（＝１．５Ｖ）で制御している。このパルス信号を発生させるために上記パルス振幅制御回路２８で制御している。上記蓄積時間ＴＬはＥＳレジスタ２１で１Ｈ毎に制御できる。また、上記蓄積時間ＴＳはＷＤレジスタ２７で１Ｈ毎に制御できる。

第１回目の読み出し動作は、時点ｔ４に水平同期パルスＨＰに同期して画素部１２に高レベルのパルス信号ＶＲＥＳＥＴ（＝２．８Ｖ），ＲＥＳＥＴｎ，ＡＤＲＥＳｎを入力して検出部ＦＤに蓄積した信号を読み出す。１回目に読み出す信号電荷は蓄積時間５２５Ｈの途中の時点ｔ２にリセット用のパルス信号の振幅に低レベルのパルス信号ＶＲＥＳＥＴ（＝１．５Ｖ）を入力して検出部ＦＤの一部の信号電荷を排出する。そして、時点ｔ２〜ｔ４の期間に検出部ＦＤに蓄積した信号電荷を時点ｔ４に画素部１２から読み出す。この時、読み出しパルスＲＥＡＤｎは印加しない。

この時の信号読み出しでは、まず検出部ＦＤに蓄積した信号電荷を図２の容量Ｃ２に読み出す。次に、パルス信号ＲＥＳＥＴｎを入力して検出部ＦＤの信号電荷をリセットし、リセットレベルを図２の容量Ｃ１へ出力する。リセットレベルの信号取り込み時の基準波形の振幅は、中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、読み出した信号に対して、水平走査期間の前半０．５Ｈ期間に基準波形として三角波を発生させ１０ビットのＡＤ変換を実施している。ＡＤ変換した信号はラッチ回路１５に保持して、水平走査期間の後半の０．５Ｈ期間でセンサコア部１１より切替信号ＳＴＳｎとして出力してラインメモリＷ３７に入力する。

画素部１２からの第２回目の読み出し動作時（ｔ５）は、１回目の０．５Ｈ後に画素部１２に高レベルのパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを入力してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。パルス信号ＲＥＳＥＴｎを“Ｈ”レベルにしてリセットトランジスタＴｃをオンし、その後オフしてリセットレベルを取り込む時には、基準波形の振幅は中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、パルス信号ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせることにより信号を読み出す。この読み出した信号に対して、水平走査期間の後半０．５Ｈ期間に基準波形として三角波を発生させ１０ビットのＡＤ変換を実施している。ＡＤ変換した信号はラッチ回路１５に保持して、次の水平走査期間の前半の０．５Ｈ期間でセンサコア部１１より切替信号ＳＴＬｎとして出力している。

出力した信号ＳＴＳｎは、図１４に示すようにワイドダイナミックレンジミックス（ＷＤＭ）回路１８のラインメモリＷ３７で１Ｈ期間遅らせ、線形変換回路３９で非線形出力信号を線形に変換して信号ＳＴＬｎと加算する。加算した信号はラインメモリＯＵＴ３８で速度変換し、１／２の低速で出力することで１水平走査期間にデータを出力している。

上記ＷＤＭ回路１８のゲイン設定は、加算した信号（ＳＴＬｎ＋ＳＴＳｎ）が光量に応じて直線になるように信号ＳＴＳｎのゲイン乗数を調整することで行う。通常、ゲイン算出は、蓄積時間の比で算出されるため上記設定では５２５／６６＝８倍にする。このセンサの出力信号は１４ビット（ＤＯＵＴ０〜ＤＯＵＴ１３）で出力している。

図１６は、上記図１５に示した動作タイミング図における時点ｔ１〜ｔ５の画素部の断面図とポテンシャル図を示しており、（ａ）図は大信号を蓄積する時、（ｂ）図は小信号を蓄積する時の断面図とポテンシャル図である。

ｐ型半導体基板にｎ型の不純物拡散領域が設けられてフォトダイオードＰＤが形成され、このｎ型不純物拡散領域の表面はｐ型不純物拡散領域でシールドされている。これによって、キズや暗時ムラの小さい埋め込み型フォトダイオードＰＤを形成している。検出部ＦＤはｎ型不純物拡散領域で形成され、上記フォトダイオードＰＤのｎ型不純物拡散領域とともに読み出しトランジスタ（リードゲート）Ｔｄのソース、ドレイン領域として働く。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、読み出しパルスＲＥＡＤが供給される。上記検出部ＦＤとしてのｎ型不純物拡散領域に隣接して、ｎ型不純物拡散領域が設けられている。このｎ型不純物拡散領域はリセットトランジスタ（リセットゲート）Ｔｃのドレイン領域として働き、上記検出部ＦＤのｎ型不純物拡散領域はソース領域として働く。上記ドレイン領域には、ドレイン電圧ＶＤ（＝２．８Ｖ、例えばＶＤＤ）が印加される。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、リセットパルスＲＥＳＥＴが供給される。そして、このリセットトランジスタＴｃにより、上記検出部ＦＤをドレイン電圧ＶＤにリセットできるようにしている。この検出部ＦＤのポテンシャルは、リセットゲートの高レベルで決まるようになっている。上記リードゲートは開き気味のディプレッション型トランジスタまたはエンハンスメント型トランジスタに低電圧を印加している。また、上記リセットゲートは高レベルの印加電圧時でも電源ＶＤＤ（＝２．８Ｖ）よりも低いポテンシャルになるようにしている。上記検出部ＦＤのＫｎｅｅ点となる信号量は、ＶＲＥＳＥＴの電圧差で制御できる。

大信号を蓄積する時は、図１６（ａ）に示すように、時点ｔ１ではフォトダイオードＰＤ部で飽和した信号電荷が検出部ＦＤへ流れるようにしている。時点ｔ２にリセットゲートを低レベルで開くことで検出部ＦＤに蓄積していた信号電荷の一部を排出している。次の時点ｔ３ではフォトダイオードＰＤ部の飽和信号より大きな信号電荷が検出部ＦＤへ流れ込み、検出部ＦＤで信号を再蓄積している。時点ｔ４では検出部ＦＤに蓄積した信号を読み出している。その後、検出部ＦＤを高レベルのリセット用のパルス信号でリセットし、時点ｔ５でリードパルスを印加することで、フォトダイオードＰＤ部で飽和した信号電荷を検出部ＦＤに読み出している。

これに対し、小信号を蓄積する時は、図６（ｂ）に示すように、時点ｔ１ではフォトダイオードＰＤ部で信号電荷を蓄積している。時点ｔ２にはでリセットゲートを低レベルで開くが、検出部ＦＤに信号電荷が蓄積していないため信号電荷は排出されない。次の時点ｔ３もフォトダイオードＰＤ部で飽和しないため信号電荷が検出部ＦＤへ流れ込まない。時点ｔ４では検出部ＦＤに信号電荷が流れ込んでいないため信号なしとして出力する。そして、時点ｔ５ではフォトダイオードＰＤ部で蓄積した信号電荷をリード電圧を印加することで検出部ＦＤに読み出して出力している。

図１７（ａ），（ｂ），（ｃ）に上記ＷＤＭ回路１８の動作を示す。図１７（ａ）はＡＤＣ出力信号であり、横軸に光量、縦軸にＡＤＣ出力レベルを示している。まず、光量に比例して信号ＳＴＬが増加する。ＡＤＣ出力はフォトダイオードＰＤ部の飽和信号まで増加する。この飽和は１０ビットの１０２３レベル以下でフォトダイオードＰＤ部が飽和するように設定している。フォトダイオードＰＤ部で飽和すると信号ＳＴＳが発生する。初めの傾きは蓄積時間が同じため信号ＳＴＬと同じになる。この後、リセット用のパルス信号の高レベルと低レベルの差で決まる信号レベルＫｎｅｅ（ｋ）で傾きが約１／８の傾きになる。この傾きは蓄積時間ＴＳで決まる。検出部ＦＤの飽和を５００ＬＳＢと設定とした時、本駆動では約５倍のダイナミックレンジが得られる。各画素のフォトダイオードＰＤ部の飽和はリードゲートの閾値電圧Ｖｔｈがばらつくため飽和もばらつく。このため、信号ＳＴＳの立ち上がりの起点となる光量もばらつくことになる。

図１７（ｂ）は、非線形処理後の光電変換特性を示している。信号ＳＴＳはｋ点以上の信号を８倍に増幅している。その結果、非線形のＳＴＳ出力信号がほぼ直線になっている。

図１７（ｃ）は、信号ＳＴＬを直線化した信号ＳＴＳを加算した加算出力特性を示している。フォトダイオードＰＤ部の飽和レベルが異なるため加算レベルが異なるが光量に応じてほぼ直線で加算出力信号が得られる。

なお、本実施形態では線形変換回路３９を用いたが、時点ｔ４の出力を２回に分けて出力しても良い。この場合には、まず検出部ＦＤの信号をリセットする時に、時点ｔ２と同じレベルにリセットすることで信号ＳＴＳｎをＡＤ変換してデジタル信号を出力する。次に、検出部ＦＤに残った信号をパルス信号ＶＲＥＳＥＴ（＝２．８Ｖ）でリセットする。この信号を再度ＡＤ変換してデジタル信号を出力する。そして、３回目にフォトダイオードＰＤ部で蓄積した信号電荷をＡＤ変換してデジタル信号を出力する。このように、１水平走査期間に３回のＡＤ変換を行うように設定する。このようにして得たそれぞれのデジタル信号をＷＤＭ回路１８で加算することによってダイナミックレンジを拡大する。

［第６の実施形態］
図１８は、この発明の第６の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図１４と異なるのは、センサコア部１１の上部にもＡＤＣ１４−２を設けている。このＡＤＣ１４−２の制御をするために、ＶＲＥＦ発生回路２４では別々のＶＲＥＦＴＬ回路とＶＲＥＦＴＳ回路を設けてそれぞれ上下のＡＤＣ１４−１，１４−２へ供給している。このため、画素からの信号は水平同期パルスの初めにそれぞれ画素から信号を読み出している。その後、上下のＡＤＣ１４−１，１４−２は同時にＡＤ変換動作する。そのため、上下から同時に信号ＯＵＴＳと信号ＯＵＴＬが得られる。

上記のような構成では、ＷＤＭ回路１８ではラインメモリＭが不要となる。ＷＤＭ回路１８では信号ＯＵＴＬを入力して信号ＳＴＬを加算回路３６と判定回路３４へ入力している。一方、信号ＯＵＴＳは−６４ＬＳＢ処理してゲイン回路３３で増幅している。判定回路３４で信号ＳＴＬ１０２３ＬＳＢで飽和している場合、スイッチ３５をオンにして増幅した信号ＳＴＳを加算回路３６へ入力して信号ＳＴＬと加算する。加算出力はビット数を１２ビットに増加してセンサより出力する。信号ＯＵＴＳと信号ＯＵＴＬはほぼ水平走査期間で出力するため、速度変換用のラインメモリＯＵＴも不要となる。

なお、本第６の実施形態は、同様にして上述した第１乃至第５の実施形態にも適用できる。

［第７の実施形態］
図１９は、この発明の第７の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図４と異なるのは、ＷＤＭ回路１８でラインメモリＷ３７を１本としている点である。画素部１２では２ラインの信号を１つの信号として加算している。すなわち、信号ラインＴＬｎと信号ラインＴＳｎが異なり、２ラインペア毎に蓄積時間の長い信号ＴＬと蓄積時間の短い信号ＴＳとしている。この蓄積時間はＥＳレジスタ２１で蓄積時間の長い信号ＴＬ、ＷＤレジスタ２７で蓄積時間の短い信号ＴＳを制御している。読み出し方法はＴＬ信号とＴＳ信号で読み出すラインが異なるが、図３と同様になる。特に、垂直ライン数を１／２にするモニタリングで使用すると、標準モードで高解像度モード。モニタリングモードで広ダイナミックレンジが実現できる。

［第８の実施形態］
図２０は、この発明の第８の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの信号処理構成図である。この図２０では、ＷＤＭ回路１８以降の構成を示している。図２１（ａ）〜（ｆ）はそれぞれ、図２０に示したＣＭＯＳイメージセンサの処理動作図を示しており、図２１（ａ）〜（ｃ）は第１の方式、図２１（ｄ）〜（ｆ）は第２の方式を示している。

広ダイナミックレンジモードでは、センサ出力のビット数が増加する。これは、ＰＩＮ数の増大によりチップサイズが増大したり、モジュールサイズが大きくなるためである。更に、デジタル出力のノイズ増加にもなる。そこで、第８の実施形態では出力ビット数を低減している。

すなわち、ＷＤＭ回路１８の出力信号はビット数が増加する。この増加した信号に対してＲ信号、Ｇ信号、Ｂ信号のホワイトバランス（ＷＢ）を取り、信号圧縮回路４０で高レベルの信号を圧縮することで出力のビット数を低減している。

圧縮方法としては、信号処理で使われているガンマ補正する方法と、あるレベル以上を線形で圧縮する方法がある。ＤＳＰ４１側で、先の圧縮方法の逆で信号を線形化して信号処理する。ホワイトバランスは、ＤＳＰ４１の信号処理情報でＲＧＢの各ゲインを制御している。もちろん、センサ側でホワイトバランスを取らなくても良いが、ホワイトバランスをとることで、後段の信号処理を従来の１０ビット処理のままで使えるメリットがある。すなわちＤＳＰ側での圧縮した信号を元に戻さなくても良い。

カラムＡＤＣ型ＣＭＯＳセンサにおいて、１水平走査期間に蓄積時間の長い信号と短い信号を別々にＡＤ変換して出力し、読み出した２つの信号を加算することでダイナミックレンジの広いＣＭＯＳセンサを実現できる。

従って、完全転送型のフォトダイオードに対応したダイナミックレンジを拡大することができる。低照度では完全転送型フォトダイオードを生かした暗時ムラの少ない信号が得られ高画質化が図れる。また、検出部で蓄積する場合でも検出部での蓄積時間を短くすることでリーク信号を低減できる。更に、従来は蓄積時間の長い信号と短い信号を分離することが難しかったが、本実施形態では蓄積時間の長い信号と短い信号を分離して出力することで分離動作を不要にできる。

上述したように、この発明の実施形態に係る固体撮像装置は、フォトダイオードと、フォトダイオードで光電変換した電荷を蓄積する蓄積手段と、蓄積した電荷を検出部に読み出す読み出し手段と検出部の電荷を出力する増幅手段と、検出部をリセットするためのリセット手段からなる画素部が半導体基板上に二次元的に配置し、画素部からの出力信号が画素部エリアの端部に設けたＡＤ変換回路に入力され、ＡＤ変換したデジタル出力信号を出力する固体撮像装置であって、前記固体撮像装置の１フレームの蓄積期間に画素部で蓄積時間を異ならせた複数の信号を画素部から複数回から読み出しＡＤ変換し、得られた複数回のデジタル出力信号を加算する回路を備える。

上記装置において、前記複数のＡＤ変換したデジタル出力信号の１つをラインメモリに入力し遅延させ、ラインメモリの出力信号と別の遅延させていないデジタル信号とを加算する回路を備える。

上記装置において、前記画素部で蓄積時間の長い信号と蓄積時間の短い信号を蓄積し、画素部から蓄積時間の長い信号と短い信号を別々に読み出しＡＤ変換し、蓄積時間の短い信号を増幅して蓄積時間の長い信号と加算し、ＡＤ変換回路のビット数より増加させて出力するワイドダイナミックレンジミックス回路を備える。

上記装置において、前記ワイドダイナミックレンジミックス回路の出力信号をガンマーテーブルもしくは折れ線圧縮変換で蓄積時間の短い信号を高圧縮する信号圧縮回路を備える。

また、この発明の実施形態に係る固体撮像装置は、フォトダイオードと、フォトダイオードで光電変換した電荷を蓄積する蓄積手段と、蓄積した電荷を検出部に読み出す読み出し手段と検出部の電荷を出力する増幅手段と、検出部をリセットするためのリセット手段からなる画素部が半導体基板上に二次元的に配置し、画素部からの出力信号が画素部エリアの上下端部に設けたＡＤ変換回路に入力され、ＡＤ変換したデジタル出力信号を出力する固体撮像装置であって、前記固体撮像装置の１フレームの蓄積期間に画素部で蓄積時間の長い信号と蓄積時間の短い信号を蓄積し画素部から蓄積時間の長い信号を読み出し一方のＡＤ変換回路で出力し、蓄積時間の短い信号を他方のＡＤ変換回路で出力し、それぞれのＡＤ変換出力信号を加算する回路を備える。

上記装置において、前記画素部の蓄積時間を制御するための長い蓄積時間制御用の垂直レジスタと短い蓄積時間制御用の垂直レジスタを備える。

前記フォトダイオードから読み出す読み出し手段の読み出し電圧を１フレーム動作期間に可変にする電圧制御回路を備える。

前記検出部をリセットするためのリセット手段の印加電圧を１フレーム動作期間に可変にする電圧制御回路を備える。

前記画素部での蓄積時間の長い信号と蓄積時間の短い信号を異なる垂直ラインを１組とし、別々に読み出しＡＤ変換し、それぞれのＡＤ変換出力信号を加算する回路を備える。

以上第１乃至第８の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図１に示した増幅型ＣＭＯＳイメージセンサにおける画素部、ＣＤＳ回路、及びＡＤＣの具体的な構成例を示す回路図。 図１及び図２に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図。 この発明の第２の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図４に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図。 この発明の第３の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図６に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図。 図７に示した動作タイミング図における時点ｔ１〜ｔ５の画素部の断面図とポテンシャル図を示しており、（ａ）図は大信号を蓄積する時、（ｂ）図は小信号を蓄積する時の断面図とポテンシャル図。 この発明の第３の実施形態に係る固体撮像装置におけるＷＤＭ回路の動作について説明するためのもので、（ａ）図はＡＤＣ出力と光量との関係を示す特性図、（ｂ）図はゲイン処理出力と光量との関係を示す特性図、（ｃ）図は加算出力と光量との関係を示す特性図。 この発明の第４の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図１０に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図。 図１１に示した動作タイミング図における時点ｔ１〜ｔ５の画素部の断面図とポテンシャル図を示しており、（ａ）図は大信号を蓄積する時、（ｂ）図は小信号を蓄積する時の断面図とポテンシャル図。 この発明の第４の実施形態に係る固体撮像装置におけるＷＤＭ回路の動作について説明するためのもので、（ａ）図はＡＤＣ出力と光量との関係を示す特性図、（ｂ）図はゲイン処理出力と光量との関係を示す特性図、（ｃ）図は加算出力と光量との関係を示す特性図。 この発明の第５の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図１４に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図。 図１５に示した動作タイミング図における時点ｔ１〜ｔ５の画素部の断面図とポテンシャル図を示しており、（ａ）図は大信号を蓄積する時、（ｂ）図は小信号を蓄積する時の断面図とポテンシャル図。 この発明の第５の実施形態に係る固体撮像装置におけるＷＤＭ回路の動作について説明するためのもので、（ａ）図はＡＤＣ出力と光量との関係を示す特性図、（ｂ）図はゲイン処理出力と光量との関係を示す特性図、（ｃ）図は加算出力と光量との関係を示す特性図。 この発明の第６の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 この発明の第７の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 この発明の第８の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの信号処理構成図。 図２０に示したＣＭＯＳイメージセンサの処理動作図を示しており、（ａ）図，（ｂ）図，（ｃ）図は第１の方式、（ｄ）図，（ｅ）図，（ｆ）図は第２の方式。

符号の説明

１１…センサコア部、１２…画素部、１３…カラム型ノイズキャンセル（ＣＤＳ）回路、１４…カラム型アナログデジタルコンバータ（ＡＤＣ）、１５…ラッチ回路、１６…水平シフトレジスタ、１７…レンズ、１８…ワイドダイナミックレンジミックス（ＷＤＭ）回路、１９…タイミングジェネレータ（ＴＧ）、２０，２１，２７…垂直レジスタ、２２…パルスセレクタ回路（セレクタ）、２３…バイアス発生回路（バイアス１）、２４…ＶＲＥＦ発生回路、２５…シリアルインターフェース（シリアルＩ／Ｆ）、２６…コマンドデコーダ、２８…パルス振幅制御回路、３１…切り替えスイッチ、３２…減算回路、３３…ゲイン（ＧＡＩＮ）回路、３４…判定回路、３５…スイッチ、３６…加算回路、３７，３７−１〜３７−５…ラインメモリＷ、３８…速度変換用ラインメモリ（ラインメモリＯＵＴ）、３９…線形変換回路、Ｔａ…行選択トランジスタ、Ｔｂ…増幅トランジスタ、Ｔｃ…リセットトランジスタ、Ｔｄ…読み出しトランジスタ、ＰＤ…フォトダイオード、ＴＬＭ…負荷トランジスタ、ＶＶＬ…バイアス電圧、Ｓ１〜Ｓ４，ＥＳＲ，ＶＲＲ，ＷＤＲ，ＲＥＡＤ，ＡＤＲＥＳ，ＲＥＳＥＴ…パルス信号。

Claims (5)

1. 光電変換手段と、入射光を前記光電変換手段で光電変換して得た電荷を蓄積する蓄積手段と、前記蓄積手段に蓄積した電荷を、電荷蓄積部を有する検出手段に読み出す読出し手段と、前記検出手段に読み出した電荷を増幅して出力する増幅手段と、前記検出手段をリセットするためのリセット手段とを備えたセルが半導体基板上に二次元的に配置された画素部と、
   前記増幅手段から出力されたアナログ信号をデジタル信号に変換して出力するように構成されたＡＤ変換回路と、
   前記画素部及び前記ＡＤ変換回路を制御し、１フレームの電荷の蓄積期間における蓄積時間が異なる複数のアナログ信号を前記ＡＤ変換回路でＡＤ変換させる制御回路と、
   前記ＡＤ変換回路から出力された前記蓄積時間が異なる複数のアナログ信号に対応するデジタル信号を加算するように構成された加算回路と
   を具備することを特徴とする固体撮像装置。
2. 前記加算回路は、前記蓄積手段における蓄積時間が異なる複数のアナログ信号を前記ＡＤ変換回路でＡＤ変換して得たデジタル信号の１つが入力されるラインメモリを備え、前記ラインメモリから出力される遅延されたデジタル信号と、当該ラインメモリで遅延されていないデジタル信号とを加算することを特徴とする請求項１に記載の固体撮像装置。
3. 前記画素部から個別に読み出され、前記ＡＤ変換回路でＡＤ変換された異なる１組の垂直ラインに読み出された蓄積時間の長いアナログ信号に対応するデジタル信号と蓄積時間の短いアナログ信号に対応するデジタル信号を加算するように構成された回路を更に具備することを特徴とする請求項１に記載の固体撮像装置。
4. 前記画素部から読み出され、前記ＡＤ変換回路でＡＤ変換された蓄積時間の短いアナログ信号に対応するデジタル信号を増幅して蓄積時間の長いアナログ信号に対応するデジタル信号と加算し、前記ＡＤ変換回路のビット数より増加させて出力するように構成されたワイドダイナミックレンジミックス回路を更に具備することを特徴とする請求項１乃至３いずれか１つの項に記載の固体撮像装置。
5. 前記ワイドダイナミックレンジミックス回路の出力信号をガンマーテーブルもしくは折れ線圧縮変換により蓄積時間の短い信号を高圧縮するように構成された信号圧縮回路を更に具備することを特徴とする請求項４に記載の固体撮像装置。

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