以下、図面を参照して本発明を実施の形態により説明する。なお、種々の実施の形態の説明に当り、対応する箇所には同じ符号を付して重複する説明は避ける。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るCMOS型イメージセンサの構成を示すブロック図である。図1において、撮像領域(画素領域)10には、複数の単位画素11が二次元の行列状に配置されて形成されている。各単位画素11は、例えば4個のトランジスタTa、Tb、Tc、Tdと、1個のフォトダイオードPDから構成されている。すなわち、各単位画素11は、アノードに接地電位が供給されるフォトダイオードPDと、フォトダイオードPDのカソードにソース、ドレイン間の電流通路の一端が接続された読み出しトランジスタ(シャッタゲートトランジスタ)Tdと、読み出しトランジスタTdのソース、ドレイン間の電流通路の他端にゲートが接続された増幅トランジスタTbと、増幅トランジスタTbのソース、ドレイン間の電流通路の一端にソース、ドレイン間の電流通路の一端が接続された垂直選択トランジスタ(行選択トランジスタ)Taと、増幅トランジスタTbのゲートにソース、ドレイン間の電流通路の一端が接続されたリセットトランジスタTcを備えている。読み出しトランジスタTdのソース、ドレイン間の電流通路の他端には、フォトダイオードPDで光電変換されて蓄積された信号電荷を検出するフローティングデュフュージョン(浮遊拡散領域)からなる検出部DNが接続されている。
撮像領域10には、同一行(同一垂直ライン)の単位画素11の垂直選択トランジスタTaのゲートに共通に接続された複数の行選択線12と、同一行の単位画素11のリセットトランジスタTcのゲートに共通に接続された複数のリセット線13と、同一行の単位画素11の読み出しトランジスタTdのゲートに共通に接続された複数の読み出し線14が接続されている。
さらに、撮像領域10には、同一列(同一水平ライン)の単位画素11の増幅トランジスタTbのソース、ドレイン間の電流通路の他端に共通に接続された複数の各垂直信号線VLINが接続されている。
撮像領域10の行方向の一端側の端部には、ソース、ドレイン間の電流通路の一端が対応する垂直信号線VLINに接続され、電流通路の他端に接地電位が供給される複数の負荷トランジスタTLが配置して形成されている。
撮像領域10の行方向の他端側の端部には、カラム回路15及びカラム読出し回路16が配置して形成されている。カラム回路15には複数の垂直信号線VLINが接続されている。カラム回路15は、複数の垂直信号線VLINに読み出されるアナログの画素信号を受け、これらの画素信号に対して相関二重サンプリング(Correlated Double Sampling:CDS)動作によるノイズキャンセル処理、及びAD変換処理等を実施してデジタル化された画素信号を生成し、ラッチする。カラム読出し回路16は、カラム回路15に対して水平駆動信号(φHパルス)を供給し、カラム回路15に予めラッチされている1行分の画素信号を外部に出力させる。
撮像領域10の外部には、シリアルインターフェース(シリアルIF)17、タイミング発生回路18、垂直ラインリセット回路19、垂直ライン読出し回路20、パルスセレクタ回路21、及びバイアス発生回路22等が形成されている。シリアルインターフェース17は、外部からコマンドデータDATAを受け、タイミング発生回路18に供給する。タイミング発生回路18には、外部からマスタクロック信号MCKが供給される。タイミング発生回路18は、制御データDATA及びマスタクロック信号MCKに基づいて、カラム読出し回路16の動作を制御するためのリセット信号HRS及びクロック信号HCK、垂直ラインリセット回路19の動作を制御するためのパルス信号φESI、φESH、及びφHW、垂直ライン読出し回路20の動作を制御するためのパルス信号φVRI及びφHRO、パルスセレクタ回路21に供給するための各種タイミング信号VREAD、READ、RESET、ADRESを生成する。パルス信号φESI、φESH、及びφHWは、タイミング発生回路18内に設けられた蓄積時間制御回路23により生成される。蓄積時間制御回路23は演算回路を有し、この演算回路はシリアルインターフェース17を介して供給される蓄積時間制御データESDATAに基づいて演算を行なって、パルス信号φESI、φESH、及びφHWを生成する。バイアス発生回路22は一定のバイアス電圧VVLを発生する。このバイアス電圧VVLは、複数の負荷トランジスタTLのゲートに並列に供給される。
垂直ラインリセット回路19は、蓄積時間制御回路23で生成されるパルス信号φESI、φESH及びパルス信号φHWに基づき、電子シャッタ用のシャッタ制御信号ESi(iは撮像領域10の任意の行であり、i=1,…n,…m,…)(以下同様)を生成する。垂直ラインリセット回路19は、撮像領域10の行方向で19Aと19Bの2つのブロックに分割されている。ここで撮像領域10を行方向で2分割した場合、一方のブロック19Aは上側に位置する撮像領域10に対応した複数の垂直ライン用のシャッタ制御信号ESiを生成し、他方のブロック19Bは下側に位置する撮像領域10に対応した複数の垂直ライン用のシャッタ制御信号ESiを生成する。垂直ライン読出し回路20は、タイミング発生回路18で生成されるパルス信号φVRI及びφHROに基づき、読み出し制御信号ROiを生成する。垂直ラインリセット回路19で生成されるシャッタ制御信号ESi、及び垂直ライン読出し回路20で生成される読み出し制御信号ROiは共にパルスセレクタ回路21に供給される。
パルスセレクタ回路21は、タイミング発生回路18で生成される各種タイミング信号VREAD、READ、RESET、ADRESと、シャッタ制御信号ESi及び読み出し制御信号ROiとに基づき、単位画素11内の垂直選択トランジスタTaを垂直ライン単位(行)で制御するためのパルス信号φADRESi、リセットトランジスタTcを垂直ライン(行)単位で制御するためのパルス信号φRESETi、及び読み出しトランジスタTdを垂直ライン(行)単位で制御するためのパルス信号φREADiをそれぞれ生成する。これらのパルス信号φADRESi、φRESETi、φREADiは、それぞれ複数の行選択線12、リセット線13、読み出し線14を介して、各行の単位画素11に供給される。
ここで、垂直ラインリセット回路19、垂直ライン読出し回路20、及びパルスセレクタ回路21は、撮像領域10内の複数の単位画素11を行単位で駆動し、駆動される単位画素11内のフォトダイオードPDにおける信号蓄積時間を設定する垂直ライン駆動手段を構成している。
図1のCMOS型イメージセンサでは、垂直ライン読出し回路20で生成される読み出し制御信号ROiに基づいて撮像領域10の1つの垂直ライン(行)が選択され、この選択された垂直ラインの各フォトダイオードPDで蓄積された信号電荷が複数の各垂直信号線VLINに読み出される。この垂直ライン読出し回路20による選択の前に、垂直ラインリセット回路19で生成されるシャッタ制御信号ESiに基づき、垂直ライン読出し回路20により選択された垂直ラインとは一定ライン数だけ離なれている垂直ラインの各フォトダイオードPDに蓄積されている信号電荷が予め排出されている。各フォトダイオードPDにおける信号蓄積時間は、垂直ライン読出し回路20により選択される垂直ラインと、垂直ラインリセット回路19により選択される垂直ラインとの間の垂直ラインの差に相当する。この信号蓄積時間の制御は蓄積時間制御回路23により行なわれる。すなわち、蓄積時間制御データESDATAに基づき、蓄積時間制御回路23が所定の演算を実施して、パルス信号φESIのパルス幅及びパルス信号φESHの周期及びパルス数等を制御する。
個々の単位画素11では、フォトダイオードPDで蓄積された信号電荷が読み出される前に、増幅トランジスタTbのゲート、つまり検出部DNを基準電圧(リセットレベル)にするために、パルス信号φRESETiがアクティブにされ、リセットトランジスタTcがオン状態にされて、検出部DNが電源電圧VDDのリセットレベルにセットされる。この後、対応する垂直信号線VLINにリセットレベルが出力され、カラム回路15に供給される。次に、パルス信号φREADiがアクティブにされ、読み出しトランジスタTdがオン状態にされて、フォトダイオードPDで蓄積された信号電荷が検出部DNに読み出される。垂直有効走査期間の1水平期間に1垂直ラインを選択するために、パルス信号φADRESiがアクティブにされ、垂直選択トランジスタTaがオン状態にされる。そして、増幅トランジスタTbと負荷トランジスタTLからなるソースフォロワ回路を動作させる。このとき、垂直信号線VLINには、リセットレベルが上乗せされた信号レベルが出力される。この後、カラム回路15において、ノイズキャンセル動作によるリセットレベルの除去が行なわれて信号成分のみが抽出され、さらにデジタル信号に変換される。
垂直ラインリセット回路19、垂直ライン読出し回路20、カラム回路15等は、例えばシフトレジスタやデコーダ回路を用いて構成することができる。
本実施形態のCMOS型イメージセンサにおいて、蓄積時間制御回路23は、撮像領域10の中央部に位置する行の単位画素11内のフォトダイオードPDにおける信号蓄積時間が最も短く、撮像領域10の上下端に位置する行に向かって信号蓄積時間が長くなるように、垂直ラインリセット回路19における行選択動作を制御している。なお、垂直ラインリセット回路19における行選択動作については後に詳述する。
図2は、図1中のパルスセレクタ回路21の詳細な構成を示す回路図であり、図3はそのタイミング図である。垂直ラインリセット回路19で生成されるシャッタ制御信号ES(ESn、ESm等)、及び垂直ライン読出し回路20で生成される読み出し制御信号RO(ROn、ROm等)がORゲート31に供給される。ORゲート31の出力信号は、タイミング信号VREADと共にORゲート32に供給される。ORゲート32の出力信号は、タイミング信号RESETと共にANDゲート33に並列に供給され、このANDゲート33からパルス信号φRESET(φRESETn、φRESETm等)が出力される。さらに、ORゲート32の出力信号は、タイミング信号READと共にANDゲート34に並列に供給され、このANDゲート34からパルス信号φREAD(φREADn、φREADm等)が出力される。また、読み出し制御信号ROは、タイミング信号ADRESと共にANDゲート35に並列に供給され、このANDゲート35からパルス信号φADRES(φADRESn、φADRESm等)が出力される。
図3に示すように、シャッタ制御信号ESiとタイミング信号RESETが共にハイレベルの時にパルス信号φRESETiが出力され、シャッタ制御信号ESiとタイミング信号READが共にハイレベルの時にパルス信号φREADiが出力される。同様に、読み出し制御信号ROiとタイミング信号RESETが共にハイレベルの時にパルス信号φRESETiが出力され、読み出し制御信号ROiとタイミング信号READが共にハイレベルの時にパルス信号φREADiが出力され、かつ読み出し制御信号ROiとタイミング信号ADRESが共にハイレベルの時にパルス信号φADRESiが出力される。さらに、タイミング信号VREADがハイレベルの時に、タイミング信号RESETがハイレベルになるとパルス信号φRESETiが出力され、タイミング信号READがハイレベルになるとパルス信号φREADiが出力される。タイミング信号VREADがハイレベルの時は、全ての行の単位画素にパルス信号φRESET及びφREADが供給される。このときの動作は、全画素同時にリセットされるグローバルリセットと呼ばれる。
前述のように、垂直ラインリセット回路19及び垂直ライン読出し回路20は、シフトレジスタ、またはデコーダ回路を用いて構成され、所定の垂直ライン(行)を選択するようにタイミング発生回路18で制御される。特に、シフトレジスタを用いて垂直ラインリセット回路19及び垂直ライン読出し回路20を構成した場合、シャッタ制御信号ESiと読み出し制御信号ROiは、図3に示すように、水平同期信号HDの前半の期間にハイレベルとなるように、垂直ラインリセット回路19及び垂直ライン読出し回路20内で論理回路が組まれている。1水平期間(1HD)の後半に、タイミング信号VREADが入力される。
図4は、図1中に示す蓄積時間制御回路23を抽出して、この蓄積時間制御回路23で生成されるパルス信号φESI、及びφESHの波形と共に示している。この蓄積時間制御回路23は、メカシャッタ(機械式シャッタ)動作時に、垂直ラインリセット回路19を制御するための回路である。
メカシャッタを備えたカメラ全体の構成の一例を図5のブロック図に示す。図5中の撮像デバイス41は、例えば図1に示すような構成を有するCMOS型イメージセンサに該当する。このカメラには、被写体からの光を集光して撮像デバイス41の撮像領域に照射する光学レンズ42と、撮像領域に照射される光を遮断するメカシャッタ43が組み込まれている。撮像領域上に照射された被写体像は撮像デバイス41により電気信号に変換され、信号処理回路44によりカラー処理され、CPU45に供給される。撮像領域上に照射される光量等はCPU45により演算される。撮影開始(撮影ON)信号が入力されると、メカシャッタ43の開閉信号や撮像デバイス41を制御するためのコマンドデータ(例えば蓄積時間制御ESDATA等)がCPU45から出力される。メカシャッタの開閉信号は、ドライバ46を経由してメカシャッタ43に供給される。
蓄積時間制御回路23には、図5中のCPU45で演算された光量に従った信号蓄積時間Tの情報である蓄積時間制御データESDATAが入力される。蓄積時間制御回路23は、垂直ラインリセット回路19における行選択動作が信号蓄積時間Tの例えば1/2の期間内で終了するように、パルス信号φESIのパルス幅及びパルス信号φESHの周期及びパルス数を制御する。いま、図1に示すイメージセンサの撮像領域10の垂直ライン数が480ラインであるとすると、その1/2は240ラインである。シフトレジスタを用いて垂直ラインリセット回路19を構成する場合、垂直ラインリセット回路19のブロック19A、19Bのそれぞれは、撮像領域10全体の垂直ライン数である480ラインの半数の240ラインを選択できればよい。すなわち、垂直ラインリセット回路19のブロック19A、19Bにおける個々のシフトレジスタの転送間隔はT/2/240と算出できる。蓄積時間制御回路23は、この周期でパルス信号φESHを240パルス発生し、かつパルス信号φESHの1周期に相当するパルス幅を持つパルス信号φESIを発生する。パルス信号φESIは、撮像領域10の垂直方向の上半分の領域内の複数の垂直ラインを選択するブロック19Aに対しては、その上端側からシフトデータとして入力され、撮像領域10の垂直方向の下半分の領域内の複数の垂直ラインを選択するブロック19Bに対しては、その下端側からシフトデータとして入力される。パルス信号φESHは、シフトレジスタのシフト用クロック信号として各ブロック19A、19Bにそれぞれ入力される。これにより、先に述べたように、撮像領域10の中央部に位置する行の単位画素11内のフォトダイオードPDにおける信号蓄積時間が最も短く、撮像領域10の上下端に位置する行に向かって信号蓄積時間が長くなるように制御される。
図6は、図1に示すイメージセンサの動作の一例を示すタイミング図であり、図1中のパルスセレクタ回路21から出力され、それぞれ複数の行選択線12、リセット線13、及び読み出し線14を介して撮像領域10に供給される種々のパルス信号を示している。なお、図6では、読み出しトランジスタTdのゲートに供給されるパルス信号φREADを代表して示している。また、図6中に示したパルス信号φREADの末尾に付した数値はそのパルス信号が供給される垂直ライン(行)を示し、この数値が小さな程、撮像領域10の垂直方向の上端部に近い垂直ラインであることを示している。従って、パルス信号φREAD1が供給される垂直ラインは撮像領域10の垂直方向の最上端に位置し、パルス信号φREAD480が供給される垂直ラインは撮像領域10の垂直方向の最下端に位置し、パルス信号φREAD240及びφREAD241が供給される垂直ラインは撮像領域10の垂直方向の中央部に位置している。
カメラに撮影開始(撮影ON)信号が入力されると、図5中のCPU45で予め算出していた蓄積時間制御データESDATAが撮像デバイス41に入力される。撮像デバイス41では、蓄積時間制御回路23内の演算回路によりパルス信号φESIのパルス幅及びパルス信号φESHの周期及びパルス数が演算により決定され、垂直ラインリセット回路19に入力される。垂直ラインリセット回路19は、パルス信号φESI、φESHに従ってシャッタ制御信号ESを出力する。ここで、撮像領域10の垂直方向の上半分の領域内の複数の垂直ラインを選択する垂直ラインリセット回路19のブロック19Aに対しては、その上端側からパルス信号φESIが入力され、撮像領域10の垂直方向の下半分の領域内の複数の垂直ラインを選択する垂直ラインリセット回路19のブロック19Bに対しては、その下端側からパルス信号φESIが入力される。この結果、垂直ラインリセット回路19から出力されるシャッタ制御信号ESは、撮像領域10の垂直方向の上下両端部に位置する垂直ラインが最も早いタイミングとなり、撮像領域10の垂直方向の中央部に位置する垂直ラインが最も遅いタイミングとなるように、タイミングが順次ずれたものとなる。この結果、これらシャッタ制御信号ESに基づいてパルスセレクタ回路21から出力されるパルス信号φREADも、図6に示すように、撮像領域10の垂直方向の上下両端部に位置する垂直ラインに対応するパルス信号φREAD1、φREAD480が最も早いタイミングとなり、撮像領域10の垂直方向の中央部に位置する垂直ラインに対応するパルス信号φREAD240、φREAD241が最も遅いタイミングとなるように、タイミングが順次ずれたものとなる。そして、パルス信号φREAD240、φREAD241によって制御される単位画素11における信号蓄積時間は最短のT/2となる。なお、最短の信号蓄積時間はT/2に限定されずに、蓄積時間制御回路23により任意の時間が設定できる。また、各単位画素11における信号蓄積時間は、シャッタ制御信号ESに基づいてパルスセレクタ回路21からパルス信号φREADが出力された後から、メカシャッタが閉じるまでの時間となる。なお、各単位画素11からの信号読出しは、メカシャッタが閉じた後に、読み出し制御信号ROに基づいてパルスセレクタ回路21から出力されるパルス信号φREADに従って行なわれる。
この動作によって、撮像領域10の中央部に位置する垂直ラインの単位画素11内のフォトダイオードPDにおける信号蓄積時間が最も短く、撮像領域10の上下端に位置する行に向かって信号蓄積時間が長くなるように制御される。すなわち、撮像領域10の中央部に位置する垂直ラインから上下方向に離れる垂直ライン数に応じて信号蓄積時間を長くし、信号蓄積量を増大させている。この結果、撮像領域10の垂直方向における周辺領域のSNRを改善することができる。本実施形態の場合、撮像領域10の垂直方向における両端部の垂直ラインにおける信号蓄積時間は、中央部に比べて2倍となり、光量も2倍となるので、ショットノイズが大幅に改善する。
図7は、本実施形態と比較するために、従来のグローバルリセット動作に基づくパルス信号φREADを示すタイミング図である。信号蓄積時間は、中央の垂直ラインにおける単位画素の信号が飽和しないように、全ての垂直ラインでT/2にされている。このため、レンズの周辺光量低下に基づくSNR劣化は改善されない。
(第2の実施形態)
図8は、本発明の第2の実施形態に係るCMOS型イメージセンサの構成を示すブロック図である。本実施形態が第1の実施形態のものと異なる点は、垂直ラインリセット回路19の2つに分割されている各ブロック19A、19Bに対し、蓄積時間制御回路23からパルス信号φESIA、φESIBを独立に供給するようにしたことである。パルス信号φESIA、φESIBは、両ブロック19A、19Bの上端側からそれぞれシフトデータとして入力される。垂直ラインリセット回路19の各ブロック19A、19Bは、それぞれ上部から下部に向かって垂直ラインの選択動作を行う。パルスセレクタ回路21についても、撮像領域10の行方向で21Aと21Bの2つのブロックに分割されている。撮像領域10を行方向で2分割した場合、パルスセレクタ回路21の一方のブロック21Aは、撮像領域10の上半分の領域内の複数の行選択線12、リセット線13、及び読み出し線14にパルス信号φADRESi、φRESETi、φREADiを出力し、他方のブロック21Bは、撮像領域10の下半分の領域内の複数の行選択線12、リセット線13、及び読み出し線14にパルス信号φADRESi、φRESETi、φREADiを出力する。
なお、本実施形態のCMOS型イメージセンサは、メカシャッタを使用しないローリングシャッタ動作を行うカメラに適用される場合のものを示している。さらに本実施形態のCMOS型イメージセンサは、撮像領域10の垂直方向の下半分の領域でグローバルリセット動作が可能な場合のものを示している。タイミング発生回路18はグローバルリセット動作用のタイミング信号VREADBを生成し、このタイミング信号VREADBはパルスセレクタ回路21のブロック21Bのみに供給される。
図9は、図8中のパルスセレクタ回路21の一方のブロック21Aの詳細な構成を示す回路図であり、図10はそのタイミング図である。このブロック21Aにはタイミング信号VREADBは入力されないので、図2中のORゲート32が省略され、ANDゲート33、34には、ORゲート32の出力信号の代わりにORゲート31の出力信号が供給される。その他の点については図2の回路と同様なので説明は省略する。また、図10のタイミング図についても、タイミング信号VREADBが存在せず、グローバルリセット動作が行われない点のみが図3と異なるので、その説明は省略する。
図11は、図8中のパルスセレクタ回路21の他方のブロック21Bの詳細な構成を示す回路図であり、図12はそのタイミング図である。このブロック21Bにはタイミング信号VREADBが入力される。図11の回路には、タイミング信号VREADの代わりにタイミング信号VREADBが入力され、その他の点については図2の回路と同様なので説明は省略する。また、図12のタイミング図についても、図3のタイミング図と同様なので、その説明は省略する。
図13は、図8に示すイメージセンサの動作の一例を示すタイミング図であり、図8に示すセンサ内のパルスセレクタ回路21から出力され、それぞれ複数の行選択線12、リセット線13、及び読み出し線14を介して撮像領域10に供給される種々のパルス信号を示している。なお、図13では、読み出しトランジスタTdのゲートに供給されるパルス信号φREADを代表して示している。また、図13中に示したパルス信号φREADの末尾に付した数値はそのパルス信号が供給される垂直ライン(行)を示し、この数値が小さな程、撮像領域10の垂直方向の上端部に近い垂直ラインであることを示している。従って、パルス信号φREAD1が供給される垂直ラインは撮像領域10の垂直方向の最上端に位置し、パルス信号φREAD480が供給される垂直ラインは撮像領域10の垂直方向の最下端に位置し、パルス信号φREAD240が供給される垂直ラインは撮像領域10の垂直方向の中央部に位置している。
図5中のCPU45で予め算出していた蓄積時間制御データESDATAが撮像デバイス41に入力される。撮像デバイス41では、蓄積時間制御回路23によりパルス信号φESIA、φESIBのパルス幅及びパルス信号φESHの周期及びパルス数が演算により決定され、垂直ラインリセット回路19に出力される。垂直ラインリセット回路19は、パルス信号φESIA、φESIB、φESHに従ってシャッタ制御信号ESを出力する。ここで、例えば、撮像領域10の垂直方向の上半分の領域内の最上部の垂直ライン(φREAD1)における信号蓄積時間Tが480H(Hは1水平期間)となるように設定されているとする。読み出し制御信号ROは1Hずつシフトしている。このとき、垂直ラインリセット回路19のブロック19Aから出力されるシャッタ制御信号ESが2Hずつ順次シフトするようにパルス信号φESHが供給されると、これらシャッタ制御信号ESに基づいてパルスセレクタ回路21のブロック21Aから出力されるパルス信号φREAD1〜φREAD240もそれぞれ2Hずつシフトして出力される。この結果、パルス信号φREAD240によって制御される単位画素11における信号蓄積時間は240Hとなる。
一方、撮像領域10の垂直方向の下半分の領域内の複数の垂直ラインでは、タイミング信号VREADBが入力されることにより、全ての垂直ラインで同時にグローバルリセット動作が行われる。すなわち、撮像領域10の垂直方向の下半分の領域内では、読み出し制御信号ROに基づいてパルスセレクタ回路21のブロック21Bから出力され、1Hずつタイミングがシフトするパルス信号φREAD241〜φREAD480に従って、信号の読み出しが行なわれる。この結果、パルス信号φREAD241〜φREAD480によって制御される単位画素11における信号蓄積時間は241H〜480Hの範囲で1Hずつ増加していく。
図14は、図13からパルス信号φREAD236〜φREAD245を抽出して示すタイミング図である。読み出し制御信号ROは1Hずつシフトしている。シャッタ制御信号ESは、パルス信号φREAD240に対応する垂直ラインまでは2Hずつシフトしている。パルス信号φREAD241に対応する垂直ライン以降では、タイミング信号VREADBに基づいて、パルス信号φREADは同時に発生している。信号蓄積時間については、パルス信号φREAD240に対応する垂直ラインまでは1Hずつ順次減少し、パルス信号φREAD241に対応する垂直ライン以降は1Hずつ順次増加している。
このような動作によって、撮像領域10の中央部に位置する垂直ラインの単位画素11内のフォトダイオードPDにおける信号蓄積時間が最も短く、撮像領域10の上下端に位置する行に向かって信号蓄積時間が長くなるように制御される。すなわち、撮像領域10の中央部に位置する垂直ラインから上下方向に離れる垂直ライン数に応じて信号蓄積時間を長くし、信号蓄積量を増大させている。この結果、撮像領域10の垂直方向における周辺領域のSNRを改善することができる。
図15は、図8に示すイメージセンサの動作の他の例を示すタイミング図であり、図8に示すセンサ内のパルスセレクタ回路21から出力され、それぞれ複数の行選択線12、リセット線13、及び読み出し線14を介して撮像領域10に供給される種々のパルス信号を示している。なお、図15では、読み出しトランジスタTdのゲートに供給されるパルス信号φREADを代表して示している。
図5中のCPU45で予め算出していた蓄積時間制御データESDATAが撮像デバイス41に入力される。撮像デバイス41では、蓄積時間制御回路23内の演算回路によりパルス信号φESIA、φESIBのパルス幅及びパルス信号φESHの周期及びパルス数が演算により決定され、垂直ラインリセット回路19に出力される。垂直ラインリセット回路19は、パルス信号φESIA、φESIB、φESHに従ってシャッタ制御信号ESを出力する。ここで、例えば、撮像領域10の垂直方向の上半分の領域内の最下部の垂直ライン(φREAD240)、及び撮像領域10の垂直方向の下半分の領域内の最上部の垂直ライン(φREAD241)における信号蓄積時間Tがそれぞれ120Hとなるように設定されているとする。読み出し制御信号ROは1Hずつシフトしている。このとき、垂直ラインリセット回路19のブロック19Aから出力されるシャッタ制御信号ESが2H及び1Hずつ交互にかつ順次シフトするように、かつブロック19Bから出力されるシャッタ制御信号ESが2垂直ライン毎に1Hずつ順次シフトするようにパルス信号φESHが供給される。
これにより、撮像領域10の垂直方向の上半分の領域では、パルス信号φREAD240に対応した垂直ラインを基準にして、それよりも上の垂直ラインにいくに従い、信号蓄積時間は0H、+1H、0H、+1Hと増加する。同様に、撮像領域10の垂直方向の下半分の領域では、パルス信号φREAD241に対応した垂直ラインを基準にして、それよりも下の垂直ラインにいくに従い、信号蓄積時間は0H、+1H、0H、+1Hと増加する。この結果、撮像領域10の垂直方向の上下両端に位置する垂直ラインにおける信号蓄積時間は240Hとなり、撮像領域10の垂直方向の中央部に位置する垂直ラインにおける信号蓄積時間に対して2倍の時間となる。
図16は、図8に示すイメージセンサの動作のさらに他の例を示すタイミング図であり、図8に示すセンサ内のパルスセレクタ回路21から出力され、それぞれ複数の行選択線12、リセット線13、及び読み出し線14を介して撮像領域10に供給される種々のパルス信号を示している。なお、図16では、読み出しトランジスタTdのゲートに供給されるパルス信号φREADを代表して示している。
図5中のCPU45で予め算出していた蓄積時間制御データESDATAが撮像デバイス41に入力される。撮像デバイス41では、蓄積時間制御回路23内の演算回路によりパルス信号φESIA、φESIBのパルス幅及びパルス信号φESHの周期及びパルス数が演算により決定され、垂直ラインリセット回路19に出力される。垂直ラインリセット回路19は、パルス信号φESIA、φESIB、φESHに従ってシャッタ制御信号ESを出力する。
ここで、例えば、撮像領域10の垂直方向の上半分の領域内の最下部の垂直ライン(φREAD240)、及び撮像領域10の垂直方向の下半分の領域内の最上部の垂直ライン(φREAD241)における信号蓄積時間Tがそれぞれ60Hとなるように設定されているとする。読み出し制御信号ROは1Hずつシフトしている。
このとき、垂直ラインリセット回路19のブロック19Aから出力されるシャッタ制御信号ESが各垂直ライン毎に1Hシフトし、かつ4垂直ライン置きにさらに1H余分にシフトするようパルス信号φESHが供給される。これにより、撮像領域10の垂直方向の上半分の領域では、パルス信号φREAD240に対応した垂直ラインを基準にして、それよりも上の垂直ラインにいくに従い、信号蓄積時間が0H、0H、0H、+1Hと増加する。
他方、垂直ラインリセット回路19のブロック19Bから出力されるシャッタ制御信号ESが各垂直ライン毎に1Hシフトし、かつ4垂直ライン置きに−1H分シフトするようパルス信号φESHが供給される。これにより、撮像領域10の垂直方向の下半分の領域でも、パルス信号φREAD241に対応した垂直ラインを基準にして、それよりも下の垂直ラインにいくに従い、信号蓄積時間が0H、0H、0H、+1Hと増加する。
この結果、撮像領域10の垂直方向の上下両端に位置する垂直ラインにおける信号蓄積時間は120Hとなり、撮像領域10の垂直方向の中央部に位置する垂直ラインにおける信号蓄積時間に対して2倍の時間となる。
図17は、本実施形態と比較するために、従来のローリングシャッタ動作に基づくパルス信号φREADを示すタイミング図である。信号蓄積時間は、撮像領域の1ライン目(φREAD1)から480ライン目(φREAD480)まで全て同一になっている。このため、レンズの周辺光量低下に基づくSNR劣化は改善されない。
図18は、第1、第2の実施形態のCMOS型イメージセンサ内の垂直ラインリセット回路19の一方及び他方のブロック19A、19Bの具体的な回路構成の一例を示している。両ブロック19A、19Bは共にシフトレジスタを用いて構成されており、シフトレジスタとして、一般的なD−F/F(D型フリップフロップ)回路が使用されている。第1、第2の実施形態における垂直ラインリセット回路19の各ブロック19A、19Bでは、選択すべき垂直ライン数に対応してそれぞれ240個のシフトレジスタ41が設けられている。これら240個のシフトレジスタ41は、前段の出力信号が後段に入力されるように縦続接続されており、初段のシフトレジスタ41には入力データとしてパルス信号φESIが入力される。また、全てのシフトレジスタ41のクロック入力端子にはパルス信号φESHが並列的に入力される。各シフトレジスタ41の出力信号PESj(ブロック19Aではj=1〜240、ブロック19Bではj=241〜480)は、240個のANDゲート42のそれぞれ一方の入力端子に入力される。これらANDゲート42のそれぞれ他方の入力端子にはパルス信号φHWが並列的に入力され、シャッタ制御信号ESjはこれらANDゲート42から出力される。
図19は、図18に示す垂直ラインリセット回路19の動作の一例を示すタイミング図である。パルス信号φESHは水平同期信号HDに同期している。初段のシフトレジスタ41に入力されたパルス信号φESIは、パルス信号φESHに同期して、240個のシフトレジスタ41で1H期間ずつシフトされることにより、パルス信号PESjが出力される。ここで、1H期間の前半の期間のみにパルス信号ESを発生させるために、パルス信号PESjは各ANDゲート42によりパルス信号φHWと論理が取られ、タイミングが順次ずれたシャッタ制御信号ESjが出力される。
図20は、各ブロック19A、19Bが図18に示すような回路構成を有する垂直ラインリセット回路19を用いて、先の図13及び図14に示されるようなタイミングを有するパルス信号φREADを生成させる場合のシャッタ制御信号ESjのタイミング図である。この場合、垂直ラインリセット回路19の一方のブロック19Aには、パルス信号φESHとして2H周期の信号が入力され、パルス信号φHWも2Hの期間に1回入力される。さらに、初段のシフトレジスタ41に入力されるパルス信号φESIAも、2Hのパルス幅を有するように蓄積時間制御回路23で生成される。初段のシフトレジスタ41に入力されたパルス信号φESIAは、パルス信号φESHに同期して、240個のシフトレジスタ41で1H期間ずつシフトされることにより、パルス信号PESjが出力される。ここで、1H期間の前半の期間のみにパルス信号ESを発生させるために、パルス信号PESjは各ANDゲート42によりパルス信号φHWと論理が取られ、タイミングが順次ずれたシャッタ制御信号ESjが出力される。この結果、シャッタ制御信号ESjは、タイミングが2Hずつ順次シフトしたものとなる。
一方、他方のブロック19Bについては、蓄積時間制御回路23で生成されるパルス信号φESIBは常にロウレベルとなるように制御される。これにより、図20に示すように、ブロック19Bにおける各シフトレジスタ41の出力信号PESj(j=241〜480)はロウレベルのままとなる。その代わり、パルスセレクタ回路21により、タイミング信号VREADを用いてパルス信号φREAD241以降の信号を発生させている。
図21は、各ブロック19A、19Bが図18に示すような回路構成を有する垂直ラインリセット回路19を用いて、先の図15に示されるようなタイミングを有するパルス信号φREADを生成させる場合のシャッタ制御信号ESjのタイミング図である。この場合、垂直ラインリセット回路19の一方のブロック19Aには、パルス信号φESIAとして1H幅の信号が入力され、パルス信号φESHとして1H周期の信号が入力され、パルス信号φHWも1Hの期間に1回入力される。ただし、あるタイミングでパルス信号φESHが間引かれる。これに同期してパルス信号φHWも間引かれる。例えば、シャッタ制御信号ES238とES239の間のタイミングで、パルス信号φESHが間引かれる。これにより、シャッタ制御信号ES238とES239を出力する2つのANDゲート42の間に存在するシフトレジスタ41から出力されるタイミング信号PES238のパルス幅は2Hとなる。この結果、シャッタ制御信号ES238とES239は2Hの間隔が開き、両シャッタ制御信号ES238、ES239に基づいてパルスセレクタ回路21から出力されるタイミング信号φREAD238とφREAD239との間にも2Hの間隔が開く。
垂直ラインリセット回路19の他方のブロック19Bには、パルス信号φESHBとして2H幅の信号が入力され、パルス信号φESHとして1H周期の信号が入力され、パルス信号φHWも1Hの期間に1回入力される。ただし、ある1水平期間以降にパルス信号φESHが2回ずつ入力される。例えば、シャッタ制御信号ES243以降にパルス信号φESHが2回ずつ入力される。これにより、シャッタ制御信号ES242とES243が同時に出力され、これ以降、それぞれ1Hシフトした後に2垂直ライン毎に2つのシャッタ制御信号が同時に出力される。この結果、シャッタ制御信号ES242、ES243に基づいてパルスセレクタ回路21から出力されるタイミング信号φREAD242とφREAD243とは間隔が開かず、タイミング信号φREAD243とφREAD244及びφREAD245とは1Hの間隔が開き、かつタイミング信号φREAD244とφREAD245とは間隔が開かない。なお、シャッタ制御信号ES241、ES242については、連続する2つの水平期間に出力される。ただし、信号蓄積期間が有効となるのは後の水平期間に出力される信号である。
すなわち、このような動作を行う場合、蓄積時間制御回路23内の演算回路は、転送用クロック信号であるパルス信号φESHを1フレーム内に1水平周期に対して間引いて出力する、またはパルス信号φESHとして、シフトレジスタでのデータ転送を倍速で行なわせるための可変クロック信号を出力する。
図22は、各ブロック19A、19Bが図18に示すような回路構成を有する垂直ラインリセット回路19を用いて、先の図16に示されるようなタイミングを有するパルス信号φREADを生成させる場合のシャッタ制御信号ESjのタイミング図である。この場合、垂直ラインリセット回路19の一方のブロック19Aには、パルス信号φESIAとして1H幅の信号が入力され、パルス信号φESHとして1H周期の信号が入力され、パルス信号φHWも1Hの期間に1回入力される。ただし、あるタイミングでパルス信号φESHが間引かれる。これに同期してパルス信号φHWも間引かれる。例えば、シャッタ制御信号ES238とES239の間のタイミングで、パルス信号φESHが間引かれる。これにより、シャッタ制御信号ES238とES239を出力する2つのANDゲート42の間に存在するシフトレジスタ41から出力されるタイミング信号PES238のパルス幅は2Hとなる。この結果、シャッタ制御信号ES238とES239は2Hの間隔が開き、両シャッタ制御信号ES238、ES239に基づいてパルスセレクタ回路21から出力されるタイミング信号φREAD238とφREAD239との間にも2Hの間隔が開く。
垂直ラインリセット回路19の他方のブロック19Bには、パルス信号φESHBとして2H幅の信号が入力され、パルス信号φESHとして1H周期の信号が入力され、パルス信号φHWも1Hの期間に1回入力される。ただし、ある1水平期間にパルス信号φESHが2回入力される。例えば、シャッタ制御信号ES244のときにパルス信号φESHが2回入力される。これにより、シャッタ制御信号ES243とES244が同時に出力される。この結果、シャッタ制御信号ES243、ES244に基づいてパルスセレクタ回路21から出力されるタイミング信号φREAD243とφREAD244とは間隔が開かない。なお、シャッタ制御信号ES241、ES242、ES243については、連続する2つの水平期間に出力される。ただし、信号蓄積期間が有効となるのは後の水平期間に出力される信号である。
すなわち、このような動作を行う場合、蓄積時間制御回路23内の演算回路は、転送用クロック信号であるパルス信号φESHを1フレーム内に1水平周期に対して間引いて出力する、またはパルス信号φESHとして、シフトレジスタでのデータ転送を倍速で行なわせるための可変クロック信号を出力する。
なお、図8では、垂直ラインリセット回路19を2つのブロック19A、19Bに分割し、データ入力としてそれぞれ異なるパルス信号φESIA、φESIBを各ブロックに供給する場合を説明した。しかし、蓄積時間制御回路23で生成するパルス信号φESIAのパルス幅を2H以上に設定することにより、一方のブロック19Aでシフトされた信号を、他方のブロック19Bにパルス信号φESIBとして入力することもできる。すなわち、この場合、蓄積時間制御回路23によるパルス信号φESIBの生成を省略することができる。
(第2の実施形態の変形例)
ところで、第2の実施形態のCMOS型イメージセンサでは、垂直ラインリセット回路19がシフトレジスタを用いて構成される場合を説明した。しかし、垂直ラインリセット回路はデコーダ回路を用いて構成することもできる。図23は、第2の実施形態の変形例のCMOS型イメージセンサの一部の構成を示す回路図であり、デコーダ回路を用いて垂直ラインリセット回路を構成した場合の蓄積時間制御回路23´及び垂直ラインリセット回路19´を抽出して示している。
本変形例において、シャッタ制御信号ESは、垂直ラインリセット回路19´内に形成されたカウンタ51のカウント出力信号YD1〜YD7に基づいて生成される。カウンタ51は、例えば分周回路で構成されている。蓄積時間制御回路23´は、カウンタ51に供給するためのクロック信号としてパルス信号φESHを生成する。蓄積時間制御回路23´は、カウンタ51のカウント状態をクリアするためのクリア信号CLを生成する。また、蓄積時間制御回路23´は、上記信号の他に、制御信号D1SEL、DD1、NDD1、YDOUT、HSEL、及びパルス信号φHWを生成する。
垂直ラインリセット回路19´内には、カウンタ51以外に、複数のANDゲート52、複数のインバータ53、2個の切り替え回路54A、54B、及びデコーダ回路55が形成されている。
カウンタ51は、パルス信号φESHを分周してカウント出力信号YD1〜YD7を生成する。これらのカウント出力信号YD1〜YD7のそれぞれは、蓄積時間制御回路23´で生成される制御信号YDOUTと共に複数のANDゲート52に並列的に入力される。これら複数のANDゲート52のうち、カウント出力信号YD1が入力されるANDゲート52の出力信号は、蓄積時間制御回路23´で生成される制御信号DD1と共に切り替え回路54Aにより切り替えられて信号D1としてデコーダ回路55に入力される。カウント出力信号YD1以外のカウント出力信号YD2〜YD7が入力される複数のANDゲート52の出力信号は、信号D2〜D7としてデコーダ回路55に入力される。また、蓄積時間制御回路23´で生成される制御信号HSELは、信号D8としてデコーダ回路55に入力される。
さらに複数のANDゲート52の出力信号は複数のインバータ53に並列的に入力される。カウント出力信号YD1と制御信号YDOUTとを受けるANDゲート52の出力信号が入力されるインバータ53の出力信号は、蓄積時間制御回路23´で生成される制御信号NDD1と共に切り替え回路54Bにより切り替えられて信号ND1としてデコーダ回路55に入力される。それ以外のインバータ53の出力信号は、信号ND2〜ND7としてデコーダ回路55に入力される。また、蓄積時間制御回路23´で生成される制御信号HSELは、インバータ53により反転され、信号ND8としてデコーダ回路55に入力される。2個の切り替え回路54の制御は、蓄積時間制御回路23´で生成される制御信号D1SELに基づいて行なわれる。
図24は、図23中のデコーダ回路55の詳細な回路構成を示している。このデコーダ回路55は、信号D1〜D8及び信号ND1〜ND8のうち、組み合わせ方が互いに異なる8つの信号の論理積を取って信号PESk(k=1〜480)を生成する複数のANDゲートと、信号PESkのそれぞれとパルス信号φHWの論理積を取って信号ESk(k=1〜480)を生成する複数のANDゲートとから構成されている。
ここで、パルス信号φHWは、デコーダ出力の1H期間の前半を指定するために使用される。
図25は、図23及び図24に示す垂直ラインリセット回路19´の動作の一例を示すタイミング図である。切り替え回路54AがANDゲート52の出力信号側に切り替えられているとき、信号D1〜D8は、パルス信号φESHに同期してカウンタ51から出力されるカウント出力信号YD1〜YD8と同様に変化する。信号D1はパルス信号φESHの2倍の周期の信号となり、信号D2は信号D1の2倍の周期の信号となり、以下、同様に信号D7は信号D6の2倍の周期の信号となる。信号D8は、撮像領域の垂直方向の上半分の領域内の複数の垂直ライン、または下半分の領域内の複数の垂直ラインを指定するために使用され、上半分の領域内の複数の垂直ラインを指定する際はロウレベルにされ、下半分の領域内の複数の垂直ラインを指定する際はハイレベルにされる。また、制御信号YDOUTは、カウンタ51の出力を有効にする期間を指定する。
図26は、図23及び図24に示すような回路構成を有する垂直ラインリセット回路19´を用いて、先の図13及び図14に示されるようにパルス信号φREADを2H周期で生成させる場合のタイミング図である。この場合、蓄積時間制御回路23´は、パルス信号φESHを2H周期で生成する。そして、2H周期のパルス信号φESHの後半の1Hに、蓄積時間制御回路23´は、制御信号YDOUTをロウレベルに設定する。制御信号YDOUTがロウレベルのとき、信号D1〜D7もロウレベルになる。カウンタ51のカウント信号YD1〜YD7はパルス信号φESHに同期して変化する。信号YD1はパルス信号φESHの2倍の周期の信号となり、信号YD2は信号YD1の2倍の周期の信号となり、以下、同様に信号YD7は信号YD6の2倍の周期の信号となる。そして、最終的に、図24中のデコーダ回路55の出力信号のうちES1〜ES240は、それぞれ2Hずつシフトした信号となる。
図27は、図23及び図24に示すような回路構成を有する垂直ラインリセット回路19´を用いて、先の図15に示されるようにパルス信号φREADを2H、1Hの繰り返し周期で生成させる場合のタイミング図である。この場合、蓄積時間制御回路23´は、パルス信号φESHを2H、1Hの繰り返し周期で生成する。そして、2H周期のパルス信号φESHの後半の1Hに、蓄積時間制御回路23´は、制御信号YDOUTをロウレベルに設定し、信号D1〜D7をロウレベルにしている。カウンタ51のカウント信号YD1〜YD7はパルス信号φESHに同期して変化する。最終的に、図24中のデコーダ回路55の出力信号のうちES1〜ES240は、1H、2Hの繰り返し周期でシフトした信号となる。
図28は、図23及び図24に示すような回路構成を有する垂直ラインリセット回路19´を用いて、先の図16に示されるようにパルス信号φREADを1H、1H、2Hの周期で繰り返し生成させる場合のタイミング図である。この場合、蓄積時間制御回路23´は、パルス信号φESHを2H、1H、1Hの繰返し周期で生成する。そして、2H周期のパルス信号φESHの後半の1Hに、蓄積時間制御回路23´は、制御信号YDOUTをロウレベルに設定し、信号D1〜D7をロウレベルにしている。カウンタ51のカウント信号YD1〜YD7はパルス信号φESHに同期して変化する。最終的に、図24中のデコーダ回路55の出力信号のうちES1〜ES240は、1H、1H、2Hの繰り返し周期でシフトした信号となる。
図29は、図23及び図24に示すような回路構成を有する垂直ラインリセット回路19´を用いて、パルス信号φREAD241〜φREAD480を生成させる場合の標準動作のタイミング図である。蓄積時間制御回路23´はクリア信号CLを生成し、カウンタ51のカウント状態をクリアする。また、蓄積時間制御回路23´は、パルス信号φESHを1H周期で生成する。
一方、先の図13及び図14に示されるような全画素同時リセット動作を行う時、蓄積時間制御回路23´は制御信号HSEL(D8)をハイレベルに設定する。また、蓄積時間制御回路23´は、クリア信号CLを生成してカウンタ51のカウント状態をクリアするか、あるいは、制御信号YOUTをロウレベルに設定することで信号D1〜D7を全てロウレベルにし、デコーダ回路55の全ての出力信号をロウレベルにする。その代わり、パルスセレクタ回路21により、タイミング信号VREADを用いてパルス信号φREAD241〜φREAD480の信号を発生させている。
図30は、図23及び図24に示すような回路構成を有する垂直ラインリセット回路19´を用いて、先の図15に示されるように2垂直ラインを同時に選択する際のパルス信号φREAD241〜φREAD480を生成させる場合のタイミング図である。蓄積時間制御回路23´は、シャッタ制御信号ES242を出力するタイミングからパルス信号φESHを2倍速で生成する。また、蓄積時間制御回路23´は、それぞれハイレベルの信号DD1、NDD1を生成し、かつ切り替え回路54A、54Bでこれらの信号に切り替えられるように、制御信号D1SELを制御する。これにより、最終的に、図24中のデコーダ回路55の出力信号ES241〜ES480は、例えば信号ES242とES243とが同時に出力されるようになる。
図31は、図23及び図24に示すような回路構成を有する垂直ラインリセット回路19´を用いて、先の図16に示されるように1垂直ライン、1垂直ライン、2垂直ラインの同時選択を行なう際のパルス信号φREAD241〜φREAD480を生成させる場合のタイミング図である。蓄積時間制御回路23´は、シャッタ制御信号ES242を出力するタイミングからパルス信号φESHを2倍速、1倍速、1倍速の繰り返しで生成する。また、蓄積時間制御回路23´は、図示のような波形の信号DD1(D1)、NDD1(ND1)を生成し、かつ切り替え回路54A、54Bでこれらの信号に切り替えられるように、制御信号D1SELを制御する。これにより、信号ND1において太い線で示す箇所でデータが変更され、最終的に、図24中のデコーダ回路55の出力信号ES241〜ES480では、例えば信号ES248とES249とが同時に出力されるようになる。
このように本発明のCMOS型イメージセンサでは、撮像領域の垂直方向における両端部の垂直ラインにおける信号蓄積時間は、中央部の垂直ラインと比べて増加する。図32は、CMOS型イメージセンサの撮像領域10の垂直方向(A−A´線)における信号量の変化を示している。均一の光源を撮影した時、A−A´線に沿った信号量は中央部が最大となり、上下にいく程、信号量は低下する。従来のレンズでは図32中の特性Aで示すように、中央部に対して上下端部では約40%の信号量しか得られていない。これに対し、本発明では、上下端部における単位画素の信号蓄積時間を中央部の単位画素に対して例えば2倍にすることで、図32中の特性Bで示すように、中央部に対して上下端部で約80%の信号量が得られる。これにより、光ショットによる周辺のSNRは、従来に対して約3dB改善することができる。
なお、本発明は上記各実施形態に限定されるものではなく種々に変形することができる。例えば、上記各実施形態では、各単位画素が4個のトランジスタと1個のフォトダイオードで構成される場合を説明した。しかし、各単位画素内に2個のフォトダイオードを形成してもよいし、あるいは4個のフォトダイオードを形成してもよい。また、各単位画素内に垂直選択トランジスタ(行選択トランジスタ)を形成する場合について説明したが、垂直選択トランジスタがない単位画素を有する固体撮像装置に実施することもできる。