TWI489286B - 集線器裝置以及用以初始化集線器裝置的方法 - Google Patents

Description

集線器裝置以及用以初始化集線器裝置的方法

本發明係關於一種集線器裝置，特別關於一種可擴展連接埠數量並且降低製作成本的集線器裝置。

近年來，越來越多種可攜式電子產品被開發出來，像是手機、平板電腦、MP3隨身聽、隨身硬碟、衛星導航、數位相機、手持式遊戲裝置等等。雖可攜式電子產品具有攜帶方便的優勢，但一般而言，當需要傳輸檔案、或更新系統資料時，可攜式電子產品仍需要與一主機(例如，電腦)連線。然而，主機裝置通常具有有限的連接埠。當多個可攜式電子產品同時需要連接至主機時，就必須利用集線器裝置來擴展連接埠的數量。

有鑑於此，集線器裝置所支援的連接埠的數量與工作效能可進一步加以改良。

根據本發明之一實施例，一種集線器裝置，包括第一晶片、第二晶片以及外部記憶體裝置。第一晶片包括至少一第一向上埠與複數第一向下埠。第二晶片包括至少一第二向上埠與複數第二向下埠。外部記憶體裝置儲存第一晶片所對應之韌體資料以及第二晶片所對應之韌體資料。第一晶片之第一 向下埠之一耦接至第二晶片之第二向上埠，以形成一階梯式集線器。第一晶片與第二晶片依序被致能，且第一晶片以及第二晶片依序載入對應之韌體資料。

根據本發明之另一實施例，一種用以初始化集線器裝置的方法，其中該集線器裝置包括至少第一晶片與第二晶片，以及由第一晶片與一第二晶片共用並儲存第一晶片與第二晶片所對應之韌體資料之一外部記憶體裝置，該方法包括：產生第一啟動信號，用以致能第一晶片；由第一晶片自外部記憶體裝置讀取第一晶片所對應之韌體資料；產生第二啟動信號，用以致能第二晶片；以及由第二晶片自外部記憶體裝置讀取第二晶片所對應之韌體資料。

根據本發明之又另一實施例，一種用以初始化集線器裝置的方法，其中該集線器裝置包括至少第一晶片與第二晶片，以及由第一晶片與一第二晶片共用並儲存第一晶片與第二晶片所對應之韌體資料之一外部記憶體裝置，該方法包括：產生第一啟動信號，用以致能第一晶片；由第一晶片自外部記憶體裝置讀取第一晶片與第二晶片所對應之韌體資料；產生第二啟動信號，用以致能第二晶片；由第二晶片自第一晶片接收第二晶片所對應之韌體資料。

50‧‧‧主機

100、200、300、400、500、600、700、800、900、1000、1100、1300、1400、1500‧‧‧集線器裝置

110、120、210、220、230、310、320、330、410、420、430、510、520、530、610、620、630、710、720、730、810、820、830、910、920、930、1010、1020、1030、1110、1120、1130、1210、1310、1320、1410、1420、1510、1520‧‧‧晶片

150、250、350、450、550、650、750、850、950、1050、1150、1350、1450、1550‧‧‧外部記憶體裝置

440、540、640、740、840、940、1040、1140、1340、1440、1540‧‧‧啟動電路

461、462、463、561、562、563、660、760、861、862、863、961、962、963、1060、1160‧‧‧震盪器

591、592、593、791、792、793、991、992、993、1191、1192、1193‧‧‧延遲電路

1211‧‧‧處理器

1212‧‧‧內部靜態隨機存取記憶體

1213‧‧‧內部唯讀記憶體

1214‧‧‧輸入/輸出介面模組

1215‧‧‧暫存器

1380、1385、1485、1585‧‧‧開關電路

1390、1395、1490、1495、1590、1595‧‧‧匯流排

1380_1、1380_2‧‧‧開關

C‧‧‧電容

CLK‧‧‧時脈信號輸入端

DN‧‧‧向下埠

GPIO1_1、GPIO2_1、GPIO2_2、SPI_CS#‧‧‧接腳

R‧‧‧電阻

RST‧‧‧重置信號輸入端

S_Start ‧‧‧啟動信號

UP‧‧‧向上埠

VDD‧‧‧電壓

第1圖係顯示根據本發明之一實施例所述集線器裝置示意圖。

第2圖係顯示根據本發明之另一實施例所述集線器裝置示 意圖。

第3圖係顯示根據本發明之又另一實施例所述集線器裝置示意圖。

第4圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第5圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第6圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第7圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第8圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第9圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第10圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第11圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第12圖係顯示根據本發明之一實施例所述之晶片之方塊圖。

第13圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第14圖係顯示根據本發明之又另一實施例所述之集線器裝 置示意圖。

第15圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。

第16圖係顯示根據本發明之一實施例所述之用以初始化一集線器裝置之方法流程圖。

第17圖係顯示根據本發明之另一實施例所述之用以初始化一集線器裝置之方法流程圖。

第18圖係顯示根據本發明之一實施例所述之晶片根據啟動程式啟動之流程圖。

為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：

實施例：

本發明係提出一種全新的集線器裝置架構，其可根據既有的集線器有效達成連接埠數量擴展(port extension)的效果，並且可透過共用外部記憶體裝置的設計，有效降低集線器裝置的製作成本。此外，於本發明之一些實施例中，亦可透過共用晶體震盪器的設計，更進一步降低集線器裝置的製作成本。

根據本發明之一實施例，集線器裝置可包含多個晶片以及一個可供該些晶片共用之外部記憶體裝置。各晶片可以是一集線器晶片，包含至少一向上埠與複數向下埠，用以提供集線器功能。換言之，各晶片本身就可以被單獨實施為一集 線器裝置之集線器晶片。然而，於本發明之實施例中，至少一晶片之向下埠耦接至一或多個晶片之向上埠，以形成一階梯式(tiered)集線器。如此一來，可根據既有的集線器晶片有效達成連接埠數量擴展(port extension)的效果。此外，於本發明之實施例中，並不會為各晶片配置一個專屬的外部記憶體裝置，而是僅於集線器裝置中配置一個該些晶片共用的外部記憶體裝置，如此一來，可進一步降低集線器裝置的製作成本。以下段落將針對本發明所提出之集線器裝置作更詳細的介紹。

第1圖係顯示根據本發明之一實施例所述集線器裝置示意圖。集線器裝置100可至少包括晶片110與120、以及配置於晶片110與120外部之外部記憶體裝置150。晶片110與120分別包括至少一向上埠UP與複數向下埠DN。晶片110之向上埠UP可耦接至一主機50，並且晶片110之一向下埠DN耦接至晶片120之向上埠UP，以形成一階梯式(tiered)集線器。於此實施例中，晶片110可被視為集線器裝置100之第一層(tier)或最上層晶片，而晶片120可被視為集線器裝置100之第二層或最底層晶片。

第2圖係顯示根據本發明之另一實施例所述集線器裝置示意圖。集線器裝置200可至少包括晶片210、220與230、以及配置於晶片210、220與230外部之外部記憶體裝置250。晶片210、220與230分別包括至少一向上埠UP與複數向下埠DN。晶片210之向上埠UP可耦接至一主機50，並且晶片210之兩個向下埠DN分別耦接至晶片220與230之向上埠UP，以形成一階梯式(tiered)集線器。於此實施例中，晶片210可被視為 集線器裝置200之第一層(tier)或最上層晶片，而晶片220與230可被視為集線器裝置100之第二層或最底層晶片。

第3圖係顯示根據本發明之又另一實施例所述集線器裝置示意圖。集線器裝置300可至少包括晶片310、320與330、以及配置於晶片310、320與330外部之外部記憶體裝置350。晶片310、320與330分別包括至少一向上埠UP與複數向下埠DN。晶片310之向上埠UP可耦接至一主機50，並且一向下埠DN耦接至晶片320之向上埠UP，而晶片320之一向下埠DN更耦接至晶片330之向上埠UP，以形成一階梯式(tiered)集線器。於此實施例中，晶片310可被視為集線器裝置300之第一層(tier)或最上層晶片，晶片320可被視為集線器裝置300之第二層晶片，而晶片330可被視為集線器裝置300之第三層或最底層晶片。

值得注意的是，第1圖至第3圖僅顯示出多種可能之階梯式集線器設計之其中三種，而本發明並不限於第1圖至第3圖所示之結構，任何熟習此技藝者當可根據以上所介紹的概念做些許的更動與潤飾，推導出其它不同的架構。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。此外，為了簡化說明，第1圖至第3圖僅顯示集線器裝置之部分元件，任何熟習此技藝者當可理解集線器裝置尚包含其它未顯示於第1圖至第3圖之元件，並可根據本領域之通常知識推導出其它元件，因此本發明並不限於第1圖至第3圖所示之結構。

如上述，於本發明之實施例中，僅於集線器裝置中配置一個各晶片共用的外部記憶體裝置，如此一來可有效降 低集線器裝置的製作成本。根據本發明之實施例，此共用的外部記憶體裝置用以儲存各晶片所對應之韌體資料，所述之韌體資料可包括韌體或軟體程式，以及相關參數或諸如各晶片運作過程中需要之查找表(look up table)等資料。當各晶片被致能後，可載入對應之韌體資料，用以完成初始化的程序。在初始化後，各晶片可藉由執行對應之韌體或軟體程式開始運作。以下段落將介紹本發明中多種共用外部記憶體裝置之實施方式。

第4圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置400可至少包括晶片410、420與430、啟動電路440、震盪器461、462與463、以及配置於晶片410、420與430外部之外部記憶體裝置450。根據本發明之實施例，晶片410、420與430可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。

啟動電路440可產生啟動信號S_Start ，並將啟動信號S_Start 傳送至晶片410之一重置信號輸入端RST，用以致能/重置晶片410。舉例而言，當集線器裝置400被供電時，啟動電路440可根據接收到的電源產生啟動信號S_Start 。

震盪器461、462與463分別用以產生一時脈信號，並供應至晶片410、420與430之一時脈信號輸入端CLK。上述晶片410、420與430可根據對應的時脈信號執行超高速(例如USB 3.0)或非超高速(例如USB 2.0或USB 1.0)的資訊傳輸。

於此實施例中，晶片410為集線器裝置400之第一層或最上層晶片。當晶片410接收到啟動信號S_Start 後，會被致能或重置。接著，晶片410取得外部記憶體裝置450的控制權，以自外部記憶體裝置450讀取所對應之韌體資料。在一實施例中，晶片410將之存入晶片410之內部記憶體裝置(圖未示)，用以完成 初始化的程序。完成初始化程序後，晶片410可進一步產生啟動信號，並將啟動信號傳送至晶片420之一重置信號輸入端RST，用以致能/重置晶片420。值得注意的是，晶片410自外部記憶體裝置450取得所需的韌體資料後，晶片410會釋放該外部記憶體裝置450的控制權。藉此，其他的晶片(例如晶片420或430)被致能或重置後，可取得該外部記憶體裝置450的控制權，以讀取所需的韌體資料，進而達成多個晶片410、420與430共用一個該外部記憶體裝置450的目的。於此實施例中，晶片420為集線器裝置400之第一層以外之其它層晶片。

同樣地，當晶片420接收到啟動信號後，會被致能或重置。接著，晶片420取得外部記憶體裝置450的控制權，以自外部記憶體裝置450讀取所對應之韌體資料。在一實施例中，晶片420將之存入晶片420之內部記憶體裝置(圖未示)，用以完成初始化的程序。如前所述，晶片420取得所需的韌體資料後，會釋放該外部記憶體裝置450的控制權。接著，晶片420可進一步產生啟動信號，並將啟動信號傳送至晶片430之一重置信號輸入端RST，用以致能/重置晶片430。於此實施例中，晶片430為集線器裝置400之第一層以外之其它層晶片。

同樣地，當晶片430接收到啟動信號後，會被致能或重置。接著，晶片430開始自外部記憶體裝置450讀取晶片430所對應之韌體資料。在一實施例中，晶片430將之存入晶片430之內部記憶體裝置(圖未示)，用以完成初始化的程序。

在一實施例中，外部記憶體裝置450透過一序列周邊界面(Serial Peripheral Interface，簡稱SPI)匯流排或內部整合電路(Inter-Integrated Circuit，簡稱I2C)匯流排與晶片410、420與430相連。以SPI匯流排為例，各晶片410、420與430可由 SPI之接腳SPI_CS#施加不同電壓以取得或釋放外部記憶體裝置450的控制權。於此實施例中，晶片410可以是集線器裝置400之主控晶片，而晶片410、420與430所對應之韌體資料可以是相同或不同的韌體資料。因此，在依序初始化的過程中，晶片410、420與430可存取外部記憶體裝置450之相同或不同的記憶體區塊。然而，外部記憶體裝置450(例如為SPI界面的EERPOM)通常無法讓多個晶片同時進行資料存取。因此在本實施例中，藉由依序產生的啟動信號，控制一晶片存取完外部記憶體裝置450後，另一晶片才會存取共用之外部記憶體裝置450，以避免發生碰撞(即，兩晶片同時存取共用之外部記憶體裝置450)。

第5圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置500可至少包括晶片510、520與530、啟動電路540、震盪器561、562與563、延遲電路591、592與593、以及配置於晶片510、520與530外部之外部記憶體裝置550。根據本發明之實施例，晶片510、520與530可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。

值得注意的是，第5圖與第4圖的元件大致相同，差別僅在於集線器裝置500之第一層以外之其它層晶片所接收到的啟動信號係分別透過延遲電路591、592與593根據啟動信號S_Start 而產生。因此，相關的描述可參考至第4圖的介紹，並於此不再贅述。啟動電路540可產生啟動信號S_Start ，並將啟動信號S_Start 傳送至晶片510，用以致能/重置晶片510。此外，啟動電路540產生的啟動信號S_Start 也同步的傳送至延遲電路591。延遲電路591延遲啟動信號S_Start ，並於一預設時間間隔後產生另一啟動信號至晶片520以及延遲電路592。在一實施例中，延遲電路591可等待或將啟動信號S_Start 延遲上述預設時間間隔後，再傳送至晶片520以及 延遲電路592。類似的，延遲電路592可等待或將啟動信號S_Start 延遲上述預設時間間隔後，再傳送至晶片530以及延遲電路593。在本實施例中，上述預設時間間隔大於各晶片讀取其所對應之韌體資料所需的時間。在另一實施例中，上述預設時間間隔大於各晶片讀取其所對應之韌體資料並完成初始化所需的時間。藉此，可避免外部記憶體裝置550同時被不同的晶片存取。值得注意的是，於本發明之其它實施例中，集線器裝置之各晶片所接收到的啟動信號亦可透過不同的啟動電路產生，只要控制各晶片所接收到的啟動信號的時序以避免外部記憶體裝置550同時被不同的晶片存取即可。

第6圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置600可至少包括晶片610、620與630、啟動電路640、震盪器660、以及配置於晶片610、620與630外部之外部記憶體裝置650。根據本發明之實施例，晶片610、620與630可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。

第6圖與第4圖的元件大致相同，差別僅在於晶片610、620與630共用同一震盪器660所產生的時脈信號。因此，相關的描述可參考至第4圖的介紹，並於此不再贅述。

第7圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置700可至少包括晶片710、720與730、啟動電路740、震盪器760、延遲電路791、792與793、以及配置於晶片710、720與730外部之外部記憶體裝置750。根據本發明之實施例，晶片710、720與730可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。

第7圖與第5圖的元件大致相同，差別僅在於晶片 710、720與730共用同一震盪器760所產生的時脈信號。因此，相關的描述可參考至第4圖與第5圖的介紹，並於此不再贅述。

第8圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置800可至少包括晶片810、820與830、啟動電路840、震盪器861、862與863、以及配置於晶片810、820與830外部之外部記憶體裝置850。根據本發明之實施例，晶片810、820與830可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。

第8圖與第4圖的元件大致相同，差別僅在於集線器裝置800之第一層晶片810耦接至外部記憶體裝置850，用以自外部記憶體裝置850讀取晶片810、820與830所對應之韌體資料，並將之存入晶片810之內部記憶體裝置(圖未示)。當晶片820與830在依序被致能時，會進一步自晶片810接收對應之韌體資料。在本實施例中，晶片820、830接收由晶片810傳送的韌體資料，而非直接存取外部記憶體裝置850的韌體資料。換句話說，在本實施例中，僅有最上層晶片(如晶片810)是直接連接外部記憶體裝置850，其他下層晶片(如晶片820、830)並未直接連接外部記憶體裝置850。上述的下層晶片可接收其上層晶片傳送的韌體資料，以完成初始化的程序。

晶片810、820與830之間可透過一傳輸匯流排互相連接，例如，序列周邊界面(Serial Peripheral Interface，簡稱SPI)匯流排、系統管理(System Management，簡稱SM)匯流排、內部整合電路(Inter-Integrated Circuit，簡稱I2C)匯流排等。

值得注意的是，於本發明之其它實施例，晶片810亦可不將晶片820與830所對應之韌體資料存入內部記憶體裝置，而是在晶片820與830的進行初始化的過程時，直接將自外部記憶體裝置850讀出之晶片820與830所對應之韌體資料分別 傳送至晶片820與830。此外，如上述，晶片810、820與830所對應之韌體資料可以是相同或不同的韌體資料。此外，值得注意的是，於本發明之其它實施例，晶片830亦可改為自晶片820接收對應之韌體資料。例如，在接收對應之韌體資料時，晶片820亦可同時接收晶片830所對應之韌體資料。此外，晶片810(或者於一些實施例中，晶片820)可主動或被動地(例如，因應一請求信號)將晶片820與830(或者於一些實施例中，晶片830)所對應之韌體資料傳送出去。

其它與第8圖相關的描述可參考至第4圖的介紹，並於此不再贅述。

第9圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置900可至少包括晶片910、920與930、啟動電路940、震盪器961、962與963、延遲電路991、992與993、以及配置於晶片910、920與930外部之外部記憶體裝置950。根據本發明之實施例，晶片910、920與930可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。

值得注意的是，第9圖與第5圖的元件大致相同，差別僅在於晶片920係由上層晶片910取得對應之韌體資料，而非直接存取外部記憶體裝置950。此外，晶片930也係由上層晶片(例如晶片910或920)取得對應之韌體資料，而非直接存取外部記憶體裝置950。因此，其它相關的描述可參考至第4圖、第5圖與第8圖的介紹，並於此不再贅述。

第10圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置1000可至少包括晶片1010、 1020與1030、啟動電路1040、震盪器1060、以及配置於晶片1010、1020與1030外部之外部記憶體裝置1050。根據本發明之實施例，晶片1010、1020與1030可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。

值得注意的是，第10圖與第8圖的元件大致相同，差別僅在於晶片1010、1020與1030共用同一震盪器1060所產生的時脈信號。因此，相關的描述可參考至第4圖與第8圖的介紹，並於此不再贅述。

第11圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置1100可至少包括晶片1110、1120與1130、啟動電路1140、震盪器1160、延遲電路1191、1192與1193、以及配置於晶片1110、1120與1130外部之外部記憶體裝置1150。根據本發明之實施例，晶片1110、1120與1130可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。

值得注意的是，第11圖與第9圖的元件大致相同，差別僅在於晶片1110、1120與1130共用同一震盪器1160所產生的時脈信號。因此，相關的描述可參考至第4圖、第5圖、第8圖與第9圖的介紹，並於此不再贅述。

如上述，於根據本發明之實施例，集線器裝置內的晶片所接收的控制信號會依序被產生，用以依序致能各晶片，並避免發生碰撞(即，兩晶片同時存取共用之外部記憶體裝置)。以下段落將介紹本發明中多種依序致能晶片之實施方式。

第12圖係顯示根據本發明之一實施例所述之晶片之方塊圖。根據本發明之一實施例，晶片1210可以是集線器裝置內之任一層晶片，包括至少一向上埠UP、複數向下埠DN、 處理器1211、內部靜態隨機存取記憶體1212、內部唯讀記憶體1213、輸入/輸出介面模組1214以及暫存器1215。處理器1211用以執行儲存於內部靜態隨機存取記憶體1212或內部唯讀記憶體1213內之軟體及韌體程式，用以維持晶片之運作。以下段落將結合第12圖所示之晶片之方塊圖介紹本發明中多種依序致能各晶片之實施方式。

第13圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置1300可至少包括晶片1310與1320、啟動電路1340、開關電路1380與1385、以及配置於晶片1310與1320外部之外部記憶體裝置1350。根據本發明之實施例，晶片1310與1320可依序被致能，用以依序由外部記憶體裝置1350載入對應之韌體資料，以完成初始化的程序。於此實施例中，外部記憶體裝置1350透過SPI匯流排與晶片1310與1320相連，且外部記憶體裝置1350經由SPI匯流排耦接晶片1310與1320之輸入/輸出介面模組。在一實施例中，上述SPI匯流排中之接腳SPI_CS#耦接晶片1310與1320之上述輸入/輸出介面模組之通用型輸入輸出(GPIO)接腳。且晶片1310控制開關電路1380，以選擇導通晶片1310的GPIO接腳與接腳SPI_CS#之間的傳輸路徑，或導通晶片1320的GPIO接腳與接腳SPI_CS#之間的傳輸路徑。藉此，可使晶片1310或晶片1320取得外部記憶體裝置1350的控制權。

啟動電路1340耦接一電壓輸入端VDD以及晶片1310，且包含串聯之電阻R與電容C。當集線器裝置1300被供電時，啟動電路1340會根據電壓輸入端VDD上的電壓產生啟動信號S_Start ，並將啟動信號S_Start 傳送至晶片1310之一重 置信號輸入端RST，用以致能/重置晶片1310。於晶片1310進行初始化的過程中，其處理器會將GPIO接腳中的接腳GPIO1_1以及接腳GPIO2_1上的電壓設置為一第一既定位準(舉例而言為低電壓位準)。藉此設定接腳GPIO1_1上的電壓為第一既定位準來控制開關電路1380的切換，以導通晶片1310的接腳GPIO2_1與接腳SPI_CS#之間的傳輸路徑。如此一來，可使接腳GPIO2_1上的電壓(第一既定位準)耦接至SPI_CS#接腳以取得外部記憶體裝置1350的控制權，進而存取進行初始化所需的韌體資料。

在第13圖中，開關電路1380可包括兩互補的開關1380_1、1380_2，例如兩電晶體-電晶體邏輯(Transistor-Transistor Logic，簡稱TTL)。開關1380_1的控制端、輸入端以及輸出端分別耦接接腳GPIO1_1、接腳GPIO2_1以及接腳SPI_CS#。開關1380_2的控制端、輸入端以及輸出端分別耦接接腳GPIO1_1、接腳GPIO2_2以及接腳SPI_CS#。請注意，由於開關1380_1、1380_2為兩互補的開關，且兩開關的控制端均耦接接腳GPIO1_1，因此接腳SPI_CS#不會同時耦接接腳GPIO2_1以及接腳GPIO2_2上的電壓。藉此可避免外部記憶體裝置1350同時被晶片1310與晶片1320存取。

當晶片1310取得外部記憶體裝置1350的控制權後，晶片1310可透過SPI匯流排1390自外部記憶體裝置1350接收對應的韌體資料，並且將之寫入晶片1310之內部靜態隨機存取記憶體。當晶片1310完成初始化後，晶片1310之處理器即可將接腳GPIO1_1上的電壓由原來的第一既定位準設定為第二既定位準(舉例而言為高電壓位準)。藉此，可控制開關電路1380的切換，以關閉晶片1310的接腳GPIO2_1與接腳SPI_CS#之間的傳輸路徑，且導通晶片1320的接腳GPIO2_2與接腳SPI_CS#之間的傳輸路徑。如此一來，即可使晶片1310釋放外部 記憶體1350的控制權。如第13圖所示，接腳GPIO1_1除了耦接開關電路1380外，更耦接開關電路1385。即晶片1310可藉由接腳GPIO1_1上的電壓來控制開關電路1380以及開關電路1385。在釋放外部記憶體裝置1350的控制權時，也同時導通開關電路1385，藉此可產生第二啟動信號傳送至晶片1320之重置信號輸入端RST，用以致能/重置晶片1320。於晶片1320進行初始化的過程中，晶片1320的處理器會將GPIO接腳中的接腳GPIO2_2上的電壓設置為第一既定位準(舉例而言為低電壓位準)。值得注意的是，當晶片1320被致能/重置時，晶片1310已經釋放了外部記憶體裝置1350的控制權，且開關電路1380也已經導通接腳GPIO2_2與接腳SPI_CS#之間的傳輸路徑。因此，晶片1320可透過接腳GPIO2_2上的電壓(即第一既定位準)取得外部記憶體裝置1350的控制權。接著，晶片1320可透過SPI匯流排1395自外部記憶體裝置1350接收對應的韌體資料，並且將之寫入晶片1320之內部靜態隨機存取記憶體，以完成初始化的程序。請注意，為了便於描述本發明如何透過接腳SPI_CS#使多個晶片依序取得外部記憶體裝置1350的控制權，第13圖中的SPI匯流排1390或SPI匯流排1395並未包括接腳SPI_CS#。但在實際操作中，SPI匯流排1390或SPI匯流排1395是包括接腳SPI_CS#。

值得注意的是，本發明並不限於以上所述之GPIO腳位之電壓位準設置方式以及開關電路之控制邏輯。任何可達成相同或相似之操作結果的設置方式與控制邏輯均可應用於本發明之各實施例中。

第14圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置1400可至少包括晶片1410與1420、啟動電路1440、開關電路1485、以及配置於晶片1410與1420外部之外部記憶體裝置1450。根據本發明之實施例，晶片1410與1420可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。於此實施例中，外部記憶體裝置1450透過SPI匯流排與晶片1410與1420相連，而晶片1410與1420之輸入/輸出介面模組可包括複數GPIO接 腳。如第14圖所示，開關電路1485耦接於晶片1410的複數GPIO接腳中的接腳GPIO1_1以及晶片1420的重置信號輸入端RST之間。外部記憶體裝置1450的接腳SPI_CS#耦接晶片1410的複數GPIO接腳中的接腳GPIO1_1以及晶片1420的複數GPIO接腳中的接腳GPIO2_2。

於此實施例中，晶片1420之啟動/重置時序係由晶片1410所控制。

當晶片1410根據啟動電路1440的啟動信號S_Start 被啟動/或重置，此時晶片1410之處理器設定接腳GPIO1_1的電壓為前述的第一既定位準(舉例而言為低電壓位準)以取得外部記憶體裝置1450的控制權，並且透過SPI匯流排1490由外部記憶體裝置1450存取所需的韌體資料，並且將之寫入晶片1410之內部靜態隨機存取記憶體。此時，由於接腳GPIO1_1的電壓為第一既定位準(舉例而言為低電壓位準)，開關電路1485並不會導通以啟動/重置晶片1420。當晶片1410完成初始化操作或由外部記憶體裝置1450讀取所需的韌體資料後，晶片1410之處理器藉由設定接腳GPIO1_1的電壓為前述的第二既定位準(舉例而言為高電壓位準)以釋放SPI匯流排之主控權，同時由於接腳GPIO1_1之電壓位準的轉換(例如由低電壓位準轉換為高電壓位準)，可切換開關電路1485，使晶片1420被啟動/或重置。

晶片1420離開啟動/重置的狀態後，晶片1420之處理器設定接腳GPIO2_2的電壓設定為前述的第一既定位準(舉例而言為低電壓位準)以取得外部記憶體裝置1450的控制權，並且透過SPI匯流排1495由外部記憶體裝置1450存取所需的韌體資料，並且將之寫入晶片1420之內部靜態隨機存取記憶體，以完成初始化的程序。請注意，在晶片1420取得外部記憶體裝置1450的控制權之前，晶片1410已經釋放了外部記憶體裝置1450的控制權。

第15圖係顯示根據本發明之又另一實施例所述之集線器裝置示意圖。集線器裝置1500可至少包括晶片1510與1520、啟動電路1540、開關電路1585、以及配置於晶片1510與1520外部之外部記憶體裝置1550。根據本發明之實施例，晶片1510與1520可依序被致能，用以依序載入對應之韌體資料，以完成初始化的程序。於此實施例中，外部記憶體裝置1550透過SPI匯流排1590與晶片1510相連，晶片1510透過匯流排1595與晶片1520相連，而晶片1510與1520之輸入/輸出介面模組可包括複數GPIO接腳。如第15圖所示，開關電路1585耦接於晶片1510的複數GPIO接腳中的接腳GPIO1_1以及晶片1520的重置信號輸入端RST之間。外部記憶體裝置1550的接腳SPI_CS#也耦接晶片1510的接腳GPIO1_1。

於此實施例中，晶片1520之啟動/重置時序係由晶片1510所控制。

當晶片1510根據啟動電路1540的啟動信號S_Start 被啟動/或重置，此時晶片1510之處理器設定接腳GPIO1_1的電壓為前述的第一既定位準(舉例而言為低電壓位準)以取得外部記憶體裝置1450的控制權，並且透過SPI匯流排1590由外部記憶體裝置1450讀取所需的韌體資料。值得注意的是，與第14圖不同的是，於此實施例中，晶片1510可同時讀取晶片1520進行初始化程序所需的韌體資料。此時，由於接腳GPIO1_1的電壓為第一既定位準(舉例而言為低電壓位準)，開關電路1585並不會導通以啟動/重置晶片1520。

當晶片1510完成初始化操作後，晶片1510之處理 器藉由設定接腳GPIO1_1的電壓設定為前述的第二既定位準(舉例而言為高電壓位準)以釋放SPI匯流排之主控權，同時由於接腳GPIO1_1之電壓位準的轉換(例如由低電壓位準轉換為高電壓位準)，可切換開關電路1585，使得晶片1520被啟動/或重置。

晶片1520離開啟動/重置的狀態後，晶片1510之處理器可藉由執行對應的韌體程式，開始將晶片1520進行初始化程序所需的韌體資料透過晶片1510與晶片1520之間的匯流排1595傳送至晶片1520。接著晶片1520可將接收到的韌體資料寫入內部靜態隨機存取記憶體，以完成初始化程序。此外，晶片1510可進一步透過匯流排1595設定晶片1520內部之暫存器，以致使晶片1520之後可直接執行內部靜態隨機存取記憶體內所儲存之程式。值得注意的是，在本實施例中，晶片1520被致能後，可直接執行內部靜態隨機存取記憶體內所儲存之程式，而不用透過外部記憶體裝置1550的接腳SPI_CS#取得外部記憶體裝置1550內所儲存之程式。因此晶片1520的輸入/輸出介面模組的GPIO接腳(例如前述實施例中複數GPIO接腳中的接腳GPIO2_2)可不耦接外部記憶體裝置1550的接腳SPI_CS#。

在一實施例中，晶片1510與晶片1520之間的匯流排1595可以是SM匯流排、I2C匯流排或SPI匯流排等。且上述SM匯流排、I2C匯流排或SPI匯流排可透過晶片1510與1520之輸入/輸出介面模組中的複數GPIO接腳來實現。此外，如上述，晶片1510可主動將晶片1520所對應的韌體資料傳送至晶片1520，或者由晶片1520發出一請求信號至晶片1510，而晶片 1510因應此請求信號將晶片1520所對應的韌體資料傳送至晶片1520。因此，本發明並不限於任一種實施方式。

第16圖係顯示根據本發明之一實施例所述之用以初始化一集線器裝置之方法流程圖。值得注意的是，為簡化說明，於此實施例中集線器裝置包含兩晶片以及兩晶片共用之一外部記憶體裝置。首先，產生第一啟動信號，用以致能第一晶片(步驟S1602)。如上述，第一啟動信號可以是由啟動電路所產生。接著，由第一晶片自外部記憶體裝置讀取第一晶片所對應之韌體資料(步驟S1604)，在一實施例中，由第一晶片可將第一晶片所對應之韌體資料寫入第一晶片之內部靜態隨機存取記憶體。此外，產生第二啟動信號，用以致能第二晶片(步驟S1606)。如上述，第二啟動信號可以是由其它電路(例如，其它啟動電路或延遲電路)所產生，或者由第一晶片所產生。此外，步驟S1606可執行與步驟S1604同時執行。最後，當第一晶片結束讀取或釋放存取外部記憶體裝置的控制權後，由第二晶片自外部記憶體裝置讀取第二晶片所對應之韌體資料(步驟S1608)，在一實施例中由第二晶片將第二晶片所對應之韌體資料寫入第二晶片之內部靜態隨機存取記憶體。

第17圖係顯示根據本發明之另一實施例所述之用以初始化一集線器裝置之方法流程圖。值得注意的是，為簡化說明，於此實施例中集線器裝置包含兩晶片以及兩晶片共用之一外部記憶體裝置。首先，產生第一啟動信號，用以致能第一晶片(步驟S1702)。如上述，第一啟動信號可以是由啟動電路所產生。接著，由第一晶片自外部記憶體裝置讀取第一晶片與 第二晶片所對應之韌體資料，在一實施例中，由第一晶片將第一晶片與第二晶片所對應之韌體資料寫入第一晶片之內部靜態隨機存取記憶體(步驟S1704)。此外，產生第二啟動信號，用以致能第二晶片(步驟S1706)。如上述，第二啟動信號可以是由其它電路(例如，其它啟動電路或延遲電路)所產生，或者由第一晶片所產生。此外，步驟S1706可與步驟S1704同時執行。最後，由第二晶片自第一晶片接收第二晶片所對應之韌體資料、並且將第二晶片所對應之韌體資料寫入第二晶片之內部靜態隨機存取記憶體(步驟S1708)。如上述，第一晶片可主動將第二晶片所對應之韌體資料傳送給第二晶片，或是因應第二晶片所發出之一請求信號傳送。

以上段落係透過裝置結構圖與方法流程圖介紹集線器裝置的運作。而對於各晶片的運作而言，於本發明之一些實施例中，各晶片同時需要判斷外部記憶體裝置是否存在，來決定是否自外部記憶體裝置載入韌體資料。此外，由於各層晶片可能會有一些不同的操作，因此於本發明之一些實施例中，晶片會需要判斷自己是屬於階層式集線器裝置的哪一層晶片。舉例而言，不同層晶片對於過電流(over current)發生時所需的處理可能不盡相同。此外，於一些由第一層晶片致能/重置其它晶片、以及/或僅第一層晶片存取外部記憶體裝置之實施例中，各晶片也需判斷自己是否為第一層晶片。若是，則第一層晶片需產生對應之信號用以致能/重置其它晶片、為其它層存取對應之韌體資料、以及/或設定其它層晶片之暫存器設定值等。若否，則其它層晶片需等待第一層晶片傳送對應之韌 體資料，或是主動發出請求信號至第一層晶片。

根據本發明之一些實施例，各晶片可根據GPIO腳位的電壓位準判斷自己是屬於階層式集線器裝置的哪一層晶片。GPIO腳位的電壓位準可於製作集線器裝置時被設定好。根據本發明之另一些實施例，各晶片亦可根據內部唯讀記憶體(ROM)內所儲存的資料判斷自己是屬於階層式集線器裝置的哪一層晶片。一般而言，內部唯讀記憶體內會儲存一些可協助晶片維持基本運作的程式，例如，啟動程式(boot sequence)及其它基本程式，以及一些重要資訊，例如，一些存取外部記憶體裝置之位址之相關資訊等。

第18圖係顯示根據本發明之一實施例所述之晶片根據啟動程式啟動之流程圖。當晶片被致能/或重置時，可先根據晶片內之暫存器之設定值決定先執行哪個記憶體裝置所儲存之程式。一般而言，暫存器會預先設定好由內部唯讀記憶體(ROM)執行開機動作。因此，處理器會先執行啟動程式。根據啟動程式，處理器首先會判斷外部記憶體裝置是否存在，並且是否包含有效的韌體資料(步驟S1802)。舉例而言，若外部記憶體裝置存在，處理器可自外部記憶體裝置讀取一些表頭(header)內容，以取得韌體資料的位址及資料量大小相關資訊，並根據這些資訊判斷韌體資料是否存在且是否為有效的資料。

若外部記憶體裝置存在且韌體資料為有效的，則處理器會開始存取外部記憶體裝置，以取得對應之韌體資料，在一實施例中處理器將之儲存於內部靜態隨機存取記憶體中 (步驟S1804)。之後處理器可執行內部靜態隨機存取記憶體中所儲存之程式(步驟S1806)，並根據此程式運作。舉例而言，處理器可驅動一軟體重開機程序，用以自內部靜態隨機存取記憶體重新開機，並執行內部靜態隨機存取記憶體中所儲存之程式。舉另一例，處理器亦可以透過更改暫存器的設定值，用以於載入韌體資料後，改為執行內部靜態隨機存取記憶體中所儲存之程式。

若外部記憶體裝置不存在，或外部記憶體裝置存在但韌體資料為無效的，則處理器直接執行內部唯讀記憶體(ROM)內所儲存之基本程式(步驟S1808)，並根據此程式運作。

本發明之上述實施例能夠以多種方式執行，例如使用硬體、軟體或其結合來執行。熟悉此項技藝者應了解執行上述功能之任何組件或組件之集合可被視為一個或多個控制上述功能之處理器。此一個或多個處理器可以多種方式執行，例如藉由指定硬體，或使用微碼或軟體來編程之通用硬體來執行上述功能。

申請專利範圍中用以修飾元件之“第一”、“第二”、“第三”等序數詞之使用本身未暗示任何優先權、優先次序、各元件之間之先後次序、或方法所執行之步驟之次序，而僅用作標識來區分具有相同名稱(具有不同序數詞)之不同元件。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

50‧‧‧主機

100‧‧‧集線器裝置

110、120‧‧‧晶片

150‧‧‧外部記憶體裝置

DN‧‧‧向下埠

UP‧‧‧向上埠

Claims (23)

1. 一種集線器裝置，包括：一第一晶片，包括至少一第一向上埠與複數第一向下埠；一第二晶片，包括至少一第二向上埠與至少一個第二向下埠；以及一外部記憶體裝置，儲存該第一晶片所對應之韌體資料以及該第二晶片所對應之韌體資料，其中，該第一晶片之該等第一向下埠之一耦接至該第二晶片之該第二向上埠，以形成一階梯式集線器，並且該第一晶片與該第二晶片依序被致能，且該第一晶片以及該第二晶片依序載入對應之該韌體資料。
2. 如申請專利範圍第1項所述之集線器裝置，更包括：一啟動電路，用以產生一第一啟動信號至該第一晶片，其中該第一晶片根據該第一啟動信號被致能，用以自該外部記憶體裝置讀取該第一晶片所對應之該韌體資料，隨後該第一晶片產生一第二啟動信號至該第二晶片，其中該第二晶片根據該第二啟動信號被致能，用以自該外部記憶體裝置讀取該第二晶片所對應之該韌體資料。
3. 如申請專利範圍第1項所述之集線器裝置，更包括：一啟動電路，用以產生一第一啟動信號至該第一晶片；以及一延遲電路，用以延遲該第一啟動信號，並於一預設時間間隔後產生一第二啟動信號至該第二晶片；其中，該第一晶片根據該第一啟動信號被致能，用以自該 外部記憶體裝置讀取該第一晶片所對應之該韌體資料，其中，該第二晶片根據該第二啟動信號被致能，用以自該外部記憶體裝置讀取該第二晶片所對應之該韌體資料。
4. 如申請專利範圍第1項所述之集線器裝置，更包括：一啟動電路，用以產生一第一啟動信號至該第一晶片，其中該第一晶片根據該第一啟動信號被致能，用以自該外部記憶體裝置讀取該第一晶片與該第二晶片所對應之該韌體資料，隨後該第一晶片產生一第二啟動信號至該第二晶片，其中該第二晶片根據該第二啟動信號被致能，用以自該第一晶片接收該第二晶片所對應之該韌體資料。
5. 如申請專利範圍第1項所述之集線器裝置，更包括：一啟動電路，用以產生一第一啟動信號至該第一晶片；以及一延遲電路，用以延遲該第一啟動信號，並於一預設時間間隔後產生一第二啟動信號至該第二晶片；其中該第一晶片根據該第一啟動信號被致能，用以自該外部記憶體裝置讀取該第一晶片與該第二晶片所對應之該韌體資料，其中，該第二晶片根據該第二啟動信號被致能，用以自該第一晶片接收該第二晶片所對應之該韌體資料。
6. 如申請專利範圍第1項所述之集線器裝置，其中該第一晶片與該第二晶片分別更包括：一處理器； 一內部靜態隨機存取記憶體；以及一輸入/輸出介面模組。
7. 如申請專利範圍第6項所述之集線器裝置，更包括：一啟動電路，用以產生一第一啟動信號至該第一晶片，其中該第一晶片根據該第一啟動信號被致能，用以自該外部記憶體裝置讀取該第一晶片所對應之該韌體資料，並且將該第一晶片所對應之該韌體資料寫入該第一晶片之該內部靜態隨機存取記憶體，隨後該第一晶片之該處理器更產生一第二啟動信號，並且透過該第一晶片之該輸入/輸出介面模組將該第二啟動信號傳送至該第二晶片，用以致能該第二晶片，其中該第二晶片根據該第二啟動信號被致能，用以自該外部記憶體裝置讀取該第二晶片所對應之該韌體資料。
8. 如申請專利範圍第7項所述之集線器裝置，其中該第一晶片和該第二晶片經由該輸入/輸出介面模組及一序列周邊界面匯流排或一內部整合電路匯流排自該外部記憶體裝置讀取對應之該韌體資料。
9. 如申請專利範圍第6項所述之集線器裝置，更包括：一啟動電路，用以產生一第一啟動信號至該第一晶片，其中該第一晶片根據該第一啟動信號被致能，用以自該外部記憶體裝置讀取該第一晶片與該第二晶片所對應之該韌體資料，並且將該第一晶片與該第二晶片所對應之該韌體資料寫入該第一晶片之該內部靜態隨機存取記憶體，隨後該第一晶片之該處理器更產生一第二啟動信號，並且透過 該第一晶片之該輸入/輸出介面模組將該第二啟動信號傳送至該第二晶片，用以致能該第二晶片，其中該第二晶片根據該第二啟動信號被致能，用以自該第一晶片接收該第二晶片所對應之該韌體資料。
10. 如申請專利範圍第9項所述之集線器裝置，其中該第一晶片經由該第一晶片之該輸入/輸出介面模組及一第一序列周邊界面匯流排或一第一內部整合電路匯流排自該外部記憶體裝置讀取該第一晶片與該第二晶片所對應之該韌體資料，該第二晶片經由該第二晶片之該輸入/輸出介面模組的一第二序列周邊界面匯流排、一第二內部整合電路匯流排或一系統管理匯流排自該第一晶片接收該第二晶片所對應之該韌體資料。
11. 如申請專利範圍第6項所述之集線器裝置，其中該第一晶片之該輸入/輸出介面模組包括至少一通用輸入/輸出(GPIO)接腳，用以傳送該第二啟動信號。
12. 如申請專利範圍第1項所述之集線器裝置，更包括：一震盪器，用以產生一時脈信號，並且由該第一晶片與該第二晶片共用。
13. 一種用以初始化一集線器裝置的方法，其中該集線器裝置包括至少一第一晶片與一第二晶片，以及由該第一晶片與該第二晶片共用並儲存該第一晶片與該第二晶片所對應之韌體資料之一外部記憶體裝置，該方法包括：產生一第一啟動信號，用以致能該第一晶片；由該第一晶片自該外部記憶體裝置讀取該第一晶片所對應 之該韌體資料；產生一第二啟動信號，用以致能該第二晶片；以及由該第二晶片自該外部記憶體裝置讀取該第二晶片所對應之該韌體資料。
14. 如申請專利範圍第13項所述之方法，其中該第二啟動信號係由該第一晶片所產生。
15. 如申請專利範圍第13項所述之方法，其中該第二啟動信號係由一延遲電路於接收該第一啟動信號並等待一預設時間間隔後，根據該第一啟動信號所產生，其中上述預設時間間隔大於該第一晶片讀取該第一晶片所對應之該韌體資料所需的時間。
16. 如申請專利範圍第13項所述之方法，其中由該第一晶片自該外部記憶體裝置讀取該第一晶片所對應之該韌體資料與由該第二晶片自該外部記憶體裝置讀取該第二晶片所對應之該韌體資料之該等步驟相隔一既定時間依序被執行，使得該第一晶片讀取完該外部記憶體裝置後，該第二晶片讀取該外部記憶體裝置。
17. 如申請專利範圍第13項所述之方法，其中該集線器裝置更包括由該第一晶片與該第二晶片共用之一震盪器。
18. 一種用以初始化一集線器裝置的方法，其中該集線器裝置包括至少一第一晶片與一第二晶片，以及由該第一晶片與該第二晶片共用並儲存該第一晶片與該第二晶片所對應之韌體資料之一外部記憶體裝置，該方法包括：產生一第一啟動信號，用以致能該第一晶片； 由該第一晶片自該外部記憶體裝置讀取該第一晶片與該第二晶片所對應之該韌體資料；產生一第二啟動信號，用以致能該第二晶片；以及由該第二晶片自該第一晶片接收該第二晶片所對應之該韌體資料。
19. 如申請專利範圍第18項所述之方法，更包括：由該第二晶片發出一請求信號至該第一晶片，用以請求該第一晶片將該第二晶片所對應之該韌體資料傳送給該第二晶片。
20. 如申請專利範圍第18項所述之方法，其中該第二啟動信號係由該第一晶片所產生。
21. 如申請專利範圍第18項所述之方法，其中該第二啟動信號係由一延遲電路於接收該第一啟動信號並等待一預設時間間隔後，根據該第一啟動信號所產生，其中上述預設時間間隔大於該第一晶片讀取該第一晶片與該第二晶片所對應之該韌體資料所需的時間。
22. 如申請專利範圍第18項所述之方法，其中當該第一晶片被致能後，判斷該外部記憶體裝置是否存在，以及該外部記憶體裝置是否包含有效的韌體資料。
23. 如申請專利範圍第18項所述之方法，其中該集線器裝置更包括由該第一晶片與該第二晶片共用之一震盪器。