CN103383676B - 集线器装置以及用以初始化集线器装置的方法 - Google Patents

集线器装置以及用以初始化集线器装置的方法 Download PDF

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Abstract

一种集线器装置以及用以初始化集线器装置的方法。该集线器装置，包括第一芯片、第二芯片以及外部存储器装置。第一芯片包括至少一第一向上端口与多个第一向下端口。第二芯片包括至少一第二向上端口与多个第二向下端口。外部存储器装置储存第一芯片所对应的固件数据以及第二芯片所对应的固件数据。第一芯片的第一向下端口的一耦接至第二芯片的第二向上端口，以形成一阶梯式集线器。第一芯片与第二芯片依序被致能，且该第一芯片以及该第二芯片依序载入对应的固件数据。

Description

集线器装置以及用以初始化集线器装置的方法
技术领域
本发明涉及一种集线器装置，特别是涉及一种可扩展连接端口数量并且降低制作成本的集线器装置。
背景技术
近年来，越来越多种便携式电子产品被开发出来，像是手机、平板计算机、MP3随身听、随身硬盘、卫星导航、数码相机、手持式游戏装置等等。虽便携式电子产品具有携带方便的优势，但一般而言，当需要传输文档、或更新系统数据时，便携式电子产品仍需要与一主机(例如，计算机)连线。然而，主机装置通常具有有限的连接端口。当多个便携式电子产品同时需要连接至主机时，就必须利用集线器装置来扩展连接端口的数量。
有鉴于此，集线器装置所支持的连接端口的数量与工作效能可进一步加以改良。
发明内容
根据本发明的一实施例，一种集线器装置，包括第一芯片、第二芯片以及外部存储器装置。第一芯片包括至少一第一向上端口与多个第一向下端口。第二芯片包括至少一第二向上端口与多个第二向下端口。外部存储器装置储存第一芯片所对应的固件数据以及第二芯片所对应的固件数据。第一芯片的第一向下端口的一耦接至第二芯片的第二向上端口，以形成一阶梯式集线器。第一芯片与第二芯片依序被致能，且第一芯片以及第二芯片依序载入对应的固件数据。
根据本发明的另一实施例，一种用以初始化集线器装置的方法，其中该集线器装置包括至少第一芯片与第二芯片，以及由第一芯片与一第二芯片共用并储存第一芯片与第二芯片所对应的固件数据的一外部存储器装置，该方法包括:产生第一启动信号，用以致能第一芯片；由第一芯片自外部存储器装置读取第一芯片所对应的固件数据；产生第二启动信号，用以致能第二芯片；以及由第二芯片自外部存储器装置读取第二芯片所对应的固件数据。
根据本发明的又另一实施例，一种用以初始化集线器装置的方法，其中该集线器装置包括至少第一芯片与第二芯片，以及由第一芯片与一第二芯片共用并储存第一芯片与第二芯片所对应的固件数据的一外部存储器装置，该方法包括:产生第一启动信号，用以致能第一芯片；由第一芯片自外部存储器装置读取第一芯片与第二芯片所对应的固件数据；产生第二启动信号，用以致能第二芯片；由第二芯片自第一芯片接收第二芯片所对应的固件数据。
基于上述，本发明提供一种集线器装置以及其初始化方法，可根据既有的集线器有效实现连接端口数量扩展(portextension)的效果，并且可通过共用外部存储器装置的设计，有效降低集线器装置的制作成本。
附图说明
图1是显示根据本发明的一实施例所述集线器装置示意图。
图2是显示根据本发明的另一实施例所述集线器装置示意图。
图3是显示根据本发明的又另一实施例所述集线器装置示意图。
图4是显示根据本发明的又另一实施例所述的集线器装置示意图。
图5是显示根据本发明的又另一实施例所述的集线器装置示意图。
图6是显示根据本发明的又另一实施例所述的集线器装置示意图。
图7是显示根据本发明的又另一实施例所述的集线器装置示意图。
图8是显示根据本发明的又另一实施例所述的集线器装置示意图。
图9是显示根据本发明的又另一实施例所述的集线器装置示意图。
图10是显示根据本发明的又另一实施例所述的集线器装置示意图。
图11是显示根据本发明的又另一实施例所述的集线器装置示意图。
图12是显示根据本发明的一实施例所述的芯片的方块图。
图13是显示根据本发明的又另一实施例所述的集线器装置示意图。
图14是显示根据本发明的又另一实施例所述的集线器装置示意图。
图15是显示根据本发明的又另一实施例所述的集线器装置示意图。
图16是显示根据本发明的一实施例所述的用以初始化一集线器装置的方法流程图。
图17是显示根据本发明的另一实施例所述的用以初始化一集线器装置的方法流程图。
图18是显示根据本发明的一实施例所述的芯片根据启动程序启动的流程图。
附图符号说明
50主机
100、200、300、400、500、600、700、800、900、1000、1100、1300、1400、1500集线器装置
110、120、210、220、230、310、320、330、410、420、430、510、520、530、610、620、630、710、720、730、810、820、830、910、920、930、1010、1020、1030、1110、1120、1130、1210、1310、1320、1410、1420、1510、1520芯片
150、250、350、450、550、650、750、850、950、1050、1150、1350、1450、1550外部存储器装置
440、540、640、740、840、940、1040、1140、1340、1440、1540启动电路
461、462、463、561、562、563、660、760、861、862、863、961、962、963、1060、1160晶体震荡器
591、592、593、791、792、793、991、992、993、1191、1192、1193延迟电路
1211处理器
1212内部静态随机存取存储器
1213内部只读存储器
1214输入/输出接口模块
1215寄存器
1380、1385、1485、1585开关电路
1390、1395、1490、1495、1590、1595总线
1380_1、1380_2开关
C电容
CLK时钟信号输入端；
DN向下端口
GPIO1_1、GPIO2_1、GPIO2_2、SPI_CS#接脚
R电阻
RST重置信号输入端
SStart启动信号
UP向上端口
VDD电压
具体实施方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并结合附图详细说明如下。
实施例：
本发明提出一种全新的集线器装置架构，其可根据既有的集线器有效实现连接端口数量扩展(portextension)的效果，并且可通过共用外部存储器装置的设计，有效降低集线器装置的制作成本。此外，于本发明的一些实施例中，亦可通过共用晶体震荡器的设计，更进一步降低集线器装置的制作成本。
根据本发明的一实施例，集线器装置可包含多个芯片以及一个可供该些芯片共用的外部存储器装置。各芯片可以是一集线器芯片，包含至少一向上端口与多个向下端口，用以提供集线器功能。换言之，各芯片本身就可以被单独实施为一集线器装置的集线器芯片。然而，于本发明的实施例中，至少一芯片的向下端口耦接至一个或多个芯片的向上端口，以形成一阶梯式(tiered)集线器。如此一来，可根据既有的集线器芯片有效实现连接端口数量扩展(portextension)的效果。此外，于本发明的实施例中，并不会为各芯片配置一个专属的外部存储器装置，而是仅于集线器装置中配置一个该些芯片共用的外部存储器装置，如此一来，可进一步降低集线器装置的制作成本。以下段落将针对本发明所提出的集线器装置作更详细的介绍。
图1是显示根据本发明的一实施例所述集线器装置示意图。集线器装置100可至少包括芯片110与120、以及配置于芯片110与120外部的外部存储器装置150。芯片110与120分别包括至少一向上端口UP与多个向下端口DN。芯片110的向上端口UP可耦接至一主机50，并且芯片110的一向下端口DN耦接至芯片120的向上端口UP，以形成一阶梯式(tiered)集线器。于此实施例中，芯片110可被视为集线器装置100的第一层(tier)或最上层芯片，而芯片120可被视为集线器装置100的第二层或最底层芯片。
图2是显示根据本发明的另一实施例所述集线器装置示意图。集线器装置200可至少包括芯片210、220与230、以及配置于芯片210、220与230外部的外部存储器装置250。芯片210、220与230分别包括至少一向上端口UP与多个向下端口DN。芯片210的向上端口UP可耦接至一主机50，并且芯片210的两个向下端口DN分别耦接至芯片220与230的向上端口UP，以形成一阶梯式(tiered)集线器。于此实施例中，芯片210可被视为集线器装置200的第一层(tier)或最上层芯片，而芯片220与230可被视为集线器装置100的第二层或最底层芯片。
图3是显示根据本发明的又另一实施例所述集线器装置示意图。集线器装置300可至少包括芯片310、320与330、以及配置于芯片310、320与330外部的外部存储器装置350。芯片310、320与330分别包括至少一向上端口UP与多个向下端口DN。芯片310的向上端口UP可耦接至一主机50，并且一向下端口DN耦接至芯片320的向上端口UP，而芯片320的一向下端口DN还耦接至芯片330的向上端口UP，以形成一阶梯式(tiered)集线器。于此实施例中，芯片310可被视为集线器装置300的第一层(tier)或最上层芯片，芯片320可被视为集线器装置300的第二层芯片，而芯片330可被视为集线器装置300的第三层或最底层芯片。
值得注意的是，图1至图3仅显示出多种可能的阶梯式集线器设计的其中三种，而本发明并不限于图1至图3所示的结构，本领域技术人员可根据以上所介绍的概念做些许的更动与润饰，推导出其它不同的架构。因此本发明的保护范围是以本发明的权利要求为准。此外，为了简化说明，图1至图3仅显示集线器装置的部分元件，本领域技术人员可理解集线器装置尚包含其它未显示于图1至图3的元件，并可根据本领域的通常知识推导出其它元件，因此本发明并不限于图1至图3所示的结构。
如上所述，于本发明的实施例中，仅于集线器装置中配置一个各芯片共用的外部存储器装置，如此一来可有效降低集线器装置的制作成本。根据本发明的实施例，此共用的外部存储器装置用以储存各芯片所对应的固件数据，所述的固件数据可包括固件或软件程序，以及相关参数或诸如各芯片运作过程中需要的查找表(lookuptable)等数据。当各芯片被致能后，可载入对应的固件数据，用以完成初始化的程序。在初始化后，各芯片可藉由执行对应的固件或软件程序开始运作。以下段落将介绍本发明中多种共用外部存储器装置的实施方式。
图4是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置400可至少包括芯片410、420与430、启动电路440、晶体震荡器461、462与463、以及配置于芯片410、420与430外部的外部存储器装置450。根据本发明的实施例，芯片410、420与430可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。
启动电路440可产生启动信号SStart，并将启动信号SStart传送至芯片410的一重置信号输入端RST，用以致能/重置芯片410。举例而言，当集线器装置400被供电时，启动电路440可根据接收到的电源产生启动信号SStart。
晶体震荡器461、462与463分别用以产生一时钟信号，并供应至芯片410、420与430的一时钟信号输入端CLK。上述芯片410、420与430可根据对应的时钟信号执行超高速(例如USB3.0)或非超高速(例如USB2.0或USB1.0)的信息传输。
于此实施例中，芯片410为集线器装置400的第一层或最上层芯片。当芯片410接收到启动信号SStart后，会被致能或重置。接着，芯片410取得外部存储器装置450的控制权，以自外部存储器装置450读取所对应的固件数据。在一实施例中，芯片410将之存入芯片410的内部存储器装置(图未示)，用以完成初始化的程序。完成初始化程序后，芯片410可进一步产生启动信号，并将启动信号传送至芯片420的一重置信号输入端RST，用以致能/重置芯片420。值得注意的是，芯片410自外部存储器装置450取得所需的固件数据后，芯片410会释放该外部存储器装置450的控制权。藉此，其他的芯片(例如芯片420或430)被致能或重置后，可取得该外部存储器装置450的控制权，以读取所需的固件数据，进而实现多个芯片410、420与430共用一个该外部存储器装置450的目的。于此实施例中，芯片420为集线器装置400的第一层以外的其它层芯片。
同样地，当芯片420接收到启动信号后，会被致能或重置。接着，芯片420取得外部存储器装置450的控制权，以自外部存储器装置450读取所对应的固件数据。在一实施例中，芯片420将之存入芯片420的内部存储器装置(图未示)，用以完成初始化的程序。如前所述，芯片420取得所需的固件数据后，会释放该外部存储器装置450的控制权。接着，芯片420可进一步产生启动信号，并将启动信号传送至芯片430的一重置信号输入端RST，用以致能/重置芯片430。于此实施例中，芯片430为集线器装置400的第一层以外的其它层芯片。
同样地，当芯片430接收到启动信号后，会被致能或重置。接着，芯片430开始自外部存储器装置450读取芯片430所对应的固件数据。在一实施例中，芯片430将之存入芯片430的内部存储器装置(图未示)，用以完成初始化的程序。
在一实施例中，外部存储器装置450通过一串行外设接口(SerialPeripheralInterface，简称SPI)总线或内部整合电路(Inter-IntegratedCircuit，简称I2C)总线与芯片410、420与430相连。以SPI总线为例，各芯片410、420与430可由SPI的接脚SPI_CS#施加不同电压以取得或释放外部存储器装置450的控制权。于此实施例中，芯片410可以是集线器装置400的主控芯片，而芯片410、420与430所对应的固件数据可以是相同或不同的固件数据。因此，在依序初始化的过程中，芯片410、420与430可存取外部存储器装置450的相同或不同的存储器区块。然而，外部存储器装置450(例如为SPI总线的EERPOM)通常无法让多个芯片同时进行数据存取。因此在本实施例中，藉由依序产生的启动信号，控制一芯片存取完外部存储器装置450后，另一芯片才会存取共用的外部存储器装置450，以避免发生碰撞(即，两芯片同时存取共用的外部存储器装置450)。
图5是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置500可至少包括芯片510、520与530、启动电路540、晶体震荡器561、562与563、延迟电路591、592与593、以及配置于芯片510、520与530外部的外部存储器装置550。根据本发明的实施例，芯片510、520与530可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。
值得注意的是，图5与图4的元件大致相同，差别仅在于集线器装置500的第一层以外的其它层芯片所接收到的启动信号分别通过延迟电路591、592与593根据启动信号SStart而产生。因此，相关的描述可参考至图4的介绍，并于此不再赘述。启动电路540可产生启动信号SStart，并将启动信号SStart传送至芯片510，用以致能/重置芯片510。此外，启动电路540产生的启动信号SStart也同步的传送至延迟电路591。延迟电路591延迟启动信号SStart，并于一预设时间间隔后产生另一启动信号至芯片520以及延迟电路592。在一实施例中，延迟电路591可等待或将启动信号SStart延迟上述预设时间间隔后，再传送至芯片520以及延迟电路592。类似的，延迟电路592可等待或将启动信号SStart延迟上述预设时间间隔后，再传送至芯片530以及延迟电路593。在本实施例中，上述预设时间间隔大于各芯片读取其所对应的固件数据所需的时间。在另一实施例中，上述预设时间间隔大于各芯片读取其所对应的固件数据并完成初始化所需的时间。藉此，可避免外部存储器装置550同时被不同的芯片存取。值得注意的是，于本发明的其它实施例中，集线器装置的各芯片所接收到的启动信号亦可通过不同的启动电路产生，只要控制各芯片所接收到的启动信号的时序以避免外部存储器装置550同时被不同的芯片存取即可。
图6是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置600可至少包括芯片610、620与630、启动电路640、晶体震荡器660、以及配置于芯片610、620与630外部的外部存储器装置650。根据本发明的实施例，芯片610、620与630可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。
图6与图4的元件大致相同，差别仅在于芯片610、620与630共用同一晶体震荡器660所产生的时钟信号。因此，相关的描述可参考至图4的介绍，并于此不再赘述。
图7是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置700可至少包括芯片710、720与730、启动电路740、晶体震荡器760、延迟电路791、792与793、以及配置于芯片710、720与730外部的外部存储器装置750。根据本发明的实施例，芯片710、720与730可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。
图7与图5的元件大致相同，差别仅在于芯片710、720与730共用同一晶体震荡器760所产生的时钟信号。因此，相关的描述可参考至图4与图5的介绍，并于此不再赘述。
图8是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置800可至少包括芯片810、820与830、启动电路840、晶体震荡器861、862与863、以及配置于芯片810、820与830外部的外部存储器装置850。根据本发明的实施例，芯片810、820与830可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。
图8与图4的元件大致相同，差别仅在于集线器装置800的第一层芯片810耦接至外部存储器装置850，用以自外部存储器装置850读取芯片810、820与830所对应的固件数据，并将之存入芯片810的内部存储器装置(图未示)。当芯片820与830在依序被致能时，会进一步自芯片810接收对应的固件数据。在本实施例中，芯片820、830接收由芯片810传送的固件数据，而非直接存取外部存储器装置850的固件数据。换句话说，在本实施例中，仅有最上层芯片(如芯片810)是直接连接外部存储器装置850，其他下层芯片(如芯片820、830)并未直接连接外部存储器装置850。上述的下层芯片可接收其上层芯片传送的固件数据，以完成初始化的程序。
芯片810、820与830之间可通过一传输总线互相连接，例如，串行外设接口(SerialPeripheralInterface，简称SPI)总线、系统管理(SystemManagement，简称SM)总线、内部整合电路(Inter-IntegratedCircuit，简称I2C)总线等。
值得注意的是，于本发明的其它实施例，芯片810亦可不将芯片820与830所对应的固件数据存入内部存储器装置，而是在芯片820与830的进行初始化的过程时，直接将自外部存储器装置850读出的芯片820与830所对应的固件数据分别传送至芯片820与830。此外，如上述，芯片810、820与830所对应的固件数据可以是相同或不同的固件数据。此外，值得注意的是，于本发明的其它实施例，芯片830亦可改为自芯片820接收对应的固件数据。例如，在接收对应的固件数据时，芯片820亦可同时接收芯片830所对应的固件数据。此外，芯片810(或者于一些实施例中，芯片820)可主动或被动地(例如，因应一请求信号)将芯片820与830(或者于一些实施例中，芯片830)所对应的固件数据传送出去。
其它与图8相关的描述可参考至图4的介绍，并于此不再赘述。
图9是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置900可至少包括芯片910、920与930、启动电路940、晶体震荡器961、962与963、延迟电路991、992与993、以及配置于芯片910、920与930外部的外部存储器装置950。根据本发明的实施例，芯片910、920与930可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。
值得注意的是，图9与图5的元件大致相同，差别仅在于芯片920是由上层芯片910取得对应的固件数据，而非直接存取外部存储器装置950。此外，芯片930也是由上层芯片(例如芯片910或920)取得对应的固件数据，而非直接存取外部存储器装置950。因此，其它相关的描述可参考至图4、图5与图8的介绍，并于此不再赘述。
图10是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置1000可至少包括芯片1010、1020与1030、启动电路1040、晶体震荡器1060、以及配置于芯片1010、1020与1030外部的外部存储器装置1050。根据本发明的实施例，芯片1010、1020与1030可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。
值得注意的是，图10与图8的元件大致相同，差别仅在于芯片1010、1020与1030共用同一晶体震荡器1060所产生的时钟信号。因此，相关的描述可参考至图4与图8的介绍，并于此不再赘述。
图11是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置1100可至少包括芯片1110、1120与1130、启动电路1140、晶体震荡器1160、延迟电路1191、1192与1193、以及配置于芯片1110、1120与1130外部的外部存储器装置1150。根据本发明的实施例，芯片1110、1120与1130可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。
值得注意的是，图11与图9的元件大致相同，差别仅在于芯片1110、1120与1130共用同一晶体震荡器1160所产生的时钟信号。因此，相关的描述可参考至图4、图5、图8与图9的介绍，并于此不再赘述。
如上述，于根据本发明的实施例，集线器装置内的芯片所接收的控制信号会依序被产生，用以依序致能各芯片，并避免发生碰撞(即，两芯片同时存取共用的外部存储器装置)。以下段落将介绍本发明中多种依序致能芯片的实施方式。
图12是显示根据本发明的一实施例所述的芯片的方块图。根据本发明的一实施例，芯片1210可以是集线器装置内的任一层芯片，包括至少一向上端口UP、多个向下端口DN、处理器1211、内部静态随机存取存储器1212、内部只读存储器1213、输入/输出接口模块1214以及寄存器1215。处理器1211用以执行储存于内部静态随机存取存储器1212或内部只读存储器1213内的软件及固件程序，用以维持芯片的运作。以下段落将结合图12所示的芯片的方块图介绍本发明中多种依序致能各芯片的实施方式。
图13是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置1300可至少包括芯片1310与1320、启动电路1340、开关电路1380与1385、以及配置于芯片1310与1320外部的外部存储器装置1350。根据本发明的实施例，芯片1310与1320可依序被致能，用以依序由外部存储器装置1350载入对应的固件数据，以完成初始化的程序。于此实施例中，外部存储器装置1350通过SPI总线与芯片1310与1320相连，且外部存储器装置1350经由SPI总线耦接芯片1310与1320的输入/输出接口模块。在一实施例中，上述SPI总线中的接脚SPI_CS#耦接芯片1310与1320的上述输入/输出接口模块的通用型输入输出(GPIO)接脚。且芯片1310控制开关电路1380，以选择导通芯片1310的GPIO接脚与接脚SPI_CS#之间的传输路径，或导通芯片1320的GPIO接脚与接脚SPI_CS#之间的传输路径。藉此，可使芯片1310或芯片1320取得外部存储器装置1350的控制权。
启动电路1340耦接一电压输入端VDD以及芯片1310，且包含串联的电阻R与电容C。当集线器装置1300被供电时，启动电路1340会根据电压输入端VDD上的电压产生启动信号SStart，并将启动信号SStart传送至芯片1310的一重置信号输入端RST，用以致能/重置芯片1310。于芯片1310进行初始化的过程中，其处理器会将GPIO接脚中的接脚GPIO1_1以及接脚GPIO2_1上的电压设置为一第一既定电平（举例而言为低电压电平）。藉此设定接脚GPIO1_1上的电压为第一既定电平来控制开关电路1380的切换，以导通芯片1310的接脚GPIO2_1与接脚SPI_CS#之间的传输路径。如此一来，可使接脚GPIO2_1上的电压(第一既定电平)耦接至SPI_CS#接脚以取得外部存储器装置1350的控制权，进而存取进行初始化所需的固件数据。
在图13中，开关电路1380可包括两互补的开关1380_1、1380_2，例如两晶体管-晶体管逻辑(Transistor-TransistorLogic，简称TTL)。开关1380_1的控制端、输入端以及输出端分别耦接接脚GPIO1_1、接脚GPIO2_1以及接脚SPI_CS#。开关1380_2的控制端、输入端以及输出端分别耦接接脚GPIO1_1、接脚GPIO2_2以及接脚SPI_CS#。请注意，由于开关1380_1、1380_2为两互补的开关，且两开关的控制端均耦接接脚GPIO1_1，因此接脚SPI_CS#不会同时耦接接脚GPIO2_1以及接脚GPIO2_2上的电压。藉此可避免外部存储器装置1350同时被芯片1310与芯片1320存取。
当芯片1310取得外部存储器装置1350的控制权后，芯片1310可通过SPI总线1390自外部存储器装置1350接收对应的固件数据，并且将之写入芯片1310的内部静态随机存取存储器。当芯片1310完成初始化后，芯片1310的处理器即可将接脚GPIO1_1上的电压由原来的第一既定电平设定为第二既定电平（举例而言为高电压电平）。藉此，可控制开关电路1380的切换，以关闭芯片1310的接脚GPIO2_1与接脚SPI_CS#之间的传输路径，且导通芯片1320的接脚GPIO2_2与接脚SPI_CS#之间的传输路径。如此一来，即可使芯片1310释放外部存储器1350的控制权。如图13所示，接脚GPIO1_1除了耦接开关电路1380外，还耦接开关电路1385。即芯片1310可藉由接脚GPIO1_1上的电压来控制开关电路1380以及开关电路1385。在释放外部存储器装置1350的控制权时，也同时导通开关电路1385，藉此可产生第二启动信号传送至芯片1320的重置信号输入端RST，用以致能/重置芯片1320。于芯片1320进行初始化的过程中，芯片1320的处理器会将GPIO接脚中的接脚GPIO2_2上的电压设置为第一既定电平（举例而言为低电压电平）。值得注意的是，当芯片1320被致能/重置时，芯片1310已经释放了外部存储器装置1350的控制权，且开关电路1380也已经导通接脚GPIO2_2与接脚SPI_CS#之间的传输路径。因此，芯片1320可通过接脚GPIO2_2上的电压(即第一既定电平)取得外部存储器装置1350的控制权。接着，芯片1320可通过SPI总线1395自外部存储器装置1350接收对应的固件数据，并且将之写入芯片1320的内部静态随机存取存储器，以完成初始化的程序。请注意，为了便于描述本发明如何通过接脚SPI_CS#SPI使多个芯片依序取得外部存储器装置1350的控制权，图13中的SPI总线1390或SPI总线1395并未包括接脚SPI_CS#SPI。但在实际操作中，SPI总线1390或SPI总线1395是包括接脚SPI_CS#SPI。
值得注意的是，本发明并不限于以上所述的GPIO脚位的电压电平设置方式以及开关电路的控制逻辑。任何可实现相同或相似的操作结果的设置方式与控制逻辑均可应用于本发明的各实施例中。
图14是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置1400可至少包括芯片1410与1420、启动电路1440、开关电路1485、以及配置于芯片1410与1420外部的外部存储器装置1450。根据本发明的实施例，芯片1410与1420可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。于此实施例中，外部存储器装置1450通过SPI总线与芯片1410与1420相连，而芯片1410与1420的输入/输出接口模块可包括多个GPIO接脚。如图14所示，开关电路1485耦接于芯片1410的多个GPIO接脚中的接脚GPIO1_1以及芯片1420的重置信号输入端RST之间。外部存储器装置1450的接脚SPI_CS#耦接芯片1410的多个GPIO接脚中的接脚GPIO1_1以及芯片1420的多个GPIO接脚中的接脚GPIO2_2。
于此实施例中，芯片1420的启动/重置时序是由芯片1410所控制。
当芯片1410根据启动电路1440的启动信号SStart被启动/或重置，此时芯片1410的处理器设定接脚GPIO1_1的电压为前述的第一既定电平（举例而言为低电压电平)以取得外部存储器装置1450的控制权，并且通过SPI总线1490由外部存储器装置1450存取所需的固件数据，并且将之写入芯片1410的内部静态随机存取存储器。此时，由于接脚GPIO1_1的电压为第一既定电平（举例而言为低电压电平），开关电路1485并不会导通以启动/重置芯片1420。当芯片1410完成初始化操作或由外部存储器装置1450读取所需的固件数据后，芯片1410的处理器藉由设定接脚GPIO1_1的电压为前述的第二既定电平（举例而言为高电压电平)以释放SPI总线的主控权，同时由于接脚GPIO1_1的电压电平的转换(例如由低电压电平转换为高电压电平)，可切换开关电路1485，使芯片1420被启动/或重置。
芯片1420离开启动/重置的状态后，芯片1420的处理器设定接脚GPIO2_2的电压设定为前述的第一既定电平（举例而言为低电压电平)以取得外部存储器装置1450的控制权，并且通过SPI总线1495由外部存储器装置1450存取所需的固件数据，并且将之写入芯片1420的内部静态随机存取存储器，以完成初始化的程序。请注意，在芯片1420取得外部存储器装置1450的控制权之前，芯片1410已经释放了外部存储器装置1450的控制权。
图15是显示根据本发明的又另一实施例所述的集线器装置示意图。集线器装置1500可至少包括芯片1510与1520、启动电路1540、开关电路1585、以及配置于芯片1510与1520外部的外部存储器装置1550。根据本发明的实施例，芯片1510与1520可依序被致能，用以依序载入对应的固件数据，以完成初始化的程序。于此实施例中，外部存储器装置1550通过SPI总线1590与芯片1510相连，芯片1510通过总线1595与芯片1520相连，而芯片1510与1520的输入/输出接口模块可包括多个GPIO接脚。如图15所示，开关电路1585耦接于芯片1510的多个GPIO接脚中的接脚GPIO1_1以及芯片1520的重置信号输入端RST之间。外部存储器装置1550的接脚SPI_CS#也耦接芯片1510的接脚GPIO1_1。
于此实施例中，芯片1520的启动/重置时序是由芯片1510所控制。
当芯片1510根据启动电路1540的启动信号SStart被启动/或重置，此时芯片1510的处理器设定接脚GPIO1_1的电压为前述的第一既定电平（举例而言为低电压电平)以取得外部存储器装置1450的控制权，并且通过SPI总线1590由外部存储器装置1450读取所需的固件数据。值得注意的是，与图14不同的是，于此实施例中，芯片1510可同时读取芯片1520进行初始化程序所需的固件数据。此时，由于接脚GPIO1_1的电压为第一既定电平（举例而言为低电压电平），开关电路1585并不会导通以启动/重置芯片1520。
当芯片1510完成初始化操作后，芯片1510的处理器藉由设定接脚GPIO1_1的电压设定为前述的第二既定电平（举例而言为高电压电平)以释放SPI总线的主控权，同时由于接脚GPIO1_1的电压电平的转换(例如由低电压电平转换为高电压电平)，可切换开关电路1585，使得芯片1520被启动/或重置。
芯片1520离开启动/重置的状态后，芯片1510的处理器可藉由执行对应的固件程序，开始将芯片1520进行初始化程序所需的固件数据通过芯片1510与芯片1520之间的总线1595传送至芯片1520。接着芯片1520可将接收到的固件数据写入内部静态随机存取存储器，以完成初始化程序。此外，芯片1510可进一步通过总线1595设定芯片1520内部的寄存器，以致使芯片1520之后可直接执行内部静态随机存取存储器内所储存的程序。值得注意的是，在本实施例中，芯片1520被致能后，可直接执行内部静态随机存取存储器内所储存的程序，而不用通过外部存储器装置1550的接脚SPI_CS#取得外部存储器装置1550内所储存的程序。因此芯片1520的输入/输出接口模块的GPIO接脚(例如前述实施例中多个GPIO接脚中的接脚GPIO2_2)可不耦接外部存储器装置1550的接脚SPI_CS#。
在一实施例中，芯片1510与芯片1520之间的总线1595可以是SM总线、I2C总线或SPI总线等。且上述SM总线、I2C总线或SPI总线可通过芯片1510与1520的输入/输出接口模块中的多个GPIO接脚来实现。此外，如上述，芯片1510可主动将芯片1520所对应的固件数据传送至芯片1520，或者由芯片1520发出一请求信号至芯片1510，而芯片1510因应此请求信号将芯片1520所对应的固件数据传送至芯片1520。因此，本发明并不限于任一种实施方式。
图16是显示根据本发明的一实施例所述的用以初始化一集线器装置的方法流程图。值得注意的是，为简化说明，于此实施例中集线器装置包含两芯片以及两芯片共用的一外部存储器装置。首先，产生第一启动信号，用以致能第一芯片(步骤S1602)。如上述，第一启动信号可以是由启动电路所产生。接着，由第一芯片自外部存储器装置读取第一芯片所对应的固件数据(步骤S1604)，在一实施例中，由第一芯片可将第一芯片所对应的固件数据写入第一芯片的内部静态随机存取存储器。此外，产生第二启动信号，用以致能第二芯片(步骤S1606)。如上述，第二启动信号可以是由其它电路(例如，其它启动电路或延迟电路)所产生，或者由第一芯片所产生。此外，步骤S1606可执行与步骤S1604同时执行。最后，当第一芯片结束读取或释放存取外部存储器装置的控制权后，由第二芯片自外部存储器装置读取第二芯片所对应的固件数据(步骤S1608)，在一实施例中由第二芯片将第二芯片所对应的固件数据写入第二芯片的内部静态随机存取存储器。
图17是显示根据本发明的另一实施例所述的用以初始化一集线器装置的方法流程图。值得注意的是，为简化说明，于此实施例中集线器装置包含两芯片以及两芯片共用的一外部存储器装置。首先，产生第一启动信号，用以致能第一芯片(步骤S1702)。如上所述，第一启动信号可以是由启动电路所产生。接着，由第一芯片自外部存储器装置读取第一芯片与第二芯片所对应的固件数据，在一实施例中，由第一芯片将第一芯片与第二芯片所对应的固件数据写入第一芯片的内部静态随机存取存储器(步骤S1704)。此外，产生第二启动信号，用以致能第二芯片(步骤S1706)。如上述，第二启动信号可以是由其它电路(例如，其它启动电路或延迟电路)所产生，或者由第一芯片所产生。此外，步骤S1706可与步骤S1704同时执行。最后，由第二芯片自第一芯片接收第二芯片所对应的固件数据、并且将第二芯片所对应的固件数据写入第二芯片的内部静态随机存取存储器(步骤S1708)。如上述，第一芯片可主动将第二芯片所对应的固件数据传送给第二芯片，或是因应第二芯片所发出的一请求信号传送。
以上段落是通过装置结构图与方法流程图介绍集线器装置的运作。而对于各芯片的运作而言，于本发明的一些实施例中，各芯片同时需要判断外部存储器装置是否存在，来决定是否自外部存储器装置载入固件数据。此外，由于各层芯片可能会有一些不同的操作，因此于本发明的一些实施例中，芯片会需要判断自己是属于阶层式集线器装置的哪一层芯片。举例而言，不同层芯片对于过电流(overcurrent)发生时所需的处理可能不尽相同。此外，于一些由第一层芯片致能/重置其它芯片、和/或仅第一层芯片存取外部存储器装置的实施例中，各芯片也需判断自己是否为第一层芯片。若是，则第一层芯片需产生对应的信号用以致能/重置其它芯片、为其它层存取对应的固件数据、和/或设定其它层芯片的寄存器设定值等。若否，则其它层芯片需等待第一层芯片传送对应的固件数据，或是主动发出请求信号至第一层芯片。
根据本发明的一些实施例，各芯片可根据GPIO脚位的电压电平判断自己是属于阶层式集线器装置的哪一层芯片。GPIO脚位的电压电平可于制作集线器装置时被设定好。根据本发明的另一些实施例，各芯片亦可根据内部只读存储器(ROM)内所储存的数据判断自己是属于阶层式集线器装置的哪一层芯片。一般而言，内部只读存储器内会储存一些可协助芯片维持基本运作的程序，例如，启动程序(bootsequence)及其它基本程序，以及一些重要信息，例如，一些存取外部存储器装置的位址的相关信息等。
图18是显示根据本发明的一实施例所述的芯片根据启动程序启动的流程图。当芯片被致能/或重置时，可先根据芯片内的寄存器的设定值决定先执行哪个存储器装置所储存的程序。一般而言，寄存器会预先设定好由内部只读存储器(ROM)执行开机动作。因此，处理器会先执行启动程序。根据启动程序，处理器首先会判断外部存储器装置是否存在，并且是否包含有效的固件数据(步骤S1802)。举例而言，若外部存储器装置存在，处理器可自外部存储器装置读取一些表头(header)内容，以取得固件数据的位址及数据量大小相关信息，并根据这些信息判断固件数据是否存在且是否为有效的数据。
若外部存储器装置存在且固件数据为有效的，则处理器会开始存取外部存储器装置，以取得对应的固件数据，在一实施例中处理器将之储存于内部静态随机存取存储器中(步骤S1804)。之后处理器可执行内部静态随机存取存储器中所储存的程序(步骤S1806)，并根据此程序运作。举例而言，处理器可驱动一软件重开机程序，用以自内部静态随机存取存储器重新开机，并执行内部静态随机存取存储器中所储存的程序。举另一例，处理器亦可以通过更改寄存器的设定值，用以于载入固件数据后，改为执行内部静态随机存取存储器中所储存的程序。
若外部存储器装置不存在，或外部存储器装置存在但固件数据为无效的，则处理器直接执行内部只读存储器(ROM)内所储存的基本程序(步骤S1808)，并根据此程序运作。
本发明的上述实施例能够以多种方式执行，例如使用硬件、软件或其结合来执行。本领域技术人员应了解执行上述功能的任何组件或组件的集合可被视为一个或多个控制上述功能的处理器。此一个或多个处理器可以多种方式执行，例如藉由指定硬件，或使用微码或软件来编程的通用硬件来执行上述功能。
权利要求中用以修饰元件的“第一”、“第二”、“第三”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，本领域技术人员在不脱离本发明的精神和范围的前提下，可做些许的更动与润饰，因此本发明的保护范围是以本发明的权利要求为准。

Claims (10)

1.一种集线器装置，包括：
一第一芯片，包括至少一第一向上端口与多个第一向下端口；
一第二芯片，包括至少一第二向上端口与至少一个第二向下端口；
一外部存储器装置，储存该第一芯片所对应的固件数据以及该第二芯片所对应的固件数据；以及
一启动电路，用以产生一第一启动信号至该第一芯片，
其中，该第一芯片的该等第一向下端口之一耦接至该第二芯片的该第二向上端口，以形成一阶梯式集线器，并且该第一芯片与该第二芯片依序被致能，且该第一芯片以及该第二芯片依序载入对应的该固件数据，
其中该第一芯片根据该第一启动信号被致能，用以自该外部存储器装置读取该第一芯片与该第二芯片所对应的该固件数据，随后该第一芯片产生一第二启动信号至该第二芯片，
其中该第二芯片根据该第二启动信号被致能，用以自该第一芯片接收该第二芯片所对应的该固件数据。
2.如权利要求1所述的集线器装置，还包括：
一延迟电路，用以延迟该第一启动信号，并于一预设时间间隔后产生该第二启动信号至该第二芯片。
3.如权利要求1所述的集线器装置，其中该第一芯片与该第二芯片分别还包括：
一处理器；
一内部静态随机存取存储器；以及
一输入/输出接口模块。
4.如权利要求3所述的集线器装置，其中该第一芯片将该第一芯片与该第二芯片所对应的该固件数据写入该第一芯片的该内部静态随机存取存储器，并且通过该第一芯片的该输入/输出接口模块将该第二启动信号传送至该第二芯片，用以致能该第二芯片。
5.如权利要求4所述的集线器装置，其中该第一芯片经由该第一芯片的该输入/输出接口模块及一第一串行外设接口总线或一第一内部整合电路总线自该外部存储器装置读取该第一芯片与该第二芯片所对应的该固件数据，该第二芯片经由该第二芯片的该输入/输出接口模块的一第二串行外设接口总线、一第二内部整合电路总线或一系统管理总线自该第一芯片接收该第二芯片所对应的该固件数据。
6.如权利要求3所述的集线器装置，其中该第一芯片的该输入/输出接口模块包括至少一通用输入/输出接脚，用以传送该第二启动信号。
7.如权利要求1所述的集线器装置，还包括：
一晶体震荡器，用以产生一时钟信号，并且由该第一芯片和该第二芯片共用。
8.一种用以初始化一集线器装置的方法，其中该集线器装置包括至少一第一芯片与一第二芯片，以及由该第一芯片与该第二芯片共用并储存该第一芯片与该第二芯片所对应的固件数据的一外部存储器装置，该方法包括:
产生一第一启动信号，用以致能该第一芯片；
由该第一芯片自该外部存储器装置读取该第一芯片与该第二芯片所对应的该固件数据；
产生一第二启动信号，用以致能该第二芯片；以及
由该第二芯片自该第一芯片接收该第二芯片所对应的该固件数据。
9.如权利要求8所述的方法，其中当该第一芯片被致能后，判断该外部存储器装置是否存在，以及该外部存储器装置是否包含有效的固件数据。
10.如权利要求8所述的方法，其中该集线器装置还包括一晶体震荡器，由该第一芯片和该第二芯片共用。
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