CN115410620A - 防止偏置温度不稳定性的功率节省模式切换 - Google Patents

防止偏置温度不稳定性的功率节省模式切换 Download PDF

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Abstract

本公开涉及防止偏置温度不稳定性的功率节省模式切换。用于在配置成接收用于存储器装置的多个命令类型的命令流水线中引入切换信号的系统和方法。切换电路系统配置成当所述存储器装置处于功率节省模式中且所述命令流水线不含有效命令时，将所述切换信号引入到所述命令流水线的至少一部分中。当在所述功率节省模式期间断言在所述功率节省模式中无效的命令时，通过停用数据选通来阻止所述切换引起写入。

Description

防止偏置温度不稳定性的功率节省模式切换
技术领域
本公开的实施例大体上涉及半导体装置的领域。更具体地说，本公开的实施例涉及引入切换以减轻存储器装置的降级。
背景技术
半导体装置(例如，存储器装置)可利用功率节省模式来在装置的非活动周期期间节约功率。在存储器装置处于功率节省模式中时，可能获得有限数目的有效命令。当存储器装置在相对较长持续时间内处于功率节省模式中时，存储器装置可经历无发出到存储器装置的有效命令的较长周期。这可由于因缺少活动而引起的偏置温度不稳定性(BTI)应力而使得存储器装置的各个部分(例如，延迟线中的晶体管)降级。通常，为了减轻BTI应力，可切换到芯片的输入以使用BTI切换信号(toggle signal)补偿BTI应力。然而，由于在存储器装置处于功率节省模式中时延迟线需要保持空闲以接收传入的有效命令，因此延迟线(和/或下游装置)可能无法以类似方式切换。
本公开的实施例可能涉及解决上文所阐述的问题中的一或多个。
发明内容
在一个方面中，本公开涉及一种存储器装置，其包括：命令流水线，其配置成接收用于存储器装置的多个命令类型；以及切换电路系统，其配置成当存储器装置处于功率节省模式中且命令流水线不含有效命令时，将切换信号引入到命令流水线的至少一部分中。
在另一方面中，本公开涉及一种方法，其包括：在存储器装置的切换电路系统处接收功率节省模式信号的断言作为对功率节省模式的激活的指示；以及在功率节省模式期间，将切换信号从切换电路系统引入到命令流水线中，其中引入切换信号包括切换与第一命令相关联的第一路径和与第二命令相关联的第二路径，其中第一命令包括在功率节省模式中能够从主机装置接收到存储器装置的有效命令，且第二命令包括在功率节省模式中不能够从主机装置接收到存储器装置的无效命令。
在又一方面中，本公开涉及一种系统，其包括：命令流水线；切换电路系统，其配置成当系统处于功率节省模式中且第一命令类型和第二命令类型不处于命令流水线中时将切换信号引入到用于命令流水线的至少一部分的多个命令路径中，其中多个命令路径中的命令路径对应于在功率节省模式期间并不有效的命令；以及解决电路系统，其配置成当功率节省模式为活动的且断言对应于命令路径的信号时停用用于捕获数据信号线上的数据的数据选通。
附图说明
图1为说明根据本公开的实施例的存储器装置的一些特征的简化框图；
图2为说明根据本公开的实施例的图1的存储器装置的用于存储器装置的流水线的简化框图；
图3为根据本公开的实施例的用于将BTI切换引入到图2的流水线中的BTI切换电路系统的实施方案的示意图；
图4为根据本公开的实施例的用于使用图3的BTI切换电路系统在BTI切换期间减轻传入信号的争用的逻辑电路系统的示意图；
图5为根据本公开的实施例的用于使流水线中的信号同步且补偿因图4的逻辑电路系统引起的延迟的逻辑电路系统的示意图；
图6为根据本公开的实施例的用于从功率节省模式和正常操作转变的逻辑电路系统的示意图；且
图7为根据本公开的实施例的可用于图6的逻辑电路系统中的锁存器的示意图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何这类实际实施方案的研发中，如同在任何工程或设计项目中，必须制定许多实施方案特定的决策以实现研发者的特定目标，例如与系统相关和企业相关约束条件的一致性，这可以从一个实施方案到另一实施方案有所变化。此外，应了解，这种研发工作可能是复杂且耗时的，然而将为从本公开中获益的所属领域的技术人员从事的设计、构造和制造的例程。
存储器装置在操作期间遭遇不活动的周期，且可进入功率节省模式，所述功率节省模式在与除功率节省模式以外的模式相比时具有减小数目的可通过存储器装置的延迟线接收到的有效命令。存储器装置可在较长持续时间内处于功率节省模式中，而不接收这些有效命令中的任一个。缺少有效命令和所得不活动的这一周期可使得延迟线中的组件(例如，晶体管)由于偏置温度不稳定性(BTI)应力而降级。通常，线切换可用于减轻晶体管中的BTI(例如，负BTI(NBTI)或正BTI(PBTI))。然而，由于延迟线将保持开放以接收传入的有效命令，因此延迟线可能并不直接切换以补偿BTI应力。本文中所公开的实施例提供用于通过将强制切换引入到延迟线上游的流水线中来补偿BTI应力的系统和方法，以促使延迟线在流水线中未检测到命令时切换，同时使得流水线仍能够接收传入的有效命令。
图1为说明存储器装置10的一些特征的简化框图。根据一个实施例，存储器装置10可以是第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDRSDRAM相比，DDR5 SDRAM的各种特征允许降低的功率消耗、增加的带宽以及增加的存储容量。存储器装置10表示具有多个存储器组(memory bank)12的单个存储器芯片(例如，SDRAM芯片)的一部分。存储器组12可以是例如DDR5 SDRAM存储器组。存储器组12可安置在布置于双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可包含多个SDRAM存储器芯片(例如，八个或十六个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。
对于DDR5，存储器组12可布置成形成组群(bank group)。举例来说，存储器芯片可包含用于八千兆字节(8Gb)的DDR5 SDRAM的十六个存储器组12。存储器组12可布置成八个存储器组群，每一存储器组群包含两个存储器组。对于十六千兆字节(16Gb)的DDR5 SDRAM，存储器芯片可包含布置成八个存储器组群的三十二个存储器组12，每一存储器组群包含例如四个存储器组12。
取决于整个系统的应用及设计，可利用存储器装置10上的存储器组12的各种其它配置、组织和大小。在一个实施例中，每一存储器组12包含组控制块22，其控制进出存储器组12的命令的执行以用于在存储器装置10中执行各种功能性，例如解码、定时控制、数据控制和其任何组合。
存储器装置10的命令接口14配置成接收及发射多个信号(例如，信号15)。可从例如处理器或控制器的外部装置(未展示)接收信号15。处理器或控制器可将各种信号15提供到存储器装置10，以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
如将了解，命令接口14可包含多个电路，例如时钟输入电路18和命令地址输入电路20，例如以确保对信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中称为真时钟信号Clk_t和反转(bar)时钟信号Clk_c。DDR的正时钟边缘是指上升的真时钟信号Clk_t与下降的反转时钟信号Clk_c交叉的点。负时钟边缘指示下降的真时钟信号Clk_t的转变和反转时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常输入在时钟信号的正边缘。可在正和负时钟边缘上发射或接收数据。
时钟输入电路18接收真时钟信号Clk_t和反转时钟信号Clk_c且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK供应到例如I/O接口16，且用作用于确定读取数据的输出定时的定时信号。在一些实施例中，如下文所论述，时钟输入电路18可包含将时钟信号拆分成多个(例如，四个)相位的电路系统。时钟输入电路18还可包含相位检测电路，其用于在脉冲集太频繁发生时检测哪个相位接收第一脉冲，以使得时钟输入电路18能够在脉冲集之间复位。
还可将内部时钟信号/相位CLK提供到存储器装置10内的各种其它组件，且内部时钟信号/相位CLK可用于生成各种额外内部时钟信号。举例来说，可将内部时钟信号CLK提供到命令解码器32。命令解码器32可从命令总线38接收命令信号，且可解码命令信号以提供各种内部命令。举例来说，命令解码器32可通过总线40将命令信号提供到DLL电路30，以协调相位控制内部时钟信号LCLK的产生。相位控制内部时钟信号LCLK可用于例如通过I/O接口16对数据进行计时。
此外，命令解码器32可解码例如读取命令、写入命令、模式寄存器集命令、激活命令等传入命令，且经由总线路径42提供对与命令相对应的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。
命令解码器32和/或存储器装置10的任何其它部分可包含命令扩展器34。命令扩展器34可在存储器装置10的某些操作所需的持续时间内扩展命令信号。也就是说，命令扩展器34可用于使用比无命令扩展器34的情况下可能的命令信号的断言更长的命令信号的断言的独特操作。另外，命令解码器32可包含用于将命令信号移位到所选择列地址选通时延(CL)持续时间的QED移位器36。CL表示命令信号正发出到列解码器与可响应于列解码器而从存储器组12获得数据时之间的时钟循环数。在一些实施例中，命令解码器32可外部耦合到QED移位器36和命令扩展器34。
存储器装置10基于从例如处理器的外部装置接收到的命令/地址信号而执行操作，例如读取命令和写入命令。在一个实施例中，命令/地址总线38可以是用以容纳命令/地址信号CA<13:0>的14位总线。使用时钟信号(Clk_t和Clk_c)将命令/地址信号15计时到命令接口14。命令接口14可包含命令地址输入电路20，其配置成通过命令解码器32接收及发射命令以提供对存储器组12的存取。此外，命令接口14可接收芯片选择信号CS_n。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储器组12的存取通过命令编码于CA<13:0>总线上。
此外，命令接口14可配置成接收多个其它命令信号。举例来说，可提供命令/地址裸片上终端(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。举例来说，在上电期间可使用复位命令RESET_n来复位命令接口14、状态寄存器、状态机等。命令接口14也可接收命令/地址反相(CAI)信号，可提供所述命令/地址反相信号以例如取决于特定存储器装置10的命令/地址路由而使命令/地址总线38上的命令/地址信号CA<13:0>的状态反相。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置(例如存储器装置10)的配置，MIR信号可用于多路复用信号以使得信号可调换以实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置10置于测试模式中以用于连接性测试。
命令接口14还可用于针对可检测到的错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10发射。也可产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可以在一些操作期间用作输入引脚，所述操作例如上文所描述的使用TEN信号执行的连接性测试模式。
利用上文所论述的命令和计时信号15，可通过经由I/O接口16发射及接收数据信号44来将数据发送到存储器装置10以及从存储器装置10发送数据。更具体地说，数据可通过数据路径46发送到存储器组12或从存储器组12检索，所述数据路径46包含多个双向数据总线。通常称作DQ信号的数据I/O信号通常在一或多个双向数据总线中发射及接收。对于例如DDR5 SDRAM存储器装置的特定存储器装置，I/O信号可划分成上部和下部字节。举例来说，对于x16存储器装置，I/O信号可划分成例如对应于数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的一些存储器装置可利用通常称为DQS信号的数据选通信号。DQS信号由发送数据的外部处理器或控制器驱动(例如，用于写入命令)或由存储器装置10驱动(例如用于读取命令)。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号可用作时钟信号以捕获对应输入数据。如同时钟信号(Clk_t和Clk_c)，可提供DQS信号作为数据选通信号(DQS_t和DQS_c)的差分对，以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的一些存储器装置，DQS信号的差分对可划分成对应于例如发送到存储器装置10以及从存储器装置10发送的数据的上部和下部字节的上部和下部数据选通信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)。
阻抗(ZQ)校准信号还可通过IO接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过跨过程、电压和温度(PVT)值的改变调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调节电阻以将输入阻抗校准到已知值。如将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这种电阻器充当用于调整内部ODT和I/O引脚的驱动强度的参考。
此外，环回信号(LOOPBACK)可通过IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置在其中信号通过同一引脚环回通过存储器装置10的模式下。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据和选通两者，或可能仅包含数据引脚。这通常意图用于监测在I/O接口16处由存储器装置10捕获的数据。
如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)的各种其它组件也可并入到存储器装置10中。因此，应理解，提供图1的框图以突出显示存储器装置10的一些功能特征以辅助后续的详细描述。
如上文所论述，存储器装置10可在操作期间保持空闲，且可转变到功率节省模式(例如，最大功率节省模式)中。当在功率节省模式中时，存储器装置10可仅接收有限数目的有效命令，和或除非减轻，否则可将存储器装置10暴露于BTI。这些命令可通过存储器装置10的流水线处理。
利用前述内容，图2为说明处于功率节省模式中的存储器装置10的流水线50的简化框图。命令解码器52(例如，命令解码器32)可从命令总线38接收命令信号，且可解码命令信号以提供各种内部命令。命令解码器52可接收的命令信号包含写入命令WR、写入非目标命令WR-NT和读取非目标命令RD-NT以及其它命令。在功率节省模式期间，仅命令的子集可为有效的。举例来说，在一些实施例中，命令解码器可在功率节省模式期间接收和/或解码的唯一有效命令包含写入非目标命令和读取非目标命令。
命令解码器52可耦合到命令扩展器54(例如，命令扩展器34)。如前文所述，命令扩展器54可在存储器装置10的某些操作所需的持续时间内扩展待断言的命令信号。命令扩展器54的有效输出可为传入命令的扩展版本，例如响应于接收相应WR、WR-NT和/或RD-NT信号的WRExt信号、WRExt-NT信号和/或RDExt-NT信号。此外，当命令扩展器54接收写入非目标或读取非目标命令时，其可输出相应忙信号，例如BUSY-WRNT或BUSY-RDNT，以指示非目标命令在命令扩展器54内正传入/处理。
命令扩展器54可耦合到QED移位器56。QED移位器56可包含可移位来自命令扩展器54的命令信号的多个触发器。在一些实施例中，QED移位器56可具有多个输出，根据对列地址选通时延(CL)的长度的选择而从所述多个输出中选择所选择信号。如前文所述，CL表示命令信号正发出到命令解码器52与可从存储器组12获得用于由命令解码器52解码的命令的数据时之间的时钟循环数。响应于接收WRExt信号、WRExt-NT信号或RDExt-NT信号，QED移位器56可输出相应DLL信号，例如相应WRDLL、WRNTDLL或RDNTDLL信号。在所列命令中的任一个由QED移位器56移位时，QED移位器56可输出QED_BUSY信号以指示命令尚未离开QED移位器56。在一些实施例中，QED移位器56可同时输出信号(WRDLL、WRNTDLL和RDNTDLL)中的一或多个。在某些实施例中，QED移位器56可在不从命令扩展器54接收相应信号的情况下因BTI切换而断言信号(WRDLL、WRNTDLL和RDNTDLL)中的一或多个。
QED移位器56可耦合到DLL电路30。DLL电路30利用延迟线作为输入/输出。如上文所论述，DLL电路30基于接收到的内部时钟信号CLK而产生相位控制内部时钟信号LCLK，且将LCLK发射到RTT电路系统58以用于应用裸片上终端(RTT)以实行存储器装置10中的命令的执行。也就是说，DLL电路30可为流水线50的其它部分与存储器装置10之间的接口。DLL电路30可通过I/O接口16将WRDQ信号、WRNTDQ信号和/或RDNTDQ信号输出到RTT电路系统58，其中I/O接口16接收DQ信号。
如上文所论述，存储器装置10可进入功率节省模式，其节约功率同时允许减少移动通过流水线50的有效命令的数目。存储器装置10可在较长持续时间内处于功率节省模式中，且没有有效命令发出到存储器装置10。这可使得DLL电路30的延迟线上的晶体管由于偏置温度不稳定性(BTI)应力而降级。由于使用半导体(例如，MOSFET)实施晶体管，BTI应力影响存储器装置10的晶体管。
当存储器装置10的晶体管累积正(在pMOS的情况下)或负(针对nMOS)电荷时，BTI应力可出现。电荷截留在MOSFET的栅极下方的氧化物半导体边界处。这些截留的电荷部分地抵消栅极电压，而不促进通过沟道的传导。当移除栅极电压时，截留的电荷可跨栅极的区域耗散。因此，栅极区域的大小可用于减轻BTI应力的影响。然而，在晶体管继续随着电子装置的大小而缩减时，通过更改MOSFET的物理方面而减轻BTI应力并非总是可行的。BTI应力反映为MOSFET的阈值电压、漏极电流和/或跨导的变化。存储器装置10中的BTI应力可至少部分地归因于在功率节省模式期间存储器装置10内的晶体管的使用不足。由BTI应力引起的不利影响程度可在装置到装置之间变化。
为了减轻在功率节省模式期间由不活动产生的BTI应力，存储器装置10可在存储器装置10处于功率节省模式中时在不中断流水线50中的任何命令的情况下促使通过存储器装置10内的DLL电路30的延迟线进行切换。由于DLL电路30的延迟线可用于在任何时间传入命令，因此DLL电路30的延迟线可能难以切换。因此，通过在QED移位器56处将BTI切换信号引入到流水线50中来促使通过DLL电路30的延迟线的切换可导致其可供使用的输出(WRDLL、WRNTDLL和RDNTDLL)的至少一个子集上的切换。在一些实施例中，可在流水线50中的任何位置处引入强制切换。举例来说，可在流水线50的任何位置(例如，命令解码器52、命令扩展器54或QED移位器56)处引入切换。通过在存储器装置10处于功率节省模式中时促使DLL电路30的延迟线的切换，电荷在MOSFET的栅极处的积累可减轻，且可减慢/停止存储器装置10的DLL电路30的延迟线的降级。应注意，DLL电路30的延迟线的切换可处于比外部时钟更慢的频率下。举例来说，BTI切换信号可在第一速率(例如，每500纳秒)下循环，而外部时钟可在第二速率(例如，每384皮秒或更快)下切换。可使用BTI切换信号的较低频率来相对于使用外部时钟的交换减少BTI切换中所使用的功率消耗。
返回到图2，在一些实施例中，当BUSY_RDNT、BUSY_WRNT和QED_BUSY均为低时，存储器装置10可仅促使通过DLL电路30的延迟线的切换。当满足这些条件时，存储器装置10可解释流水线50中没有传入命令且命令已退出QED移位器56。每当命令扩展器54处于用于相应WR_NT和RD_NT命令的操作中时，BUSY_WRNT和BUSY_RDNT两者可表示忙信号。一旦断言BUSY_WRNT或BUSY_RDNT，切换就停止，且QED移位器56设置为用于传入命令的正确状态。
利用前述内容，图3为作为用于通过经由DLL电路30的延迟线选择性切换而执行BTI切换的实施方案的切换电路系统70的图。切换电路系统70可实施于QED移位器56中和/或存储器装置10的另一部分中的QED移位器56的外部。如先前所论述，尽管前述论述将集中于经由QED移位器56将切换信号引入到流水线50中，可在沿着流水线50的任一点处引入切换。如所说明，切换电路系统70可包含反相器72、与非门(NAND gate)74、反相器76、反相器78、或非门(NOR gate)80、触发器82、或非门84和反相器86。
信号BTI_toggle沿着线88供应到与非门74中。BTI_toggle信号为用以通过DLL电路30引入切换的切换信号。在一些实施例中，BTI_toggle信号可比外部时钟慢，以最小化功率消耗。另一信号MAX_PWR_SAV沿着线90供应到与非门74中。MAX_PWR_SAV信号指示存储器装置10处于功率节省模式中或将进入功率节省模式。当断言MAX_PWR_SAV信号时，存储器装置10当前处于最大功率节省模式(或具有减小的命令集的任何其它功率节省模式)中。此外，当断言MAX_PWR_SAV信号时，除非由测试模式禁止，否则与非门74允许BTI_toggle信号流经。第三信号BTI_TEST_MODE可沿着线92供应到反相器72中，其使BTI_TEST_MODE信号反相且将其供应到与非门74。BTI_TEST_MODE信号表示可用于针对各种测试模式停用BTI切换的测试模式信号。除非存储器装置10经历测试，否则BTI_TEST_MODE信号可默认为高，在此情况下，可不断言BTI_TEST_MODE信号。在一些实施例中，可经由一或多个相应模式寄存器从主机装置接收到三个信号，BTI_toggle信号、MAX_POWER_SAV信号和BTI_TEST_MODE。因此，BTI_TEST_MODE和MAX_POWER_SAV可用于在存储器装置10处于测试模式中时和/或在功率节省模式不为活动的时门控到达或非门84的BTI_toggle信号的切换。
信号BUSY_RDRTT沿着线94供应，且信号BUSY_WRRTT沿着线96供应到或非门80中。BUSY_RDRTT和BUSY_WRRTT可指示是否已断言ODT终端。举例来说，BUSY_RDRTT可基于BUSY_RDNT和/或与BUSY_RDNT相同，且BUSY_WRRTT可基于BUSY_WRNT和/或与BUSY_WRNT相同。BUSY_RDRTT和BUSY_WRRTT两者可指示读取或写入非目标命令(RTT)处于流水线50中。另外，信号PWR_UP_RST可沿着线100供应到反相器78中，其中信号经反相且供应到或非门80。PWR_UP_RST信号指示存储器装置10已上电和/或复位到重新开始状态。PWR_UP_RST信号可用于确保触发器82在存储器装置10启动期间设置为正确默认状态(例如，输出0)。也就是说，仅在不断言BUSY_RDNT和BUSY_WRNT两者时，PWR_UP_RST信号将触发器82复位为待断言。如果断言BUSY_RDRTT、BUSY_WRRTT和PWR_UP中的任一个，那么并不断言或非门80输出。或非门80将复位输入供应到触发器82。换句话说，如果命令处于流水线50中或已重新开始，那么触发器82复位到默认状态。
信号QED_SHIFT_BUSY(例如，图2的QED_BUSY信号)沿着线98供应到反相器78中，其中信号经反相且作为用于触发器82的时钟供应到触发器82。如前文所述，QED_SHIFT_BUSY信号可指示QED移位器56为忙，且DLL电路30的延迟线无法切换。当QED_SHIFT_BUSY信号为低时，触发器82可使用沿着线99供应到触发器82中的数据输入锁存在VSS电压(例如，1)中。也就是说，如果或非门80输出为逻辑高，那么触发器82输出为逻辑高，使得触发器82经由线99在电压中计时。也就是说，在BUSY_RDRTT或BUSY_WRRTT转变为高以前或在PWR_UP_RST信号转变以前，或非门80输出将为逻辑高。一旦或非门80将低输出供应到触发器82，触发器82输出就设置为默认值(例如，0)。
触发器82的输出发射到或非门84。由于来自触发器82的高输出将促使或非门84的输出为低，因此在流水线50内检测到用于读取或写入非目标命令的命令信号的情况下，触发器82的输出可用作门控强制切换从与非门74的引入。当触发器82保持为低时，或非门84跟踪与非门74的输出。BTI_toggle信号流经与非门74和/或或非门84可使得BTI_toggle信号反相，或可取决于特定实施方案而使得BTI_toggle信号非反相地流经。或非门84将其输出供应到反相器86，以校正逻辑极性和/或沿着输出线102放大输出信号MPSM_BTI_toggleF。MPSM_BTI_toggleF信号为切换信号，其在通过切换电路系统70针对功率节省模式启用切换时由BTI_toggle信号驱动。当各种信号使得BTI_toggle信号作为MPSM_BTI_toggleF流经与非门74和或非门84时，存储器装置10可通过促使通过QED移位器56输出(WRDLL、WRNTDLL和RDNTDLL)的BTI_toggle信号而促使DLL电路30的延迟线的切换。
图4为用于解决使用BTI_toggle信号切换的切换信号的争用的解决电路系统110的示意图。当QED移位器56的多个(例如，3个)输出与BTI_toggle信号有效地切换时，DLL电路30的延迟线的切换可引起DQ信号之间的RTT状态中的争用。因此，可门控DQ信号中的任何启用信号以防止在功率节省模式期间的写入/读取，同时强制性地切换DLL电路30的延迟线。
解决电路系统110可包含与非门112、反相器114和与非门116。信号WrDynRttDQ在线118上供应到与非门112。WrDynRttDQ信号可表示对于来自DLL电路30的写入命令的RTT断言。换句话说，可在BTI切换过程期间使用来自图3的MPSM_BTI_TOGGLE信号切换WrDynRttDQ信号。在一些实施例中，流水线50中的其它信号可用作线118上供应的信号。举例来说，在一些实施例中，这种输入可受限于在功率节省模式中并不准许的命令类型。MAX_PWR_SAV信号也沿着到与非门112的线119供应到解决电路系统110。如前文所述，MAX_PWR_SAV信号指示存储器装置10处于功率节省模式中的时间。与非门112将WrDynRtt_MPSM信号供应到输出线120，其供应与非门116输入中的一个。除非WrDynRtt_MPSM信号和MAX_PWR_SAV信号两者均断言，否则断言WrDynRtt_MPSM信号。换句话说，当在断言功率节省模式的同时断言时，与非门112停止写入命令在针对功率节省模式的规范之外的传播。当MAX_PWR_SAV信号和WrDynRttDQ信号两者在逻辑上为高时，与非门112输出逻辑低。这确保每当写入命令在存储器装置10处于功率节省模式中时将通过流水线50时，与非门112防止来自BTI_toggle信号的脉冲将待使用DQS信号在存储器单元中捕获的数据传播到DQ线。也就是说，与非门112截留与MAX_PWR_SAV模式的断言一致的WrDynRttDQ信号的切换，且在MAX_PWR_SAV模式为活动的时通过切断从DQS线的切换而阻止从WrDynRttDQ信号的切换传播。
信号TDQSEn也可在线122上供应到反相器114。TDQSEn信号可用于启用DQS切换，其用于捕获DQ线上的数据以供在不使用与非门112截留所述数据时写入。反相器114反相且将反相的TDQSEn信号供应到与非门116。因此，与非门116用于在并不启用DQS时使用TDQSEn信号门控DQS信令。当启用TDQSEn信号时，与非门112发射跟踪线124上的TDQSEn_MPSM信号上的WrDynRtt_MPSM信号的输出。TDQSEn_MPSM信号用于驱动使得能够在DQ线上捕获数据的DQS。否则，与非门116阻止WrDynRtt_MPSM信号作为TDQSEn_MPSM信号的发射。因此，当在功率节省模式期间断言/切换对应于写入命令(或在功率节省模式期间的另一无效命令)的路径时，解决电路系统110抑制DQS的断言。
当不发生切换时，RTT状态的定时仍可需要与外部时钟同步。也就是说，由于由与非门112、反相器114和/或与非门116引入的延迟，解决电路系统110可将定时延迟添加到流水线50中。利用前述内容，图5为用于使来自流水线50的RTT命令与外部时钟同步的延迟电路系统130的图。延迟电路系统130可包含一对反相器132、一对反相器134和一对反相器136。
信号WrDynRttDQ沿着线118供应到所述对反相器132中。对应于非目标读取命令的信号WrNomRttDQ沿着线138供应到所述对反相器134中。对应于非目标写入命令的信号RdNomRttDQ沿着线140供应到所述对反相器136中。WrNomRttDQ信号和RdNomRttDQ信号两者分别表示对于存储器装置10有效的写入和读取非目标命令。所述对反相器132、134和136可分别输出WrDynRttDQ_MPSM、WrNomRttDQ_MPSM和RdNomRttDQ_MPSM信号。每对反相器中的两个反相器可使得相同逻辑值利用延迟而输出以匹配图4的电路系统中的延迟。
在某些实施例中，可在BTI切换期间发送存储器装置10退出功率节省模式的命令。然而，如果在从DLL电路30输出的RTT信号在BTI切换期间仍为高时关闭MAX_PWR_SAV信号，那么可应用错误的RTT状态。为了确保在BTI切换已传播通过流水线50的一部分(例如，DLL电路30)之前并不关闭功率节省模式，存储器装置10可使用：1)锁存器，用以直到传播已完成之后保持MAX_PWR_SAV信号解除断言；2)通过命令行进通过所述部分或完成流水线50的最大传播时间插入用于MAX_PWR_SAV信号解除断言的延迟；以及3)对进入所述部分/流水线50和退出所述部分/流水线50的BTI切换的数目进行计数，以确定是否所有切换脉冲已清除所述部分/流水线50。利用前述内容，图6为用于通过使用锁存器确保DLL电路30的所有延迟线在转变到功率节省模式之前已清除来实施功率节省模式与正常操作之间的成功转变的逻辑电路系统150的图。
逻辑电路系统150可延迟存储器装置10的功率节省模式到另一模式(例如，正常操作)之间的转变，以确保已从DLL电路30的延迟线清除BTI切换。逻辑电路系统150可包含或非门152、或非门154、反相器156、反相器157、锁存器158和或非门160。MAX_PWR_SAV信号沿着线162作为输入供应到或非门152和锁存器158。如前文所述，MAX_PWR_SAV信号可指示存储器装置10已进入或将进入功率节省模式。因此，当MAX_PWR_SAV信号转变为低时，存储器装置10将退出功率节省模式。然而，逻辑电路系统150可延迟这种退出，直到BTI切换已传播通过且退出流水线50为止。除锁存器158之外或替代锁存器158，逻辑电路系统150可包含延迟，所述延迟调谐为用以传播通过所述部分/流水线50的BTI切换的持续时间。另外或替代地，逻辑电路系统150可包含对进入所述部分/流水线50的BTI脉冲进行计数的第一计数器以及对退出所述部分/流水线50的BTI脉冲进行计数的第二计数器，以延迟MAX_PWR_SAV的解除断言直到所述部分/流水线50已不含BTI切换为止。
WrDynRTT信号沿着线164作为另一输入供应到或非门152中。除非流水线50不含用于DLL电路30的延迟线中的写入命令的WrDynRTT的切换/断言，否则或非门152可用于在从功率节省模式交换时门控MAX_PWR_SAV信号。当MAX_PWR_SAV信号转变为低时，如果WrDynRTT并不为高，那么或非门152的输出转变为高。或非门152可将输出供应到反相器156，其中反相器156使来自或非门152的输出反相且将输入供应到或非门160。
WrNomRTT和RdNomRTT信号可沿着相应线166和168供应，各自充当对或非门154的输入。以与由或非门152使用的方式类似的方式，除非流水线50不含非目标读取和写入命令(例如，WrNomRTT和RdNomRTT信号为低)，否则或非门154将输出逻辑低。或非门154可将其输出供应到反相器157。反相器157使来自或非门154的信号反相且将信号供应到或非门160。除非来自或非门152和或非门154的输出中的每一个均为低，否则或非门160的输出可以是逻辑高，这可仅在流水线50和DLL电路30的延迟线为清晰的且存储器装置10退出功率节省模式时发生。
或非门160可在锁存器158的复位引脚处供应其输出。复位引脚(例如，RST或RSTf)可用于复位锁存器158以输出MAX_PWR_SAV信号的解除断言。因此，当流水线50为清晰的时，锁存器158的输出为输出线169处的MAX_PWR_SAV信号的延迟转变(即，MAX_PWR_SAVD信号)。换句话说，MAX_PWR_SAVD信号指示DLL电路30的延迟线为清晰的，且退出功率节省模式可完成。在一些实施例中，可从流水线50中的多个位置对线164、166和168上的信号进行采样。这些信号可组合(例如，使用或门(OR gate))，使得在流水线50中的任何位置处采样的任何断言/切换将阻止锁存器158的复位。
利用前述内容，图7为可用于在已从DLL电路30的延迟线清除BTI切换以前锁存MAX_PWR_SAV信号的锁存器158的实施例的图。如所说明，锁存器158可包含反相器170、反相器172、SR锁存器174和反相器对176。
MAX_PWR_SAV信号可沿着线162供应到反相器170中。信号RSTF(或具有不同数目个反相器的RST)可沿着线180供应到反相器172中。RSTF信号可表示基于MAX_PWR_SAV、WrDynRtt、WrNomRtt和RdNomRtt信号的或非门160或其它组合电路系统的输出。反相器170可使MAX_PWR_SAV信号反相且将反相的信号输出到SR锁存器174的复位输入中，且反相器172可使RSTF信号反相且将反相的信号输出到SR锁存器174的置位输入中。当MAX_PWR_SAV信号转变为低时，在指示清晰流水线50的复位信号也为高以前，SR锁存器174输出可能不转变为低。一旦复位信号为高，SR锁存器174的输出就可转变。当来自SR锁存器174的输出转变时，MAX_PWR_SAVd信号转变为低，且存储器装置也转变。否则，由于存储器装置10仍处于功率节省模式中和/或流水线50并未不含引入的强制切换，MAX_PWR_SAVd信号并未转变。SR锁存器174的输出可将其输入供应到反相器对176，其中反相器对176可用于使信号的定时与当前时钟匹配和/或放大MAX_PWR_SAVd信号。
通过采用本公开中所描述的技术，本文中所描述的系统和方法可允许通过促使DLL电路30的延迟线切换而在存储器装置10处于功率节省模式中时减轻BTI降级。每当在流水线50中检测到RTT命令且RTT命令在RTT命令定时已到期之后恢复时，切换可停止。此外，当通过DLL电路30的所有延迟线引入强制切换时或当发送提前功率节省模式空闲模式退出命令时，可避免DQS处的争用。另外，DLL电路30的延迟线的强制切换状态和RTT命令状态可在之间交换以避免任何错误RTT状态改变和DQ争用。强制切换的引入可在流水线50内的任何位置发生。
虽然本文中仅说明及描述本公开的某些特征，但所属领域的技术人员将进行许多修改和改变。举例来说，可针对其中逻辑低为断言而逻辑高为解除断言的至少一些信号使用于断言的信号极性反相。因此，应理解，所附权利要求书旨在涵盖落入本文中所描述的实施例的真实精神内的所有这类修改和改变。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有指定为“用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一或多个要素，那么预期应根据35U.S.C.112(f)解读这类要素。然而，对于含有以任何其它方式指定的元素的任何权利要求项，希望不会根据35 U.S.C.112(f)解读这类要素。

Claims (23)

1.一种存储器装置，其包括：
命令流水线，其配置成接收用于所述存储器装置的多个命令类型；以及
切换电路系统，其配置成当所述存储器装置处于功率节省模式中且所述命令流水线不含有效命令时，将切换信号引入到所述命令流水线的至少一部分中。
2.根据权利要求1所述的存储器装置，其中所述命令流水线包括延迟锁定环路DLL电路系统，且所述所引入切换信号配置成切换所述DLL电路系统的组件的栅极电压。
3.根据权利要求2所述的存储器装置，其中所述DLL电路系统的所述组件包括由所述DLL电路系统使用的延迟线上的晶体管。
4.根据权利要求1所述的存储器装置，其中所述切换电路系统配置成当所述命令流水线中没有用于所述功率节省模式的有效命令时引入所述切换信号。
5.根据权利要求4所述的存储器装置，其中所述有效命令由非目标写入命令和非目标读取命令组成。
6.根据权利要求4所述的存储器装置，其中当引入所述切换信号时，所述切换电路系统配置成切换用于所述有效命令的路径。
7.根据权利要求6所述的存储器装置，其中当引入所述切换信号时，用于至少一个无效命令的路径也切换，其中所述至少一个无效命令包括指定为在所述功率节省模式中不由主机装置准许的命令。
8.根据权利要求7所述的存储器装置，其中所述至少一个无效命令包括写入命令。
9.根据权利要求7所述的存储器装置，其中所述切换电路系统包括解决电路系统，所述解决电路系统配置成利用用于所述至少一个无效命令的所述路径的切换来解决所述存储器装置的数据DQ线处的争用。
10.根据权利要求9所述的存储器装置，其中解决所述DQ线处的争用包括当所述功率节省模式为活动的且用于所述至少一个无效命令的所述路径脉冲高时防止激活用于捕获DQ脉冲的数据选通DQS。
11.根据权利要求9所述的存储器装置，其中所述切换电路系统包括延迟电路系统，所述延迟电路系统配置成延迟所述DQ线以补偿所述解决电路系统中的延迟。
12.一种方法，其包括：
在存储器装置的切换电路系统处接收功率节省模式信号的断言作为对功率节省模式的激活的指示；以及
在所述功率节省模式期间，将切换信号从所述切换电路系统引入到命令流水线中，其中引入所述切换信号包括切换与第一命令相关联的第一路径和与第二命令相关联的第二路径，其中所述第一命令包括在所述功率节省模式中能够从主机装置接收到所述存储器装置的有效命令，且所述第二命令包括在所述功率节省模式中不能够从所述主机装置接收到所述存储器装置的无效命令。
13.根据权利要求12所述的方法，其包括经由解决电路系统在对所述功率节省模式的激活的所述指示与经由所述第二路径进行的切换的断言一致时停用用于捕获数据信号的数据选通。
14.根据权利要求13所述的方法，其包括延迟与所述数据信号相关联的裸片上终端信号以补偿所述解决电路系统中的延迟。
15.根据权利要求12所述的方法，其包括：
在延迟电路系统处接收所述功率节省信号的解除断言；以及
延迟所述功率节省信号的所述解除断言的传播。
16.根据权利要求15所述的方法，其中延迟所述功率节省信号的所述解除断言的所述传播包括在接收指示所述命令流水线不含所述切换信号的清除信号之前延迟所述功率节省信号的所述解除断言的所述传播。
17.根据权利要求16所述的方法，其中延迟所述传播包括使用锁存器延迟所述功率节省信号的所述解除断言的传播，所述锁存器在所述锁存器的复位引脚处接收所述清除信号。
18.根据权利要求16所述的方法，其中所述清除信号是基于接收用于所述第一命令和所述第二命令的所述功率节省信号和裸片上终端信号的多个逻辑门。
19.根据权利要求16所述的方法，其包括：
对引入到所述命令流水线中的所述切换信号的第一数目个脉冲进行计数；
对离开所述命令流水线的所述切换信号的第二数目个脉冲进行计数；以及
当所述第一数目等于所述第二数目时断言所述清除信号。
20.一种系统，其包括：
命令流水线；
切换电路系统，其配置成当所述系统处于功率节省模式中且第一命令类型和第二命令类型不处于所述命令流水线中时将切换信号引入到用于所述命令流水线的至少一部分的多个命令路径中，其中所述多个命令路径中的命令路径对应于在所述功率节省模式期间并不有效的命令；以及
解决电路系统，其配置成当所述功率节省模式为活动的且断言对应于所述命令路径的信号时停用用于捕获数据信号线上的数据的数据选通。
21.根据权利要求20所述的系统，其中所述切换电路系统配置成当测试模式对于所述系统为活动的时抑制所述切换信号的引入。
22.根据权利要求20所述的系统，其中所述第一命令包括非目标读取命令，且所述第二命令包括非目标写入命令。
23.根据权利要求20所述的系统，其中所述命令包括写入命令。
CN202210069871.3A 2021-05-28 2022-01-21 防止偏置温度不稳定性的功率节省模式切换 Pending CN115410620A (zh)

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