JP2013183415A - 半導体装置及びクロック信号の位相調整方法 - Google Patents

半導体装置及びクロック信号の位相調整方法 Download PDF

Info

Publication number
JP2013183415A
JP2013183415A JP2012047955A JP2012047955A JP2013183415A JP 2013183415 A JP2013183415 A JP 2013183415A JP 2012047955 A JP2012047955 A JP 2012047955A JP 2012047955 A JP2012047955 A JP 2012047955A JP 2013183415 A JP2013183415 A JP 2013183415A
Authority
JP
Japan
Prior art keywords
clock signal
circuit
signal
phase
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012047955A
Other languages
English (en)
Inventor
Hideyuki Ichida
英之 市田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2012047955A priority Critical patent/JP2013183415A/ja
Priority to US13/784,283 priority patent/US20130229214A1/en
Publication of JP2013183415A publication Critical patent/JP2013183415A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Abstract

【課題】クロック信号の周波数に応じてクロック生成回路に求められる特性を切り替える。
【解決手段】内部クロック信号ＩＣＬＫの周波数に応じた周波数検知信号ＳＥＬを出力する周波数検知回路４０と、内部クロック信号ＩＣＬＫ及びリファレンスクロック信号ＲＣＬＫの位相を比較し、その比較結果に応じたアップダウン信号ＵＤを出力する位相比較回路１０４と、位相比較信号１０４に応じて内部クロック信号ＩＣＬＫの位相をシフトした内部クロック信号ＬＣＬＫを出力するディレイライン１０１とを備える。アップダウン信号ＵＤに応答した内部クロック信号ＩＣＬＫの位相のシフトの量は、周波数検知信号ＳＥＬに応じて可変である。本発明によれば、実際に使用されるクロック信号の周波数にかかわらず最適な位相調整動作を行うことが可能となる。
【選択図】図４

Description

本発明は半導体装置に関し、特に、位相調整されたクロック信号を生成するクロック生成回路を有する半導体装置に関する。また、本発明は、このような半導体装置におけるクロック信号の位相調整方法に関する。
多くの半導体装置は、外部から供給される外部クロック信号に同期して動作を行う。しかしながら、外部クロック信号をそのままタイミング信号として用いると、配線負荷により生じる信号遅延によって動作タイミングにずれが生じてしまう。このため、多くの半導体装置においては外部クロック信号をそのまま用いるのではなく、外部クロック信号に対して位相調整された内部クロック信号を生成し、これをタイミング信号として用いている。このような内部クロック信号を生成する回路はクロック生成回路と呼ばれ、代表的なクロック生成回路としてはＤＬＬ（Delay Locked Loop）回路が広く知られている。
ＤＬＬ回路は、主にＤＲＡＭ（Dynamic Random Access Memory）において用いられるクロック生成回路であり、リードデータやデータストローブ信号の出力タイミングを外部クロック信号に対して正確に同期させるために用いられる。ＤＬＬ回路の一例として、特許文献１にはラフ用可変遅延回路とファイン用可変遅延回路を用いたＤＬＬ回路が開示されている。特許文献１に記載されたＤＬＬ回路は、まずラフ用可変遅延回路を用いて大まかな位相調整を行い、次にファイン用可変遅延回路を用いて細かな位相調整を行っている。
特開２０００−１２２７５０号公報
しかしながら、半導体装置によっては、使用される外部クロック信号の周波数が固定的でなく、ある範囲の周波数を任意に選択可能なものが存在する。このような半導体装置においては、実際に使用される外部クロック信号の周波数によってＤＬＬ回路に求められる特性が異なることから、特許文献１に記載されたＤＬＬ回路を使用することは必ずしも適切ではない。このような問題はＤＬＬ回路だけでなく、クロック生成回路を含む全ての半導体装置において生じる。
本発明の一側面による半導体装置は、第１のクロック信号の周波数に応じた周波数検知信号を出力する周波数検知回路と、前記第１のクロック信号及びリファレンスクロック信号の位相を比較し、その比較結果に応じた位相比較信号を出力する位相比較回路と、前記位相比較信号に応じて前記第１のクロック信号の位相をシフトした第２のクロック信号を出力する位相調整回路と、を備えた半導体装置であって、前記位相比較信号に対応する前記第１のクロック信号の位相のシフトの量は、前記周波数検知信号に応じて可変とされることを特徴とする。
本発明の一側面によるクロック信号の位相調整方法は、第１のクロック信号に基づき生成される第２のクロック信号の位相調整を、位相調整動作を複数回行うことで実施するクロック信号の位相調整方法であって、前記第１又は第２のクロック信号の周波数を検知し、検知された前記周波数に応じて、前記複数の位相調整動作における各々の位相調整ピッチを変化させることを特徴とする。
本発明によれば、クロック信号の周波数に応じて位相調整ピッチが変化することから、実際に使用されるクロック信号の周波数にかかわらず最適な位相調整動作を行うことが可能となる。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 周波数検知回路４０の構成を示すブロック図である。 パルス発生回路４１の構成を示すブロック図である。 ＤＬＬ回路１００の構成を示すブロック図である。 コースディレイライン１１０の一部を示す回路図である。 コースディレイライン１１０の動作を説明するための波形図である。 ファインディレイライン１２０の回路図である。 カウンタ回路１０２の回路図である。 コード発生回路１０６の動作を説明するための図である。 周波数検知信号ＳＥＬａが活性化している場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。 周波数検知信号ＳＥＬｂが活性化している場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。 本発明による半導体装置の各構成要素を複数の半導体チップに分散した例を示すブロック図である。 内部クロック信号ＩＣＬＫの周波数に基づいてカウンタ回路１０２の有効なビット数を変更する例を説明するための図である。
クロック信号の位相調整を行うクロック生成回路を備えた半導体装置は、様々なシステムに利用されているが、該半導体装置の動作条件は画一ではなく、システム毎に異なる場合がある。このような動作条件の一つとして、システムクロック信号によって定義される動作周波数が挙げられる。特許文献１にも開示されるように、クロック生成回路は、所定の期間内に位相調整ステップを繰り返すことで所望の位相をもった内部クロック信号を得るものであるため、システムクロック信号の周波数があらかじめ決まっている場合には、所定の期間内に位相調整動作が正しく完了するよう、システムクロック信号の周波数に基づいて最適な位相調整ピッチに設計すればよい。
しかしながら、システムクロック信号の周波数があらかじめ決まっておらず、システム条件によって実際の周波数が異なる場合、最適な位相調整ピッチについても実際に使用される周波数によって相違する。具体的には、実際に使用されるシステムクロック信号の周波数が高い（周期が短い）場合、位相調整ピッチを小さくする必要がある。これは、システムクロック信号の周波数が高い場合、位相調整ピッチを小さく設定しなければ正確な位相調整動作を行うことができないからである。逆に、実際に使用されるシステムクロック信号の周波数が低い（周期が長い）場合には、位相調整ピッチはある程度大きくても構わない。これは、システムクロック信号の周波数が低い場合には、要求される位相調整精度が高くないからである。これらの点を考慮すると、システム条件によって周波数が異なる場合には、システムクロック信号の周波数が最も高い場合に合わせて位相調整ピッチを小さく設定する必要がある。
このように、位相調整ピッチを小さく設定すれば、システムクロック信号の周波数にかかわらず正しく位相調整動作を行うことができる。しかしながら、実際に使用されるシステムクロック信号の周波数が低い場合、位相調整ピッチが小さいと位相調整動作を完了するまでに長い時間がかかるという不都合を本発明者は発見した。本発明は、システムの動作周波数を検知し、これに応じて位相調整ピッチを可変とするものである。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＥＳＥＴなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、ＤＬＬリセット信号ＤＬＬＲＳＴなどがある。
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、後述するＤＬＬ回路１００によって生成される。特に、入出力回路１６にはリードデータＤＱを出力する出力回路１６ａが含まれており、リードデータＤＱの出力は内部クロック信号ＬＣＬＫに同期して行われる。
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のワード線ＷＬが選択される。これにより、選択されたワード線ＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。ワード線ＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号であり、本発明においては「第１のクロック信号」と呼ぶことがある。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
内部クロック信号ＩＣＬＫは、周波数検知回路４０及びＤＬＬ回路１００にも供給される。周波数検知回路４０は、ＤＬＬリセット信号ＤＬＬＲＳＴによって起動される回路であり、内部クロック信号ＩＣＬＫの周波数を検知し、周波数検知信号ＳＥＬを生成する役割を果たす。周波数検知回路４０の回路構成については後述する。周波数検知信号ＳＥＬは、ＤＬＬ回路１００に供給される。
ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。本発明においては、内部クロック信号ＬＣＬＫを「第２のクロック信号」と呼ぶことがある。
ＤＬＬ回路１００は、コマンドデコード回路３４から出力されるＤＬＬリセット信号ＤＬＬＲＳＴによってリセットされる。ＤＬＬリセット信号ＤＬＬＲＳＴは、リセット信号／ＲＥＳＥＴや、ＤＬＬリセットコマンドに応答して活性化される。リセット信号／ＲＥＳＥＴは電源投入時などに活性化される信号であり、ＤＬＬリセットコマンドはＤＬＬ回路１００のリセットが必要な際に発行されるコマンドである。したがって、電源投入直後の初期化動作時などにおいては、ＤＬＬリセット信号ＤＬＬＲＳＴによってＤＬＬ回路１００がリセットされることになる。
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＤ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＰＥＲＤは主にＤＬＬ回路１００において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
図２は、周波数検知回路４０の構成を示すブロック図である。
図２に示すように、周波数検知回路４０は、パルス発生回路４１とカウンタ回路４２を備えている。本発明においてはカウンタ回路４２を「第１の回路」、パルス発生回路４１を「第２の回路」と呼ぶことがある。パルス発生回路４１はＤＬＬリセット信号ＤＬＬＲＳＴによって起動される回路であり、ＤＬＬリセット信号ＤＬＬＲＳＴが入力されると所定の期間だけパルス信号Ｐを活性化させる。かかる所定の期間は、内部クロック信号ＩＣＬＫの周波数に依存しない固有の長さを有している。
パルス発生回路４１の具体的な回路構成については、内部クロック信号ＩＣＬＫの周波数に依存しない固有のパルス幅を持ったパルス信号Ｐを生成可能である限り、特に限定されるものではない。一例として、図３に示すように、リングオシレータ４１ａを用いてパルス信号Ｐを発生させる構成とすることが可能である。リングオシレータ４１ａは、自己発振する回路であることから、内部クロック信号ＩＣＬＫの周波数に依存しない固有のパルス幅を持ったパルス信号Ｐを生成することができる。但し、製造時におけるプロセス条件によってリングオシレータ４１ａの特性が設計値からずれる可能性があるため、リングオシレータ４１ａの特性を調整するトリミング回路４１ｂを設けることが好ましい。そして、製造段階でリングオシレータ４１ａから出力されるパルス信号Ｐのパルス幅を測定し、これが設計値からずれている場合には、トリミング回路４１ｂを用いてリングオシレータ４１ａの特性を調整する。これにより、プロセス条件にかかわらず、パルス信号Ｐのパルス幅を設計値通りとすることが可能となる。トリミング回路４１ｂとしては、レーザビームの照射によってトリミング可能な回路であっても構わないし、アンチヒューズ素子を用いた回路であっても構わない。尚、パルス発生回路４１をリングオシレータ４１ａによって構成することは必須でなく、一般的な遅延回路を用いても構わない。
カウンタ回路４２は、パルス信号Ｐが活性化している間に内部クロック信号ＩＣＬＫをカウントする回路である。上述の通り、パルス信号Ｐのパルス幅は内部クロック信号ＩＣＬＫの周波数にかかわらず一定であることから、カウンタ回路４２のカウント値は内部クロック信号ＩＣＬＫの周波数によって決まることになる。具体的には、内部クロック信号ＩＣＬＫの周波数が高いほどカウント値が大きくなり、逆に、内部クロック信号ＩＣＬＫの周波数が低いほどカウント値が小さくなる。そして、カウンタ回路４２は、得られたカウント値に基づいて周波数検知信号ＳＥＬａ〜ＳＥＬｃのいずれかを活性化させる。本実施形態では、得られたカウント値をしきい値Ａ及びＢ（Ａ＞Ｂ）と比較し、Ａ以上であれば周波数検知信号ＳＥＬａを活性化させ、Ｂ以上Ａ未満であれば周波数検知信号ＳＥＬｂを活性化させ、Ｂ未満であれば周波数検知信号ＳＥＬｃを活性化させる。このことは、内部クロック信号ＩＣＬＫの周波数が第１の基準値ｆ１よりも高い場合には周波数検知信号ＳＥＬａが活性化し、内部クロック信号ＩＣＬＫの周波数が第２の基準値ｆ２（＜ｆ１）よりも低い場合には周波数検知信号ＳＥＬｃが活性化し、内部クロック信号ＩＣＬＫの周波数が第１の基準値ｆ１と第２の基準値ｆ２の間である場合には周波数検知信号ＳＥＬｂが活性化することを意味する。周波数検知信号ＳＥＬａ〜ＳＥＬｃは、図１に示す周波数検知信号ＳＥＬを構成する信号であり、ＤＬＬ回路１００に供給される。
図４は、ＤＬＬ回路１００の構成を示すブロック図である。
図４に示すように、ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１０１を備えている。特に限定されるものではないが、ディレイライン１０１は、遅延量の調整ピッチが相対的に大きいコースディレイライン１１０と、遅延量の調整ピッチが相対的に小さいファインディレイライン１２０が直列接続された構成を有している。コースディレイライン１１０の遅延量は、カウンタ回路１０２から出力されるカウント値の上位ビットＢｉｔ５〜Ｂｉｔ１０によって指定される。コースディレイライン１１０から出力される内部クロック信号ＥＣＬＫ，ＯＣＬＫは、コースディレイライン１１０の最小調整ピッチ分だけ互いに位相が異なるクロック信号である。
一方、ファインディレイライン１２０の遅延量は、カウンタ回路１０２から出力されるカウント値の下位ビットＢｉｔ０〜Ｂｉｔ５によって指定される。ファインディレイライン１２０からは、内部クロック信号ＬＣＬＫが出力される。尚、カウント値のＢｉｔ５がコースディレイライン１１０とファインディレイライン１２０の両方に用いられているのは、コースディレイライン１１０から２つの内部クロック信号ＥＣＬＫ，ＯＣＬＫが出力されるためである。つまり、カウント値のＢｉｔ５は、コースディレイライン１１０においては内部クロック信号ＥＣＬＫ，ＯＣＬＫの位相を決めるために用いられ、ファインディレイライン１２０においては内部クロック信号ＥＣＬＫ，ＯＣＬＫのいずれの位相が進んでいるかを判定するために用いられる。
内部クロック信号ＬＣＬＫは、図１に示したＦＩＦＯ回路１５及び入出力回路１６に供給されるとともに、レプリカ回路１０３にも供給される。レプリカ回路１０３は、内部クロック信号ＬＣＬＫに基づいてレプリカであるリファレンスクロック信号ＲＣＬＫを生成する回路であり、入出力回路１６に含まれる出力回路１６ａと実質的に同一の遅延量を実現するように構成されている。上述の通り、出力回路１６ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱを出力するものであることから、レプリカ回路１０３から出力されるリファレンスクロック信号ＲＣＬＫは、リードデータＤＱと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱが外部クロック信号ＣＫ，／ＣＫに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較回路１０４によって行われ、その結果をカウント回路１０２にフィードバックすることによって位相のずれが補正される。
位相比較回路１０４は、内部クロック信号ＩＣＬＫとリファレンスクロック信号ＲＣＬＫの位相を比較し、その結果に基づいて位相比較信号であるアップダウン信号ＵＤを生成する回路である。ここで、内部クロック信号ＩＣＬＫは外部クロック信号ＣＫ，／ＣＫとタイミングが実質的に一致する信号であり、リファレンスクロック信号ＲＣＬＫはリードデータＤＱとタイミングが実質的に一致する信号であることから、位相比較回路１０４は、外部クロック信号ＣＫ，／ＣＫとリードデータＤＱの位相を間接的に比較していることになる。比較の結果、リファレンスクロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫに対して遅れていれば、アップダウン信号ＵＤを例えばローレベルとすることによってカウンタ回路１０２をカウントダウンし、これによりディレイライン１０１の遅延量を減少させる。逆に、リファレンスクロック信号ＲＣＬＫが内部クロック信号ＩＣＬＫに対して進んでいれば、アップダウン信号ＵＤを例えばハイレベルとすることによってカウンタ回路１０２をカウントアップし、これによりディレイライン１０１の遅延量を増加させる。
カウンタ回路１０２によるカウント値の更新は、更新タイミング制御回路１０５から出力される更新信号ＣＴに同期して行われる。更新タイミング制御回路１０５は、内部クロック信号ＩＣＬＫを分周することによって更新信号ＣＴを生成する。したがって、カウンタ回路１０２のカウント値は、内部クロック信号ＩＣＬＫの所定周期ごとに更新されることになる。このようにしてカウンタ回路１０２のカウント値を周期的に更新することにより、内部クロック信号ＩＣＬＫとリファレンスクロック信号ＲＣＬＫの位相を一致させれば、結果的に、リードデータＤＱと外部クロック信号ＣＫ，／ＣＫの位相が一致することになる。
図５は、コースディレイライン１１０の一部を示す回路図である。
図５に示すように、コースディレイライン１１０は、縦続接続された複数のインバータＩＮＶからなるインバータチェーン１１１と、複数のマルチプレクサ１１２を備えている。図５には８つのマルチプレクサ１１２−０〜１１２−７のみを図示しているが、実際にはより多数のマルチプレクサ１１２が設けられている。具体的には、コースディレイライン１１０の遅延量はカウント値のＢｉｔ５〜Ｂｉｔ１０によって制御されることから、遅延量は６４段階（＝２６）に制御可能であり、したがってマルチプレクサ１１２−０〜１１２−６４からなる６５個のマルチプレクサが必要となる。
各マルチプレクサ１１２は、それぞれ対応するインバータＩＮＶの出力信号と後段のマルチプレクサ１１２からの出力信号のいずれか一方を出力する。その選択は、デコーダ１１４の出力信号ＯＵＴに基づいて行われる。デコーダ１１４は、カウンタ回路１０２のカウント値Ｂｉｔ５〜Ｂｉｔ１０をデコードする回路であり、デコード結果に基づいて複数の出力信号ＯＵＴの中から２つの出力信号ＯＵＴを活性化させる。
マルチプレクサ１１２は、内部クロック信号ＥＣＬＫを生成するグループと、内部クロック信号ＯＣＬＫを生成するグループに分類されており、各グループに属する複数のマルチプレクサ１１２はそれぞれ縦続接続されている。そして、出力信号ＯＵＴに基づき、内部クロック信号ＥＣＬＫを生成するグループ及び内部クロック信号ＯＣＬＫを生成するグループからそれぞれ一つずつマルチプレクサ１１２が選択される。選択されたマルチプレクサ１１２は対応するインバータＩＮＶの出力信号を出力し、選択されなかった他のマルチプレクサ１１２は後段のマルチプレクサ１１２からの出力信号を出力する。
出力信号ＯＵＴに基づくマルチプレクサ１１２の選択は、内部クロック信号ＥＣＬＫを生成するグループから選択されるマルチプレクサ１１２と、内部クロック信号ＯＣＬＫを生成するグループから選択されるマルチプレクサ１１２とが、同じインバータＩＮＶの入力及び出力に対応するよう定められる。例えば、マルチプレクサ１１２−１が選択される場合には、マルチプレクサ１１２−０又は１１２−２が選択され、マルチプレクサ１１２−２が選択される場合には、マルチプレクサ１１２−１又は１１２−３が選択されることになる。これにより、得られる内部クロック信号ＥＣＬＫとＯＣＬＫの位相差は、インバータチェーン１１１を構成するインバータＩＮＶの１段分の遅延量となる。但し、内部クロック信号ＯＣＬＫを反転させるためのインバータ１１３による遅延は無視している。
図６は、コースディレイライン１１０の動作を説明するための波形図である。
図６には内部クロック信号ＥＣＬＫの波形と内部クロック信号ＯＣＬＫの波形がそれぞれ４つずつ示されているが、実際にはそれぞれ１つずつが出力される。例えば、図５に示すマルチプレクサ１１２−０と１１２−１が選択されている場合には、図６に示す内部クロック信号ＥＣＬＫ（１１２−０）と内部クロック信号ＯＣＬＫ（１１２−１）が出力される。別の例として、マルチプレクサ１１２−１と１１２−２が選択されている場合には、図６に示す内部クロック信号ＯＣＬＫ（１１２−１）と内部クロック信号ＥＣＬＫ（１１２−２）が出力される。上述の通り、コースディレイライン１１０から出力される内部クロック信号ＥＣＬＫとＯＣＬＫの位相差Ｄは、インバータチェーン１１１を構成するインバータ１段分の遅延量に相当する。インバータ１段分の遅延量は、コースディレイライン１１０による遅延量の最小調整ピッチに相当する。このようにして生成される内部クロック信号ＥＣＬＫとＯＣＬＫは、ファインディレイライン１２０に供給される。
図７は、ファインディレイライン１２０の回路図である。
図７に示すように、ファインディレイライン１２０は、電源電位ＶＰＥＲＤが供給される電源ラインと電源電位ＶＳＳが供給される電源ラインとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２及びＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２と、同じく電源電位ＶＰＥＲＤが供給される電源ラインと電源電位ＶＳＳが供給される電源ラインとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ３，Ｐ４及びＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ４とを備えている。トランジスタＰ２，Ｎ１のゲート電極には内部クロック信号ＥＣＬＫが供給され、トランジスタＰ４，Ｎ３のゲート電極には内部クロック信号ＯＣＬＫが供給される。これらトランジスタＰ２，Ｎ１，Ｐ４，Ｎ３のドレインは共通接続されており、当該ノードから内部クロック信号ＬＣＬＫが出力される。
一方、トランジスタＰ１，Ｎ２，Ｐ３，Ｎ４のゲート電極には、それぞれ対応するバイアス電圧ＶＰＥ，ＶＮＥ，ＶＰＯ，ＶＮＯが供給される。バイアス電圧ＶＰＥ，ＶＮＥ，ＶＰＯ，ＶＮＯのレベルは、カウンタ回路１０２のカウント値Ｂｉｔ０〜Ｂｉｔ５に基づいて制御され、これによりカウント値Ｂｉｔ０〜Ｂｉｔ５に応じた割合で内部クロック信号ＥＣＬＫとＯＣＬＫが合成される。一例として、バイアス電圧ＶＰＥ，ＶＮＥが最大選択レベル、バイアス電圧ＶＰＯ，ＶＮＯが最小選択レベルである場合、トランジスタＰ４，Ｎ３にソース電位が供給されなくなるため、得られる内部クロック信号ＬＣＬＫの波形は、内部クロック信号ＥＣＬＫと一致する。逆に、バイアス電圧ＶＰＥ，ＶＮＥが最小選択レベル、バイアス電圧ＶＰＯ，ＶＮＯが最大選択レベルである場合、トランジスタＰ２，Ｎ１にソース電位が供給されなくなるため、得られる内部クロック信号ＬＣＬＫの波形は、内部クロック信号ＯＣＬＫと一致する。そして、バイアス電圧ＶＰＥ，ＶＮＥ，ＶＰＯ，ＶＮＯがいずれも中間レベルである場合、トランジスタＰ２，Ｎ１のドレイン電流量と、トランジスタＰ４，Ｎ３のドレイン電流量がほぼ一致するため、得られる内部クロック信号ＬＣＬＫの波形は、内部クロック信号ＥＣＬＫとＯＣＬＫを５０％ずつ合成した波形となる。内部クロック信号ＥＣＬＫとＯＣＬＫの合成割合は、カウント値Ｂｉｔ０〜Ｂｉｔ５に基づき、多段階に調整することが可能である。
図８は、カウンタ回路１０２の回路図である。
図８に示すように、カウンタ回路１０２は、カウント値のＢｉｔ０〜Ｂｉｔ１０にそれぞれ対応するラッチ回路部２００〜２１０を備えている。カウント値のＢｉｔ０は最下位ビット（ＬＳＢ）であり、カウント値のＢｉｔ１０は最上位ビット（ＭＳＢ）である。下位のラッチ回路部から出力されるキャリー信号ＣＲＹは、上位のラッチ回路部に供給されるため、カウンタ回路１０２は１１ビットのバイナリカウンタとして機能する。カウント値のカウントアップ又はカウントダウンは、アップダウン信号ＵＤの論理レベルに基づき、更新信号ＣＴに同期して行われる。
但し、本実施形態で用いるカウンタ回路１０２は、通常のカウンタ回路のように最下位ビットＢｉｔ０からカウントアップ又はカウントダウンを行うだけでなく、任意のビットからカウントアップ又はカウントダウンを行うことが可能である。どのビットからカウントアップ又はカウントダウンを行うかは、指定コードＳ０〜Ｓ５を用いて指定される。指定コードＳ０〜Ｓ５はいずれか１つのみが活性レベルとなる信号であり、図４に示すコード発生回路１０６によって生成される。
指定コードＳ０〜Ｓ５の具体的な機能について説明すると、まず指定コードＳ０が活性化している場合には、アップダウン信号ＵＤは最下位のラッチ回路部２００に対して有効となる。この場合、カウンタ回路１０２は通常のカウンタ回路のように最下位ビットＢｉｔ０からカウントアップ又はカウントダウンが行われる。これにより、遅延量の調整ピッチは最小ピッチとなる。これに対し、指定コードＳ１が活性化している場合には、対応するラッチ回路部２０１及びそれよりも下位のラッチ回路部２００の値Ｂｉｔ０，Ｂｉｔ１が固定され、一つ上位のラッチ回路部２０２に対してアップダウン信号ＵＤが有効となる。この場合、カウンタ回路１０２はＢｉｔ２からカウントアップ又はカウントダウンされるため、一度にカウントアップ又はカウントダウンされる値は指定コードＳ０が活性化している場合と比べて４倍となる。つまり、遅延量の調整ピッチが最小ピッチの４倍となる。
指定コードＳ２〜Ｓ５が活性化している場合の動作は、指定コードＳ１が活性化している場合の動作と同様である。例えば、指定コードＳ４が活性化している場合には、対応するラッチ回路部２０４及びそれよりも下位のラッチ回路部２００〜２０３の値Ｂｉｔ０〜Ｂｉｔ４が固定され、一つ上位のラッチ回路部２０５に対してアップダウン信号ＵＤが有効となる。この場合、カウンタ回路１０２はＢｉｔ５からカウントアップ又はカウントダウンされるため、一度にカウントアップ又はカウントダウンされる値は指定コードＳ０が活性化している場合と比べて３２倍となる。つまり、遅延量の調整ピッチが最小ピッチの３２倍となる。これにより、遅延量の調整ピッチは、指定コードＳ０〜Ｓ５に基づき、最小ピッチの１倍、４倍、８倍、１６倍、３２倍、６４倍の中から選択されることになる。
コード発生回路１０６が指定コードＳ０〜Ｓ５のいずれを活性化させるかは、アップダウン信号ＵＤ及び周波数検知信号ＳＥＬに基づいて定められる。以下、コード発生回路１０６の動作について詳細に説明する。
図９は、コード発生回路１０６の動作を説明するための図である。
まず、ＤＬＬリセット信号ＤＬＬＲＳＴが活性化すると、コード発生回路１０６は、周波数検知信号ＳＥＬａ〜ＳＥＬｃに基づいて指定コードＳ３〜Ｓ５のいずれかを活性化させる。具体的には、図９に示すように、周波数検知信号ＳＥＬａが活性化している場合には指定コードＳ３を活性化させ、周波数検知信号ＳＥＬｂが活性化している場合には指定コードＳ４を活性化させ、周波数検知信号ＳＥＬｃが活性化している場合には指定コードＳ５を活性化させる。これにより、内部クロック信号ＩＣＬＫの周波数が第１の基準値ｆ１よりも高い場合には、カウンタ回路１０２はＢｉｔ４からカウントアップ又はカウントダウンを行うため、遅延量の調整ピッチは最小ピッチの１６倍となる。また、内部クロック信号ＩＣＬＫの周波数が第１の基準値ｆ１と第２の基準値ｆ２の間である場合には、カウンタ回路１０２はＢｉｔ５からカウントアップ及びカウントダウンを行うため、遅延量の調整ピッチは最小ピッチの３２倍となる。さらに、内部クロック信号ＩＣＬＫの周波数が第２の基準値ｆ２よりも低い場合には、カウンタ回路１０２はＢｉｔ６からカウントアップ及びカウントダウンを行うため、遅延量の調整ピッチは最小ピッチの６４倍となる。
このように、ＤＬＬリセット信号ＤＬＬＲＳＴが活性化した直後においては、カウントアップ又はカウントダウンされるビットが内部クロック信号ＩＣＬＫの周波数に基づいて選択される。内部クロック信号ＩＣＬＫの周波数が高い場合、遅延量の調整ピッチが大きすぎると、リファレンスクロック信号ＲＣＬＫのエッジが内部クロック信号ＩＣＬＫの目標とするエッジを大きく飛び越えてしまうことがあり、この場合には正しい位相調整動作を行うことができなくなるおそれがある。しかしながら、本実施形態では、内部クロック信号ＩＣＬＫの周波数が高い場合には、遅延量の調整ピッチが小さく設定されることから、このような問題が生じることはない。一方、内部クロック信号ＩＣＬＫの周波数が低い場合、遅延量の調整ピッチが小さすぎると、リファレンスクロック信号ＲＣＬＫのエッジが目標とするエッジに到達するまでに長い時間がかかってしまう。しかしながら、本実施形態では、内部クロック信号ＩＣＬＫの周波数が低い場合には、遅延量の調整ピッチが大きく設定されることから、このような問題が生じることもない。
このような位相調整動作を継続すると、リファレンスクロック信号ＲＣＬＫのエッジが目標とするエッジに近づく。そして、目標とするエッジを超えるとアップダウン信号ＵＤの論理レベルの論理レベルが反転する。したがって、アップダウン信号ＵＤの変化を監視すれば、リファレンスクロック信号ＲＣＬＫのエッジが目標とするエッジに近づいたか否かを知ることができる。アップダウン信号ＵＤの監視は、図４に示すコード発生回路１０６によって行われる。本実施形態では、アップダウン信号ＵＤの論理レベルが１回又は２回反転した場合に、当該指定コードを用いた位相調整動作を完了し、より下位のビットの制御に移る。これは、当該ビットの論理レベルが確定したことを意味する。
具体的には、図９に示すように周波数検知信号ＳＥＬａが活性化している場合、指定コードＳ３を用いた位相調整動作が完了すると、次に指定コードＳ１，Ｓ０を順次活性化させることにより最終的なカウント値を得る。また、周波数検知信号ＳＥＬｂが活性化している場合、指定コードＳ４を用いた位相調整動作が完了すると、指定コードＳ３，Ｓ１，Ｓ０の順に活性化させることにより最終的なカウント値を得る。さらに、周波数検知信号ＳＥＬｃが活性化している場合、指定コードＳ５を用いた位相調整動作が完了すると、指定コードＳ４，Ｓ３，Ｓ１，Ｓ０の順に活性化させることにより最終的なカウント値を得る。尚、いずれのケースにおいても指定コードＳ２を使用していないが、これを使用しても良いことはいうまでもない。この場合、指定コードＳ３の次に指定コードＳ２を活性化させればよい。
図１０は、周波数検知信号ＳＥＬａが活性化している場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
図１０に示す例では周波数検知信号ＳＥＬａが活性化しているため、時刻ｔ１０においてリセット信号／ＲＥＳＥＴが発行されると、指定コードＳ３がハイレベルに活性化する。尚、指定コードＳ０もハイレベルであるが、指定コードＳ０はローアクティブな信号である。これにより、カウンタ回路１０２は、更新信号ＣＴが活性化する度にアップダウン信号ＵＤに基づいてＢｉｔ４からカウントアップ又はマウントダウンを行う。この状態は、Ｂｉｔ４を最下位ビット（ＬＳＢ）とするＢｉｔ４〜Ｂｉｔ１０からなる７ビットのカウンタ回路として機能している状態であると言える。より下位のビットＢｉｔ０〜Ｂｉｔ３は初期値を維持する。図１０に示す例では、ビットＢｉｔ０〜Ｂｉｔ３の初期値はいずれもハイレベルである。
そして、時刻ｔ１０から時刻ｔ１１までの期間においては、アップダウン信号ＵＤがハイレベルであることから、カウンタ回路１０２はＢｉｔ４からカウントアップされる。これにより、最小ピッチの１６倍で遅延量の調整が行われることになる。図１０に示す例では、時刻ｔ１１にてアップダウン信号ＵＤがハイレベルからローレベルに反転している。これにより、カウンタ回路１０２はＢｉｔ４からカウントダウンされる。
その後、時刻ｔ１２において、アップダウン信号ＵＤがローレベルからハイレベルに反転している。かかる２回目の反転に応答して、コード発生回路１０６は指定コードＳ３の代わりに指定コードＳ１を活性化させる。これにより、カウンタ回路１０２は、更新信号ＣＴが活性化する度にアップダウン信号ＵＤに基づいてＢｉｔ２からカウントアップ又はカウントダウンを行う。この状態は、Ｂｉｔ２を最下位ビット（ＬＳＢ）とするＢｉｔ２〜Ｂｉｔ１０からなる９ビットのカウンタ回路として機能している状態であると言える。これにより、最小ピッチの４倍で遅延量の調整が行われることになる。
その後は図示しないが、さらにアップダウン信号ＵＤが反転すると、コード発生回路１０６は指定コードＳ１の代わりに指定コードＳ０を活性化させる。これにより、カウンタ回路１０２は、更新信号ＣＴが活性化する度にアップダウン信号ＵＤに基づいてＢｉｔ０からカウントアップ又はカウントダウンを行う。この状態は、Ｂｉｔ０を最下位ビット（ＬＳＢ）とするＢｉｔ０〜Ｂｉｔ１０からなる１１ビットのカウンタ回路として機能し、遅延量の調整ピッチは最小ピッチとなる。これにより、１１ビットのカウンタ回路１０２のカウント値が確定する。
図１１は、周波数検知信号ＳＥＬｂが活性化している場合におけるＤＬＬ回路１００の動作を説明するためのタイミング図である。
図１１に示す例では周波数検知信号ＳＥＬｂが活性化しているため、時刻ｔ２０においてリセット信号／ＲＥＳＥＴが発行されると、指定コードＳ４がハイレベルに活性化する。これにより、カウンタ回路１０２は、更新信号ＣＴが活性化する度にアップダウン信号ＵＤに基づいてＢｉｔ５からカウントアップ又はマウントダウンを行う。この状態は、Ｂｉｔ５を最下位ビット（ＬＳＢ）とするＢｉｔ５〜Ｂｉｔ１０からなる６ビットのカウンタ回路として機能している状態であると言える。より下位のビットＢｉｔ０〜Ｂｉｔ４は初期値を維持する。
そして、時刻ｔ２０から時刻ｔ２１までの期間においては、アップダウン信号ＵＤがハイレベルであることから、カウンタ回路１０２はＢｉｔ５からカウントアップされる。これにより、最小ピッチの３２倍で遅延量の調整が行われることになる。
その後、時刻ｔ２１において、アップダウン信号ＵＤがハイレベルからローレベルに反転している。これに応答して、コード発生回路１０６は、指定コードＳ４の代わりに指定コードＳ３を活性化させる。これにより、カウンタ回路１０２は、更新信号ＣＴが活性化する度にアップダウン信号ＵＤに基づいてＢｉｔ２からカウントアップ又はカウントダウンを行う。その後の動作は、図１０を用いて説明したとおりであり、アップダウン信号ＵＤが反転する度に指定コードを切り替えることによって、１１ビットのカウンタ回路のカウント値１０２を確定させる。
周波数検知信号ＳＥＬｃが活性化している場合におけるＤＬＬ回路１００の動作については図示しないが、指定コードＳ５から順に活性化させることによって、１１ビットのカウンタ回路のカウント値１０２を確定させる。
このように、本実施形態によれば、内部クロック信号ＩＣＬＫの周波数に基づいてディレイライン１０１の調整ピッチを切り替えていることから、周波数に応じた適切な位相制御動作を行うことが可能となる。これにより、内部クロック信号ＩＣＬＫの周波数が高い場合には目標とするエッジを見失うことなく正しく位相調整動作を行うことができ、内部クロック信号ＩＣＬＫの周波数が低い場合には位相制御動作を速やかに完了することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用範囲がこれに限定されるものではなく、他の種類の半導体メモリデバイス（フラッシュメモリや、ＲｅＲＡＭなど）に適用することも可能であるし、プロセッサなどのロジック系半導体デバイスに適用することも可能である。また、本発明による半導体装置の全ての構成要素が一つの半導体チップに集積されていることも必須でなく、複数の半導体チップによって構成されていても構わない。
図１２は、本発明による半導体装置の各構成要素を複数の半導体チップに分散した例を示すブロック図である。図１２に示す半導体装置は、コントローラとして機能する半導体チップＣＰ１と、メモリデバイスとして機能する半導体チップＣＰ２と、周波数検知回路４０を含む半導体チップＣＰ３とを備えている。半導体チップＣＰ１は、半導体チップＣＰ２に対してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ外部クロック信号ＣＫ，／ＣＫを供給し、データＤＱの送受信を行うコントロールデバイスである。半導体チップＣＰ２は半導体チップＣＰ１によって動作が制御されるメモリデバイスである。本例では、半導体チップＣＰ２にＤＬＬ回路１００が含まれているが、周波数検知回路４０は含まれていない。周波数検知回路４０は別の半導体チップＣＰ３に集積されており、半導体チップＣＰ３によって生成された周波数検知信号ＳＥＬが半導体チップＣＰ１に供給される。このように、本発明においては周波数検知回路４０を別の半導体チップに集積することも可能である。
また、上記実施形態では、カウンタ回路１０２の上位ビットから順次論理レベルを確定させる、いわゆるバイナリサーチによってカウント値を生成しているが、本発明においてこの点は必須でない。他の例として、内部クロック信号ＩＣＬＫの周波数に基づいてカウンタ回路１０２の有効なビット数を変更しても構わない。図１３に示す例では、周波数検知信号ＳＥＬａが活性化している場合（周波数が高い場合）にはＢｉｔ０を最下位ビット（ＬＳＢ）とし、周波数検知信号ＳＥＬｂが活性化している場合（周波数が中適度である場合）にはＢｉｔ０を無視してＢｉｔ１を最下位ビット（ＬＳＢ）とし、周波数検知信号ＳＥＬｃが活性化している場合（周波数が低い場合）にはＢｉｔ０，Ｂｉｔ１を無視してＢｉｔ２を最下位ビット（ＬＳＢ）とするカウント値を使用する。いずれの場合も選択された最下位ビットからカウントアップ又はカウントダウンを行う。上記実施形態のようにカウントアップ又はカウントダウンするビットは変更されない。この方法によれば、内部クロック信号ＩＣＬＫの周波数が高い場合には高精度な位相制御動作を行うことができる一方、内部クロック信号ＩＣＬＫの周波数が低い場合には速やかな位相制御動作を行うことができる。内部クロック信号ＩＣＬＫの周波数が低い場合にはＢｉｔ０，Ｂｉｔ１が無視されるため位相制御精度が低下するが、内部クロック信号ＩＣＬＫの周波数が低い場合にはこれが大きな問題となることはない。さらに別の例として、内部クロック信号ＩＣＬＫの周波数に基づいてカウンタ回路１０２の使用レンジを変更することも可能である。
さらに、上記実施形態では、内部クロック信号ＩＣＬＫの周波数に基づいてＤＬＬ回路１００の動作モードを３種類の異なる動作モードの中から選択しているが、動作モードの種類が３種類に限定されるものではない。したがって、２種類であっても構わないし、４種類以上であっても構わない。また、上記実施形態では内部クロック信号ＩＣＬＫの周波数を周波数検知回路４０によって検知しているが、実際にモニタリングするクロック信号が内部クロック信号ＩＣＬＫに限定されるものではない。したがって、外部クロック信号ＣＫの周波数を直接モニタしても構わないし、内部クロック信号ＬＣＬＫの周波数をモニタしても構わない。
また、上記実施形態では、クロック生成回路としてＤＬＬ回路を例に挙げているが、本発明において制御対象となるクロック生成回路がＤＬＬ回路であることは必須でなく、他の種類のクロック生成回路であっても構わない。例えば、上記実施形態では内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成しているが、所定のクロック信号を受け、その位相をシフトした別のクロック信号を生成する限り、クロックの生成方法については特に限定されるものではない。
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
１６ａ 出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ リフレッシュ制御回路
３６ クロック入力回路
３７ タイミングジェネレータ
３８ 内部電源発生回路
４０ 周波数検知回路
４１ パルス発生回路
４１ａ リングオシレータ
４１ｂ トリミング回路
４２ カウンタ回路
１００ ＤＬＬ回路
１０１ ディレイライン
１０２ カウンタ回路
１０３ レプリカ回路
１０４ 位相比較回路
１０５ 更新タイミング制御回路
１０６ コード発生回路
１１０ コースディレイライン
１１１ インバータチェーン
１１２ マルチプレクサ
１１３ インバータ
１１４ デコーダ
１２０ ファインディレイライン
２００〜２１０ ラッチ回路部
Ｂｉｔ０〜Ｂｉｔ１０ カウント値
ＣＫ，／ＣＫ 外部クロック信号
ＣＰ１〜ＣＰ３ 半導体チップ
ＥＣＬＫ，ＯＣＬＫ 内部クロック信号
ＩＣＬＫ 内部クロック信号（第１のクロック信号）
ＬＣＬＫ 内部クロック信号（第２のクロック信号）
Ｐ パルス信号
ＲＣＬＫ リファレンスクロック信号
Ｓ０〜Ｓ５ 指定コード
ＳＥＬａ〜ＳＥＬｃ 周波数検知信号
ＵＤ アップダウン信号（位相比較信号）

Claims (14)

  1. 第１のクロック信号の周波数に応じた周波数検知信号を出力する周波数検知回路と、
    前記第１のクロック信号及びリファレンスクロック信号の位相を比較し、その比較結果に応じた位相比較信号を出力する位相比較回路と、
    前記位相比較信号に応じて前記第１のクロック信号の位相をシフトした第２のクロック信号を出力する位相調整回路と、を備えた半導体装置であって、
    前記位相比較信号に対応する前記第１のクロック信号の位相のシフトの量は、前記周波数検知信号に応じて可変とされることを特徴とする半導体装置。
  2. 前記周波数検知回路は前記第１又は第２のクロック信号を所定の期間カウントする第１の回路を含み、前記第１の回路のカウント値に基づいて前記周波数検知信号を出力することを特徴とする請求項１に記載の半導体装置。
  3. 前記周波数検知回路は前記所定の期間を定義する第２の回路をさらに含み、前記第２の回路は前記半導体装置の初期化動作時に活性化されることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の回路は、前記所定の期間を調整するためのトリミング回路を含んでいることを特徴とする請求項３に記載の半導体装置。
  5. 前記位相調整回路は、前記位相比較信号に基づいてカウント値が更新されるカウンタ回路と、前記カウンタ回路のカウント値に基づいて前記第１のクロック信号を遅延させることにより前記第２のクロック信号を生成するディレイラインとを含み、
    前記カウンタ回路は、前記周波数検知信号に基づいてカウント値の更新ピッチが可変とされることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記カウンタ回路は、前記周波数検知信号に基づいて第１のピッチでカウント値の更新を行った後、前記位相比較信号に基づいて前記第１のピッチよりも小さい第２のピッチでカウント値の更新を行うことを特徴とする請求項５に記載の半導体装置。
  7. 前記カウンタ回路は、前記位相比較信号の第１の変化に基づいて前記第２のピッチでカウント値の更新を行った後、前記位相比較信号の第２の変化に基づいて前記第２のピッチよりも小さい第３のピッチでカウント値の更新を行うことを特徴とする請求項６に記載の半導体装置。
  8. 前記ディレイラインは、遅延量の調整ピッチが相対的に大きいコースディレイラインと、遅延量の調整ピッチが相対的に小さいファインディレイラインとを含み、
    前記コースディレイラインは前記カウンタ回路のカウント値の上位ビットによって制御され、前記ファインディレイラインは前記カウンタ回路のカウント値の下位ビットによって制御されることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
  9. 前記周波数検知回路、前記位相比較回路及び前記位相調整回路は、同一の半導体チップに集積されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記周波数検知回路と、前記位相比較回路及び前記位相調整回路とは、互いに異なる半導体チップに集積されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  11. 第１のクロック信号に基づき生成される第２のクロック信号の位相調整を、位相調整動作を複数回行うことで実施するクロック信号の位相調整方法であって、
    前記第１又は第２のクロック信号の周波数を検知し、
    検知された前記周波数に応じて、前記複数の位相調整動作における各々の位相調整ピッチを変化させることを特徴とするクロック信号の位相調整方法。
  12. 前記第１又は第２のクロック信号を所定の期間カウントし、得られた第１のカウント値に基づいて前記周波数を検知することを特徴とする請求項１１に記載のクロック信号の位相調整方法。
  13. 前記所定の期間を調整するためのトリミングを行うことを特徴とする請求項１２に記載のクロック信号の位相調整方法。
  14. 前記位相調整動作は、前記第１のクロック信号と前記第２のクロック信号の位相差を示す第２のカウント値を更新することにより行い、
    検知された前記周波数に応じて前記第２のカウント値のどのビットを更新するかを切り替えることにより、前記位相調整ピッチを変化させることを特徴とする請求項１１乃至１３のいずれか一項に記載のクロック信号の位相調整方法。
JP2012047955A 2012-03-05 2012-03-05 半導体装置及びクロック信号の位相調整方法 Pending JP2013183415A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012047955A JP2013183415A (ja) 2012-03-05 2012-03-05 半導体装置及びクロック信号の位相調整方法
US13/784,283 US20130229214A1 (en) 2012-03-05 2013-03-04 Semiconductor device generating phase-controlled clock signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012047955A JP2013183415A (ja) 2012-03-05 2012-03-05 半導体装置及びクロック信号の位相調整方法

Publications (1)

Publication Number Publication Date
JP2013183415A true JP2013183415A (ja) 2013-09-12

Family

ID=49042487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012047955A Pending JP2013183415A (ja) 2012-03-05 2012-03-05 半導体装置及びクロック信号の位相調整方法

Country Status (2)

Country Link
US (1) US20130229214A1 (ja)
JP (1) JP2013183415A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015061213A (ja) * 2013-09-19 2015-03-30 株式会社メガチップス クロック位相シフト回路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5932237B2 (ja) 2011-04-20 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR102140117B1 (ko) * 2013-06-18 2020-08-12 에스케이하이닉스 주식회사 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치
JP2015012350A (ja) * 2013-06-27 2015-01-19 マイクロン テクノロジー， インク． 半導体装置
US9614533B2 (en) * 2015-06-19 2017-04-04 Intel Corporation Digital phase control with programmable tracking slope
TWI560965B (en) * 2015-07-16 2016-12-01 Actron Technology Corp De-glitch circuit and de-glitch method and short circuit protection device
US9584105B1 (en) * 2016-03-10 2017-02-28 Analog Devices, Inc. Timing generator for generating high resolution pulses having arbitrary widths
IT201900006396A1 (it) * 2019-04-26 2020-10-26 St Microelectronics Srl Circuito di cattura ad alta risoluzione temporale e corrispondenti dispositivo, procedimento di cattura e prodotto informatico
US11483004B2 (en) * 2020-10-19 2022-10-25 SK Hynix Inc. Delay circuit and a delay locked loop circuit using the same
KR20220051497A (ko) * 2020-10-19 2022-04-26 에스케이하이닉스 주식회사 지연 회로 및 이를 이용하는 지연 고정 루프 회로
US11211936B1 (en) * 2021-01-05 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Delay lock loop circuits and methods for operating same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2970845B2 (ja) * 1997-09-03 1999-11-02 日本電気株式会社 ディジタルｄｌｌ回路
JP2009135138A (ja) * 2007-11-28 2009-06-18 Texas Instr Japan Ltd Ｌｅｄ駆動回路
JP2009177778A (ja) * 2008-01-25 2009-08-06 Elpida Memory Inc Ｄｌｌ回路及びこれを用いた半導体装置、並びに、ｄｌｌ回路の制御方法
TWI364169B (en) * 2008-12-09 2012-05-11 Sunplus Technology Co Ltd All digital phase locked loop circuit
JP5305935B2 (ja) * 2009-01-16 2013-10-02 ルネサスエレクトロニクス株式会社 デジタルフェーズロックドループ回路
JP2011061457A (ja) * 2009-09-09 2011-03-24 Elpida Memory Inc クロック生成回路及びこれを備える半導体装置並びにデータ処理システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015061213A (ja) * 2013-09-19 2015-03-30 株式会社メガチップス クロック位相シフト回路

Also Published As

Publication number Publication date
US20130229214A1 (en) 2013-09-05

Similar Documents

Publication Publication Date Title
JP2013183415A (ja) 半導体装置及びクロック信号の位相調整方法
US11087802B2 (en) Semiconductor memory device including output buffer
US9536579B2 (en) Semiconductor integrated circuit capable of precisely adjusting delay amount of strobe signal
US8643416B2 (en) Semiconductor device including a delay locked loop circuit
US8803576B2 (en) Semiconductor device having duty-cycle correction circuit
US8953409B2 (en) Semiconductor device capable of minimizing mutual effects between two different operations therein
US9559710B2 (en) Semiconductor device including oscillator
US6438067B2 (en) Clock generating circuit ensuring a wide lock-allowing frequency range and allowing reduction in layout area as well as a semiconductor device provided with the same
US9065456B2 (en) Semiconductor device having DLL circuit
JP2013042353A (ja) 半導体装置
US9473146B2 (en) Apparatuses and methods for low power counting circuits
US8525563B2 (en) Semiconductor device including DLL circuit having coarse adjustment unit and fine adjustment unit
US8797074B2 (en) Semiconductor device having DLL circuit and control method thereof
US11120855B2 (en) Semiconductor device including a clock adjustment circuit
JP2016012204A (ja) 半導体装置
US9153303B2 (en) Methods and apparatuses for alternate clock selection
JP6058835B2 (ja) 半導体装置
JP2015097131A (ja) 半導体装置
JP2014212365A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130822