JP2015097131A - 半導体装置 - Google Patents

Abstract

【課題】外部から供給される電源電圧を用いて生成する内部電源電圧について目標値とのずれを調整可能にした半導体装置を提供する。
【解決手段】内部電源電圧を目標値に設定するための仮目標値を保持するヒューズ素子群と、仮目標値を補正するための補正値を保持するアンチヒューズ素子群と、ヒューズ素子群が保持する仮目標値に対してアンチヒューズ素子群が保持する補正値を加算しまたは減算し、演算結果を出力する演算回路と、演算結果に基づいて、外部から供給される電源電圧を用いて内部電源電圧を生成する電源電圧生成回路と、を有する。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、電源電圧生成回路を有する半導体装置に関する。

バーンイン試験は、市場での対象物の初期不良を事前に低減させる試験であり、スクリーニング試験のなかでも初期不良検出に有効な試験である。

バーンイン試験では、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置を、通常の動作条件ではなく、高温・高電源電圧のストレス条件の下で長時間動作させる。半導体装置がストレス条件下で長時間動作することで、半導体装置に初期不良が生じることが、加速される。つまり、市場において初期不良を起こす潜在的可能性を有する半導体装置がスクリーニングされ、そのような半導体装置が市場に出荷されることを防止できる。その結果、市場におけるＤＲＡＭなどの半導体装置の信頼性が保証される（例えば、特許文献１参照）。

特開平１０−３４０５９８号公報

ここで、半導体装置は、外部から供給される電源電圧を半導体装置内部で昇圧し、高電圧の内部電源電圧を生成して内部回路に印加している。この内部電源電圧が目標値とずれてしまうことがあった。

本発明の半導体装置は、
内部電源電圧を目標値に設定するための仮目標値を保持する複数のヒューズ素子を含むヒューズ素子群と、
前記仮目標値を補正するための補正値を保持する複数のアンチヒューズ素子を含むアンチヒューズ素子群と、
前記ヒューズ素子群が保持する仮目標値に対して前記アンチヒューズ素子群が保持する補正値を加算しまたは減算し、演算結果を出力する演算回路と、
前記演算結果に基づいて、外部から供給される電源電圧を用いて前記内部電源電圧を生成する電源電圧生成回路と、
を有する。

本発明によれば、半導体装置内で生成された内部電源電圧が目標値とずれていると、そのずれがアンチヒューズ素子群に保持される値によって調整されるため、適正な内部電源電圧が内部回路に印加される。

本発明の一実施形態の半導体装置の構成例を示すブロック図である。 第１の実施形態のストレス用電源電圧生成回路の一構成例を示すブロック図である。 図２に示した電源電圧生成回路の一構成例を示すブロック図である。 図２に示した加算回路の一構成例を示す論理構成図である。 図４に示した全加算器の一構成例を示す論理構成図である。 図２に示した減算回路の一構成例を示す論理構成図である。 図２に示した可変基準電圧生成回路の一構成例を示す回路図である。 第２の実施形態のストレス用電源電圧生成回路の一構成例を示すブロック図である。 第３の実施形態のストレス用電源電圧生成回路の一構成例を示すブロック図である。

本発明の一実施形態の半導体装置は、外部から供給される電源電圧を昇圧し、昇圧された電圧を内部回路に供給する内部電源電圧生成回路を有する。以下の実施形態では、内部電源電圧生成回路がバーンイン試験などのストレス試験で用いられるストレス用内部電源電圧を生成する回路の場合で説明する。このストレス用内部電源電圧を生成する回路を「ストレス用電源電圧生成回路」と称する。

（第１の実施形態）
本発明の一実施形態の半導体装置の構成を説明する。図１は本発明の一実施形態の半導体装置の構成例を示すブロック図である。本実施形態では、半導体装置１００がＲＡＭ（Random Access Memory）の場合で説明する。

半導体装置１００は、外部端子として、クロック端子群１０１と、コマンド端子群１０２と、アドレス端子群１０３と、データ入出力端子群１０４と、電源端子群１０５と、を含む。

クロック端子群１０１は、外部クロック信号ＣＫと、外部クロック信号ＣＫの反転信号である外部クロック信号／ＣＫを受け付ける端子群である。本実施形態においては、信号の符号の先頭に「／」が付されている信号は、基準となる信号の反転信号またはローアクティブな信号であることを意味する。外部クロック信号ＣＫと外部クロック信号／ＣＫとは互いに相補の信号である。

アドレス端子群１０３は、外部から入力されるアドレス信号を受け付ける端子群である。コマンド端子群１０２は、外部から入力されるコマンド信号を受け付ける端子群である。コマンド信号は、例えば、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、および、リセット信号／ＲＥＳＥＴなどである。

データ入出力端子群１０４は、リードデータの出力と、ライトデータの入力を行う端子群である。データ入出力端子群１０４は、入出力回路１１８に接続されている。以下では、データ入出力端子群１０４の各端子をＤＱ端子と称する。

電源端子群１０５は、外部から供給される電源電圧を受け付ける端子群である。本実施形態では、電源端子群１０５は、高電位側の電源電圧ＶＤＤを受け付ける端子と、低電位側の電源電圧ＶＳＳを受け付ける端子とを有する。

また、半導体装置１００は、クロック入力回路１０６と、位相調整回路１０７と、コマンド入力回路１０８と、コマンドデコード回路１０９と、リフレッシュ制御回路１１０と、アドレス入力回路１１１と、アドレスラッチ回路１１２と、モードレジスタ１１３と、メモリセルアレイ１１４と、ロウデコーダ１１５と、カラムデコーダ１１６と、ＦＩＦＯ（First-In First-Out）回路１１７と、入出力回路１１８と、内部電源発生回路１１９と、ストレス用電源電圧生成回路１２０と、を含む。

クロック入力回路１０６は、クロック端子群１０１から外部クロック信号ＣＫ、／ＣＫを受信する。クロック入力回路１０６は、外部クロック信号ＣＫ、／ＣＫを用いて、外部クロック信号ＣＫ、／ＣＫに同期した内部クロック信号ＩＣＬＫを生成する。クロック入力回路１０６は、内部クロック信号ＩＣＬＫを位相調整回路１０７に出力する。

位相調整回路１０７は、例えば、ＤＬＬ（Delay-Locked Loop）回路である。位相調整回路１０７は、内部クロック信号ＩＣＬＫの位相を調整することによって、入出力用クロック信号ＬＣＬＫを生成する。位相調整回路１０７は、内部クロック信号ＩＣＬＫと入出力用クロック信号ＬＣＬＫとの位相差を所定値に設定する位相調整動作を実行する。内部クロック信号ＩＣＬＫは位相調整対象信号の一例であり、入出力用クロック信号ＬＣＬＫは出力信号の一例である。位相調整回路１０７にて生成された入出力用クロック信号ＬＣＬＫは、ＦＩＦＯ回路１１７および入出力回路１１８に供給される。

コマンド入力回路１０８は、コマンド端子群１０２からコマンド信号を受け付け、コマンド信号をコマンドデコード回路１０９に出力する。

コマンドデコード回路１０９は、コマンド入力回路１０８からコマンド信号を受け付ける。コマンドデコード回路１０９は、コマンド信号の保持、コマンド信号のデコード、および、コマンド信号のカウントなどを行うことで、内部コマンド信号を生成する。コマンドデコード回路１０９は、内部コマンド信号として、例えば、リフレッシュコマンド、書込みコマンド、読出しコマンド、およびバーンインテストコマンドを生成する。

また、コマンドデコード回路１０９は、コマンド入力回路１０８からバーンインテストコマンドを受信すると、ストレス用電源電圧の準備をストレス用電源電圧生成回路１２０に指示する。具体的には、コマンドデコード回路１０９は、目標値信号と選択信号をストレス用電源電圧生成回路１２０に出力する。以下では、目標値信号をＴａｐ＿ｅｘｐと表記し、選択信号をＴａｐ＿ｓｅｌと表記する。Ｔａｐ＿ｅｘｐは予め決められた一定値であるが、Ｔａｐ＿ｓｅｌは可変値である。コマンドデコード回路１０９は、出力するＴａｐ＿ｓｅｌを予め決められた範囲の最小値から最大値まで所定の時間間隔で段階的に大きくする。

本実施形態では、Ｔａｐ＿ｓｅｌは４ビットの信号であるとする。Ｔａｐ＿ｓｅｌの値の範囲は２進数で「００００」から「１１１１」とする。この場合、コマンドデコード回路１０９は、外部クロック信号ＣＫを受信する度に、Ｔａｐ＿ｓｅｌを２進数で「００００」から「１１１１」までステップアップさせる。なお、ステップアップのタイミングは、外部クロック信号ＣＫに限定されない。

リフレッシュ制御回路１１０は、コマンドデコード回路１０９からリフレッシュコマンドを受信すると、ロウデコーダ１１５にリフレッシュ信号を供給する。

アドレス入力回路１１１は、アドレス端子群１０３が受信するアドレス信号をアドレスラッチ回路１１２に出力する。

アドレスラッチ回路１１２は、アドレス入力回路１１１からアドレス信号を受け付ける。アドレスラッチ回路１１２は、モードレジスタ１１３をセットする場合には、アドレス信号を、モードレジスタ１１３に出力する。また、アドレスラッチ回路１１２は、アドレス信号のうちロウアドレスをロウデコーダ１１５に出力し、アドレス信号のうちカラムアドレスをカラムデコーダ１１６に出力する。

モードレジスタ１１３は、半導体装置１００の動作パラメータ（例えば、バースト長またはＣＡＳレイテンシ）が設定されるレジスタである。モードレジスタ１１３は、コマンドデコード回路１０９から内部コマンド信号を受け取り、アドレスラッチ回路１１２からアドレス信号を受け取る。モードレジスタ１１３は、内部コマンド信号とアドレス信号とに基づいて特定される動作パラメータを設定する。

メモリセルアレイ１１４は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を含む。メモリセルアレイ１１４内で、複数のワード線ＷＬと複数のビット線ＢＬが交差し、その交点にメモリセルＭＣが配置されている。１本のワード線ＷＬと１本のビット線ＢＬが選択されると、１つのメモリセルＭＣが特定される。各ビット線ＢＬは、そのビット線ＢＬに対応するセンスアンプ（不図示）と接続されている。なお、図１では、説明を簡単にするために、ワード線ＷＬとビット線ＢＬのそれぞれを１本だけ表示し、メモリセルＭＣを１個だけ表示している。

ロウデコーダ１１５はアドレスラッチ回路１１２からロウアドレスを受信する。ロウデコーダ１１５は、コマンドデコード回路１０９から書込みコマンドまたは読出しコマンドを受信する。ロウデコーダ１１５は、リフレッシュ制御回路１１０からリフレッシュ信号を受信する。ロウデコーダ１１５は、書込みコマンドまたは読出しコマンドを受信すると、メモリセルアレイ１１４内の複数のワード線ＷＬの中から、ロウアドレスに対応するワード線ＷＬを選択する。また、ロウデコーダ１１５は、リフレッシュ信号を受信すると、複数のワード線ＷＬの中から、ロウアドレスに対応するワード線ＷＬを選択し、選択されたワード線ＷＬに対応するメモリセルＭＣをリフレッシュする。

カラムデコーダ１１６はアドレスラッチ回路１１２からのカラムアドレスを受信する。カラムデコーダ１１６は、コマンドデコード回路１０９から書込みコマンドまたは読出しコマンドを受信する。カラムデコーダ１１６は、書込みコマンドまたは読出しコマンドを受信すると、複数のセンスアンプの中から、カラムアドレスに対応したセンスアンプを選択する。

読出し動作時（読出しコマンド発生時）の動作を簡単に説明する。ワード線ＷＬによって選択される複数のメモリセルＭＣのデータのそれぞれは、複数のセンスアンプのそれぞれによって増幅される。増幅された複数のデータのうち、カラムデコーダ１１６にて選択された複数のセンスアンプに対応する複数のデータが、ＦＩＦＯ回路１１７および入出力回路１１８を介してデータ入出力端子群１０４から外部に出力される。

続いて、書込み動作時（書込みコマンド発生時）の動作を簡単に説明する。データ入出力端子群１０４に外部から複数のデータが入力される。これら複数のデータは、入出力回路１１８およびＦＩＦＯ回路１１７を介してメモリセルアレイ１１４に導かれる。これら複数のデータは、カラムデコーダ１１６によって選択される複数のセンスアンプのそれぞれを介して、複数のセンスアンプに対応する複数のメモリセルＭＣのそれぞれに書き込まれる。

ＦＩＦＯ回路１１７は、位相調整回路１０７から入出力用クロック信号ＬＣＬＫを受け付ける。ＦＩＦＯ回路１１７は、入出力用クロック信号ＬＣＬＫに同期して、メモリセルアレイ１１４と入出力回路１１８との間で、リードデータとライトデータのやり取りを行う。特に、ＦＩＦＯ回路１１７は、読出し動作時にはパラレルに読み出された複数のデータをシリアルに変換し、書込み動作時にはその逆を実行する。

入出力回路１１８は、位相調整回路１０７から入出力用クロック信号ＬＣＬＫを受け付ける。入出力回路１１８は、リード動作時において、入出力用クロック信号ＬＣＬＫに同期してリードデータをデータ入出力端子群１０４に出力する。

内部電源発生回路１１９は、電源端子群１０５から電圧ＶＤＤおよび電圧ＶＳＳを受け付け、電圧ＶＰＰ、電圧ＶＰＥＲＩ、電圧ＶＰＥＲＤ等の内部電源電圧を発生する。

ストレス用電源電圧生成回路１２０は、コマンドデコード回路１０９およびメモリセルアレイ１１４と接続されている。ストレス用電源電圧生成回路１２０は、コマンドデコード回路１０９から目標値信号および選択信号が入力されると、ストレス用電源電圧を生成する。以下では、ストレス用電源電圧をＶＰＰ＿ＴＥＳＴと表記する。

ストレス用電源電圧生成回路１２０は、ＶＰＰ＿ＴＥＳＴが目標値とずれていると、ＶＰＰ＿ＴＥＳＴが目標値と一致するように調整する。そして、ストレス用電源電圧生成回路１２０は、調整後のＶＰＰ＿ＴＥＳＴをメモリセルアレイ１１４に出力する。また、ストレス用電源電圧生成回路１２０は、ＶＰＰ＿ＴＥＳＴをモニタするための信号をデータ入出力端子群１０４のうちの１つのＤＱ端子に出力する。

次に、図１に示したストレス用電源電圧生成回路の構成について詳しく説明する。図２は本実施形態のストレス用電源電圧生成回路の一構成例を示すブロック図である。

ストレス用電源電圧生成回路１２０は、ヒューズ素子群２０８と、アンチヒューズ（ＡＦ）素子群２０６と、ＡＦ素子書込回路２０７と、減算回路２０４と、加算回路２０５と、第１および第２デコーダ２１１、２１２と、第１〜第３ラッチ回路２０１〜２０３と、可変基準電圧生成回路２０９と、電源電圧生成回路２１０と、分圧回路２１３と、可変分圧回路２１４と、コンパレータ２１５とを有する。以下に、各構成を詳しく説明する。

はじめに、ヒューズ素子群２０８とＡＦ素子群２０６の構成を説明する。

ヒューズ素子群２０８は、ＶＰＰ＿ＴＥＳＴを目標値に設定するための仮目標値を保持する複数のヒューズ素子を有する。ヒューズ素子群２０８の各ヒューズ素子は、２つの端子のうち、一方の端子は接地されており、他方の端子は出力端子として機能する。ヒューズ素子は、切断されていない状態では、出力端子の電位が接地電位になるが、切断された状態では、出力端子の電位が図示しないプルアップ回路によって電源電位になる。ヒューズ素子が切断されているか否かによって出力端子の電位が異なることを利用して、各ヒューズ素子は、例えば、２進数による「０」または「１」の情報を保持する。

半導体装置１００のウエハプロセスの後、レーザートリミング工程で各ヒューズ素子を切断するか否かによって、ＶＰＰ＿ＴＥＳＴの仮目標値をヒューズ素子群２０８に記憶させる。製造工程のばらつきにより、半導体装置１００に形成される各種素子の特性は、半導体装置間でばらつくことがある。そのため、半導体装置間で実際のストレス用電源電圧が同じになるように、ヒューズ素子群２０８に設定される仮目標値の情報が半導体装置１００毎に異なってもよい。

本実施形態では、ヒューズ素子群２０８は４つのヒューズ素子を有し、４ビットの情報を保持する。以下では、これら４ビットの情報をトリミング情報と称し、Ｔｒｉｍ＿Ｆｕｓｅと表記する。図２では、４ビットを［０−３］で表している。Ｔｒｉｍ＿Ｆｕｓｅは、ＶＰＰ＿ＴＥＳＴの０［Ｖ］を２進数で表した「００００」から、ＶＰＰ＿ＴＥＳＴの１６［Ｖ］を２進数で表した「１１１１」までの、１６種類の値をとり得る。Ｔｒｉｍ＿Ｆｕｓｅは、ヒューズ素子読出回路（不図示）によって加算回路２０５に読み出される。

ＡＦ素子群２０６は、ＶＰＰ＿ＴＥＳＴが実際の目標値からずれた場合に、Ｔｒｉｍ＿Ｆｕｓｅを補正するための補正値を保持する複数のＡＦ素子を有する。ＡＦ素子群２０６の各ＡＦ素子は、２つの端子のうち、一方の端子は接地されており、他方の端子は出力端子として機能する。

ＡＦ素子は、電圧が印加されると、２つの端子がショートして出力端子の電位が接地電位になる。その反対に、ＡＦ素子は、電圧が印加されないと、２つの端子が切り離された状態を維持し、出力端子の電位は図示しないプルアップ回路によって電源電位のままである。ＡＦ素子に電圧が印加されているか否かによって出力端子の電位が異なることを利用して、各ＡＦ素子は、例えば、「０」または「１」の情報を保持する。ここでは、ＡＦ素子に電圧が印加されると、２つの端子がショートするが、２つの端子の接続が切り離されてもよい。つまり、ＡＦ素子は、電圧を印加されると、保持している情報を反転させる。

本実施形態では、ＡＦ素子群２０６は４つのＡＦ素子を有し、ヒューズ素子群２０８と同様に、４ビットの情報を保持する。以下では、これら４ビットの情報をトリミング情報と称し、Ｔｒｉｍ＿ＡＦと表記する。Ｔｒｉｍ＿ＡＦも、２進数で「００００」から「１１１１」までの１６種類の値をとり得る。Ｔｒｉｍ＿ＡＦは、ＡＦ素子読出回路（不図示）によって加算回路２０５に読み出される。初期状態では、Ｔｒｉｍ＿ＡＦは２進数で「００００」に設定されている。

続いて、図２に示す各回路の構成を説明する。

第２ラッチ回路２０２は、コマンドデコード回路１０９から入力されるＴａｐ＿ｅｘｐをラッチし、減算回路２０４に出力する。

減算回路２０４は、コマンドデコード回路１０９からＴａｐ＿ｓｅｌを入力され、第２ラッチ回路２０２からＴａｐ＿ｅｘｐを入力される。減算回路２０４は、Ｔａｐ＿ｓｅｌの値がステップアップする度に、Ｔａｐ＿ｅｘｐからＴａｐ＿ｓｅｌを減算し、演算結果を第３ラッチ回路２０３に出力する。

第３ラッチ回路２０３は、コンパレータ２１５の出力電圧がハイレベルからローレベルに切り替わるタイミングで減算回路２０４が出力する演算結果をラッチする。そして、第３ラッチ回路２０３は、ラッチされた演算結果をＡＦ素子書込回路２０７に出力する。ハイレベルはＶＰＰ＿ＰＭがＶＤＤ＿ＰＭよりも高いことを意味する。ローレベルはＶＰＰ＿ＰＭがＶＤＤ＿ＰＭよりも低いことを意味する。ＶＰＰ＿ＰＭおよびＶＤＤ＿ＰＭについては後述する。

ＡＦ素子書込回路２０７は、第３ラッチ回路２０３が出力する、減算回路２０４の演算結果の情報をＡＦ素子群２０６に設定する。減算回路２０４、第３ラッチ回路２０３およびＡＦ素子書込回路２０７は、Ｔｒｉｍ＿Ｆｕｓｅに基づいて生成されたＶＰＰ＿ＴＥＳＴと目標値との差に応じた値をＡＦ素子群２０６に書き込む調整回路を構成する。

加算回路２０５は、ヒューズ素子群２０８が保持するＴｒｉｍ＿ＦｕｓｅにＡＦ素子群２０６が保持するＴｒｉｍ＿ＡＦを加算する。そして、加算回路２０５は、その演算結果である合計情報を第１デコーダ２１１に出力する。以下では、合計情報をＴｒｉｍ＿ｓｕｍと表記する。

第１デコーダ２１１は、加算回路２０５から入力されるＴｒｉｍ＿ｓｕｍをデコードし、デコード後の信号である第１トリミング信号を可変基準電圧生成回路２０９に出力する。以下では、第１トリミング信号をＴｒｉｍ＿ＶＰＰと表記する。

可変基準電圧生成回路２０９は、Ｔｒｉｍ＿ＶＰＰに基づいて基準電圧ＶＲＥＦを生成し、基準電圧ＶＲＥＦを電源電圧生成回路２１０に出力する。

電源電圧生成回路２１０は、基準電圧ＶＲＥＦに基づいてＶＰＰ＿ＴＥＳＴを生成し、ＶＰＰ＿ＴＥＳＴを分圧回路２１３に出力する。図２では、説明を簡単にするために、電源電圧生成回路２１０がＶＰＰ＿ＴＥＳＴをメモリセルアレイ１１４に出力している。電源電圧生成回路２１０は、ＶＰＰ＿ＴＥＳＴが目標値に設定されると、ＶＰＰ＿ＴＥＳＴをメモリセルアレイ１１４に供給する。

分圧回路２１３は、電源電圧生成回路２１０から入力されるＶＰＰ＿ＴＥＳＴを分圧し、分圧された電圧ＶＰＰ＿ＰＭをコンパレータ２１５のプラス（＋）端子に出力する。

ここで、分圧回路２１３の構成例を説明する。分圧回路２１３は、ＶＰＰ＿ＴＥＳＴと電源電圧ＶＳＳとの間に、２つの抵抗素子が直列に接続された構成である。そして、２つの抵抗素子の接続点がコンパレータ２１５のプラス端子に接続されている。分圧回路２１３は、ＶＰＰ＿ＴＥＳＴを２個の抵抗素子の抵抗値に対応して分圧し、基準電圧レベルに変換された電圧をコンパレータ２１５に出力する。例えば、ＶＲＥＦ＝２Ｖ、ＶＰＰ＿ＴＥＳＴ＝１６Ｖである場合、分圧回路２１３はＶＰＰ＿ＴＥＳＴを８分の１にして出力する。

第２デコーダ２１２は、コマンドデコード回路１０９から入力されるＴａｐ＿ｓｅｌをデコードし、デコード後の信号である第２トリミング信号を可変分圧回路２１４に出力する。以下では、第２トリミング信号をＴｒｉｍ＿ＶＤＤと表記する。

可変分圧回路２１４は、Ｔｒｉｍ＿ＶＤＤにしたがって電源電圧ＶＤＤを分圧し、分圧された電圧ＶＤＤ＿ＰＭをコンパレータ２１５のマイナス（−）端子に出力する。

コンパレータ２１５は、電圧ＶＰＰ＿ＰＭと電圧ＶＤＤ＿ＰＭの値を比較し、比較結果を第３ラッチ回路２０３および第１ラッチ回路２０１に出力する。電圧ＶＰＰ＿ＰＭが電圧ＶＤＤ＿ＰＭよりも高い場合、コンパレータ２１５は、ハイレベルの信号を出力する。電圧ＶＰＰ＿ＰＭが電圧ＶＤＤ＿ＰＭよりも低い場合、コンパレータ２１５は、ローレベルの信号を出力する。

第１ラッチ回路２０１は、コンパレータ２１５の出力電圧をラッチし、ラッチ結果をＤＱ端子に出力する。

ここで、電源電圧生成回路２１０、加算回路２０５、減算回路２０４および可変基準電圧生成回路２０９の構成例を説明する。

図３は図２に示した電源電圧生成回路の一構成例を示すブロック図である。図３は、電源電圧生成回路２１０がチャージポンプ回路の場合を示す。

図３に示すように、電源電圧生成回路２１０は、複数のスイッチ３０１−１〜３０１−ｎ（ｎは２以上の整数）と、複数の容量素子３０２−１〜３０２−ｎと、コンパレータ３０３と、複数の抵抗素子３０４とを有する。

複数の容量素子３０２−１〜３０２−ｎは入力電圧（Ｖｉｎ）を所望の出力電圧（Ｖｏｕｔ）に昇圧するための素子である。Ｖｉｎは外部から半導体装置１００に供給される電源電圧に相当し、ＶｏｕｔはＶＰＰ＿ＴＥＳＴに相当する。

複数の抵抗素子３０４は、Ｖｏｕｔを分圧回路２１３に供給する線と接地線（ＧＮＤ）との間に直列に接続されている。複数の抵抗素子３０４は、Ｖｏｕｔを抵抗比に応じて分圧した電圧（Ｖｄｉｖ）をコンパレータ３０３に供給するための素子である。コンパレータ３０３は、プラス端子に基準電圧ＶＲＥＦが入力され、マイナス端子にＶｄｉｖが入力される。スイッチ３０１−１〜３０１−ｎは、コンパレータ３０３の出力信号に対応してオン／オフ動作する。

図３に示すチャージポンプ回路の動作を簡単に説明する。

コンパレータ３０３の出力信号がローレベルであると、スイッチ３０１−１〜３０１−ｎのそれぞれがオン／オフを繰り返し、Ｖｉｎが昇圧してＶｏｕｔが生成される。Ｖｏｕｔが分圧されたＶｄｉｖと基準電圧ＶＲＥＦとが、コンパレータ３０３に入力される。コンパレータ３０３はＶｄｉｖと基準電圧ＶＲＥＦの大きさを比較する。基準電圧ＶＲＥＦがＶｄｉｖよりも高いと、Ｖｏｕｔも高くなっていく。一方、Ｖｄｉｖが基準電圧ＶＲＥＦよりも高くなると、コンパレータ３０３の出力信号はハイレベルからローレベルに切り替わり、各スイッチのオン／オフ制御が停止する。その結果、Ｖｉｎに対する昇圧動作が停止する。

図４は図２に示した加算回路の一構成例を示す論理構成図である。図４に示すように、加算回路２０５は、４つの全加算器（Full Adder：ＦＡ）４０１ａ〜４０１ｄを有する。

ＦＡ４０１ａ〜４０１ｄのそれぞれは、次のようにして、信号「Ａ」と信号「Ｂ」の最下位ビットから最上位ビットのそれぞれの和を求める。ＦＡ４０１ａ〜４０１ｄは、信号「Ａ」および「Ｂ」のそれぞれの自器の演算対象のビットの値と、自器の下位ビットを演算するＦＡからＣｉ端子に入力される値との和を求める。ＦＡ４０１ａ〜４０１ｄのそれぞれは、演算結果をＳ端子に出力し、桁上がりがある場合には、Ｃｏ端子に２進数の「１」を出力する。桁上がりの「１」の情報はＣｏ端子から上位ビットを演算するＦＡのＣｉ端子に入力される。

上記の構成により、加算回路２０５は、４ビットの信号「Ａ」に４ビットの信号「Ｂ」を加算し、演算結果Ｓｕｍを出力する。図４に示した全加算器の一構成例を図５に示す。全加算器は、図５に示すように、２つの半加算器（Half Adder：ＨＡ）５０１、５０２およびＯＲゲート５０３により実現可能である。

図６は図２に示した減算回路の一構成例を示す論理構成図である。

図６に示すように、減算回路２０４は、４つのＦＡ６０１ａ〜６０１ｄと、４つのＮＯＴゲート６０２ａ〜６０２ｄとを有する。なお、図６に示す減算回路２０４は、図４に示した加算回路２０５にＮＯＴゲート６０２ａ〜６０２ｄが追加されただけなので、構成に関する詳細な説明を省略する。図６に示す減算回路２０４は、４ビットの信号「Ａ」から４ビットの信号「Ｂ」を減算し、演算結果Ｓｕｂを出力する。

図７は図２に示した可変基準電圧生成回路の一構成例を示す回路図である。

可変基準電圧生成回路２０９は、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続された複数の抵抗素子と、隣り合う抵抗素子の接続点に対応して設けられた複数のスイッチとを有する構成である。図７は、１６個の抵抗素子Ｒ１〜Ｒ１６が直列に接続されている構成を示す。図７に示すように、隣り合う抵抗素子の接続点のそれぞれにスイッチが接続されている。

本実施形態では、上述のＴｒｉｍ＿ＶＰＰ、Ｔｒｉｍ＿Ｆｕｓｅ、Ｔａｐ＿ｅｘｐおよびＴａｐ＿ｓｅｌ等の情報量が４ビットの場合で説明している。可変基準電圧生成回路２０９は、複数のスイッチから、オン動作させるスイッチを選択することで、１６種類の電圧Ｖ１〜Ｖ１６を出力可能である。なお、図２に示した可変分圧回路２１４が図７に示す回路と同様な構成であってもよい。

次に、本実施形態のストレス用電源電圧生成回路１２０の動作を説明する。

ストレス試験前では、レーザートリミング工程でヒューズ素子群２０８にストレス用電源電圧の仮目標値が予め設定されている。また、ＡＦ素子群２０６には、初期状態として、「００００」の情報が設定されている。

コマンド端子群１０２の端子にバーンイン試験装置からバーンインテストの指示が入力されると、半導体装置１００はストレス試験前のストレス用電圧確認モードになる。コマンド入力回路１０８は、バーンインテストコマンドを生成してコマンドデコード回路１０９に出力する。

コマンドデコード回路１０９は、コマンド入力回路１０８からバーンインテストコマンドを受信すると、Ｔａｐ＿ｅｘｐを第２ラッチ２０２に出力する。また、コマンドデコード回路１０９は、減算回路２０４へのＴａｐ＿ｓｅｌの出力を開始する。コマンドデコード回路１０９は、Ｔａｐ＿ｓｅｌを、２進数で「００００」から「１１１１」まで外部クロック信号ＣＫの入力に合わせてステップアップさせる。

加算回路２０５は、ヒューズ素子群２０８が保持するＴｒｉｍ＿ＦｕｓｅにＡＦ素子群２０６が保持するＴｒｉｍ＿ＡＦを加算する。そして、加算回路２０５は、その演算結果であるＴｒｉｍ＿ｓｕｍを第１デコーダ２１１に出力する。第１デコーダ２１１は、加算回路２０５から入力されるＴｒｉｍ＿ｓｕｍをデコードし、Ｔｒｉｍ＿ＶＰＰを可変基準電圧生成回路２０９に出力する。

可変基準電圧生成回路２０９は、Ｔｒｉｍ＿ＶＰＰに対応する基準電圧ＶＲＥＦを生成し、基準電圧ＶＲＥＦを電源電圧生成回路２１０に出力する。電源電圧生成回路２１０は、基準電圧ＶＲＥＦに基づいてＶＰＰ＿ＴＥＳＴを生成し、ＶＰＰ＿ＴＥＳＴを分圧回路２１３に出力する。分圧回路２１３は、電源電圧生成回路２１０から入力されるＶＰＰ＿ＴＥＳＴを分圧し、電圧ＶＰＰ＿ＰＭをコンパレータ２１５のプラス端子に出力する。

一方、第２デコーダ２１２は、コマンドデコード回路１０９から入力されるＴａｐ＿ｓｅｌをデコードし、Ｔｒｉｍ＿ＶＤＤを可変分圧回路２１４に出力する。可変分圧回路２１４は、Ｔｒｉｍ＿ＶＤＤに対応して電源電圧ＶＤＤを分圧し、電圧ＶＤＤ＿ＰＭをコンパレータ２１５のマイナス端子に出力する。Ｔａｐ＿ｓｅｌが２進数で「００００」から「１１１１」まで１６段階でステップアップするので、この変化に対応して、電圧ＶＤＤ＿ＰＭも変化する。つまり、電圧ＶＤＤ＿ＰＭは、電源電圧ＶＤＤ×（１／１６）から電源電圧ＶＤＤ×（１６／１６）まで１６段階で順番に変化する。

コンパレータ２１５は、電圧ＶＰＰ＿ＰＭと電圧ＶＤＤ＿ＰＭの値を比較し、比較結果を第３ラッチ回路２０３および第１ラッチ回路２０１に出力する。電圧ＶＰＰ＿ＰＭが電圧ＶＤＤ＿ＰＭよりも高いとき、コンパレータ２１５は、ハイレベルの信号を出力する。電圧ＶＤＤ＿ＰＭが徐々に高くなり、電圧ＶＰＰ＿ＰＭが電圧ＶＤＤ＿ＰＭよりも低くなるとき、コンパレータ２１５は、出力信号をハイレベルからローレベルに切り替える。

ここで、電源電圧生成回路２１０で生成されたＶＰＰ＿ＴＥＳＴが目標値に一致していない場合の調整動作を説明する。

具体例として、ストレス用電源電圧の目標値の電圧が８Ｖであるとする。このとき、Ｔａｐ＿ｅｘｐ＝Ｔｒｉｍ＿Ｆｕｓｅ＝１０００（８）となる。また、初期状態で電源電圧生成回路２１０が生成したＶＰＰ＿ＴＥＳＴが目標値に比べて、上記１６段階のうち２段階低いものとする。「１０００（８）」の「１０００」は２進数で表した値であり、「（８）」は２進数の「１０００」を１０進数で表した値である。

Ｔａｐ＿ｓｅｌが２進数の「００００」から「０１０１」まで段階的に変化する間、電圧ＶＰＰ＿ＰＭは電圧ＶＤＤ＿ＰＭよりも高い。そのため、コンパレータ２１５の比較結果はハイレベルのままである。この比較結果は、第３ラッチ回路２０３および第１ラッチ回路２０１のそれぞれに出力される。

Ｔａｐ＿ｓｅｌが２進数の「０１０１」から「０１１０」に変化すると、電圧ＶＰＰ＿ＰＭが電圧ＶＤＤ＿ＰＭよりも低くなる。そのため、コンパレータ２１５の比較結果はハイレベルからローレベルに切り替わる。この比較結果は、第３ラッチ回路２０３および第１ラッチ回路２０１のそれぞれに出力される。

また、Ｔａｐ＿ｓｅｌが２進数の「０１０１」から「０１１０」に変化すると、減算回路２０４は、Ｔａｐ＿ｅｘｐ＝１０００（８）からＴａｐ＿ｓｅｌ＝０１１０（６）を減算する。減算回路２０４は、演算結果の情報として「００１０（２）」を第３ラッチ回路２０３に出力する。

第３ラッチ回路２０３は、コンパレータ２１５の出力信号がハイレベルからローレベルに反転すると、減算回路２０４から入力される「００１０（２）」の値をラッチする。第３ラッチ回路２０３は、演算結果の情報として「００１０（２）」の値をＡＦ素子書込回路２０７に出力する。

ＡＦ素子書込回路２０７は、「００１０（２）」の値をＡＦ素子群２０６に書き込む。加算回路２０５は、Ｔｒｉｍ＿ＦｕｓｅにＴｒｉｍ＿ＡＦを加算する。ここで、Ｔｒｉｍ＿Ｆｕｓｅは「１０００（８）」のままだが、Ｔｒｉｍ＿ＡＦは初期状態の「００００（０）」から「００１０（２）」に書き換えられている。そのため、加算回路２０５は、Ｔｒｉｍ＿Ｆｕｓｅ＝１０００（８）にＴｒｉｍ＿ＡＦ＝００１０（２）を加算する。そして、加算回路２０５は、合計情報として「１０１０（１０）」を第１デコーダ２１１に出力する。これにより、Ｔｒｉｍ＿ＶＰＰおよび基準電圧ＶＲＥＦが調整前より２段階高くなる。その結果、電源電圧生成回路２１０が生成するＶＰＰ＿ＴＥＳＴが調整前より２段階分高くなり、ＶＰＰ＿ＴＥＳＴが目標値に近い値に設定される。

なお、電源電圧生成回路２１０で生成されるＶＰＰ＿ＴＥＳＴが初めから目標値に一致している場合、上述の調整動作は行われない。ＶＰＰ＿ＴＥＳＴが目標値に一致するとき、Ｔａｐ＿ｓｅｌ＝Ｔａｐ＿ｅｘｐ＝Ｔｒｉｍ＿Ｆｕｓｅ＝Ｔｒｉｍ＿ｓｕｍが成立する。また、Ｔｒｉｍ＿ＡＦ＝００００が成立する。

上述のようにして、ＶＰＰ＿ＴＥＳＴが目標値に設定されると、電源電圧生成回路２１０はＶＰＰ＿ＴＥＳＴをメモリセルアレイ１１４に供給する。目標値のＶＰＰ＿ＴＥＳＴがメモリセルアレイ１１４に確実に印加された状態で、メモリセルアレイ１１４のストレス試験が実施される。つまり、半導体装置１００の状態がストレス用電圧確認モードからストレス試験モードに移行する。

なお、コマンド入力回路１０８に外部から入力される信号、またはコマンド入力回路１０８からコマンドデコード回路１０９に入力されるコマンド信号によって、半導体装置１００の状態がストレス用電圧確認モードからストレス試験モードに移行してもよい。

本実施形態によれば、半導体装置内で生成された内部電源電圧が目標値とずれていると、そのずれがＡＦ素子群に保持される値によって調整される。ストレス試験において、内部回路に印加されるストレス用内部電源電圧が適正化される。その結果、所望の条件下でスクリーニングが実行され、半導体装置の信頼性が向上する。

また、コンパレータ２１５の比較結果が第１ラッチ回路２０１を介してＤＱ端子に出力される。操作者が、そのＤＱ端子の出力電圧をバーンイン試験装置に検出させれば、バーンイン試験開始前にストレス用電源電圧が適正値になっているか否かを確認できる。バーンイン試験前に高電源電圧が内部回路に実際に印加されていることを確認することで、バーンイン試験をより高精度に行うことができる。

バーンイン試験装置等のテスタが安価なものだと、信号およびデータを半導体装置と送受信するためのテスタピンの数に制約がある。そのため、安価なテスタではストレス用内部電源電圧のモニタおよび調整にテスタピンを割り当てる余裕がない。この問題に対して、本実施形態では、上述のようにしてストレス用内部電源電圧が適正値に設定される。そのため、ストレス用内部電源電圧のモニタおよび調整のためのテスタピンは不要である。安価なテスタで、本実施形態の半導体装置にバーンイン試験等のストレス試験を行うことができる。

なお、本実施形態では、ストレス用電源電圧を４ビットで設定する場合で説明したが、ビット数は４ビットに限定されない。また、本実施形態では、半導体装置がＲＡＭの場合で説明したが、半導体装置はＲＡＭに限定されない。ストレス用内部電源電圧が印加される内部回路はメモリセルアレイに限定されない。さらに、内部電源電圧はストレス試験用の電圧に限定されない。

（第２の実施形態）
第１の実施形態では、チャージポンプ回路（電源電圧生成回路２１０）に供給する基準電圧ＶＲＥＦを制御することで、ＶＰＰ＿ＴＥＳＴを調整する場合で説明した。第２の実施形態は、図３に示したチャージポンプ回路において、ＶＰＰ＿ＴＥＳＴの分圧比を制御することで、ＶＰＰ＿ＴＥＳＴを調整するものである。本実施形態では、第１の実施形態と同様な構成についての詳細な説明を省略する。

本実施形態のストレス用電源電圧生成回路の構成を、図３および図８を参照して説明する。図８は本実施形態のストレス用電源電圧生成回路の一構成例を示すブロック図である。図８は、ＶＰＰ＿ＴＥＳＴが印加される回路が内部回路８１０の場合を示しているが、内部回路８１０は図１に示したメモリセルアレイ１１４であってもよい。

本実施形態では、図８に示すように、第１デコーダ２１１から出力されるＴｒｉｍ＿ＶＰＰが電源電圧生成回路２１０に入力される。電源電圧生成回路２１０は、図３に示した複数の抵抗素子３０４に対して、Ｔｒｉｍ＿ＶＰＰに対応して抵抗比を設定することで、Ｖｄｉｖを制御する。基準電圧ＶＲＥＦが一定であっても、電源電圧生成回路２１０は、設定する抵抗比に対応して、ＶＰＰ＿ＴＥＳＴの大きさを変えることができる。

本実施形態では、電源電圧生成回路がＶＰＰ＿ＴＥＳＴの分圧比を制御することにより、ＶＰＰ＿ＴＥＳＴを適正値に調整することができる。

（第３の実施形態）
第１の実施形態では、ＶＰＰ＿ＴＥＳＴが目標値よりも低い場合について説明した。第３の実施形態は、ＶＰＰ＿ＴＥＳＴが目標値よりも高い場合でも、ストレス用電源電圧生成回路がＶＰＰ＿ＴＥＳＴを適正値に調整可能にするものである。本実施形態では、第１の実施形態と同様な構成についての詳細な説明を省略する。

本実施形態のストレス用電源電圧生成回路の構成を説明する。図９は本実施形態のストレス用電源電圧生成回路の一構成例を示すブロック図である。

本実施形態のストレス用電源電圧生成回路１２０は、図２に示した構成に、マグニチュードコンパレータ（大小比較回路）２５１と、複数のスイッチ回路とが追加されている。また、本実施形態のストレス用電源電圧生成回路１２０には、減算回路２０４の他に減算回路２５４が設けられている。減算回路２５４は、図９に示すように、加算回路２０５と並列に設けられている。

複数のスイッチ回路として、スイッチ回路２５２、２５３が設けられている。スイッチ回路２５２は第２ラッチ回路２０２と減算回路２０４の間に設けられている。スイッチ回路２５３は、加算回路２０５および減算回路２５４のそれぞれと第１デコーダ２１１との間に接続されている。

マグニチュードコンパレータ２５１は、コンパレータ２１５の出力信号が入力される。マグニチュードコンパレータ２５１の出力側にスイッチ回路２５２、２５３のそれぞれが接続されている。マグニチュードコンパレータ２５１は、コンパレータ２１５の出力信号がハイレベルからローレベルに反転するとき、Ｔａｐ＿ｅｘｐとＴａｐ＿ｓｅｌの大小を比較する。そして、マグニチュードコンパレータ２５１は、比較結果をスイッチ回路２５２、２５３に出力する。

例えば、マグニチュードコンパレータ２５１は、比較結果が「Ｔａｐ＿ｅｘｐ＜Ｔａｐ＿ｓｅｌ」である場合、２進数による「１」の情報を示す信号を出力する。比較結果が「Ｔａｐ＿ｅｘｐ＜Ｔａｐ＿ｓｅｌ」以外の場合、マグニチュードコンパレータ２５１は、２進数による「０」の情報を示す信号を出力する。

減算回路２５４は、Ｔｒｉｍ＿ＦｕｓｅからＴｒｉｍ＿ＡＦを減算して、演算結果をスイッチ回路２５３に出力する。

スイッチ回路２５２、２５３は、マグニチュードコンパレータ２５１の出力信号に対応して動作する。スイッチ回路２５２は、マグニチュードコンパレータ２５１の出力信号が「Ｔａｐ＿ｅｘｐ＜Ｔａｐ＿ｓｅｌ」を示す場合、これら２つの信号を入れ替えて減算回路２０４に出力する。スイッチ回路２５２は、マグニチュードコンパレータ２５１の出力信号が「Ｔａｐ＿ｅｘｐ＜Ｔａｐ＿ｓｅｌ」以外の場合、２つの信号を入れ替えずに減算回路２０４に出力する。マグニチュードコンパレータ２５１の出力信号が「Ｔａｐ＿ｅｘｐ＜Ｔａｐ＿ｓｅｌ」以外の場合、減算回路２０４に入力される２つの信号は、第１の実施形態と同様になる。

スイッチ回路２５３は、マグニチュードコンパレータ２５１の出力信号に対応して、加算回路２０５または減算回路２５４の演算結果を第１デコーダ２１１に出力する。スイッチ回路２５３は、マグニチュードコンパレータ２５１の出力信号が「Ｔａｐ＿ｅｘｐ＜Ｔａｐ＿ｓｅｌ」を示す場合、減算回路２５４の演算結果を第１デコーダ２１１に出力する。スイッチ回路２５３は、マグニチュードコンパレータ２５１の出力信号が「Ｔａｐ＿ｅｘｐ＜Ｔａｐ＿ｓｅｌ」以外の場合、加算回路２０５の演算結果を第１デコーダ２１１に出力する。

次に、本実施形態のストレス用電源電圧生成回路の動作を説明する。

第１の実施形態で説明したように半導体装置１００がストレス用電圧確認モードになると、Ｔａｐ＿ｅｘｐおよびＴａｐ＿ｓｅｌがマグニチュードコンパレータ２５１に入力される。マグニチュードコンパレータ２５１は、コンパレータ２１５の出力信号がハイレベルからローレベルに反転するとき、Ｔａｐ＿ｅｘｐとＴａｐ＿ｓｅｌとを比較する。

比較の結果、Ｔａｐ＿ｅｘｐがＴａｐ＿ｓｅｌよりも高い場合、つまり、ＶＰＰ＿ＴＥＳＴが目標値よりも低い場合、減算回路２０４および加算回路２０５は、第１の実施形態で説明したように動作する。スイッチ回路２５３は加算回路２０５の演算結果を第１デコーダ２１１に出力する。これ以降の動作については、第１の実施形態と同様なため、その詳細な説明を省略する。

一方、マグニチュードコンパレータ２５１による比較の結果、Ｔａｐ＿ｅｘｐがＴａｐ＿ｓｅｌよりも低い場合、つまり、ＶＰＰ＿ＴＥＳＴが目標値よりも高い場合、ストレス用電源電圧生成回路１２０は、次のように動作する。

スイッチ回路２５２はＴａｐ＿ｅｘｐとＴａｐ＿ｓｅｌの信号を入れ替えて減算回路２０４に出力する。減算回路２０４は、２つの入力端子のそれぞれに入力される信号が入れ替えられたので、Ｔａｐ＿ｓｅｌからＴａｐ＿ｅｘｐを減算する。つまり、減算回路２０４は、Ｔａｐ＿ｅｘｐとＴａｐ＿ｓｅｌとの差分を絶対値で出力する。減算回路２５４は、Ｔｒｉｍ＿ＦｕｓｅからＴｒｉｍ＿ＡＦを減算し、演算結果をスイッチ回路２５３に出力する。スイッチ回路２５３は、減算回路２５４の演算結果を第１デコーダ２１１に出力する。これにより、Ｔｒｉｍ＿ＶＰＰおよび基準電圧ＶＲＥＦが調整前より低くなる。その結果、電源電圧生成回路２１０が生成するＶＰＰ＿ＴＥＳＴが調整前より低くなり、ＶＰＰ＿ＴＥＳＴが適正値に調整される。

本実施形態によれば、ＶＰＰ＿ＴＥＳＴが目標値よりも高い場合にも、ＶＰＰ＿ＴＥＳＴを適正値に調整することが可能である。なお、本実施形態に第２の実施形態を適用してもよい。

１００ 半導体装置
２０４ 減算回路
２０５ 加算回路
２０６ ＡＦ素子群
２０７ ＡＦ素子書込回路
２０８ ヒューズ素子群
２０９ 可変基準電圧生成回路
２１０ 電源電圧生成回路
２１１ 第１デコーダ
２１２ 第２デコーダ
２１３ 分圧回路
２１４ 可変分圧回路
２１５ コンパレータ

Claims (8)

1. 内部電源電圧を目標値に設定するための仮目標値を保持する複数のヒューズ素子を含むヒューズ素子群と、
   前記仮目標値を補正するための補正値を保持する複数のアンチヒューズ素子を含むアンチヒューズ素子群と、
   前記ヒューズ素子群が保持する仮目標値に対して前記アンチヒューズ素子群が保持する補正値を加算しまたは減算し、演算結果を出力する演算回路と、
   前記演算結果に基づいて、外部から供給される電源電圧を用いて前記内部電源電圧を生成する電源電圧生成回路と、
   を有する半導体装置。
2. 請求項１に記載の半導体装置において、
   前記演算結果をデコードし、第１のトリミング信号を出力する第１のデコーダと、
   前記第１のトリミング信号に対応して基準電圧を生成する可変基準電圧生成回路と、をさらに有し、
   前記電源電圧生成回路は、前記基準電圧に基づいて前記内部電源電圧を生成する、半導体装置。
3. 請求項２に記載の半導体装置において、
   所定の時間間隔で値が段階的に変化する選択信号をデコードし、第２のトリミング信号を出力する第２のデコーダと、
   前記第２のトリミング信号に対応して前記電源電圧を分圧し、分圧した電圧である第１の電圧を出力する可変分圧回路と、
   前記電源電圧生成回路によって生成される内部電源電圧に基づく電圧である第２の電圧と前記第１の電圧とを比較し、比較結果を外部から電圧を検出可能な端子に出力するコンパレータと、
   をさらに有する半導体装置。
4. 請求項３に記載の半導体装置において、
   前記内部電源電圧を分圧し、分圧した電圧を前記第２の電圧として前記コンパレータに出力する分圧回路をさらに有する半導体装置。
5. 請求項３に記載の半導体装置において、
   前記仮目標値に基づいて生成された内部電源電圧と前記目標値との差に応じた値を前記アンチヒューズ素子群に書き込む調整回路をさらに有する半導体装置。
6. 請求項５に記載の半導体装置において、
   前記調整回路は、
   前記目標値から前記選択信号が示す値を減算し、減算結果を出力する減算回路と、
   前記減算結果に対応する信号を前記アンチヒューズ素子群に書き込む書込回路と、を有する、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記書込回路は、前記比較結果が反転するときの前記減算結果に対応する信号を前記アンチヒューズ素子群に書き込む、半導体装置。
8. 請求項１から７のいずれか１項に記載の半導体装置において、
   前記内部電源電圧は内部回路に印加されるストレス試験用電圧である、半導体装置。

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